JPH0457330A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0457330A JPH0457330A JP16671690A JP16671690A JPH0457330A JP H0457330 A JPH0457330 A JP H0457330A JP 16671690 A JP16671690 A JP 16671690A JP 16671690 A JP16671690 A JP 16671690A JP H0457330 A JPH0457330 A JP H0457330A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 36
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 23
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 22
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 14
- 230000001681 protective effect Effects 0.000 claims description 7
- 230000000694 effects Effects 0.000 abstract description 12
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 8
- 239000001257 hydrogen Substances 0.000 abstract description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 7
- 238000002347 injection Methods 0.000 abstract description 6
- 239000007924 injection Substances 0.000 abstract description 6
- 230000004888 barrier function Effects 0.000 abstract description 5
- 230000001133 acceleration Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、ホットキャリヤ効果を低減させた表面保護
膜を有するＭＯＳＦＥＴを含む半導体装置に関する。
膜を有するＭＯＳＦＥＴを含む半導体装置に関する。
従来、ＭＯＳＦＥＴを含む半導体装置の表面保護膜とし
ては、低温で形成可能であり、耐湿性に優れたプラズマ
ＣＶＤ法によるシリコン窒化膜が広く用いられている。
ては、低温で形成可能であり、耐湿性に優れたプラズマ
ＣＶＤ法によるシリコン窒化膜が広く用いられている。
しかしながら、このプラズマＣＶＤ法によるシリコン窒
化膜は一般に水素を多く含むので、ＭＯＳＦＥＴにおい
ては、成膜後の熱処理によってゲート酸化膜に過剰な水
素分子を発生させ、これがホットキャリヤの注入によっ
て活性化し、界面準位を増大させて素子特性を変動させ
る、いわゆるホットキャリヤ効果を促進するという問題
点があった。
化膜は一般に水素を多く含むので、ＭＯＳＦＥＴにおい
ては、成膜後の熱処理によってゲート酸化膜に過剰な水
素分子を発生させ、これがホットキャリヤの注入によっ
て活性化し、界面準位を増大させて素子特性を変動させ
る、いわゆるホットキャリヤ効果を促進するという問題
点があった。
この特性変動を防止する対策として特開昭６１１７００
６７号には、第２図へ〜Ｆに示す製造工程によって構成
された半導体装置が開示されている。すなわちまず、第
２図へに示すように、Ｐ型半導体基板１０１にフィール
ド酸化膜１０２．ゲート酸化膜１０３． ゲート電極
材料となるｎ型窩濃度多結晶シリコン膜１０４．シリコ
ン酸化Ｍ１０５を順次形成する０次に第２図田）に示す
ように、多結晶シリコン膜１０４のゲート電極１０６と
なる領域とその上部のシリコン酸化膜１０７を残して他
の部分の多結晶シリコン膜１０４及びシリコン酸化膜１
０５を除去し、ゲート電極１０６及びその上部のシリコ
ン酸化膜１０７をマスクとして、イオン注入によって低
濃度のｎ型ソース・ドレイン領域１０８を形成する。
６７号には、第２図へ〜Ｆに示す製造工程によって構成
された半導体装置が開示されている。すなわちまず、第
２図へに示すように、Ｐ型半導体基板１０１にフィール
ド酸化膜１０２．ゲート酸化膜１０３． ゲート電極
材料となるｎ型窩濃度多結晶シリコン膜１０４．シリコ
ン酸化Ｍ１０５を順次形成する０次に第２図田）に示す
ように、多結晶シリコン膜１０４のゲート電極１０６と
なる領域とその上部のシリコン酸化膜１０７を残して他
の部分の多結晶シリコン膜１０４及びシリコン酸化膜１
０５を除去し、ゲート電極１０６及びその上部のシリコ
ン酸化膜１０７をマスクとして、イオン注入によって低
濃度のｎ型ソース・ドレイン領域１０８を形成する。
次に第２図（Ｃ１に示すように、ＬＰＣＶＤ法により再
びシリコン酸化膜を形成し、それを異方性エツチングに
よってゲート電極１０６及びその上部のシリコン酸化膜
１０７の側壁１０９を残して、他の部分のシリコン酸化
膜とその下部のゲート酸化膜１０３を除去する。次に第
２図（Ｄ）に示すように、ゲート電極１０６．その上部
のシリコン酸化膜１０７及び側壁１０９をマスクとして
、 イオン注入によってｎ型高濃度ソース・ドレイン領
域１１０を形成する。 次に第２図Ｅに示すように、Ｌ
ＰＣＶＤ法によるシリコン窒化膜１１１とＰＳＧ膜１１
２を順次形成し、次いで第２図［Ｆ］に示すように、コ
ンタクトホールを開け、金属配線層１１３を形成し、更
にプラズマＣＶＤ法によりシリコン窒化膜１１４からな
る表面保護膜を形成して半導体装置を完成する。
びシリコン酸化膜を形成し、それを異方性エツチングに
よってゲート電極１０６及びその上部のシリコン酸化膜
１０７の側壁１０９を残して、他の部分のシリコン酸化
膜とその下部のゲート酸化膜１０３を除去する。次に第
２図（Ｄ）に示すように、ゲート電極１０６．その上部
のシリコン酸化膜１０７及び側壁１０９をマスクとして
、 イオン注入によってｎ型高濃度ソース・ドレイン領
域１１０を形成する。 次に第２図Ｅに示すように、Ｌ
ＰＣＶＤ法によるシリコン窒化膜１１１とＰＳＧ膜１１
２を順次形成し、次いで第２図［Ｆ］に示すように、コ
ンタクトホールを開け、金属配線層１１３を形成し、更
にプラズマＣＶＤ法によりシリコン窒化膜１１４からな
る表面保護膜を形成して半導体装置を完成する。
この方法により形成された半導体装置によれば、プラズ
マＣＶＤ法によるシリコン窒化膜１１４からなる表面保
護膜に含まれる水素分子に対して、ＬＰＣＶＤ法による
シリコン窒化膜１１１がバリヤとなり、ホットキャリヤ
効果による特性変動の促進を抑制することができる。
マＣＶＤ法によるシリコン窒化膜１１４からなる表面保
護膜に含まれる水素分子に対して、ＬＰＣＶＤ法による
シリコン窒化膜１１１がバリヤとなり、ホットキャリヤ
効果による特性変動の促進を抑制することができる。
しかしながら上記構成の半導体装置においては、ＬＰＣ
ＶＤ法によるシリコン窒化膜のバリヤとして効果を高め
るためには、その膜厚を大きくする必要がある。ところ
が膜厚を大にした場合、このＬＰＣＶＤ法によるシリコ
ン窒化膜が半導体基板に直接接しているので、特にその
端部領域での大きな応力によって、ホントキャリヤの注
入による界面準位の発生が促進される。したがって上記
構成の半導体装置においては、プラズマＣＶＤのシリコ
ン窒化膜を用いない場合と同等のホットキャリヤ耐性を
得ることはできない。また上記ＬＰＣＶＤ法によるシリ
コン窒化膜による応力によって欠陥が発生するので、接
合リーク電流の増大も引き起こされる。
ＶＤ法によるシリコン窒化膜のバリヤとして効果を高め
るためには、その膜厚を大きくする必要がある。ところ
が膜厚を大にした場合、このＬＰＣＶＤ法によるシリコ
ン窒化膜が半導体基板に直接接しているので、特にその
端部領域での大きな応力によって、ホントキャリヤの注
入による界面準位の発生が促進される。したがって上記
構成の半導体装置においては、プラズマＣＶＤのシリコ
ン窒化膜を用いない場合と同等のホットキャリヤ耐性を
得ることはできない。また上記ＬＰＣＶＤ法によるシリ
コン窒化膜による応力によって欠陥が発生するので、接
合リーク電流の増大も引き起こされる。
ＬＰＣＶＤ法によるシリコン窒化膜の形成に先立って、
半導体基板のソース・ドレイン領域に熱酸化膜を形成し
て応力を緩和することもできるが、十分な応力緩和効果
のある厚い熱酸化膜をソース・ドレイン領域のような高
濃度拡散領域に形成すると、熱酸化膜を形成する際の酸
化工程において欠陥が発生し、接合リーク電流が増大す
るという問題が生ずる。
半導体基板のソース・ドレイン領域に熱酸化膜を形成し
て応力を緩和することもできるが、十分な応力緩和効果
のある厚い熱酸化膜をソース・ドレイン領域のような高
濃度拡散領域に形成すると、熱酸化膜を形成する際の酸
化工程において欠陥が発生し、接合リーク電流が増大す
るという問題が生ずる。
本発明は、従来のプラズマＣＶＤ法によるシリコン窒化
膜を表面保護膜として用いたＭＯＳＦＥＴを含む半導体
装置における上記問題点を解消するためになされたもの
で、表面保護膜としてプラズマＣＶＤ法によるシリコン
窒化膜を用いた場合でも、ホットキャリヤ耐性が高く接
合リーク電流の小さいＭＯＳＦＥＴを含む半導体装置を
提供することを目的とする。
膜を表面保護膜として用いたＭＯＳＦＥＴを含む半導体
装置における上記問題点を解消するためになされたもの
で、表面保護膜としてプラズマＣＶＤ法によるシリコン
窒化膜を用いた場合でも、ホットキャリヤ耐性が高く接
合リーク電流の小さいＭＯＳＦＥＴを含む半導体装置を
提供することを目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、プラズマＣＶＤ法によって形成
したシリコン窒化膜を表面保護膜として用い、その下部
にＬＰＣＶＤ法により形成したシリコン窒化膜を配置し
たＭＯＳＦＥＴを含む半導体装置において、前記ＬＰＣ
ＶＤ法により形成したシリコン窒化膜の下部に、ＬＰＣ
ＶＤ法により形成したシリコン酸化膜を設けて構成する
ものである。
決するため、本発明は、プラズマＣＶＤ法によって形成
したシリコン窒化膜を表面保護膜として用い、その下部
にＬＰＣＶＤ法により形成したシリコン窒化膜を配置し
たＭＯＳＦＥＴを含む半導体装置において、前記ＬＰＣ
ＶＤ法により形成したシリコン窒化膜の下部に、ＬＰＣ
ＶＤ法により形成したシリコン酸化膜を設けて構成する
ものである。
このように構成することにより、水素分子に対する高い
バリヤ効果のある厚いＬＰＣＶＤ法によるシリコン窒化
膜を形成した場合でも、その下部に配置されたＬＰＣＶ
Ｄ法によるシリコン酸化膜により応力が緩和され、応力
の発生によるホットキャリヤの注入に基づく界面準位の
発生の促進や、リーク電流の増大を回避することが可能
となる。
バリヤ効果のある厚いＬＰＣＶＤ法によるシリコン窒化
膜を形成した場合でも、その下部に配置されたＬＰＣＶ
Ｄ法によるシリコン酸化膜により応力が緩和され、応力
の発生によるホットキャリヤの注入に基づく界面準位の
発生の促進や、リーク電流の増大を回避することが可能
となる。
〔実施例］
次に実施例について説明する。第１図へ〜には、本発明
に係る半導体装置の一実施例の製造工程を示す概略断面
図である。まず第１図＾に示すように、Ｐ型半導体基板
ｌに、フィールド酸化膜２゜ゲート酸化膜３．ゲート電
極材料となるｎ型筒濃度多結晶シリコン膜４を順次形成
する０次に第１図丹に示すように、多結晶シリコンＨ４
のゲート電極５となる領域を残して他の部分を除去し、
ゲ−ト電極５をマスクとしてイオン注入によって低濃度
のｎ型ソース・ドレイン領域６を形成する。
に係る半導体装置の一実施例の製造工程を示す概略断面
図である。まず第１図＾に示すように、Ｐ型半導体基板
ｌに、フィールド酸化膜２゜ゲート酸化膜３．ゲート電
極材料となるｎ型筒濃度多結晶シリコン膜４を順次形成
する０次に第１図丹に示すように、多結晶シリコンＨ４
のゲート電極５となる領域を残して他の部分を除去し、
ゲ−ト電極５をマスクとしてイオン注入によって低濃度
のｎ型ソース・ドレイン領域６を形成する。
次に第１図（Ｃ）に示すように、全面にＬＰＣＶＤ法に
よるシリコン酸化膜を形成したのち、異方性エツチング
によってゲート電極５の側壁７を残して、他の部分のシ
リコン酸化膜及びゲート酸化膜３を除去する。
よるシリコン酸化膜を形成したのち、異方性エツチング
によってゲート電極５の側壁７を残して、他の部分のシ
リコン酸化膜及びゲート酸化膜３を除去する。
次に第１図の）に示すように、ゲート電極５及び側壁７
をマスクとして、イオン注入によってｎ型高濃度ソース
・ドレイン領域８を形成する。次いで第１［１１ＱＥ）
に示すように、ＬＰＣＶＤ法によるシリコン酸化膜９．
ＬＰＣＶＤ法によるシリコン窒化膜１０．及びＰＳＣ，
膜１１を順次形成する。この際、ＬＰＣＶＤ法によるシ
リコン酸化膜９は、ＬＰＣＶＤ法によるシリコン窒化膜
１０の２倍程度の厚さであることが、応力緩和の点で望
ましい。次いで第１図Ｅに示すように、コンタクトホー
ルを開けて、金属配線層１２を形成し、プラズマＣＶＤ
法によるシリコン窒化膜１３からなる表面保護膜を形成
して、半導体装置を完成する。
をマスクとして、イオン注入によってｎ型高濃度ソース
・ドレイン領域８を形成する。次いで第１［１１ＱＥ）
に示すように、ＬＰＣＶＤ法によるシリコン酸化膜９．
ＬＰＣＶＤ法によるシリコン窒化膜１０．及びＰＳＣ，
膜１１を順次形成する。この際、ＬＰＣＶＤ法によるシ
リコン酸化膜９は、ＬＰＣＶＤ法によるシリコン窒化膜
１０の２倍程度の厚さであることが、応力緩和の点で望
ましい。次いで第１図Ｅに示すように、コンタクトホー
ルを開けて、金属配線層１２を形成し、プラズマＣＶＤ
法によるシリコン窒化膜１３からなる表面保護膜を形成
して、半導体装置を完成する。
このように構成した半導体装置においては、ＬＰＣＶＤ
法によるシリコン窒化Ｍ１０の下層に、十分厚いＬＰＣ
ＶＤ法によるシリコン酸化膜９が存在するので、ＬＰＣ
ＶＤ法によるシリコン窒化膜１０を水素分子に対する十
分なバリア効果のある厚さとした場合でも、応力が緩和
され、ホントキャリヤの注入による界面準位の発生を促
進させたり、リーク電流を増大させたりすることは阻止
される。
法によるシリコン窒化Ｍ１０の下層に、十分厚いＬＰＣ
ＶＤ法によるシリコン酸化膜９が存在するので、ＬＰＣ
ＶＤ法によるシリコン窒化膜１０を水素分子に対する十
分なバリア効果のある厚さとした場合でも、応力が緩和
され、ホントキャリヤの注入による界面準位の発生を促
進させたり、リーク電流を増大させたりすることは阻止
される。
なお上記実施例においては、ソース・ドレイン領域を低
濃度層と高濃度層からなる、いわゆるＬＤＤ構造とした
ものを示したが、本発明は通常のシングルドレイン構造
のＭＯＳＦＥＴを含む半導体装置にも適用することがで
き、同様な作用効果が得られる。
濃度層と高濃度層からなる、いわゆるＬＤＤ構造とした
ものを示したが、本発明は通常のシングルドレイン構造
のＭＯＳＦＥＴを含む半導体装置にも適用することがで
き、同様な作用効果が得られる。
以上実施例に基づいて説明したように、本発明によれば
、プラズマＣＶＤ法によるシリコン窒化膜を表面保護膜
として用いた場合においても、ホットキャリヤの注入に
よる界面準位の発生の促進や、リーク電流の増大を発生
させることなく、ゲート酸化膜の界面での過剰な水素分
子の発生を抑制し、ホットキャリヤ効果を低減したＭＯ
ＳＦＥＴを含む半導体装置が得られる。
、プラズマＣＶＤ法によるシリコン窒化膜を表面保護膜
として用いた場合においても、ホットキャリヤの注入に
よる界面準位の発生の促進や、リーク電流の増大を発生
させることなく、ゲート酸化膜の界面での過剰な水素分
子の発生を抑制し、ホットキャリヤ効果を低減したＭＯ
ＳＦＥＴを含む半導体装置が得られる。
第１図へ〜［Ｆ）は、本発明に係る半導体装置の一実施
例の製造工程を示す概略断面図、第２図へ〜Ｆは、従来
のプラズマＣＶＤ法によるシリコン窒化膜を表面保護膜
として用いた半導体装置の製造工程を示す概略断面図で
ある。 図において、１は半導体基板、２はフィールド酸化膜、
３はゲート酸化膜、４は多結晶シリコン膜、５はゲート
電極、６はｎ型低濃度ソース・ドレイン領域、７は側壁
、８はｎ型高濃度ソース・ドレイン領域、９はＬＰＣＶ
Ｄ法によるシリコン酸化膜、１０はＬＰＣＶＤ法による
シリコン窒化膜、１１はＰＳＣ膜、１２は金属配線層、
１３はプラズマＣＶＤ法によるシリコン窒化膜を示す。 半導体基板 フィールド酸化膜 ゲート酸化膜 多結晶シリコノ膜 第１図 （Ａ） （Ｂ） （Ｃ） ５： ゲート電極 ６：ｎ型低濃度ソース ７：側壁 ドレイン領域 特許出願人 オリンパス光学工業株式会社第１図 （Ｄ） ＬＰＣＶＤによる〉リコン酸化膜 ＬＰＣＶＤによるンリコノ窒化膜 ＰＳＧ膜 金属配線層 プラズマＣＶＤによるンリコン窒化膜 第２図 １ｏ１：半導体基板 １０２：フィールド酸化膜 １０３：ゲート酸化膜 １０４：多結晶シリコン膜 １０５： シリコン酸化膜 １０６：ゲート電極 １０７： シリコン酸化膜 １０８： ｎ型低濃度ソース １ｏ９゛側壁 ・ドレイン領域
例の製造工程を示す概略断面図、第２図へ〜Ｆは、従来
のプラズマＣＶＤ法によるシリコン窒化膜を表面保護膜
として用いた半導体装置の製造工程を示す概略断面図で
ある。 図において、１は半導体基板、２はフィールド酸化膜、
３はゲート酸化膜、４は多結晶シリコン膜、５はゲート
電極、６はｎ型低濃度ソース・ドレイン領域、７は側壁
、８はｎ型高濃度ソース・ドレイン領域、９はＬＰＣＶ
Ｄ法によるシリコン酸化膜、１０はＬＰＣＶＤ法による
シリコン窒化膜、１１はＰＳＣ膜、１２は金属配線層、
１３はプラズマＣＶＤ法によるシリコン窒化膜を示す。 半導体基板 フィールド酸化膜 ゲート酸化膜 多結晶シリコノ膜 第１図 （Ａ） （Ｂ） （Ｃ） ５： ゲート電極 ６：ｎ型低濃度ソース ７：側壁 ドレイン領域 特許出願人 オリンパス光学工業株式会社第１図 （Ｄ） ＬＰＣＶＤによる〉リコン酸化膜 ＬＰＣＶＤによるンリコノ窒化膜 ＰＳＧ膜 金属配線層 プラズマＣＶＤによるンリコン窒化膜 第２図 １ｏ１：半導体基板 １０２：フィールド酸化膜 １０３：ゲート酸化膜 １０４：多結晶シリコン膜 １０５： シリコン酸化膜 １０６：ゲート電極 １０７： シリコン酸化膜 １０８： ｎ型低濃度ソース １ｏ９゛側壁 ・ドレイン領域
Claims (1)
- １、プラズマＣＶＤ法によって形成したシリコン窒化膜
を表面保護膜として用い、その下部にＬＰＣＶＤ法によ
り形成したシリコン窒化膜を配置したＭＯＳＦＥＴを含
む半導体装置において、前記ＬＰＣＶＤ法により形成し
たシリコン窒化膜の下部に、ＬＰＣＶＤ法により形成し
たシリコン酸化膜を設けたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16671690A JPH0457330A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16671690A JPH0457330A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0457330A true JPH0457330A (ja) | 1992-02-25 |
Family
ID=15836437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16671690A Pending JPH0457330A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0457330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945692A (en) * | 1994-05-31 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating same |
-
1990
- 1990-06-27 JP JP16671690A patent/JPH0457330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945692A (en) * | 1994-05-31 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating same |
| USRE41866E1 (en) | 1994-05-31 | 2010-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating same |
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