JPS61278161A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPS61278161A JPS61278161A JP60119661A JP11966185A JPS61278161A JP S61278161 A JPS61278161 A JP S61278161A JP 60119661 A JP60119661 A JP 60119661A JP 11966185 A JP11966185 A JP 11966185A JP S61278161 A JPS61278161 A JP S61278161A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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-
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- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体基体に複数の活性半導体領域を形成し、
成る活性半導体領域に接続された電極取り出し金属膜を
半導体基体の主面上に絶縁膜を介して形成し、この電極
取り出し金属膜にワイヤ導線をボンディングにより接続
するようにし、た半導体装置に関するものであり、とく
に高耐圧化を図るために活性半導体領域を囲むようにフ
ィールド・リミッティング・リングを形成した高耐圧半
導体装置において、寄生容量を減少せしるめることによ
ってスイッチングスピードの向上を図る技術に関するも
のである。
成る活性半導体領域に接続された電極取り出し金属膜を
半導体基体の主面上に絶縁膜を介して形成し、この電極
取り出し金属膜にワイヤ導線をボンディングにより接続
するようにし、た半導体装置に関するものであり、とく
に高耐圧化を図るために活性半導体領域を囲むようにフ
ィールド・リミッティング・リングを形成した高耐圧半
導体装置において、寄生容量を減少せしるめることによ
ってスイッチングスピードの向上を図る技術に関するも
のである。
（従来の技術）
近年において、微細加工の技術向上により、素子の限界
近くまで微細化力見区使され、そのため、素子の寄生容
量が減少され、高速で高性能な半導体装置あるいは半導
体集積回路が出現してきている。しかしながら全てにお
いて微細化ができるのではなり、微細化が可能である部
分と、そうでない部分とがある。
近くまで微細化力見区使され、そのため、素子の寄生容
量が減少され、高速で高性能な半導体装置あるいは半導
体集積回路が出現してきている。しかしながら全てにお
いて微細化ができるのではなり、微細化が可能である部
分と、そうでない部分とがある。
特に大電力用トランジスタにおいては、電流容量が大き
いため、電極取り出しワイヤ導線には太いものが使われ
、それにともなって、ワイヤ導線と接合されるボンディ
ング用パッドと呼ばれる広いＡＩ！膜パターンが存在し
、大電力用素子はど、このボンディング用パッドは面積
の大きな領域が必要とされている。一般的にボンディン
グ用パッド直下の半導体領域はバイポーラ型トランジス
タではベース領域、ＭＯＳ型トランジスタにおいてはソ
ース領域と同じバイアスが印加される領域となっている
。
いため、電極取り出しワイヤ導線には太いものが使われ
、それにともなって、ワイヤ導線と接合されるボンディ
ング用パッドと呼ばれる広いＡＩ！膜パターンが存在し
、大電力用素子はど、このボンディング用パッドは面積
の大きな領域が必要とされている。一般的にボンディン
グ用パッド直下の半導体領域はバイポーラ型トランジス
タではベース領域、ＭＯＳ型トランジスタにおいてはソ
ース領域と同じバイアスが印加される領域となっている
。
第４図はバイポーラ型トランジスタを形成した従来の高
耐圧半導体装置の構造を示すものであり、同図（ａ）は
線図的平面図、（ｂ）は同図（ａ）の八−Ａ線で切った
断面図である。シリコンチップ上にはベース領域とエミ
ッタ領域に対する２つのボンディング用パッドが形成さ
れている。ｎ＋＋シリコン半導体基板１上にｎ型シリコ
ンエピタキシャル層２を成長させてｎオンｎ°構造のシ
リコン基体を構成している。エピタキシャル層２内には
、活性半導体領域であるベース領域として作用するｐ型
半導体層３を形成し、このｐ形半導体層内に活性半導体
領域であるエミッタ領域として作用するｎ＋型型厚導体
層４形成している。エピタキシャル層２の主面上には絶
縁膜５を形成し、この絶縁膜にあけた開口５ａを経てｎ
“型半導体層４にオーミック接続されたエミッタＡｌ電
極膜６を絶縁膜５上に延在させ、大面積のボンディング
用パッド６ａを構成し、ここにワイヤ導線８をボンディ
ングにより接続している。また、絶縁膜５にあけた別の
開口５ｂを経てｐ型半導体層３にオーミック接続された
ベースへβ電極膜７も絶縁膜５上に延在させ、ボンディ
ング用パッド７ａを構成し、ここにワイヤ導線９をボン
ディングにより接続している。
耐圧半導体装置の構造を示すものであり、同図（ａ）は
線図的平面図、（ｂ）は同図（ａ）の八−Ａ線で切った
断面図である。シリコンチップ上にはベース領域とエミ
ッタ領域に対する２つのボンディング用パッドが形成さ
れている。ｎ＋＋シリコン半導体基板１上にｎ型シリコ
ンエピタキシャル層２を成長させてｎオンｎ°構造のシ
リコン基体を構成している。エピタキシャル層２内には
、活性半導体領域であるベース領域として作用するｐ型
半導体層３を形成し、このｐ形半導体層内に活性半導体
領域であるエミッタ領域として作用するｎ＋型型厚導体
層４形成している。エピタキシャル層２の主面上には絶
縁膜５を形成し、この絶縁膜にあけた開口５ａを経てｎ
“型半導体層４にオーミック接続されたエミッタＡｌ電
極膜６を絶縁膜５上に延在させ、大面積のボンディング
用パッド６ａを構成し、ここにワイヤ導線８をボンディ
ングにより接続している。また、絶縁膜５にあけた別の
開口５ｂを経てｐ型半導体層３にオーミック接続された
ベースへβ電極膜７も絶縁膜５上に延在させ、ボンディ
ング用パッド７ａを構成し、ここにワイヤ導線９をボン
ディングにより接続している。
なお、第４図において、バイポーラトランジスタを囲む
ように２本のｐ型半導体層より成るフィールド・リミッ
ティング・リング（以下ＦＬＲと略記する） １０ａ、
１０ｂが形成されており、高耐圧化を図っている。
ように２本のｐ型半導体層より成るフィールド・リミッ
ティング・リング（以下ＦＬＲと略記する） １０ａ、
１０ｂが形成されており、高耐圧化を図っている。
従来のＭＯＳ型トランジスタは低耐圧、低電力デバイス
と考えられていたが、最近の半導体製造技術あるいは回
路設計技術等の発展に伴い、高耐圧、大電力設計が可能
となり、現在ではパワーデバイスとしてその地位を確保
するに至っている。
と考えられていたが、最近の半導体製造技術あるいは回
路設計技術等の発展に伴い、高耐圧、大電力設計が可能
となり、現在ではパワーデバイスとしてその地位を確保
するに至っている。
かかるパワーＭＯ５ｌ−ランジスタの代表的なものとし
て、ＤＳＡ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ−八ｌｉ
ｇｎｍｅｎｔ）構造のものが有る。ＤＳＡ−ＭＯＳトラ
ンジスタは、二重拡散によりチャンネル領域を自己整合
的に形成するもので、格子形のゲート多結晶シリコン電
極に囲まれた同一の拡散窓によりチャンネル領域を形成
するためのｐ形不純物拡散とソース領域を形成するため
のｎ４形不純物拡散とをおこなっているのが特徴である
。
て、ＤＳＡ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ−八ｌｉ
ｇｎｍｅｎｔ）構造のものが有る。ＤＳＡ−ＭＯＳトラ
ンジスタは、二重拡散によりチャンネル領域を自己整合
的に形成するもので、格子形のゲート多結晶シリコン電
極に囲まれた同一の拡散窓によりチャンネル領域を形成
するためのｐ形不純物拡散とソース領域を形成するため
のｎ４形不純物拡散とをおこなっているのが特徴である
。
第５図はＤＳＡ−？ＩＯＳ トランジスタを形成した
従来の高耐圧半導体装置の構造を示すものであり、第６
図（ａ）はセル構造を、＾ｌ電極膜等を除去して示す平
面図であり、第６図（ｂ）は第６図（ａ）のＡ−Ａ線に
沿う断面図である。ｎ゛゛半導体基板１１上に、これよ
りも低不純物濃度のｎ形エピタキシャル層１２を形成し
たｎオンｎ°構造となっており、これらがドレイン領域
を構成している。ドレイン電極は図面に示していないが
、半導体基板１１の裏面に形成されている。エピタキシ
ャル層１２上にはゲート酸化膜１３を介してゲート多結
晶シリコン膜１４が形成されており、この多結晶シリコ
ン膜１４には開口が形成されており、所謂セルを構成し
ている。エピタキシャル層１２内にはｐ′型型厚導体層
１５ｐ型半導体層１６およびｎ゛型型厚導体層１７形成
されている。チャンネル長はｐ型半導体層１６とｎ＋型
型厚導体層１７の拡散の深さの差で決まるので、チャン
ネル長が数ミクロン以下と極めて短いチャンネル領域が
形成できる。ソース金属電極膜１Ｂばｎ°型型溝導体層
１７、ｐ型半導体層１６に接しているｐ゛型型温導体層
１５の両方にオーミック接続されている。またゲート電
極金属膜１９は多結晶シリコン膜１４に接続されている
。これらのソースおよびゲート電極金属膜１８およびＩ
９は絶縁膜２０上を延在させ、面積の広いボンディング
用パッド１８ａおよび１９ａを構成し、これらボンディ
ング用パッドにワイヤ導線２１および２２をそれぞれボ
ンディングして接続している。
従来の高耐圧半導体装置の構造を示すものであり、第６
図（ａ）はセル構造を、＾ｌ電極膜等を除去して示す平
面図であり、第６図（ｂ）は第６図（ａ）のＡ−Ａ線に
沿う断面図である。ｎ゛゛半導体基板１１上に、これよ
りも低不純物濃度のｎ形エピタキシャル層１２を形成し
たｎオンｎ°構造となっており、これらがドレイン領域
を構成している。ドレイン電極は図面に示していないが
、半導体基板１１の裏面に形成されている。エピタキシ
ャル層１２上にはゲート酸化膜１３を介してゲート多結
晶シリコン膜１４が形成されており、この多結晶シリコ
ン膜１４には開口が形成されており、所謂セルを構成し
ている。エピタキシャル層１２内にはｐ′型型厚導体層
１５ｐ型半導体層１６およびｎ゛型型厚導体層１７形成
されている。チャンネル長はｐ型半導体層１６とｎ＋型
型厚導体層１７の拡散の深さの差で決まるので、チャン
ネル長が数ミクロン以下と極めて短いチャンネル領域が
形成できる。ソース金属電極膜１Ｂばｎ°型型溝導体層
１７、ｐ型半導体層１６に接しているｐ゛型型温導体層
１５の両方にオーミック接続されている。またゲート電
極金属膜１９は多結晶シリコン膜１４に接続されている
。これらのソースおよびゲート電極金属膜１８およびＩ
９は絶縁膜２０上を延在させ、面積の広いボンディング
用パッド１８ａおよび１９ａを構成し、これらボンディ
ング用パッドにワイヤ導線２１および２２をそれぞれボ
ンディングして接続している。
ここでｐ°型型温導体層１５セル内に位置する第１ｐ”
型半導体層１５ａと、セルが集合して成るセル集合領域
の周囲を囲むように位置する第２ｐ”型半導体層１５ｂ
と、ソース−ドレイン間耐圧（Ｖｏｓｓ）を大きくする
ために、第２ｐ”型半導体層１５ｂをさらに囲むように
設けた第３ｐ”型半導体層より成るＦＬＲ１５Ｃと、ソ
ース領域とゲート領域に対するボンディング用バッド１
８ａおよび１９ａの直下に位置し、前記セル集合領域を
囲むように位置する第２ｐ”型半導体層１５ｂと連続し
て形成されている第４ｐ゛型半導体層１５ｄおよび第５
ｐ°型半導体層１５ｅとが同一のプロセス工程にて一緒
に形成されている。
型半導体層１５ａと、セルが集合して成るセル集合領域
の周囲を囲むように位置する第２ｐ”型半導体層１５ｂ
と、ソース−ドレイン間耐圧（Ｖｏｓｓ）を大きくする
ために、第２ｐ”型半導体層１５ｂをさらに囲むように
設けた第３ｐ”型半導体層より成るＦＬＲ１５Ｃと、ソ
ース領域とゲート領域に対するボンディング用バッド１
８ａおよび１９ａの直下に位置し、前記セル集合領域を
囲むように位置する第２ｐ”型半導体層１５ｂと連続し
て形成されている第４ｐ゛型半導体層１５ｄおよび第５
ｐ°型半導体層１５ｅとが同一のプロセス工程にて一緒
に形成されている。
ゲート多結晶シリコン膜１３のパターンは格子状のもの
やストライプ状のものがあるが第６図（ａ）では格子状
のパターンを示している。ゲート・ソース間に正の電圧
を加えてチャンネルをオンさせると、電流は半導体基板
１１から縦方向に流れ、チャンネル領域を通ってソース
領域に流れ込む。したがって、この電流を取り出すため
、−船釣にはＡｌの広い面積を存するボンディング用バ
ンド１８ａが形成され、このボンディング用パッドから
ワイヤ導線２１を引き出している。ソース電極１８は、
セルと呼ばれるゲート多結晶シリコン膜１４に形成した
開口内に位置する第１ｐ”型半導体層１５ａと、セルが
集合されて成る集合体の周囲を取り囲んでいる第２ｐ゛
型半導体層１５ｂと、ボンディング用バッド１８ａの直
下の第４．第５半導体層１５ｄ、 １５ｅとに電気的に
接続されている。したがってゲート電極のボンディング
用パッド１９ａ直下の第５ｐ”型半導体層１５ｄもソー
ス領域と同じ電位を持つことになる。
やストライプ状のものがあるが第６図（ａ）では格子状
のパターンを示している。ゲート・ソース間に正の電圧
を加えてチャンネルをオンさせると、電流は半導体基板
１１から縦方向に流れ、チャンネル領域を通ってソース
領域に流れ込む。したがって、この電流を取り出すため
、−船釣にはＡｌの広い面積を存するボンディング用バ
ンド１８ａが形成され、このボンディング用パッドから
ワイヤ導線２１を引き出している。ソース電極１８は、
セルと呼ばれるゲート多結晶シリコン膜１４に形成した
開口内に位置する第１ｐ”型半導体層１５ａと、セルが
集合されて成る集合体の周囲を取り囲んでいる第２ｐ゛
型半導体層１５ｂと、ボンディング用バッド１８ａの直
下の第４．第５半導体層１５ｄ、 １５ｅとに電気的に
接続されている。したがってゲート電極のボンディング
用パッド１９ａ直下の第５ｐ”型半導体層１５ｄもソー
ス領域と同じ電位を持つことになる。
（発明が解決しようとする問題点）
上述した構成の高耐圧半導体装置において、ＭＯＳトラ
ンジスタのスイッチングスピードを向上させる一要因と
して、ソース−ドレイン間接合容量を減少させることが
ある。このソース−ドレイン間の接合容量を減少させる
のには、ソース領域の不純物濃度を低く抑え、さらにま
た限られたシリコンチップ内に占めるソース領域の容量
を極力小さく抑えることも重要なことである。一方、プ
レーナ型の大電力、高耐圧用トランジスタにおいては、
成る一定の深さに不純物拡散（バイポーラトランジスタ
ではベース領域３を形成するための拡散であり、ＭＯＳ
ｌ−ランジスタではｐ゛型半導体ｉ１５を形成する
ための拡散）を施さなければ高耐圧で安全動作領域の広
いトランジスタは得られにくい。
ンジスタのスイッチングスピードを向上させる一要因と
して、ソース−ドレイン間接合容量を減少させることが
ある。このソース−ドレイン間の接合容量を減少させる
のには、ソース領域の不純物濃度を低く抑え、さらにま
た限られたシリコンチップ内に占めるソース領域の容量
を極力小さく抑えることも重要なことである。一方、プ
レーナ型の大電力、高耐圧用トランジスタにおいては、
成る一定の深さに不純物拡散（バイポーラトランジスタ
ではベース領域３を形成するための拡散であり、ＭＯＳ
ｌ−ランジスタではｐ゛型半導体ｉ１５を形成する
ための拡散）を施さなければ高耐圧で安全動作領域の広
いトランジスタは得られにくい。
当然のごと＜ 、ＤＳＡ−？ＩＯＳ ｌ−ランジスタ
においては、ｐ゛型型厚導体層１５深く形成することは
ソース領域の容積が大きくなることになる。しかも、ボ
ンディング用パッド直下のｐ゛型半導体Ｗｉ １５ｄ、
１５ｅは他の領域に比較して広大な面積を有している
。
においては、ｐ゛型型厚導体層１５深く形成することは
ソース領域の容積が大きくなることになる。しかも、ボ
ンディング用パッド直下のｐ゛型半導体Ｗｉ １５ｄ、
１５ｅは他の領域に比較して広大な面積を有している
。
例えば直径３００μｍのワイヤ導線を用いる場合、７０
０ Ｘ１５００μｍ２の面積を有するものとなる。この
ように、従来の半導体装置においては、ボンディング用
バンドの直下に大きな容積を有しているとともに広大な
面積を有している半導体層が存在しており、この部分の
ソース−ドレイン間又はコレクターベース間の寄生容量
は著しく大きなものとなり、スイッチングスピードが低
下する欠点がある。このような欠点は上述したプレーナ
型トランジスタやＭＯＳ ｌ−ランジスタだけに限ら
れる′ものではなく 、５ＩＴ（静電誘導トランジスタ
）やダイオードを具える半導体装置においても同様に生
ずるものである。
０ Ｘ１５００μｍ２の面積を有するものとなる。この
ように、従来の半導体装置においては、ボンディング用
バンドの直下に大きな容積を有しているとともに広大な
面積を有している半導体層が存在しており、この部分の
ソース−ドレイン間又はコレクターベース間の寄生容量
は著しく大きなものとなり、スイッチングスピードが低
下する欠点がある。このような欠点は上述したプレーナ
型トランジスタやＭＯＳ ｌ−ランジスタだけに限ら
れる′ものではなく 、５ＩＴ（静電誘導トランジスタ
）やダイオードを具える半導体装置においても同様に生
ずるものである。
本発明の目的は、ボンディング用パッド直下の半導体層
の寄生容量を減少せしめることによって高速で高性能の
高耐圧半導体装置を提供しようとするものである。
の寄生容量を減少せしめることによって高速で高性能の
高耐圧半導体装置を提供しようとするものである。
（問題点を解決するための手段）
本発明は半導体基体に形成した活性半導体領域と、この
活性半導体領域を囲む少なくとも１つのフィールド・リ
ミッティング・リングとを有し、活性半導体領域に接続
された、ワイヤ導線による電極取り出し金属膜を半導体
基体主面上に絶縁膜を介して形成した半導体装置におい
て、上記電極取り出し金属膜を、少なくとも最内側のフ
ィールド・リミッティング・リングの上方に設けたこと
を特徴とするものである。
活性半導体領域を囲む少なくとも１つのフィールド・リ
ミッティング・リングとを有し、活性半導体領域に接続
された、ワイヤ導線による電極取り出し金属膜を半導体
基体主面上に絶縁膜を介して形成した半導体装置におい
て、上記電極取り出し金属膜を、少なくとも最内側のフ
ィールド・リミッティング・リングの上方に設けたこと
を特徴とするものである。
（作 用）
本発明においては、ボンディング用バットである電極取
り出し金属膜を、この金属膜と電気的に接続されている
活性半導体領域から完全に分離されたフィールド・リミ
ッティング・リングの上方に設けたものであるが、この
フィールド・リミッティング・リングは寄生容量を構成
しないため、スイッチングスピードを向上することがで
きる。
り出し金属膜を、この金属膜と電気的に接続されている
活性半導体領域から完全に分離されたフィールド・リミ
ッティング・リングの上方に設けたものであるが、この
フィールド・リミッティング・リングは寄生容量を構成
しないため、スイッチングスピードを向上することがで
きる。
（実施例）
第１図は本発明の高耐圧半導体装置の第１の実施例を示
すものであり、本例ではバ・イポーラトランジスタをシ
リコンチップに形成したものである。
すものであり、本例ではバ・イポーラトランジスタをシ
リコンチップに形成したものである。
ｎ゛゛半導体基板４１上にｎ型エビキタシャル層４２を
成長させ、このエピタキシャル層にはべ・−大領域を構
成するｐ型半導体Ｎ４３およびエミッタ領域を構成する
ｎ°型型厚導体層４４形成するとともにフィールド・リ
ミ・ンテイング・リング（ＦＬＲ）５０ａ。
成長させ、このエピタキシャル層にはべ・−大領域を構
成するｐ型半導体Ｎ４３およびエミッタ領域を構成する
ｎ°型型厚導体層４４形成するとともにフィールド・リ
ミ・ンテイング・リング（ＦＬＲ）５０ａ。
５０ｂを形成する。エピタキシャル層４２の表面には絶
縁膜４５を形成し、この絶縁膜上にエミ・ツタ電極金属
膜４６と、ベース電極金属膜４７とを形成し、これら金
属膜を絶縁膜４５にあけた開口４５ａおよび４５ｂを経
てそれぞれｐ型半導体層４３およびｎ゛型型厚導体層４
４オーミック接続する。またこれら金属電極膜４６およ
び４７は絶縁膜４５上を延在させエミッタボンディング
用バッド４６ａおよびベースボンディング用バッド４７
ａを形成し、これらボンディング用パッドにワイヤ導線
４８および４つをボンディングする３本発明においては
、第１図（ａ）に示すように内側のＦＬＲ５０ａの一部
を内方に突出させ、この部分の上方に絶縁膜４５を介し
てボンディング用パッド４６ａおよび４７ａを形成する
。ＦＬＲ５０ａはｐ型半導体層４３から独立した島領域
として構成されており、ボンデ、ｆング用バット４６，
１および４７ａに電気的に接続されていないので８、コ
レクターベース接合容量は小さくなり、スイッチングス
ピードが高速となる５、さらに、Ｆｌ、Ｒ５０ａ上に形
成されたボンディング用バッドにはベースと同じバイア
スが印加されるのでフィールド・プレートとして働き、
信頼性も向上することになる。このようにフィールド・
プレートとして作用させるためにボンディング用パッド
は最外側のＦＬＲ５０ｂまでは延在させないように構成
しである。
縁膜４５を形成し、この絶縁膜上にエミ・ツタ電極金属
膜４６と、ベース電極金属膜４７とを形成し、これら金
属膜を絶縁膜４５にあけた開口４５ａおよび４５ｂを経
てそれぞれｐ型半導体層４３およびｎ゛型型厚導体層４
４オーミック接続する。またこれら金属電極膜４６およ
び４７は絶縁膜４５上を延在させエミッタボンディング
用バッド４６ａおよびベースボンディング用バッド４７
ａを形成し、これらボンディング用パッドにワイヤ導線
４８および４つをボンディングする３本発明においては
、第１図（ａ）に示すように内側のＦＬＲ５０ａの一部
を内方に突出させ、この部分の上方に絶縁膜４５を介し
てボンディング用パッド４６ａおよび４７ａを形成する
。ＦＬＲ５０ａはｐ型半導体層４３から独立した島領域
として構成されており、ボンデ、ｆング用バット４６，
１および４７ａに電気的に接続されていないので８、コ
レクターベース接合容量は小さくなり、スイッチングス
ピードが高速となる５、さらに、Ｆｌ、Ｒ５０ａ上に形
成されたボンディング用バッドにはベースと同じバイア
スが印加されるのでフィールド・プレートとして働き、
信頼性も向上することになる。このようにフィールド・
プレートとして作用させるためにボンディング用パッド
は最外側のＦＬＲ５０ｂまでは延在させないように構成
しである。
第２図（ａ）〜（ｃ）は第１図に示したバイポーラトラ
ンジスタを有する高耐圧半導体装置の製造工程を説明す
るための断面図である。ｎ°°半導体基板４１上に低不
純物濃度のｎ型エピタキシャル層４２を成長させ、ｎオ
ンｎ゛構造の半導体基体を構成する。次にｐ型不純物を
選択拡散してｐ型ベース拡散Ｎ４３およびＦＬＲ５０ａ
および５０ｂを形成した後、表面に酸化膜４５を形成す
る。この状態を第２図（ａ）に示す。
ンジスタを有する高耐圧半導体装置の製造工程を説明す
るための断面図である。ｎ°°半導体基板４１上に低不
純物濃度のｎ型エピタキシャル層４２を成長させ、ｎオ
ンｎ゛構造の半導体基体を構成する。次にｐ型不純物を
選択拡散してｐ型ベース拡散Ｎ４３およびＦＬＲ５０ａ
および５０ｂを形成した後、表面に酸化膜４５を形成す
る。この状態を第２図（ａ）に示す。
次に酸化膜４５に開口を形成してｐ型ベース拡散層４３
中にｎ型不純物を拡散してｎ°°エミッタ拡散層４４を
形成する。この状態を第２図（ｂ）に示す。
中にｎ型不純物を拡散してｎ°°エミッタ拡散層４４を
形成する。この状態を第２図（ｂ）に示す。
最後に酸化膜４５にコンタクト用間口４５ａおよび４５
ｂを形成した後へｌ膜を被着し、これをバターニングし
て電極膜４６および４７を形成し、第２図（ｃ）に示す
ようなバイポーラトランジスタを製造することができる
。本発明の高耐圧半導体装置ではボンティング用バッド
の位置が従来の半導体装置と相違しているだけであるの
で、製造工程が新たに追加されるものではなく、複雑と
はならない。
ｂを形成した後へｌ膜を被着し、これをバターニングし
て電極膜４６および４７を形成し、第２図（ｃ）に示す
ようなバイポーラトランジスタを製造することができる
。本発明の高耐圧半導体装置ではボンティング用バッド
の位置が従来の半導体装置と相違しているだけであるの
で、製造工程が新たに追加されるものではなく、複雑と
はならない。
第３図は本発明の高耐圧半導体装置の第２実施例を示す
ものであり、ＤＳＡ−）１０Ｓ ）ランジスタを形成
したものである。ｎ゛゛半導体基板６１上にｎ型エピタ
キシャル層６２を形成してｎオンｎ゛構造のシリコン基
体を構成する。エピタキシャル層６２には、選択的にセ
ル内に位置し、ソースＡβ電極とのオーミックコンタク
ト抵抗を改善するための第１ｐ＋型半導体層６３ａと、
セル集合体の周囲に位置する第２ｐ゛型半導体層６３ｂ
と、この第２ｐ”型半導体層の周囲をリング状に囲むｐ
゛型型厚導体層り成るＦＬＲ６３ｃおよび６３ｄとを具
えている。
ものであり、ＤＳＡ−）１０Ｓ ）ランジスタを形成
したものである。ｎ゛゛半導体基板６１上にｎ型エピタ
キシャル層６２を形成してｎオンｎ゛構造のシリコン基
体を構成する。エピタキシャル層６２には、選択的にセ
ル内に位置し、ソースＡβ電極とのオーミックコンタク
ト抵抗を改善するための第１ｐ＋型半導体層６３ａと、
セル集合体の周囲に位置する第２ｐ゛型半導体層６３ｂ
と、この第２ｐ”型半導体層の周囲をリング状に囲むｐ
゛型型厚導体層り成るＦＬＲ６３ｃおよび６３ｄとを具
えている。
従来の半導体装置においては、第５図に示したようにセ
ル集合体の周囲に位置する第２ｐ”型半導体層１５ｂと
連続するｐ°型型半体体層１５ｄよび１５ｅの上方にボ
ンディング用パッドを形成していたが、本発明では第２
ｐ”型半導体層６３ｂとは独立して形成されているＦＬ
Ｒ６３ｃの上方に形成する。勿論、製造工程上は、ＦＬ
Ｒ６３ｃおよび６３ｄは第２ｐ”型半導体層６３ｂと同
一工程で形成することができる。
ル集合体の周囲に位置する第２ｐ”型半導体層１５ｂと
連続するｐ°型型半体体層１５ｄよび１５ｅの上方にボ
ンディング用パッドを形成していたが、本発明では第２
ｐ”型半導体層６３ｂとは独立して形成されているＦＬ
Ｒ６３ｃの上方に形成する。勿論、製造工程上は、ＦＬ
Ｒ６３ｃおよび６３ｄは第２ｐ”型半導体層６３ｂと同
一工程で形成することができる。
次にゲート用絶縁膜６４を約１０００人の厚さに形成し
た後、ゲート電極材料となる多結晶シリコン膜６５を約
６０００人の厚さに選択的に形成する。続いてゲート多
結晶シリコン膜６５をマスクとしてボロンイオン注入を
行い、チャンネル領域を構成するｐ型半導体層６６を形
成する。次にリンイオン注入を行い、ソース領域を構成
するｎ゛型型温導体層６７形成した後、ＣＶＤ法にてシ
リコン酸化膜６８を形成する。続いてシリコン酸化膜６
８に電極取り出し用開口を形成した後、Ａｎ電極膜６９
を約４μｍの厚さに選択的に形成する。この際、Ａ１電
極膜６９をシリコン酸化膜６８上に選択的に形成すると
ともにボンディング用パッド６９ａおよび６９ｂを形成
する。
た後、ゲート電極材料となる多結晶シリコン膜６５を約
６０００人の厚さに選択的に形成する。続いてゲート多
結晶シリコン膜６５をマスクとしてボロンイオン注入を
行い、チャンネル領域を構成するｐ型半導体層６６を形
成する。次にリンイオン注入を行い、ソース領域を構成
するｎ゛型型温導体層６７形成した後、ＣＶＤ法にてシ
リコン酸化膜６８を形成する。続いてシリコン酸化膜６
８に電極取り出し用開口を形成した後、Ａｎ電極膜６９
を約４μｍの厚さに選択的に形成する。この際、Ａ１電
極膜６９をシリコン酸化膜６８上に選択的に形成すると
ともにボンディング用パッド６９ａおよび６９ｂを形成
する。
ボンディング用パッド６９ａはゲート多結晶シリコン膜
６５に接続されており、ここにはゲートワイヤ導線７０
をボンディングする。また、ボンディング用バフドロ９
ｂはｎ゛型型温導体層６７よびｐ型半導体層６６の双方
に接続されており、ここにはソースワイヤ導線７１がボ
ンディングされている。
６５に接続されており、ここにはゲートワイヤ導線７０
をボンディングする。また、ボンディング用バフドロ９
ｂはｎ゛型型温導体層６７よびｐ型半導体層６６の双方
に接続されており、ここにはソースワイヤ導線７１がボ
ンディングされている。
上述した本発明の半導体装置においては、ボンディング
用パッド６９ａおよび６９ｂの直下に位置するＰＬＲ６
３Ｃは第２ｐ＋型半導体層６３ｂから分離して島状に形
成されているので、ソース−ドレイン間の寄生容量はき
わめて小さくなり、スイッチングスピードは著しく向上
する。
用パッド６９ａおよび６９ｂの直下に位置するＰＬＲ６
３Ｃは第２ｐ＋型半導体層６３ｂから分離して島状に形
成されているので、ソース−ドレイン間の寄生容量はき
わめて小さくなり、スイッチングスピードは著しく向上
する。
本発明はＬ述した実施例に限定されるものではな（、幾
多の変更や変形が可能である。本発明は上述した？ＩＮ
Ｓ半導体装置およびバイポーラ型半導体装置に限定され
るものではなく、例えば静電誘導型半導体装置、ダイオ
ード等のボンディング用パッドを有する半導体装置にも
適用することができる。また、個別半導体装置は勿論の
こと、高周波数トランジスタ、大電力トランジスタ、低
耐圧トランジスタ等を共存させた複合集積回路にも適用
可能である。さらに、上述した実施例において、ｐ型と
ｎ型とを逆とすることもできる。さらにまた、ｎ型エピ
タキシャル層は引き上げ法によって形成されたｎ型半導
体層でもよい。
多の変更や変形が可能である。本発明は上述した？ＩＮ
Ｓ半導体装置およびバイポーラ型半導体装置に限定され
るものではなく、例えば静電誘導型半導体装置、ダイオ
ード等のボンディング用パッドを有する半導体装置にも
適用することができる。また、個別半導体装置は勿論の
こと、高周波数トランジスタ、大電力トランジスタ、低
耐圧トランジスタ等を共存させた複合集積回路にも適用
可能である。さらに、上述した実施例において、ｐ型と
ｎ型とを逆とすることもできる。さらにまた、ｎ型エピ
タキシャル層は引き上げ法によって形成されたｎ型半導
体層でもよい。
（発明の効果）
本発明によれば、ボンディング用バンド直下の広大な容
積を持つ半導体領域をソース領域又はベース領域から独
立分離したフィールド・リミッティング・リングとして
構成したため、ソース−ドレイン間又はコレクターベー
ス間の接合容量を小さくすることができ、したがってス
イッチングスピードを向上することができる。また、フ
ィールド・リミッティング・リングを複数個設け、ボン
ディング用バンドを最外側のフィールド・リミッティン
グ・リングには達しないように形成する場合にはボンデ
ィング用パッドはフィールド・プレートとしての作用を
持つことになり、動作の安定性が改善される効果を得る
こともできる。
積を持つ半導体領域をソース領域又はベース領域から独
立分離したフィールド・リミッティング・リングとして
構成したため、ソース−ドレイン間又はコレクターベー
ス間の接合容量を小さくすることができ、したがってス
イッチングスピードを向上することができる。また、フ
ィールド・リミッティング・リングを複数個設け、ボン
ディング用バンドを最外側のフィールド・リミッティン
グ・リングには達しないように形成する場合にはボンデ
ィング用パッドはフィールド・プレートとしての作用を
持つことになり、動作の安定性が改善される効果を得る
こともできる。
第１図（ａ）および（ｂ）は本発明の高耐圧半導体装置
の第１実施例の構成を示す断面図および平面図、 第２図（ａ）〜（ｃ）は同じくその順次の製造工程にお
ける構成を示す断面図、 第３図は本発明の高耐圧半導体装置の第２実施例の構成
を示す断面図、 第４図（ａ）および（ｂ）は従来の半導体装置の一例の
構成を示す平面図および断面図、 第５図は従来の半導体装置の他の例の構成を示す断面図
、 第６図（ａ）および（ｂ）は同じくその一部分の構成を
示す平面図および断面図である。 ４１・−・ｎ゛゛半導体基板 ４２−ｎ型エビキシャ
ル層４３−・・ｐ型ベース領域 ４４・・−ｎ型エ
ミッタ領域４５−絶縁膜 ４６ａ 、 ４７ａ−・−ボンディング用バンド４８．
４９−ｍ−ワイヤ導線 ５０ａ、５０ｂ−ｍ−フイールド・リミッティング・リ
ング６１−・−ｎ３型半導体基板、 ６２−ｎ型エピキ
シャル層６３ａ・・・第ｉｐ”型半導体層 ６３ｂ・−・第２ｐ”型半導体層 ６３ｃ、６３ｄ−・フィールド・リミッティング・リン
グ６４−・・ゲート絶縁膜 ６５−・多結晶シリコ
ン膜６６・−ｐ型半導体層 ６７・・・ｎ゛型型半
体体層６Ｂ・・絶縁膜 ６９−・電極金属膜
６９ａ、６９ｂ−・−ボンディング用バンド７０．７１
− ワイヤ導線 Ｌ、 −・さ ン 入 第４図 （ｂ） 第６図 （ａ） （ｂ）
の第１実施例の構成を示す断面図および平面図、 第２図（ａ）〜（ｃ）は同じくその順次の製造工程にお
ける構成を示す断面図、 第３図は本発明の高耐圧半導体装置の第２実施例の構成
を示す断面図、 第４図（ａ）および（ｂ）は従来の半導体装置の一例の
構成を示す平面図および断面図、 第５図は従来の半導体装置の他の例の構成を示す断面図
、 第６図（ａ）および（ｂ）は同じくその一部分の構成を
示す平面図および断面図である。 ４１・−・ｎ゛゛半導体基板 ４２−ｎ型エビキシャ
ル層４３−・・ｐ型ベース領域 ４４・・−ｎ型エ
ミッタ領域４５−絶縁膜 ４６ａ 、 ４７ａ−・−ボンディング用バンド４８．
４９−ｍ−ワイヤ導線 ５０ａ、５０ｂ−ｍ−フイールド・リミッティング・リ
ング６１−・−ｎ３型半導体基板、 ６２−ｎ型エピキ
シャル層６３ａ・・・第ｉｐ”型半導体層 ６３ｂ・−・第２ｐ”型半導体層 ６３ｃ、６３ｄ−・フィールド・リミッティング・リン
グ６４−・・ゲート絶縁膜 ６５−・多結晶シリコ
ン膜６６・−ｐ型半導体層 ６７・・・ｎ゛型型半
体体層６Ｂ・・絶縁膜 ６９−・電極金属膜
６９ａ、６９ｂ−・−ボンディング用バンド７０．７１
− ワイヤ導線 Ｌ、 −・さ ン 入 第４図 （ｂ） 第６図 （ａ） （ｂ）
Claims (1)
- １、半導体基体に形成した活性半導体領域と、この活性
半導体領域を囲む少なくとも１つのフィールド・リミッ
ティング・リングとを有し、活性半導体領域に接続され
た、ワイヤ導線による電極取り出し金属膜を半導体基体
主面上に絶縁膜を介して形成した半導体装置において、
上記電極取り出し金属膜を、少なくとも最内側のフィー
ルド・リミッティング・リングの上方に設けたことを特
徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60119661A JPS61278161A (ja) | 1985-06-04 | 1985-06-04 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60119661A JPS61278161A (ja) | 1985-06-04 | 1985-06-04 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61278161A true JPS61278161A (ja) | 1986-12-09 |
Family
ID=14766940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60119661A Pending JPS61278161A (ja) | 1985-06-04 | 1985-06-04 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61278161A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009075149A1 (ja) * | 2007-12-10 | 2009-06-18 | Toyota Jidosha Kabushiki Kaisha | 半導体装置 |
| CN101944528A (zh) * | 2010-06-29 | 2011-01-12 | 王立模 | Mos栅基极开关四极管 |
| WO2011053927A1 (en) | 2009-11-02 | 2011-05-05 | Analog Devices, Inc. | Bipolar transistor |
| JP2014093488A (ja) * | 2012-11-06 | 2014-05-19 | Lapis Semiconductor Co Ltd | 半導体装置 |
-
1985
- 1985-06-04 JP JP60119661A patent/JPS61278161A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009075149A1 (ja) * | 2007-12-10 | 2009-06-18 | Toyota Jidosha Kabushiki Kaisha | 半導体装置 |
| WO2011053927A1 (en) | 2009-11-02 | 2011-05-05 | Analog Devices, Inc. | Bipolar transistor |
| CN102668087A (zh) * | 2009-11-02 | 2012-09-12 | 美国亚德诺半导体公司 | 双极晶体管 |
| US8350352B2 (en) | 2009-11-02 | 2013-01-08 | Analog Devices, Inc. | Bipolar transistor |
| US8357985B2 (en) | 2009-11-02 | 2013-01-22 | Analog Devices, Inc. | Bipolar transistor with guard region |
| JP2013509730A (ja) * | 2009-11-02 | 2013-03-14 | アナログ デバイシス， インコーポレイテッド | バイポーラトランジスタ |
| CN101944528A (zh) * | 2010-06-29 | 2011-01-12 | 王立模 | Mos栅基极开关四极管 |
| JP2014093488A (ja) * | 2012-11-06 | 2014-05-19 | Lapis Semiconductor Co Ltd | 半導体装置 |
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