JPS6064481A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6064481A JPS6064481A JP17383583A JP17383583A JPS6064481A JP S6064481 A JPS6064481 A JP S6064481A JP 17383583 A JP17383583 A JP 17383583A JP 17383583 A JP17383583 A JP 17383583A JP S6064481 A JPS6064481 A JP S6064481A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係シ、特にラテラル型ダイオード
、ラテラル型トランジスタ、２チラル型サイリスタ等の
ラテラル型半導体装置に関する。
、ラテラル型トランジスタ、２チラル型サイリスタ等の
ラテラル型半導体装置に関する。
従来のラテラル型半導体装置の一例として、第１図＜ａ
＞にラテラル型ダイオードの平面図を、第１図（ｂ）に
第１図（ａ）のＡ−Ａ’の「面図をそれぞれ示す。
＞にラテラル型ダイオードの平面図を、第１図（ｂ）に
第１図（ａ）のＡ−Ａ’の「面図をそれぞれ示す。
１１はｎｉｉシリコンから成るシリコン単結晶領域で、
１２はシリコンｊｉ１ｉ１１と多結晶シリコンから構成
される半導体支持領域１３の間にあって、これを電気的
に絶縁する絶縁族となる５１０ｚ膜である。１４は、シ
リコン単結晶領域１１の底面および側面に５ｊ０２膜１
２に接する様に形成したチャンネル阻止層で、高濃匿の
ｎ“型領域である。
１２はシリコンｊｉ１ｉ１１と多結晶シリコンから構成
される半導体支持領域１３の間にあって、これを電気的
に絶縁する絶縁族となる５１０ｚ膜である。１４は、シ
リコン単結晶領域１１の底面および側面に５ｊ０２膜１
２に接する様に形成したチャンネル阻止層で、高濃匿の
ｎ“型領域である。
１５はシリコン単結晶領域１１表面に形成したｐ型領域
で、この部分とシリコン単結晶領域１１のｎ型領域との
間に整流接合を形成している。１６は単結晶領域１１の
表面に形成される高不純物繭就のｎ＋型憤域である。１
７は誘電体膜となる５ｉＯｚｌｌｌでパッシベーション
と表面絶縁の役をする。１８はポンディングパッドであ
る。このような構造によれば、単結晶領域１１は絶縁物
であるところの８１０２膜に被れている為、近隣するダ
イオードとの間に極めて良好な絶縁が保たれる。
で、この部分とシリコン単結晶領域１１のｎ型領域との
間に整流接合を形成している。１６は単結晶領域１１の
表面に形成される高不純物繭就のｎ＋型憤域である。１
７は誘電体膜となる５ｉＯｚｌｌｌでパッシベーション
と表面絶縁の役をする。１８はポンディングパッドであ
る。このような構造によれば、単結晶領域１１は絶縁物
であるところの８１０２膜に被れている為、近隣するダ
イオードとの間に極めて良好な絶縁が保たれる。
しかしこの様な表面構造の場会、窒乏層の広がる、ｎ層
１１が底面に誘電体１１ｋをかいして露出している為、
誘電体膜である８ｊ０２膜の汚染によシ素子が劣化する
という事が兄生していた。
１１が底面に誘電体１１ｋをかいして露出している為、
誘電体膜である８ｊ０２膜の汚染によシ素子が劣化する
という事が兄生していた。
本発明の目的は、上記欠点を除去し、誘電体膜の汚染に
よる素子の耐圧劣化を防止し得る半導体装置を提供する
ことにるる。
よる素子の耐圧劣化を防止し得る半導体装置を提供する
ことにるる。
上記目的を達成する本発明半導体装置の特徴とするとこ
ろは、一対の主表面を利し、その一部に少なくとも、一
方の主表面に蕗出する第１尋亀型の第１の領域、上記一
方の主表面に蕗出し上記第１の領域よシ尚不純物濃度の
第１専電型の第２の領域、上記第１の領域との間に形成
されるｐｎ接合が上記一方の主＆ａｌに終端する様に設
けられる第２４゛亀型の第３の領域、を有する半導体基
体と、上記一方の主表面に於いて上記第２の領域と低抵
抗接触し、かつ誘電体膜を介して上記第１の壊滅を超え
て上日己第３の領域上に蝙仕するように形成される第１
の電極と、上記一方の主表面に於いてトｉｔｌ’＋第３
の領域と低τ代抗ｌゲＨ＋Ｈすて）弔−２（ｒ抽（臥と
へ・具備することにある。
ろは、一対の主表面を利し、その一部に少なくとも、一
方の主表面に蕗出する第１尋亀型の第１の領域、上記一
方の主表面に蕗出し上記第１の領域よシ尚不純物濃度の
第１専電型の第２の領域、上記第１の領域との間に形成
されるｐｎ接合が上記一方の主＆ａｌに終端する様に設
けられる第２４゛亀型の第３の領域、を有する半導体基
体と、上記一方の主表面に於いて上記第２の領域と低抵
抗接触し、かつ誘電体膜を介して上記第１の壊滅を超え
て上日己第３の領域上に蝙仕するように形成される第１
の電極と、上記一方の主表面に於いてトｉｔｌ’＋第３
の領域と低τ代抗ｌゲＨ＋Ｈすて）弔−２（ｒ抽（臥と
へ・具備することにある。
本発明の一実施例となるダイオードアレイの概略十面図
を第２図に示す。
を第２図に示す。
第２図に於いて、３０はｐ型アノードのコンタクト電極
、３１はＮ型カソードのコンタクト−極である、。
、３１はＮ型カソードのコンタクト−極である、。
第３図（ａ）は、第２図に示すダイオードプレイの１個
のダイオードの平面図であシ、第３図（ｂ）は第３図（
ａ）のＢ−Ｂ’断面図、第３図（Ｃ）は第３図（ａ）の
Ｃ−Ｃ’断面図である。
のダイオードの平面図であシ、第３図（ｂ）は第３図（
ａ）のＢ−Ｂ’断面図、第３図（Ｃ）は第３図（ａ）の
Ｃ−Ｃ’断面図である。
第３図に於いて、４０は半導体基体でおシ、多結晶シリ
コンよシ成る半導体支持領域４３と、半導体支持領域４
３に５ｌｏｚ膜より成る絶縁膜４２を介して隣接し、か
つ半導体支持領域４３の一生表面に露出するように埋設
されるシリコン単結晶領域１０とから形成される。４１
はシリコン単結晶領域１０に設けられ、一部が半導体基
体４０の一方の主表面に露出するカソード領域となるｎ
型の第１の半導体領域で１．４６は第１の半導体領域４
１に接し、半導体基体４０の一方の主表面に露出し、か
つ第１の半導体領域４１よシ高不純物濃度のｎ９の第２
の半導体領域であシ、４４゜４４′及び４５は第１の半
導体領域４１との間に形成されるｐｉｅ合が半導体基体
４０の一方の主表面に終端する様に設けられるアノード
領域となるｐ型の第３の半導体領域である。第３０半導
体領域４４．４４’は絶縁層４２と接して、シリコン単
結晶領域１０の底面部分及び１１４１１ ［ｉ１部分に
設けられる。また、ｐ型の第３の半導体領域４５は、（
ω 第３図に示す様にＢ方向、Ｃ方向、及びＣ′力方向 の３方で側面部のｐ型の第３の半導体領域４４′と接し
ている。
コンよシ成る半導体支持領域４３と、半導体支持領域４
３に５ｌｏｚ膜より成る絶縁膜４２を介して隣接し、か
つ半導体支持領域４３の一生表面に露出するように埋設
されるシリコン単結晶領域１０とから形成される。４１
はシリコン単結晶領域１０に設けられ、一部が半導体基
体４０の一方の主表面に露出するカソード領域となるｎ
型の第１の半導体領域で１．４６は第１の半導体領域４
１に接し、半導体基体４０の一方の主表面に露出し、か
つ第１の半導体領域４１よシ高不純物濃度のｎ９の第２
の半導体領域であシ、４４゜４４′及び４５は第１の半
導体領域４１との間に形成されるｐｉｅ合が半導体基体
４０の一方の主表面に終端する様に設けられるアノード
領域となるｐ型の第３の半導体領域である。第３０半導
体領域４４．４４’は絶縁層４２と接して、シリコン単
結晶領域１０の底面部分及び１１４１１ ［ｉ１部分に
設けられる。また、ｐ型の第３の半導体領域４５は、（
ω 第３図に示す様にＢ方向、Ｃ方向、及びＣ′力方向 の３方で側面部のｐ型の第３の半導体領域４４′と接し
ている。
４７は半導体基体４０の一方の主表面に形成した８１０
ｚＭよシ成る第１の誘電体膜であシ、ｎ型の第２の半導
体領域４６及びｐ型の第３の半導体領域４５にコンタク
トを形成するだめの開孔（１−除き、半導体基体４０の
一方の主表面を被う様に形成する。
ｚＭよシ成る第１の誘電体膜であシ、ｎ型の第２の半導
体領域４６及びｐ型の第３の半導体領域４５にコンタク
トを形成するだめの開孔（１−除き、半導体基体４０の
一方の主表面を被う様に形成する。
４８は第１の電極（カソード）となるアルミニウムのコ
ンタクト金属でめシ、半導体基体４０の一方の主表面に
於いて、高不純物製置のｎ型の第２の半導体領域４６と
低抵抗接触し、かつ第３図（ｂ）のＤ部及びＥ部に示さ
れる様に第１の誘電体ｊ摸４７を介してｎ［の第１の半
導体領域４１ｔｌ−超えてｐｍの第３の半導体領域４５
上に延在するように形成されている。
ンタクト金属でめシ、半導体基体４０の一方の主表面に
於いて、高不純物製置のｎ型の第２の半導体領域４６と
低抵抗接触し、かつ第３図（ｂ）のＤ部及びＥ部に示さ
れる様に第１の誘電体ｊ摸４７を介してｎ［の第１の半
導体領域４１ｔｌ−超えてｐｍの第３の半導体領域４５
上に延在するように形成されている。
４９は第２の電極（アノード）となるアルミニウムのコ
ンタクト全域であシ、半導体基体４０の一方の主表面に
於いてｐ型の第３の半導体領域４５と低抵抗接触するよ
うに形成されている。
ンタクト全域であシ、半導体基体４０の一方の主表面に
於いてｐ型の第３の半導体領域４５と低抵抗接触するよ
うに形成されている。
５０は８１０２膜よシなる第２の誘電体膜であシ、第１
の誘電体膜４７、第１の電極４８、及び第２の′域極４
９を榎うように設けられておシ、第１の電極４８及び第
２の′電極４９の一部を露出する形で、部分的に除去し
である。
の誘電体膜４７、第１の電極４８、及び第２の′域極４
９を榎うように設けられておシ、第１の電極４８及び第
２の′電極４９の一部を露出する形で、部分的に除去し
である。
５１及び５２は、′＃Ｊ１の電極４８及び第２の電極４
９上にそれぞれ設けられたポンディングパッドで銅と金
との２層構造となる。
９上にそれぞれ設けられたポンディングパッドで銅と金
との２層構造となる。
本実施例になる装置は、例えば特開昭５５−１３３５５
３号公報に示される通常の誘電体分離型半導体装置のプ
ロセスに牧舎を施すことによシ容易に製作できるもので
おる。
３号公報に示される通常の誘電体分離型半導体装置のプ
ロセスに牧舎を施すことによシ容易に製作できるもので
おる。
不実施例の構成によれば、ｎ型の第１の半導体領域４１
の半導体基体４０の一方の主表面に露出する部分（第３
図（ｂ）のり、Ｅ）は、第１の誘電体膜４７を介して、
尚不純物濃度のｎ型の第２の半導体領域４６と低抵抗接
触する第１の゛−極４８が延在しているので、この部分
の第１の誘電体ｌＮ４７は、第２の半導体領域４６と同
直位となる。
の半導体基体４０の一方の主表面に露出する部分（第３
図（ｂ）のり、Ｅ）は、第１の誘電体膜４７を介して、
尚不純物濃度のｎ型の第２の半導体領域４６と低抵抗接
触する第１の゛−極４８が延在しているので、この部分
の第１の誘電体ｌＮ４７は、第２の半導体領域４６と同
直位となる。
従って、′電圧が印加された場合、第１の＋ｔＪ電体膜
４７が汚染されていても、貞′番３図（ｂ）のり、Ｅ部
分の望乏層の延びは、第２の半４）体顕域４６の同位に
よって一定に押さえられ、ダイオードの耐圧劣化を防ぎ
、安定な特性が得られる。
４７が汚染されていても、貞′番３図（ｂ）のり、Ｅ部
分の望乏層の延びは、第２の半４）体顕域４６の同位に
よって一定に押さえられ、ダイオードの耐圧劣化を防ぎ
、安定な特性が得られる。
また、不実施例の構造では、誘電体分離型であるので、
近隣するダイオード等の他の素子との絶縁が極めて艮好
となる。
近隣するダイオード等の他の素子との絶縁が極めて艮好
となる。
さらに、アノード領域となるｐｍの第３の半導体領域４
４．４４’は絶縁膜４２と接して、シリコン単結晶領域
１０の底面部分及び側面部分に設けられ、ｎ型の第１の
半導体領域４１とｐｎ接合を形成するので、ｐｎ接合の
面積が大きくなり、ダイオードの大きさを小さくするこ
とができる。
４．４４’は絶縁膜４２と接して、シリコン単結晶領域
１０の底面部分及び側面部分に設けられ、ｎ型の第１の
半導体領域４１とｐｎ接合を形成するので、ｐｎ接合の
面積が大きくなり、ダイオードの大きさを小さくするこ
とができる。
例えば、不実施例では、ダイオード１ケ当シの衣曲槓０
．０３２−で、足格ｒｍ電流２０１ｎＡを達成すること
ができる。
．０３２−で、足格ｒｍ電流２０１ｎＡを達成すること
ができる。
さらに、本実施例に於いては、アノード領域となるｐ型
の第３の半導体領域４５は、第３図（ａ）にオード動作
時の残留キャリアの引き出しが促進され、高速動作が実
現される。
の第３の半導体領域４５は、第３図（ａ）にオード動作
時の残留キャリアの引き出しが促進され、高速動作が実
現される。
本発明は実施例に挙げたダイオードに限らず、トランジ
スタ、サイリスク等にも通用できるものである。また、
半導体基体についても、誘電体分離型半導体基体に限ら
ず、ｐｎ接合分離型等に於いても適用できる。
スタ、サイリスク等にも通用できるものである。また、
半導体基体についても、誘電体分離型半導体基体に限ら
ず、ｐｎ接合分離型等に於いても適用できる。
以上述べた様に、本発明によれば、誘電体膜の汚染によ
る素子の耐圧劣化を防止し得る半導体装置を得ることが
できる。
る素子の耐圧劣化を防止し得る半導体装置を得ることが
できる。
第１図は従来例となるダイオードの平面図及び断面図、
第２図は本発明の一実施例となるダイオードアレイ泉の
概略断面図、第３図は第２図に示すダイオードアレイの
１個のダイオードの平田１図及び断面図である。 ４０・・・半導体基体、４１・・・第１の半導体領域、
４４．４４’ 、４５・・・第３の牛尋不狽域、４６・
・・第２の半導体領域、４７・・・第１のｄ電体ＩＮ、
４８・・・第１の′１他、４９・・・第２のｊ払５０・
・・第２のｆＪｊｍ体膜、１０・・・シリコン率結晶狽
域、４３・・・半導体支持領域。 代理人 弁理士 高槁明夫 第３ 図 第５図 １ｊ） 第 ３ 図 （Ｃ）
第２図は本発明の一実施例となるダイオードアレイ泉の
概略断面図、第３図は第２図に示すダイオードアレイの
１個のダイオードの平田１図及び断面図である。 ４０・・・半導体基体、４１・・・第１の半導体領域、
４４．４４’ 、４５・・・第３の牛尋不狽域、４６・
・・第２の半導体領域、４７・・・第１のｄ電体ＩＮ、
４８・・・第１の′１他、４９・・・第２のｊ払５０・
・・第２のｆＪｊｍ体膜、１０・・・シリコン率結晶狽
域、４３・・・半導体支持領域。 代理人 弁理士 高槁明夫 第３ 図 第５図 １ｊ） 第 ３ 図 （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、一対の主表面を有し、その一部に少なくとも、一方
の主表面に露出する第１導ｉ！型の第１の領域、上記一
方の主表面に露出し上記第１の領域より高不純物載板の
第１噂′に型の第２の領域、上記第１の領域との間に形
成されるｐｎ接会が上記一方の主表面に終端する様に設
けられる第２導電型の第３の領域、を有する半導体基体
と、上記一方の主表面に於いて上記第２の領域と低抵抗
接触し、かつ誘電体膜を介して上記第１の領域金超えて
上記第３の懺域上に延在するように形成される第１の電
極と、上記一方の主表面に於いて上記第３の領域と低抵
抗接触する第２の電極とを具備することを特徴とする半
導体装置。 ２、特許請求の範囲第１項に於いて、上記半導体基体は
、半導体支持領域と、該半導体支持領域に絶縁族を介し
て隣設しかつ上記支持領域の一方の主表面に露出するよ
うに埋設される単結晶領域とから形成され、上記第１．
第２及び躬３領域は上記単結晶領域に設けられることを
特徴とする半導体装１゜ ３、特許請求の範囲第２項に於いて、上記′＃Ｊ３の領
域の少なくとも一部は、上記絶縁膜と接して設けられる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17383583A JPS6064481A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17383583A JPS6064481A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6064481A true JPS6064481A (ja) | 1985-04-13 |
| JPH0516196B2 JPH0516196B2 (ja) | 1993-03-03 |
Family
ID=15968035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17383583A Granted JPS6064481A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064481A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63126243A (ja) * | 1986-11-17 | 1988-05-30 | Toshiba Corp | 集積回路素子及びその製造方法 |
| JPH04125023A (ja) * | 1990-09-14 | 1992-04-24 | Fuji Electric Co Ltd | Ｇｔｏインバータのアーム短絡検出回路 |
| JP2005259775A (ja) * | 2004-03-09 | 2005-09-22 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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1983
- 1983-09-19 JP JP17383583A patent/JPS6064481A/ja active Granted
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| JPH0516196B2 (ja) | 1993-03-03 |
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