JP2898230B2 - 集積回路装置及び集積回路装置の周辺回路検査方法 - Google Patents
集積回路装置及び集積回路装置の周辺回路検査方法Info
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- General Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置、例
えばフラッシュＥＰＲＯＭ、ＥＥＰＲＯＭ若しくは不揮
発性メモリのような記憶装置又は同様な装置を検査する
方法及び装置に関するものである。
えばフラッシュＥＰＲＯＭ、ＥＥＰＲＯＭ若しくは不揮
発性メモリのような記憶装置又は同様な装置を検査する
方法及び装置に関するものである。
【０００２】
【従来の技術】記憶装置では、ユーザコマンドを解釈す
るとともに記憶装置に関してユーザコマンドを実行する
関連の周辺回路を動作させるために、制御回路が使用さ
れている。通常、単一のユーザコマンドは、実行すべき
事象の規定されたシーケンスを必要とする。制御装置
は、符号化信号をすなわち事象のシーケンスの各段階に
対する状態を発生させる状態機械として動作する。状態
機械は、一群の状態及びクロック縁におけるこれら状態
間の移動に対する一群の遷移規則を提供する。関連の周
辺回路を動作させるために、制御回路はこれら回路に符
号化信号を送信する必要がある。したがって、記憶装置
全体に亘って送信する制御バスを設けることができる。
各周辺回路に、バスからの有効な状態が復号される際各
周辺回路を動作させる復号デコーダを設ける。
るとともに記憶装置に関してユーザコマンドを実行する
関連の周辺回路を動作させるために、制御回路が使用さ
れている。通常、単一のユーザコマンドは、実行すべき
事象の規定されたシーケンスを必要とする。制御装置
は、符号化信号をすなわち事象のシーケンスの各段階に
対する状態を発生させる状態機械として動作する。状態
機械は、一群の状態及びクロック縁におけるこれら状態
間の移動に対する一群の遷移規則を提供する。関連の周
辺回路を動作させるために、制御回路はこれら回路に符
号化信号を送信する必要がある。したがって、記憶装置
全体に亘って送信する制御バスを設けることができる。
各周辺回路に、バスからの有効な状態が復号される際各
周辺回路を動作させる復号デコーダを設ける。
【０００３】
【発明が解決しようとする課題】チップに障害が生じる
場合、障害が制御回路の故障によって生じたのか、又は
周辺回路のうちの一つの故障によって生じたかを知るこ
とが望ましい。ある既知の装置は、テスタによって動作
させることができる専用の局所検査回路を含む。各周辺
回路に、周辺回路が機能的に正確か否かを検査するそれ
自体の検査回路を設ける。回路を設けて、この回路の検
査入力部を各周辺回路の検査回路に接続するようにもす
る。これにより、要求される不所望な回路の総数が著し
く増大する。
場合、障害が制御回路の故障によって生じたのか、又は
周辺回路のうちの一つの故障によって生じたかを知るこ
とが望ましい。ある既知の装置は、テスタによって動作
させることができる専用の局所検査回路を含む。各周辺
回路に、周辺回路が機能的に正確か否かを検査するそれ
自体の検査回路を設ける。回路を設けて、この回路の検
査入力部を各周辺回路の検査回路に接続するようにもす
る。これにより、要求される不所望な回路の総数が著し
く増大する。
【０００４】他の解決方法のように、検査すべき周辺回
路の制御入力部を、制御入力部を強制的に動作状態にす
るマイクロプローバによって精密に検査することができ
る。このようにして、周辺回路が機能的に正確か否かを
確かめることができる。しかしながらこの解決方法は実
際には、検査すべき回路の制御入力部がすぐにアクセス
可能である場合のみ実現可能である。このような回路の
入力部をすぐにアクセス可能でない場合もあり、したが
って周辺回路をすぐに検査することができない。入力部
がアクセス可能である場合でさえも、電圧をマイクロプ
ローバに強制的に供給することも困難となり得る。その
理由は、近年の集積回路の幾何図形的形状が一層小さく
なっているからである。
路の制御入力部を、制御入力部を強制的に動作状態にす
るマイクロプローバによって精密に検査することができ
る。このようにして、周辺回路が機能的に正確か否かを
確かめることができる。しかしながらこの解決方法は実
際には、検査すべき回路の制御入力部がすぐにアクセス
可能である場合のみ実現可能である。このような回路の
入力部をすぐにアクセス可能でない場合もあり、したが
って周辺回路をすぐに検査することができない。入力部
がアクセス可能である場合でさえも、電圧をマイクロプ
ローバに強制的に供給することも困難となり得る。その
理由は、近年の集積回路の幾何図形的形状が一層小さく
なっているからである。
【０００５】したがって、本発明の目的は、集積回路装
置の種々の周辺回路を、より信頼性があり、かつ、容易
に検査できる方法及び装置を提供することである。
置の種々の周辺回路を、より信頼性があり、かつ、容易
に検査できる方法及び装置を提供することである。
【０００６】
【課題を解決するための手段】本発明の第１の形態によ
れば、集積回路装置であって、この集積回路装置の動作
を実行する動作回路と、この動作回路に接続され、前記
動作回路に関して少なくとも一つの機能を実行する少な
くとも一つの周辺回路と、動作の常規モードで命令デー
タの入力を許可するとともに、動作の検査モードで検査
データの入力を許可する入力手段と、この入力手段から
前記命令データを受信する入力部を有するとともに、前
記命令データに応答して、前記動作の常規モードで前記
少なくとも一つの周辺回路を制御する制御信号を発生さ
せるように配置された制御回路と、この制御回路と前記
少なくとも一つの周辺回路との間に接続されるととも
に、前記制御回路から前記少なくとも一つの周辺回路へ
の前記制御信号を搬送するように配置された制御バス
と、前記入力手段からの検査データを受信するように配
置された入力部及び前記制御バスに接続された出力部と
を有し、前記動作の検査モードで前記検査データを前記
検査回路から前記少なくとも一つの周辺回路に供給する
ように接続された検査回路とを具える。
れば、集積回路装置であって、この集積回路装置の動作
を実行する動作回路と、この動作回路に接続され、前記
動作回路に関して少なくとも一つの機能を実行する少な
くとも一つの周辺回路と、動作の常規モードで命令デー
タの入力を許可するとともに、動作の検査モードで検査
データの入力を許可する入力手段と、この入力手段から
前記命令データを受信する入力部を有するとともに、前
記命令データに応答して、前記動作の常規モードで前記
少なくとも一つの周辺回路を制御する制御信号を発生さ
せるように配置された制御回路と、この制御回路と前記
少なくとも一つの周辺回路との間に接続されるととも
に、前記制御回路から前記少なくとも一つの周辺回路へ
の前記制御信号を搬送するように配置された制御バス
と、前記入力手段からの検査データを受信するように配
置された入力部及び前記制御バスに接続された出力部と
を有し、前記動作の検査モードで前記検査データを前記
検査回路から前記少なくとも一つの周辺回路に供給する
ように接続された検査回路とを具える。
【０００７】この装置は、検査経路を提供するために常
規動作中要求されるバス回路を使用する。このように各
周辺回路に対する専用検査回路が要求されないので、要
求される検査回路の総数を、既知の装置に比べて減少さ
せることができる。さらに、この装置により、各周辺回
路を、容易にアクセスできる検査回路の入力部を介して
容易に検査することができる。検査モードを、装置の障
害の決定及び／又はどのようにして装置が所定の制御信
号に応答したかの決定に用いることができる。例えば、
検査モードを、装置の正確な動作及びその正確な性能を
確証することにより、装置を特徴付けるのに使用するこ
とができる。
規動作中要求されるバス回路を使用する。このように各
周辺回路に対する専用検査回路が要求されないので、要
求される検査回路の総数を、既知の装置に比べて減少さ
せることができる。さらに、この装置により、各周辺回
路を、容易にアクセスできる検査回路の入力部を介して
容易に検査することができる。検査モードを、装置の障
害の決定及び／又はどのようにして装置が所定の制御信
号に応答したかの決定に用いることができる。例えば、
検査モードを、装置の正確な動作及びその正確な性能を
確証することにより、装置を特徴付けるのに使用するこ
とができる。
【０００８】また、入力手段を検査データ及び命令デー
タを入力するのに使用するので、要求される入力部の数
を最小にすることができる。これは、所定の集積回路装
置に対して有利となる。テスタは、入力すべき検査デー
タを選択することができる。これは、装置の回路を検査
することにより検査データを発生させる場合、装置の以
前の動作を最も適切に与えるこれら検査をテスタが選択
することができるので、装置全体に亘って有利である。
タを入力するのに使用するので、要求される入力部の数
を最小にすることができる。これは、所定の集積回路装
置に対して有利となる。テスタは、入力すべき検査デー
タを選択することができる。これは、装置の回路を検査
することにより検査データを発生させる場合、装置の以
前の動作を最も適切に与えるこれら検査をテスタが選択
することができるので、装置全体に亘って有利である。
【０００９】好適には、前記検査回路は、前記検査デー
タを記憶するように配置された記憶回路を具える。この
記憶回路はラッチ回路を具える。このようにして、制御
バス上で駆動されている間検査データを記憶することが
できる。これは、入出力装置を有し、前記命令データ及
び検査データを、この入出力装置を介して入力する本発
明の例において特に有利である。検査データが記憶回路
に記憶されているので、入出力装置を、周辺回路が検査
データに応答して正確に活動したか否かについての表示
を含むことができる装置から出力を発生させるのに自由
に使用することができる。さらに、命令データ及び検査
信号データを発生させるのに同一の入出力装置を用いる
ことにより、装置に対して特別の検査データ入力部が要
求されない。
タを記憶するように配置された記憶回路を具える。この
記憶回路はラッチ回路を具える。このようにして、制御
バス上で駆動されている間検査データを記憶することが
できる。これは、入出力装置を有し、前記命令データ及
び検査データを、この入出力装置を介して入力する本発
明の例において特に有利である。検査データが記憶回路
に記憶されているので、入出力装置を、周辺回路が検査
データに応答して正確に活動したか否かについての表示
を含むことができる装置から出力を発生させるのに自由
に使用することができる。さらに、命令データ及び検査
信号データを発生させるのに同一の入出力装置を用いる
ことにより、装置に対して特別の検査データ入力部が要
求されない。
【００１０】前記検査回路に入力される前記検査データ
によって、前記命令データに応答して前記制御回路によ
り発生する制御信号をエミュレートする。このようにし
て、検査される周辺回路を、活動させ又は活動させよう
と試みることができる。周辺回路が検査データに応答し
て正確に活動しない場合、当該周辺回路が障害の原因で
あると決定することができる。
によって、前記命令データに応答して前記制御回路によ
り発生する制御信号をエミュレートする。このようにし
て、検査される周辺回路を、活動させ又は活動させよう
と試みることができる。周辺回路が検査データに応答し
て正確に活動しない場合、当該周辺回路が障害の原因で
あると決定することができる。
【００１１】切替回路を具える制御回路の出力を、前記
制御回路と前記検査回路のうちの一つを前記制御バスに
選択的に接続するように動作しうるようにすることがで
き、これにより、常規動作中制御回路のみを前記制御バ
スに接続し、検査モードでは検査回路のみを前記制御バ
スに接続する。切替回路を、マルチプレクサ回路の形態
にすることができ、このマルチプレクサ回路により、検
査データ又は制御信号のいずれかを、装置の動作モード
に応じてバス回路上で駆動することができる。
制御回路と前記検査回路のうちの一つを前記制御バスに
選択的に接続するように動作しうるようにすることがで
き、これにより、常規動作中制御回路のみを前記制御バ
スに接続し、検査モードでは検査回路のみを前記制御バ
スに接続する。切替回路を、マルチプレクサ回路の形態
にすることができ、このマルチプレクサ回路により、検
査データ又は制御信号のいずれかを、装置の動作モード
に応じてバス回路上で駆動することができる。
【００１２】好適には、前記制御回路は、前記集積回路
装置の常規動作モード及び検査モードの両方に使用する
クロック信号を発生させるクロック信号源を具える。好
適には、前記クロック信号源は、ユーザクロック入力
と、前記集積回路装置が常規動作にある際の第１形態及
び前記集積回路装置が検査モードにある際の第２の相違
する形態を有する検査モード信号入力とを具える。クロ
ック信号源によって発生したクロック信号は、好適には
切替回路を制御する。
装置の常規動作モード及び検査モードの両方に使用する
クロック信号を発生させるクロック信号源を具える。好
適には、前記クロック信号源は、ユーザクロック入力
と、前記集積回路装置が常規動作にある際の第１形態及
び前記集積回路装置が検査モードにある際の第２の相違
する形態を有する検査モード信号入力とを具える。クロ
ック信号源によって発生したクロック信号は、好適には
切替回路を制御する。
【００１３】前記命令データと前記検査データのうちの
少なくとも一つを、前記入力手段に並列に入力する。好
適には、命令データ及び検査データを並列に入力する。
これにより、装置の動作をより迅速かつより有効に行う
ことができる。
少なくとも一つを、前記入力手段に並列に入力する。好
適には、命令データ及び検査データを並列に入力する。
これにより、装置の動作をより迅速かつより有効に行う
ことができる。
【００１４】好適には、前記検査データに対する検査す
べき前記周辺回路の応答を、検査すべき前記周辺回路に
よって実行される機能の前記動作回路に及ぼす影響を決
定することにより確定する。したがって、検査データに
対する検査された周辺回路の応答を動作回路に及ぼされ
る周辺回路の影響によって確定するため、追加の検査出
力部を要求しなくてもよい。動作の常規モード中に供給
される同一出力を、動作の検査モード中に供給すること
ができる。
べき前記周辺回路の応答を、検査すべき前記周辺回路に
よって実行される機能の前記動作回路に及ぼす影響を決
定することにより確定する。したがって、検査データに
対する検査された周辺回路の応答を動作回路に及ぼされ
る周辺回路の影響によって確定するため、追加の検査出
力部を要求しなくてもよい。動作の常規モード中に供給
される同一出力を、動作の検査モード中に供給すること
ができる。
【００１５】好適には、本発明を任意の集積回路装置に
適用する場合でも、集積回路装置を記憶装置とし、この
記憶装置をフラッシュＥＰＲＯＭとする。
適用する場合でも、集積回路装置を記憶装置とし、この
記憶装置をフラッシュＥＰＲＯＭとする。
【００１６】本発明の第２の形態によれば、集積回路装
置の周辺回路を動作回路に接続し、前記周辺回路を制御
バスによって制御回路に接続し、前記制御回路は、前記
集積回路装置の入力手段を介する命令信号入力に応答し
て作動し、前記周辺回路が前記動作回路に関する機能を
実行するために動作しうる動作の常規モードで、前記周
辺回路を動作させる信号を発生させ、さらに検査回路を
具える集積回路装置の周辺回路を検査するに当たり、検
査モード信号を入力して、検査モードで前記検査回路を
イネーブルし、前記入力手段を介して検査データを前記
検査回路に入力し、前記制御バス上の前記検査データを
駆動し、これにより前記検査データを、検査すべき前記
周辺回路に供給する。
置の周辺回路を動作回路に接続し、前記周辺回路を制御
バスによって制御回路に接続し、前記制御回路は、前記
集積回路装置の入力手段を介する命令信号入力に応答し
て作動し、前記周辺回路が前記動作回路に関する機能を
実行するために動作しうる動作の常規モードで、前記周
辺回路を動作させる信号を発生させ、さらに検査回路を
具える集積回路装置の周辺回路を検査するに当たり、検
査モード信号を入力して、検査モードで前記検査回路を
イネーブルし、前記入力手段を介して検査データを前記
検査回路に入力し、前記制御バス上の前記検査データを
駆動し、これにより前記検査データを、検査すべき前記
周辺回路に供給する。
【００１７】
【発明の実施の形態】本発明を任意の集積回路に適用で
きるが、本発明の実施の形態を、記憶装置特にフラッシ
ュメモリに関連して説明する。先ず、図１及び２を用い
て、フラッシュメモリの基本構成及び動作を説明する
きるが、本発明の実施の形態を、記憶装置特にフラッシ
ュメモリに関連して説明する。先ず、図１及び２を用い
て、フラッシュメモリの基本構成及び動作を説明する
【００１８】図１は、単一のフローティングゲートトラ
ンジスタ４を具えるフラッシュメモリセル２を示し、こ
のフローティングゲートトランジスタ４は、制御ゲート
ＣＧ、フローティングゲートＦＧ、ソースＳ、及びドレ
インＤを有する。フローティングゲートトランジスタ４
のソースＳを、ライン１０上のＡＲＲＡＹ ＧＲＯＵＮ
Ｄ信号に接続する。ソース電圧切替回路１４を介して、
このライン１０を接地電圧ＶGND 又は高電圧Ｖppとする
ことができる。電圧Ｖppはプログラミング電位（代表的
には１２Ｖ）を表し、電圧ＶGND は装置接地点を表す。
Ｖppを通常、抵抗（図示せず）を介してアレイ接地点に
接続する。ソース電圧スイッチ１４を、ライン３４を介
して電圧Ｖppに接続するともに、ライン３６を介して電
圧ＶGNDに接続する。フローティングゲートトランジス
タ４の制御ゲートＣＧを、ワードライン（ＷＬ）８を介
してゲート電圧スイッチ１２に接続する。ゲート電圧ス
イッチ１２を、ライン２６上の電圧Ｖ′cc、ライン２４
上の電圧Ｖpp及びライン２２上の電圧ＶGND にそれぞれ
接続する。Ｖ′ccを、５Ｖ部に対して５Ｖととし、３Ｖ
部に対して約５Ｖまで電圧を上げる。これらスイッチ１
４及び１２はそれぞれ、ライン２８上の制御信号ＥＲＡ
ＳＥを受信し、それに加えてゲート電圧スイッチ１２は
ライン３０上の制御信号ＰＲＯＧＲＡＭを受信する。フ
ローティングゲートトランジスタ４のドレインＤを、ビ
ットライン（ＢＬ）６を介してビットラインスイッチ３
１に接続する。このビットラインスイッチを、ライン２
７上にあるプログラマブルロード回路３２の入力部及び
ライン２５上にあるセンス増幅回路２９にも接続する。
ライン２３上にあるセンス増幅回路２９の出力部はデー
タライン（ＤＬ）を形成する。スイッチ３１は、ライン
２１上にある制御信号ＳＥＬＥＣＴを受信する。プログ
ラマブルロード回路３２は、ライン３８上のロード制御
信号を受信する。
ンジスタ４を具えるフラッシュメモリセル２を示し、こ
のフローティングゲートトランジスタ４は、制御ゲート
ＣＧ、フローティングゲートＦＧ、ソースＳ、及びドレ
インＤを有する。フローティングゲートトランジスタ４
のソースＳを、ライン１０上のＡＲＲＡＹ ＧＲＯＵＮ
Ｄ信号に接続する。ソース電圧切替回路１４を介して、
このライン１０を接地電圧ＶGND 又は高電圧Ｖppとする
ことができる。電圧Ｖppはプログラミング電位（代表的
には１２Ｖ）を表し、電圧ＶGND は装置接地点を表す。
Ｖppを通常、抵抗（図示せず）を介してアレイ接地点に
接続する。ソース電圧スイッチ１４を、ライン３４を介
して電圧Ｖppに接続するともに、ライン３６を介して電
圧ＶGNDに接続する。フローティングゲートトランジス
タ４の制御ゲートＣＧを、ワードライン（ＷＬ）８を介
してゲート電圧スイッチ１２に接続する。ゲート電圧ス
イッチ１２を、ライン２６上の電圧Ｖ′cc、ライン２４
上の電圧Ｖpp及びライン２２上の電圧ＶGND にそれぞれ
接続する。Ｖ′ccを、５Ｖ部に対して５Ｖととし、３Ｖ
部に対して約５Ｖまで電圧を上げる。これらスイッチ１
４及び１２はそれぞれ、ライン２８上の制御信号ＥＲＡ
ＳＥを受信し、それに加えてゲート電圧スイッチ１２は
ライン３０上の制御信号ＰＲＯＧＲＡＭを受信する。フ
ローティングゲートトランジスタ４のドレインＤを、ビ
ットライン（ＢＬ）６を介してビットラインスイッチ３
１に接続する。このビットラインスイッチを、ライン２
７上にあるプログラマブルロード回路３２の入力部及び
ライン２５上にあるセンス増幅回路２９にも接続する。
ライン２３上にあるセンス増幅回路２９の出力部はデー
タライン（ＤＬ）を形成する。スイッチ３１は、ライン
２１上にある制御信号ＳＥＬＥＣＴを受信する。プログ
ラマブルロード回路３２は、ライン３８上のロード制御
信号を受信する。
【００１９】フラッシュメモリは、三つの動作モード、
すなわちプログラムモード、消去モード及び読出しモー
ドを有する。これらモードのそれぞれを、図１を参照し
て以下説明する。プログラムモードは、一つのメモリセ
ル又はメモリセル群への「０」の書き込みに関連し、消
去モードは、セルが全て有効に「１」を記憶するよう
に、記憶された「０」を有するあらゆるセルからの
「０」の除去に関連し、読出しモードは、セルがプログ
ラムされたか、又は消去されたかを、すなわち「０」と
「１」のいずれを含むかを確かめるためのセルの読出し
に関連する。
すなわちプログラムモード、消去モード及び読出しモー
ドを有する。これらモードのそれぞれを、図１を参照し
て以下説明する。プログラムモードは、一つのメモリセ
ル又はメモリセル群への「０」の書き込みに関連し、消
去モードは、セルが全て有効に「１」を記憶するよう
に、記憶された「０」を有するあらゆるセルからの
「０」の除去に関連し、読出しモードは、セルがプログ
ラムされたか、又は消去されたかを、すなわち「０」と
「１」のいずれを含むかを確かめるためのセルの読出し
に関連する。
【００２０】プログラムモード中、ライン３０上に制御
信号ＰＲＯＧＲＡＭを設定して、ゲート電圧スイッチ１
２がライン２４上の電圧Ｖppをワードライン８を介して
トランジスタ４の制御ゲートＣＧに接続するように構成
する。ライン２８上に制御信号ＥＲＡＳＥを設定しない
場合、ソース電圧スイッチ１４は、ライン３６上の電圧
ＶGND をＡＲＲＡＹ ＧＲＯＵＮＤ信号ライン１０を介
してトランジスタ４のソースに接続するように構成す
る。ライン２１上に制御信号ＳＥＬＥＣＴを設定して、
ライン６上のビットラインをライン２７を介してプログ
ラマブルロード３２に接続する。ロード制御信号３８を
設定して、約５Ｖの電圧がビットライン６を介してトラ
ンジスタ４のドレインＤに存在するようにプログラマブ
ルロード３２を制御する。トランジスタ４に供給された
これら信号の結果、フローティングゲートＦＧは負電荷
が充電される。負電荷により、導電性が低くなるように
フローティングゲートトランジスタの閾値電圧がシフト
する。フローティングゲートに蓄積された負電荷の量
は、制御信号ＰＲＯＧＲＡＭを設定する持続時間に依存
する。このようにして、「０」がセルに書き込まれる。
通常、複数のプログラムパルスを必要とし、各パルスを
検査サイクルに従わせる。
信号ＰＲＯＧＲＡＭを設定して、ゲート電圧スイッチ１
２がライン２４上の電圧Ｖppをワードライン８を介して
トランジスタ４の制御ゲートＣＧに接続するように構成
する。ライン２８上に制御信号ＥＲＡＳＥを設定しない
場合、ソース電圧スイッチ１４は、ライン３６上の電圧
ＶGND をＡＲＲＡＹ ＧＲＯＵＮＤ信号ライン１０を介
してトランジスタ４のソースに接続するように構成す
る。ライン２１上に制御信号ＳＥＬＥＣＴを設定して、
ライン６上のビットラインをライン２７を介してプログ
ラマブルロード３２に接続する。ロード制御信号３８を
設定して、約５Ｖの電圧がビットライン６を介してトラ
ンジスタ４のドレインＤに存在するようにプログラマブ
ルロード３２を制御する。トランジスタ４に供給された
これら信号の結果、フローティングゲートＦＧは負電荷
が充電される。負電荷により、導電性が低くなるように
フローティングゲートトランジスタの閾値電圧がシフト
する。フローティングゲートに蓄積された負電荷の量
は、制御信号ＰＲＯＧＲＡＭを設定する持続時間に依存
する。このようにして、「０」がセルに書き込まれる。
通常、複数のプログラムパルスを必要とし、各パルスを
検査サイクルに従わせる。
【００２１】消去モード中、ライン２８に制御信号ＥＲ
ＡＳＥを設定して、ゲート電圧スイッチ１２がライン２
２上の電圧ＶGND をワードライン８を介してトランジス
タ４の制御ゲートに接続するように構成するとともに、
スイッチ１４がライン３４上の電圧電圧ＶppをＡＲＲＡ
Ｙ ＧＲＯＵＮＤライン１０を介してトランジスタ４の
ソースＳに接続するように構成する。さらに、ライン２
１に制御信号ＳＥＬＥＣＴを設定して、１Ｖ未満の電圧
で浮動するようにビットライン６を切り離す。基盤のソ
ース領域がフローティングゲートの下に存在するように
フローティングゲートトランジスタを製造するので、フ
ローティングゲートの負電荷は低減する。フローティン
グゲートＦＧから取り除かれる負電荷の量は、ライン２
８上のＥＲＡＳＥ信号の持続時間に依存する。負電荷が
低減することにより、導電性が高くなるようにフローテ
ィングゲートトランジスタの閾値電圧がシフトする。こ
のようにして、セルの状態を「１」に戻す。通常、複数
の消去パルスが要求され、各消去パルスを検査サイクル
に従わせる。
ＡＳＥを設定して、ゲート電圧スイッチ１２がライン２
２上の電圧ＶGND をワードライン８を介してトランジス
タ４の制御ゲートに接続するように構成するとともに、
スイッチ１４がライン３４上の電圧電圧ＶppをＡＲＲＡ
Ｙ ＧＲＯＵＮＤライン１０を介してトランジスタ４の
ソースＳに接続するように構成する。さらに、ライン２
１に制御信号ＳＥＬＥＣＴを設定して、１Ｖ未満の電圧
で浮動するようにビットライン６を切り離す。基盤のソ
ース領域がフローティングゲートの下に存在するように
フローティングゲートトランジスタを製造するので、フ
ローティングゲートの負電荷は低減する。フローティン
グゲートＦＧから取り除かれる負電荷の量は、ライン２
８上のＥＲＡＳＥ信号の持続時間に依存する。負電荷が
低減することにより、導電性が高くなるようにフローテ
ィングゲートトランジスタの閾値電圧がシフトする。こ
のようにして、セルの状態を「１」に戻す。通常、複数
の消去パルスが要求され、各消去パルスを検査サイクル
に従わせる。
【００２２】読出しモード中、ライン２８上の制御信号
ＥＲＡＳＥも、ライン３０上の制御信号ＰＲＯＧＲＡＭ
も設定されない。その結果、ライン２６上のＶ′cc信号
を、ソース電圧スイッチ１２により、ワードライン８を
介してトランジスタ４の制御ゲートに接続するととも
に、ライン３６上の電圧ＶGND を、ＡＲＲＡＹ ＧＲＯ
ＵＮＤ信号ライン１０を介してトランジスタ４のソース
に接続する。センス増幅回路内のビットラインロード
（図示せず）による読出し動作の前に、ビットライン６
に約１Ｖのバイアスをかける。読出し動作中、消去され
た（「１」が記憶された）セルに対して、ビットライン
を感知のために接続する際に電流がセルに流れるように
セルの導電率を設定する。プログラムされた（「０」が
記憶された）セルに対して、電流がほとんど通過しな
い。セルに流れる（又は流れない）電流を基準電流と比
較して、セルの状態を検出する。
ＥＲＡＳＥも、ライン３０上の制御信号ＰＲＯＧＲＡＭ
も設定されない。その結果、ライン２６上のＶ′cc信号
を、ソース電圧スイッチ１２により、ワードライン８を
介してトランジスタ４の制御ゲートに接続するととも
に、ライン３６上の電圧ＶGND を、ＡＲＲＡＹ ＧＲＯ
ＵＮＤ信号ライン１０を介してトランジスタ４のソース
に接続する。センス増幅回路内のビットラインロード
（図示せず）による読出し動作の前に、ビットライン６
に約１Ｖのバイアスをかける。読出し動作中、消去され
た（「１」が記憶された）セルに対して、ビットライン
を感知のために接続する際に電流がセルに流れるように
セルの導電率を設定する。プログラムされた（「０」が
記憶された）セルに対して、電流がほとんど通過しな
い。セルに流れる（又は流れない）電流を基準電流と比
較して、セルの状態を検出する。
【００２３】メモリアレイ中のフラッシュセルの動作
を、図２を参照して説明する。図２において、図１と共
通の信号ライン又は回路には同一符号を使用する。図２
では明瞭のために給電系統は示さないが、図１から明ら
かなように、回路の種々のパーツに電圧が供給されるも
のとする。
を、図２を参照して説明する。図２において、図１と共
通の信号ライン又は回路には同一符号を使用する。図２
では明瞭のために給電系統は示さないが、図１から明ら
かなように、回路の種々のパーツに電圧が供給されるも
のとする。
【００２４】図２は、行列配置された複数のフラッシュ
メモリセルＦＭ00─ＦＭnmを具えるフラッシュメモリア
レイ５０を示す。これらフラッシュメモリセルのそれぞ
れを、図１に示すセル２と同一のものとすることができ
る。行方向の各メモリセルのトランジスタのゲートを通
常、行アドレス６４を受信する行方向ライン復号回路５
６によってアドレス指定可能な各ワードラインＷＬ0 ─
ＷＬn に接続する。ゲート電圧スイッチ１２はライン３
０上の制御信号ＰＲＯＧＲＡＭ及びライン２８上の制御
信号ＥＲＡＳＥにそれぞれ応答し、かつ、ライン２９に
適切なゲート電圧Ｖccx を供給して、行方向復号回路５
６を介してアドレス指定したワードラインを切り替え
る。
メモリセルＦＭ00─ＦＭnmを具えるフラッシュメモリア
レイ５０を示す。これらフラッシュメモリセルのそれぞ
れを、図１に示すセル２と同一のものとすることができ
る。行方向の各メモリセルのトランジスタのゲートを通
常、行アドレス６４を受信する行方向ライン復号回路５
６によってアドレス指定可能な各ワードラインＷＬ0 ─
ＷＬn に接続する。ゲート電圧スイッチ１２はライン３
０上の制御信号ＰＲＯＧＲＡＭ及びライン２８上の制御
信号ＥＲＡＳＥにそれぞれ応答し、かつ、ライン２９に
適切なゲート電圧Ｖccx を供給して、行方向復号回路５
６を介してアドレス指定したワードラインを切り替え
る。
【００２５】列方向の各トランジスタのドレインを通
常、ビットラインＢＬ0 ─ＢＬn により列方向ライン復
号回路５８に接続する。列方向ライン復号回路を、列方
向アドレス３９に応答してＳＥＬＥＣＴ信号を発生させ
る複数ｍのビットライン切替回路３１と考えることがで
きる。ライン２５上の列方向ライン復号回路５８の出力
部を読出し出力部とし、この出力部をセンス増幅回路２
９に接続する。センス増幅回路２９は、センス増幅器及
びビットラインロード回路を含む。列方向ライン復号回
路は、プログラマブルロード回路３２からライン２７上
の書込入力を受信する。プログラマブルロード回路は、
ロード制御信号３８によって制御される。プログラム動
作中又は消去動作中、ビットラインＢＬ0 〜ＢＬn をプ
ログラマブルロード回路３２に選択的に接続する。読出
し動作中、選択された一つ以上のビットラインを、セン
ス増幅回路２９内のセンス増幅器に接続する。センス増
幅回路２９はライン７２上の基準信号ＲＥＦも受信し、
ライン２３のデータライン（ＤＬ）上に出力信号を発生
させる。
常、ビットラインＢＬ0 ─ＢＬn により列方向ライン復
号回路５８に接続する。列方向ライン復号回路を、列方
向アドレス３９に応答してＳＥＬＥＣＴ信号を発生させ
る複数ｍのビットライン切替回路３１と考えることがで
きる。ライン２５上の列方向ライン復号回路５８の出力
部を読出し出力部とし、この出力部をセンス増幅回路２
９に接続する。センス増幅回路２９は、センス増幅器及
びビットラインロード回路を含む。列方向ライン復号回
路は、プログラマブルロード回路３２からライン２７上
の書込入力を受信する。プログラマブルロード回路は、
ロード制御信号３８によって制御される。プログラム動
作中又は消去動作中、ビットラインＢＬ0 〜ＢＬn をプ
ログラマブルロード回路３２に選択的に接続する。読出
し動作中、選択された一つ以上のビットラインを、セン
ス増幅回路２９内のセンス増幅器に接続する。センス増
幅回路２９はライン７２上の基準信号ＲＥＦも受信し、
ライン２３のデータライン（ＤＬ）上に出力信号を発生
させる。
【００２６】特定のセルを選定してプログラムする場
合、プログラミングロードが選択された列のみに行われ
るようにして、選択されたセルと同一列の他のセルが不
用意にプログラムされないようにする。さらに一般には
読出し動作中及びプログラム動作中、従来既知のよう
に、選定しなかったアレイ中のセルに所定の信号を供給
して、セルの動作を改善させるのが望ましい。アレイを
消去区域に分割してアレイの一部のみを同時に消去でき
ることは等業者には知られているが、消去動作中メモリ
アレイ中の全てのセルを消去する。
合、プログラミングロードが選択された列のみに行われ
るようにして、選択されたセルと同一列の他のセルが不
用意にプログラムされないようにする。さらに一般には
読出し動作中及びプログラム動作中、従来既知のよう
に、選定しなかったアレイ中のセルに所定の信号を供給
して、セルの動作を改善させるのが望ましい。アレイを
消去区域に分割してアレイの一部のみを同時に消去でき
ることは等業者には知られているが、消去動作中メモリ
アレイ中の全てのセルを消去する。
【００２７】次いで、フラッシュＥＰＲＯＭ１０２チッ
プの線図を示す図３を参照して説明する。図３に使用さ
れるメモリを、図１及び２のメモリと同一タイプとする
ことができ、同一部材に同一符号を付す。フラッシュＥ
ＰＲＯＭ回路１０２は、ライン１１０，１１２及び１１
４を介してそれぞれ周辺回路１０４，１０６及び１０８
に接続したプログラマブル信号トランジスタセルのアレ
イ５０を有する。これら回路１０４，１０６及び１０８
により、アレイをプログラムし、消去し、かつ、読み出
すことができる。これら周辺回路１０４，１０６及び１
０８を線図的にのみ示し、これら回路は例えば、図２の
センス増幅回路２９，プログラマブルロード回路３２及
びゲート切替回路１２に相当する。
プの線図を示す図３を参照して説明する。図３に使用さ
れるメモリを、図１及び２のメモリと同一タイプとする
ことができ、同一部材に同一符号を付す。フラッシュＥ
ＰＲＯＭ回路１０２は、ライン１１０，１１２及び１１
４を介してそれぞれ周辺回路１０４，１０６及び１０８
に接続したプログラマブル信号トランジスタセルのアレ
イ５０を有する。これら回路１０４，１０６及び１０８
により、アレイをプログラムし、消去し、かつ、読み出
すことができる。これら周辺回路１０４，１０６及び１
０８を線図的にのみ示し、これら回路は例えば、図２の
センス増幅回路２９，プログラマブルロード回路３２及
びゲート切替回路１２に相当する。
【００２８】フラッシュＥＰＲＯＭ回路１０２は制御回
路１５２も有する。制御回路１５２は状態装置として動
作する。また、この制御装置１５２は、周辺回路１０
４，１０６及び１０８のうちのどれが動作するか、及
び、動作する周辺装置は何の機能を実行するかを決定す
る制御信号を発生させる。制御回路１５２からの信号を
制御バス１１８及び１２０上に発生させる。バス１１８
及び１２０上の信号は同一であるが、フラッシュＥＰＲ
ＯＭ回路１０２に対しては互いに逆方向に流れる。この
ために、各周辺回路が制御信号を確実に受信する。
路１５２も有する。制御回路１５２は状態装置として動
作する。また、この制御装置１５２は、周辺回路１０
４，１０６及び１０８のうちのどれが動作するか、及
び、動作する周辺装置は何の機能を実行するかを決定す
る制御信号を発生させる。制御回路１５２からの信号を
制御バス１１８及び１２０上に発生させる。バス１１８
及び１２０上の信号は同一であるが、フラッシュＥＰＲ
ＯＭ回路１０２に対しては互いに逆方向に流れる。この
ために、各周辺回路が制御信号を確実に受信する。
【００２９】フラッシュＥＰＲＯＭ回路１０２は、ライ
ン１２８，１３０及び１３２を介してそれぞれ周辺回路
１０４，１０６及び１０８に接続されたデコーダ１２
２，１２４及び１２６も有する。デコーダ１２２，１２
４及び１２６はその入力部１３４，１３６及び１３８に
てそれぞれ、バス１１８及び１２０により搬送された信
号を受信するとともに、これら信号を復号する。復号し
た信号が有効な機能を示す場合、各デコーダはライン１
２８，１３０又は１３２を介して信号を出力して、各周
辺回路１０４，１０６又は１０８が特定の復号した信号
によって規定された機能を実行するように指示する。こ
の特定の復号した信号により、例えばアレイ５０をプロ
グラムし、消去し又は読み出すことができる。
ン１２８，１３０及び１３２を介してそれぞれ周辺回路
１０４，１０６及び１０８に接続されたデコーダ１２
２，１２４及び１２６も有する。デコーダ１２２，１２
４及び１２６はその入力部１３４，１３６及び１３８に
てそれぞれ、バス１１８及び１２０により搬送された信
号を受信するとともに、これら信号を復号する。復号し
た信号が有効な機能を示す場合、各デコーダはライン１
２８，１３０又は１３２を介して信号を出力して、各周
辺回路１０４，１０６又は１０８が特定の復号した信号
によって規定された機能を実行するように指示する。こ
の特定の復号した信号により、例えばアレイ５０をプロ
グラムし、消去し又は読み出すことができる。
【００３０】制御回路１５２は順に、例えば入出力パッ
ド１４０を介してユーザにより発生させた入力命令デー
タに応答する。入出力パッド１４０を、回路１５６のデ
ータによりライン１５４上の制御回路１５２に接続す
る。命令データを、命令データを満足するために実行す
る必要があるステップを表す符号化信号のシーケンスを
発生させる状態機械として動作する制御回路１５２によ
って解読される。符号化した信号をバス１１８及び１２
０上に出力して、ユーザコマンドを実行できるように各
周辺回路に搬送される。
ド１４０を介してユーザにより発生させた入力命令デー
タに応答する。入出力パッド１４０を、回路１５６のデ
ータによりライン１５４上の制御回路１５２に接続す
る。命令データを、命令データを満足するために実行す
る必要があるステップを表す符号化信号のシーケンスを
発生させる状態機械として動作する制御回路１５２によ
って解読される。符号化した信号をバス１１８及び１２
０上に出力して、ユーザコマンドを実行できるように各
周辺回路に搬送される。
【００３１】フラッシュＥＰＲＯＭ１０２は出力バッフ
ァ１４２も有し、この出力バッファ１４２の出力部をラ
イン１４３によって入出力パッド１４０に接続する。出
力バッファ１４２はまた、ライン１４４を介して制御回
路１５２に接続した第１入力部と、ライン１４６を介し
てデータアウト回路１４５に接続した第２入力部とを有
する。データアウト回路１４５の入力部を、ライン１４
７を介して、センス増幅回路とした周辺回路１０４に接
続する。センス増幅回路１０４は、フラッシュメモリ１
０２が読出しモードの場合、選択されたセルに記憶され
た値を読み出すことができ、この読出し値を、データア
ウト回路１４５及び出力バッファ１４２を介して入出力
パッド１４０に出力することができる。
ァ１４２も有し、この出力バッファ１４２の出力部をラ
イン１４３によって入出力パッド１４０に接続する。出
力バッファ１４２はまた、ライン１４４を介して制御回
路１５２に接続した第１入力部と、ライン１４６を介し
てデータアウト回路１４５に接続した第２入力部とを有
する。データアウト回路１４５の入力部を、ライン１４
７を介して、センス増幅回路とした周辺回路１０４に接
続する。センス増幅回路１０４は、フラッシュメモリ１
０２が読出しモードの場合、選択されたセルに記憶され
た値を読み出すことができ、この読出し値を、データア
ウト回路１４５及び出力バッファ１４２を介して入出力
パッド１４０に出力することができる。
【００３２】図４は、本発明を実施するために含まれる
追加の素子を示す。制御回路１５２を、常規の動作であ
って検査モードでない場合、データライン回路１５６か
ら入力１５４の命令データを受信するように配置する。
データライン回路１５６それ自体は、入出力パッド１４
０から入力１５８を受信する。常規動作では、入力１５
８は命令データを表し、この命令データが制御回路１５
２によって受信されると、この制御回路１５２は、周辺
回路によって行われる必要のあるステップのシーケンス
を表す符号化状態のシーケンスを発生させる状態機械と
して動作して、入力命令を実行する。命令データを並列
に入力することができるが、所定の実施例では直列に入
力することができる。ライン１５４及び１５８は実際に
は、８ビット経路を形成する八つの並列ラインを具え
る。
追加の素子を示す。制御回路１５２を、常規の動作であ
って検査モードでない場合、データライン回路１５６か
ら入力１５４の命令データを受信するように配置する。
データライン回路１５６それ自体は、入出力パッド１４
０から入力１５８を受信する。常規動作では、入力１５
８は命令データを表し、この命令データが制御回路１５
２によって受信されると、この制御回路１５２は、周辺
回路によって行われる必要のあるステップのシーケンス
を表す符号化状態のシーケンスを発生させる状態機械と
して動作して、入力命令を実行する。命令データを並列
に入力することができるが、所定の実施例では直列に入
力することができる。ライン１５４及び１５８は実際に
は、８ビット経路を形成する八つの並列ラインを具え
る。
【００３３】データイン回路１５６のは、検査モード中
使用される第２出力部１６２を有する。出力部１６２
は、８ビット経路を形成する八つの並列ラインを有す
る。この検査モードでは、入出力パッド１４０に供給さ
れる入力を、符号のシーケンスすなわち常規動作中制御
回路１５２によって発生する状態をエミュレートする検
査データのストリームとする。このように同一入力を、
検査データと命令データの両方に対して使用することが
できる。検査データのストリームは、回路１５６に並列
にデータが供給される８ビットコードで構成する。当
然、ある実施例では、データを直列に入力することがで
きる。データを、ある場合には、制御バスでロードすべ
き単一コードとすることができ、これにより検査すべき
周辺回路を動作させることができる。この検査データ
を、経路１６２を介して、検査データを記憶する検査デ
ータラッチ１６４に出力する。検査データラッチ１６４
を設けて、一旦検査データが入力されると、入出力装置
１４０を使用して、出力を発生させることができる。例
えば、周辺回路のプログラミング又は消去が検査データ
によって正確に行われたことを検査するために、セル中
の値を読み出すことができ、かつ、この読出しデータ
を、データ出力回路１４５及び出力バッファ１４２を介
して、テスタによって検査すべき入出力装置１４０に出
力することができる。
使用される第２出力部１６２を有する。出力部１６２
は、８ビット経路を形成する八つの並列ラインを有す
る。この検査モードでは、入出力パッド１４０に供給さ
れる入力を、符号のシーケンスすなわち常規動作中制御
回路１５２によって発生する状態をエミュレートする検
査データのストリームとする。このように同一入力を、
検査データと命令データの両方に対して使用することが
できる。検査データのストリームは、回路１５６に並列
にデータが供給される８ビットコードで構成する。当
然、ある実施例では、データを直列に入力することがで
きる。データを、ある場合には、制御バスでロードすべ
き単一コードとすることができ、これにより検査すべき
周辺回路を動作させることができる。この検査データ
を、経路１６２を介して、検査データを記憶する検査デ
ータラッチ１６４に出力する。検査データラッチ１６４
を設けて、一旦検査データが入力されると、入出力装置
１４０を使用して、出力を発生させることができる。例
えば、周辺回路のプログラミング又は消去が検査データ
によって正確に行われたことを検査するために、セル中
の値を読み出すことができ、かつ、この読出しデータ
を、データ出力回路１４５及び出力バッファ１４２を介
して、テスタによって検査すべき入出力装置１４０に出
力することができる。
【００３４】検査データラッチ１６４の出力部１７０
を、検査マルチプレクサ１６８に接続する。同様に、制
御回路１５２の出力部１６６を制御マルチプレクサ１７
２に接続する。検査マルチプレクサ１６８及び制御マル
チプレクサ１７２の各出力部１７４及び１７６を、制御
バスラッチ１７８の入力部に接続する。検査データラッ
チ１６４、検査マルチプレクサ１６８及び制御マルチプ
レクサ１７８からの各出力部は全て、それぞれが８ビッ
ト経路を形成するために並列に接続した八つのラインを
具える。制御バスラッチ１７８は、特定の命令を遂行す
るために実行する必要がある事象のシーケンスを表す符
号化状態を連続的に保持する。これらの状態により、ユ
ーザによってそれ自体入力される検査データと、命令デ
ータに応答して制御回路１５２によって発生するコード
とのうちのいずれかを入力することができる。
を、検査マルチプレクサ１６８に接続する。同様に、制
御回路１５２の出力部１６６を制御マルチプレクサ１７
２に接続する。検査マルチプレクサ１６８及び制御マル
チプレクサ１７２の各出力部１７４及び１７６を、制御
バスラッチ１７８の入力部に接続する。検査データラッ
チ１６４、検査マルチプレクサ１６８及び制御マルチプ
レクサ１７８からの各出力部は全て、それぞれが８ビッ
ト経路を形成するために並列に接続した八つのラインを
具える。制御バスラッチ１７８は、特定の命令を遂行す
るために実行する必要がある事象のシーケンスを表す符
号化状態を連続的に保持する。これらの状態により、ユ
ーザによってそれ自体入力される検査データと、命令デ
ータに応答して制御回路１５２によって発生するコード
とのうちのいずれかを入力することができる。
【００３５】８ビットの形態の制御バスラッチ１７８の
出力部１８０を、二つのバス１１８及び１２０に対して
連続的に符号化した状態のシーケンスを駆動する制御バ
スドライバ１８２に接続する。制御バス１１８及び１２
０をそれぞれ、デコーダ１２２，１２４、１２６及び図
４に示さない種々の周辺回路用の他のデコーダ１２７に
接続する。
出力部１８０を、二つのバス１１８及び１２０に対して
連続的に符号化した状態のシーケンスを駆動する制御バ
スドライバ１８２に接続する。制御バス１１８及び１２
０をそれぞれ、デコーダ１２２，１２４、１２６及び図
４に示さない種々の周辺回路用の他のデコーダ１２７に
接続する。
【００３６】制御回路１５２は、クロック信号を発生さ
せる回路１８４を有する。クロック制御回路１８４は、
検査データラッチ１６４に対する出力部１８６、検査マ
ルチプレクサ１６８に対する出力部１８８及び制御マル
チプレクサ１７２に対する出力部１９０を有する。クロ
ック制御回路１８４は、ユーザクロック１９２からのマ
スタ入力１９２及び制御バス駆動検査信号入力１９４を
有する。クロック制御回路１８４を、図５を参照して詳
細に説明する。
せる回路１８４を有する。クロック制御回路１８４は、
検査データラッチ１６４に対する出力部１８６、検査マ
ルチプレクサ１６８に対する出力部１８８及び制御マル
チプレクサ１７２に対する出力部１９０を有する。クロ
ック制御回路１８４は、ユーザクロック１９２からのマ
スタ入力１９２及び制御バス駆動検査信号入力１９４を
有する。クロック制御回路１８４を、図５を参照して詳
細に説明する。
【００３７】図５は、図４のクロック制御回路１８４を
更に詳細に示す。クロック制御回路１８４は、第１及び
第２複合ゲート２１０及び２１２と、第１及び第２ＮＯ
Ｒゲート２１４及び２１６を有する。
更に詳細に示す。クロック制御回路１８４は、第１及び
第２複合ゲート２１０及び２１２と、第１及び第２ＮＯ
Ｒゲート２１４及び２１６を有する。
【００３８】図８でより詳細に説明する第１複合ゲート
２１０を、ブール関数に従って実行するよう配置する。
２１０を、ブール関数に従って実行するよう配置する。
【数１】 ここで、Ａ，Ｂ及びＣをゲートに対する入力とし、Ｙを
ゲートの出力する。・はＡＮＤ関数を表し、＋はＯＲ関
数を表し、
ゲートの出力する。・はＡＮＤ関数を表し、＋はＯＲ関
数を表し、
【外１】 はＮＯＴ関数を表す。この関数の真偽表を表１に示す。
【表１】
【００３９】第１複合ゲート２１０はその入力部Ａで第
１クロック信号ｔ１を受信するとともに、その入力部Ｂ
で第２クロック信号ｔ２を受信する。第１クロック信号
ｔ１と第２クロック信号ｔ２の両方は、マスタユーザク
ロック入力１９２から得られるが、これら信号は互いに
遅延されている。入力部Ｃを、回路１０２の常規動作で
はローで、検査モード中ハイとなる検査モード信号ＣＢ
ＵＳ ＤＲＶ用に設ける。
１クロック信号ｔ１を受信するとともに、その入力部Ｂ
で第２クロック信号ｔ２を受信する。第１クロック信号
ｔ１と第２クロック信号ｔ２の両方は、マスタユーザク
ロック入力１９２から得られるが、これら信号は互いに
遅延されている。入力部Ｃを、回路１０２の常規動作で
はローで、検査モード中ハイとなる検査モード信号ＣＢ
ＵＳ ＤＲＶ用に設ける。
【００４０】第２複合ゲート２１２は第１複合ゲート２
１０と同一構成を有し、その入力部Ａで第１クロック信
号ｔ１を受信するとともに、その入力部Ｂで第２クロッ
ク信号ｔ２を受信する。入力部Ｃにて、第２複合ゲート
２１２は、検査モード信号ＣＢＵＳ ＤＲＶの反転を受
信する。特に、検査モード信号ＣＢＵＳ ＤＲＶをイン
バータ２１８に入力し、その出力Ｙを第２複合ゲート２
１２の入力部Ｃに接続する。
１０と同一構成を有し、その入力部Ａで第１クロック信
号ｔ１を受信するとともに、その入力部Ｂで第２クロッ
ク信号ｔ２を受信する。入力部Ｃにて、第２複合ゲート
２１２は、検査モード信号ＣＢＵＳ ＤＲＶの反転を受
信する。特に、検査モード信号ＣＢＵＳ ＤＲＶをイン
バータ２１８に入力し、その出力Ｙを第２複合ゲート２
１２の入力部Ｃに接続する。
【００４１】第１ＮＯＲゲート２１４は、入力部Ａにク
ロック信号ｔ３を有し、かつ、入力部Ｂにクロック信号
ｔ４を有する。第２ＮＯＲゲート２１６は、第１ＮＯＲ
ゲート２１６のように、入力部Ａにクロック信号ｔ３を
有し、かつ、入力部Ｂにクロック信号ｔ４を有する。ク
ロック信号ｔ３及びｔ４は、クロック信号ｔ１及びｔ２
のように、マスタユーザクロック入力１９２から得ら
れ、四つの信号ｔ１〜ｔ４の全ては互いに遅延される。
これは、クロック信号ｔ１〜ｔ４の全てが同一の一般形
態を有するが互いに遅延されていることを明らかに示す
図６から分かる。
ロック信号ｔ３を有し、かつ、入力部Ｂにクロック信号
ｔ４を有する。第２ＮＯＲゲート２１６は、第１ＮＯＲ
ゲート２１６のように、入力部Ａにクロック信号ｔ３を
有し、かつ、入力部Ｂにクロック信号ｔ４を有する。ク
ロック信号ｔ３及びｔ４は、クロック信号ｔ１及びｔ２
のように、マスタユーザクロック入力１９２から得ら
れ、四つの信号ｔ１〜ｔ４の全ては互いに遅延される。
これは、クロック信号ｔ１〜ｔ４の全てが同一の一般形
態を有するが互いに遅延されていることを明らかに示す
図６から分かる。
【００４２】ゲート２１０〜２１６のそれぞれの出力Ｙ
を、各インバータ２２０〜２２４に接続する。第１イン
バータ２２０の出力は、クロック信号
を、各インバータ２２０〜２２４に接続する。第１イン
バータ２２０の出力は、クロック信号
【外２】 を発生させる。インバータ２２０の出力を別の第１イン
バータ２２８にも接続し、その出力はクロック信号ＣＬ
Ｋ２となる。クロック信号〔外２〕をクロック信号ＣＬ
Ｋ２の反転とする。
バータ２２８にも接続し、その出力はクロック信号ＣＬ
Ｋ２となる。クロック信号〔外２〕をクロック信号ＣＬ
Ｋ２の反転とする。
【００４３】第２インバータ２２２の出力は、クロック
信号
信号
【外３】 を発生させ、クロック信号ＴＣＬＫ２を発生させる別の
第２インバータ２３０の入力にも接続する。クロック信
号〔外３〕をクロック信号ＴＣＬＫ２の反転とする。
第２インバータ２３０の入力にも接続する。クロック信
号〔外３〕をクロック信号ＴＣＬＫ２の反転とする。
【００４４】同様に、第３インバータ２２４の出力は、
クロック信号
クロック信号
【外４】 を発生させ、その出力を別の第３インバータ２３２の入
力部に接続し、その出力はクロック信号ＣＬＫ１を発生
させ、このクロック信号ＣＬＫ１をクロック信号〔外
４〕の反転とする。最後に、第４インバータ２２６及び
別の第４インバータ２３４は、上記インバータ対と同様
にして反転クロック信号
力部に接続し、その出力はクロック信号ＣＬＫ１を発生
させ、このクロック信号ＣＬＫ１をクロック信号〔外
４〕の反転とする。最後に、第４インバータ２２６及び
別の第４インバータ２３４は、上記インバータ対と同様
にして反転クロック信号
【外５】 及びクロック信号ＴＣＬＫ１の対を発生させる。
【００４５】種々のクロック信号間の関係を、図６から
明らかにすることができる。明瞭のために、クロック信
号ＣＬＫ１，ＣＬＫ２，ＴＣＬＫ１及びＴＣＬＫ２を示
さないが、これら信号はそれぞれ、クロック信号〔外
２〕、〔外３〕、〔外４〕及び〔外５〕の反転であるこ
とがわかる。ｔｙとｔｘとの間の期間中の動作の常規モ
ードでは、ＣＢＵＳ ＤＲＶ信号はローである。したが
って、検査クロック信号ＴＣＬＫ２及びその反転は停止
であり、クロック信号ＣＬＫ２及びその反転は活動であ
る。ｔｘとｔｚとの間の期間中の検査モードでは、ＣＢ
ＵＳ ＤＲＶ信号はハイである。検査クロック信号〔外
３〕及びその反転は活動であり、クロック信号〔外２〕
及びその反転は停止である。ＣＬＫ１，〔外４〕，ＴＣ
ＬＫ１及び〔外５〕は、動作の常規モード及び検査モー
ド中活動状態のままである。したがって、ＣＬＫ１，
〔外４〕，ＣＬＫ２及び〔外２〕を、制御回路１５２及
び制御マルチプレクサ１７２の動作を制御するのに使用
し、それに対して検査クロック信号ＴＣＬＫ１，〔外
５〕，ＴＣＬＫ２及び〔外３〕を、検査データラッチ１
６４及び検査マルチプレクサ１６８を制御するのに使用
する。より詳細には、制御マルチプレクサ１７２の活動
及び停止は、クロック信号ＣＬＫ２及び〔外２〕によっ
て制御される。同様に、検査マルチプレクサ１６８の活
動及び停止は、クロック信号ＴＣＬＫ２及び〔外３〕に
よって制御される。
明らかにすることができる。明瞭のために、クロック信
号ＣＬＫ１，ＣＬＫ２，ＴＣＬＫ１及びＴＣＬＫ２を示
さないが、これら信号はそれぞれ、クロック信号〔外
２〕、〔外３〕、〔外４〕及び〔外５〕の反転であるこ
とがわかる。ｔｙとｔｘとの間の期間中の動作の常規モ
ードでは、ＣＢＵＳ ＤＲＶ信号はローである。したが
って、検査クロック信号ＴＣＬＫ２及びその反転は停止
であり、クロック信号ＣＬＫ２及びその反転は活動であ
る。ｔｘとｔｚとの間の期間中の検査モードでは、ＣＢ
ＵＳ ＤＲＶ信号はハイである。検査クロック信号〔外
３〕及びその反転は活動であり、クロック信号〔外２〕
及びその反転は停止である。ＣＬＫ１，〔外４〕，ＴＣ
ＬＫ１及び〔外５〕は、動作の常規モード及び検査モー
ド中活動状態のままである。したがって、ＣＬＫ１，
〔外４〕，ＣＬＫ２及び〔外２〕を、制御回路１５２及
び制御マルチプレクサ１７２の動作を制御するのに使用
し、それに対して検査クロック信号ＴＣＬＫ１，〔外
５〕，ＴＣＬＫ２及び〔外３〕を、検査データラッチ１
６４及び検査マルチプレクサ１６８を制御するのに使用
する。より詳細には、制御マルチプレクサ１７２の活動
及び停止は、クロック信号ＣＬＫ２及び〔外２〕によっ
て制御される。同様に、検査マルチプレクサ１６８の活
動及び停止は、クロック信号ＴＣＬＫ２及び〔外３〕に
よって制御される。
【００４６】図７は、図４のブロック２３８を詳細に示
す。検査データラッチ１６４のうちの一つを、番号１６
４ａを付して示し、この検査データラッチ１６４は四つ
の入力部を有する。第１入力部ＩＮは、１ビットの反
転、すなわちインバータ２４０を介したデータ信号 Ｄ
ＩＮＴＳＴの１ラインを受信する。データ信号 ＤＩＮ
ＴＳＴを、検査モード中の入出力装置１４０を介したユ
ーザによる検査データ入力とし、この信号は、常規動作
中制御回路１５２によって発生させる必要があるコード
を表す。第２入力部ＣＬＫ及び第３入力部 ＣＬＫをそ
れぞれタイミング入力部とし、これら入力部はそれぞれ
クロック信号ＴＣＬＫ１及び〔外５〕を受信する。最後
に、第４入力部Ｒは、ラッチ１６４ａを所定の論理状態
にするのに電力が不足する場合に検査データラッチ１６
４ａをリセットするリセット信号ＣＬＫ ＤＩＳを受信
する。
す。検査データラッチ１６４のうちの一つを、番号１６
４ａを付して示し、この検査データラッチ１６４は四つ
の入力部を有する。第１入力部ＩＮは、１ビットの反
転、すなわちインバータ２４０を介したデータ信号 Ｄ
ＩＮＴＳＴの１ラインを受信する。データ信号 ＤＩＮ
ＴＳＴを、検査モード中の入出力装置１４０を介したユ
ーザによる検査データ入力とし、この信号は、常規動作
中制御回路１５２によって発生させる必要があるコード
を表す。第２入力部ＣＬＫ及び第３入力部 ＣＬＫをそ
れぞれタイミング入力部とし、これら入力部はそれぞれ
クロック信号ＴＣＬＫ１及び〔外５〕を受信する。最後
に、第４入力部Ｒは、ラッチ１６４ａを所定の論理状態
にするのに電力が不足する場合に検査データラッチ１６
４ａをリセットするリセット信号ＣＬＫ ＤＩＳを受信
する。
【００４７】ラッチ１６４ａの出力を検査マルチプレク
サ１６８ａに入力する。この場合も、検査データラッチ
１６４と検査マルチプレクサ１６８との間の８ビット経
路１７０の１ラインのみ示す。検査マルチプレクサ１６
８は、クロック信号ＴＣＬＫ２及び〔外３〕からの二つ
の別の入力部を有する。これらクロック信号は、検査マ
ルチプレクサ１６８ａが、ラッチされたデータを制御バ
スラッチ１７８の各ラッチ１７８ａに出力できるか否か
を決定する。したがって常規動作では、検査マルチプレ
クサ１６８は実行不能にする。検査マルチプレクサ１６
８ａの出力２４１を、二つのインバータ２４２及び２４
４を具えるラッチ１７８ａに入力する。各インバータ２
４２及び２４４の出力Ｙを、他のインバータ２４２及び
２４４それぞれの入力Ａに接続する。ラッチ１７８ａ
は、回路１０２が検査モードであるか常規の動作である
かに応じる制御マルチプレクサ１７２からの入力１７６
も受信する。検査マルチプレクサ１６８と制御バスラッ
チ１７４との間の８ビット経路１７４の１ラインのみ示
す。同様に制御バスラッチ１７８と制御バスドライバ１
８２との間の８ビット経路１８０の１ラインのみ示す。
接尾“ａ”を、参照した素子が図４に示す大きい８ビッ
ト素子の１ビット部を形成することを示すために用い
る。
サ１６８ａに入力する。この場合も、検査データラッチ
１６４と検査マルチプレクサ１６８との間の８ビット経
路１７０の１ラインのみ示す。検査マルチプレクサ１６
８は、クロック信号ＴＣＬＫ２及び〔外３〕からの二つ
の別の入力部を有する。これらクロック信号は、検査マ
ルチプレクサ１６８ａが、ラッチされたデータを制御バ
スラッチ１７８の各ラッチ１７８ａに出力できるか否か
を決定する。したがって常規動作では、検査マルチプレ
クサ１６８は実行不能にする。検査マルチプレクサ１６
８ａの出力２４１を、二つのインバータ２４２及び２４
４を具えるラッチ１７８ａに入力する。各インバータ２
４２及び２４４の出力Ｙを、他のインバータ２４２及び
２４４それぞれの入力Ａに接続する。ラッチ１７８ａ
は、回路１０２が検査モードであるか常規の動作である
かに応じる制御マルチプレクサ１７２からの入力１７６
も受信する。検査マルチプレクサ１６８と制御バスラッ
チ１７４との間の８ビット経路１７４の１ラインのみ示
す。同様に制御バスラッチ１７８と制御バスドライバ１
８２との間の８ビット経路１８０の１ラインのみ示す。
接尾“ａ”を、参照した素子が図４に示す大きい８ビッ
ト素子の１ビット部を形成することを示すために用い
る。
【００４８】制御バスラッチ１７８ａの出力を、１ライ
ンに対する制御バスドライバ１８２ａに接続する。制御
バスドライバ１８２ａは、ＮＡＮＤゲート２４６と、二
つのインバータ２４８及び２５０とを具える。ＮＡＮＤ
ゲート２４６の入力部Ａは、制御バスラッチ１７８ａか
らの出力を受信する。ＮＡＮＤゲート２４６の入力部Ｂ
は分離信号ＩＳＯを受信する。信号ＩＳＯを、フラッシ
ュＥＰＲＯＭの所定の検査モードで使用して、制御バス
ドライバ１８２から制御バス１１８及び１２０を有効に
分離する。信号ＩＳＯは、バスのライン上の全ての値を
強制的に零にすることによりこの分離を行う。このよう
にして、制御回路１５２それ自体を、メモリアレイに影
響を及ぼすことなく検査することができる。
ンに対する制御バスドライバ１８２ａに接続する。制御
バスドライバ１８２ａは、ＮＡＮＤゲート２４６と、二
つのインバータ２４８及び２５０とを具える。ＮＡＮＤ
ゲート２４６の入力部Ａは、制御バスラッチ１７８ａか
らの出力を受信する。ＮＡＮＤゲート２４６の入力部Ｂ
は分離信号ＩＳＯを受信する。信号ＩＳＯを、フラッシ
ュＥＰＲＯＭの所定の検査モードで使用して、制御バス
ドライバ１８２から制御バス１１８及び１２０を有効に
分離する。信号ＩＳＯは、バスのライン上の全ての値を
強制的に零にすることによりこの分離を行う。このよう
にして、制御回路１５２それ自体を、メモリアレイに影
響を及ぼすことなく検査することができる。
【００４９】ＮＡＮＤゲート２４６の出力Ｙを、二つの
インバータ２４８及び２５０に並列に入力する。インバ
ータ２４８の出力を制御バス１１８に接続し、それに対
してインバータ２５０の出力を制御バス１２０に接続
し、その結果同一バス信号がチップに対しては両方向に
駆動される。
インバータ２４８及び２５０に並列に入力する。インバ
ータ２４８の出力を制御バス１１８に接続し、それに対
してインバータ２５０の出力を制御バス１２０に接続
し、その結果同一バス信号がチップに対しては両方向に
駆動される。
【００５０】要約するために、フラッシュＥＰＲＯＭ回
路１０２の動作の検査モード及び常規モードを簡潔に説
明する。常規の動作では、命令データは入出力装置１４
０に入力される。命令データは、データイン回路１５６
を介して制御回路１５２に入力される。制御回路１５２
は状態機械として動作し、命令データに応答して、符号
すなわち各周辺回路を制御する状態のシーケンスを発生
させる。制御回路１５２は、クロック制御回路１８４に
よって供給されるクロック信号ＣＬＫ１及び〔外４〕を
用いる。連続符号化状態を、制御マルチプレクサ１７２
を介して出力し、クロック信号ＣＬＫ２及び〔外２〕に
より制御バスラッチ１７８をイネーブルする。制御バス
ドライバ１８２はこの際、符号化信号を、チップに対し
て両方向に駆動される制御バス１１８及び１２０上で駆
動する。ＴＣＬＫ１及び〔外５〕はＣＬＫ１及び〔外
４〕と同様にトグルし、その結果、存在する任意の検査
データは常に符号化される。しかしながら、ＴＣＬＫ２
及び〔外３〕が常規の動作中停止であるので、検査マル
チプレクサ１６８は実行不能となり、その結果任意の検
査データを制御バス１１８及び１２０に通過させない。
路１０２の動作の検査モード及び常規モードを簡潔に説
明する。常規の動作では、命令データは入出力装置１４
０に入力される。命令データは、データイン回路１５６
を介して制御回路１５２に入力される。制御回路１５２
は状態機械として動作し、命令データに応答して、符号
すなわち各周辺回路を制御する状態のシーケンスを発生
させる。制御回路１５２は、クロック制御回路１８４に
よって供給されるクロック信号ＣＬＫ１及び〔外４〕を
用いる。連続符号化状態を、制御マルチプレクサ１７２
を介して出力し、クロック信号ＣＬＫ２及び〔外２〕に
より制御バスラッチ１７８をイネーブルする。制御バス
ドライバ１８２はこの際、符号化信号を、チップに対し
て両方向に駆動される制御バス１１８及び１２０上で駆
動する。ＴＣＬＫ１及び〔外５〕はＣＬＫ１及び〔外
４〕と同様にトグルし、その結果、存在する任意の検査
データは常に符号化される。しかしながら、ＴＣＬＫ２
及び〔外３〕が常規の動作中停止であるので、検査マル
チプレクサ１６８は実行不能となり、その結果任意の検
査データを制御バス１１８及び１２０に通過させない。
【００５１】検査モードでは、検査データを入出力パッ
ド１４０に入力する。したがって、装置の通常の外部ピ
ンを、検査信号特に検査データを発生させるのに使用す
ることができる。この検査データは、装置の常規の動作
モードで制御回路１５２によって発生される制御信号を
エミュレートする。検査データを、データイン回路１５
６を介して検査データラッチ１６４に入力する。これら
検査データラッチ１６４は、クロック制御回路１８４か
ら受信したクロック信号ＴＣＬＫ１及び〔外５〕によっ
てイネーブルされる。検査データラッチ１６４からの検
査データを、検査マルチプレクサ１６８を介して制御バ
スラッチ１７８に入力する。クロック制御回路１８４か
ら供給された検査クロック信号ＴＣＬＫ２及び〔外３〕
はこの場合、検査マルチプレクサ１６８をイネーブルす
る。同時に、制御マルチプレクサ１７２は、クロック信
号ＣＬＫ２及び〔外２〕が実行不能になると停止され
る。制御バスラッチ１７８からの検査データは、常規動
作モードのように、制御バスドライバ１８２によりバス
１１８及び１２０上で駆動される。クロック信号ＴＣＬ
Ｋ２，〔外３〕，ＣＬＫ２及び〔外２〕の形態により、
検査マルチプレクサ１６８及び制御マルチプレクサ１７
２をイネーブルにするか、実行不能にするかを決定す
る。順に、これらクロック信号の形態は、クロック制御
回路１８４に入力される制御バス検査駆動信号ＣＢＵＳ
ＤＲＶのレベルによって決定される。
ド１４０に入力する。したがって、装置の通常の外部ピ
ンを、検査信号特に検査データを発生させるのに使用す
ることができる。この検査データは、装置の常規の動作
モードで制御回路１５２によって発生される制御信号を
エミュレートする。検査データを、データイン回路１５
６を介して検査データラッチ１６４に入力する。これら
検査データラッチ１６４は、クロック制御回路１８４か
ら受信したクロック信号ＴＣＬＫ１及び〔外５〕によっ
てイネーブルされる。検査データラッチ１６４からの検
査データを、検査マルチプレクサ１６８を介して制御バ
スラッチ１７８に入力する。クロック制御回路１８４か
ら供給された検査クロック信号ＴＣＬＫ２及び〔外３〕
はこの場合、検査マルチプレクサ１６８をイネーブルす
る。同時に、制御マルチプレクサ１７２は、クロック信
号ＣＬＫ２及び〔外２〕が実行不能になると停止され
る。制御バスラッチ１７８からの検査データは、常規動
作モードのように、制御バスドライバ１８２によりバス
１１８及び１２０上で駆動される。クロック信号ＴＣＬ
Ｋ２，〔外３〕，ＣＬＫ２及び〔外２〕の形態により、
検査マルチプレクサ１６８及び制御マルチプレクサ１７
２をイネーブルにするか、実行不能にするかを決定す
る。順に、これらクロック信号の形態は、クロック制御
回路１８４に入力される制御バス検査駆動信号ＣＢＵＳ
ＤＲＶのレベルによって決定される。
【００５２】ここで、図８を詳細に説明する。この図
は、図５の第１及び第２複合ゲート２１０及び２１２を
より詳細に示す。複合ゲート２１０及び２１２はそれぞ
れ、第１、第２及び第３ｐチャネルＭＯＳＦＥＴ２６
０，２６２及び２６４と、第１、第２及び第３ｎチャネ
ルＭＯＳＦＥＴ２６６，２６８及び２７０とを有する。
第１ｐチャネルＭＯＳＦＥＴ２６０は、Ｖcc電源２６１
に接続したソースｓと、複合ゲート２１０又は２１２の
入力部Ｂに接続したゲートｇと、第２ｐチャネルＭＯＳ
ＦＥＴ２６２のソースｓに接続したドレインｄとを有す
る。第２ｐチャネルＭＯＳＦＥＴ２６２は、複合ゲート
２１０又は２１２の入力部Ｃに接続したゲートｇと、第
１ｎチャネルＭＯＳＦＥＴ２６６のドレインｄに接続し
たドレインｄとを有する。第１ｎチャネルＭＯＳＦＥＴ
２６６のゲートｇを、複合ゲート２１０又は２１２の入
力部Ａに接続し、それに対してそのソースｓを第２ｎチ
ャネルＭＯＳＦＥＴ２６８のドレインｄに接続する。第
２ｎチャネルＭＯＳＦＥＴ２６８は、複合ゲート２１０
又は２１２の入力部Ｂに接続したゲートｇを有する。こ
の第２ｎチャネルＭＯＳＦＥＴ２６８のソースｓを、グ
ランドノード２６９に接続する。
は、図５の第１及び第２複合ゲート２１０及び２１２を
より詳細に示す。複合ゲート２１０及び２１２はそれぞ
れ、第１、第２及び第３ｐチャネルＭＯＳＦＥＴ２６
０，２６２及び２６４と、第１、第２及び第３ｎチャネ
ルＭＯＳＦＥＴ２６６，２６８及び２７０とを有する。
第１ｐチャネルＭＯＳＦＥＴ２６０は、Ｖcc電源２６１
に接続したソースｓと、複合ゲート２１０又は２１２の
入力部Ｂに接続したゲートｇと、第２ｐチャネルＭＯＳ
ＦＥＴ２６２のソースｓに接続したドレインｄとを有す
る。第２ｐチャネルＭＯＳＦＥＴ２６２は、複合ゲート
２１０又は２１２の入力部Ｃに接続したゲートｇと、第
１ｎチャネルＭＯＳＦＥＴ２６６のドレインｄに接続し
たドレインｄとを有する。第１ｎチャネルＭＯＳＦＥＴ
２６６のゲートｇを、複合ゲート２１０又は２１２の入
力部Ａに接続し、それに対してそのソースｓを第２ｎチ
ャネルＭＯＳＦＥＴ２６８のドレインｄに接続する。第
２ｎチャネルＭＯＳＦＥＴ２６８は、複合ゲート２１０
又は２１２の入力部Ｂに接続したゲートｇを有する。こ
の第２ｎチャネルＭＯＳＦＥＴ２６８のソースｓを、グ
ランドノード２６９に接続する。
【００５３】第３ｐチャネルＭＯＳＦＥＴ２６４は、Ｖ
cc電源２６１に接続したソースｓと、第１ｐＭＯＳＦＥ
Ｔのドレインｄのように第２ｐチャネルＭＯＳＦＥＴ２
６２のソースｓに接続したドレインｄとを有する。第３
ｐチャネルＭＯＳＦＥＴ２６４のゲートｇを、複合ゲー
ト２１０又は２１２の入力部Ａに接続する。第３ｎチャ
ネルＭＯＳＦＥＴ２７０は、第１ｎチャネルＭＯＳＦＥ
Ｔ２６６のドレインｄのように第２ｐチャネルＭＯＳＦ
ＥＴ２６２のドレインｄに接続したドレインｄを有す
る。第３ｎチャネルＭＯＳＦＥＴ２７０のゲートｇを、
複合ゲート２１０又は２１２の入力部Ｃに接続する。最
後に、この第３ｎチャネルＭＯＳＦＥＴ２７０のソース
ｓをグランドノード２６９に接続する。複合ゲート２１
０又は２１２の出力Ｙを、第２ｐチャネルＭＯＳＦＥＴ
２６２のドレインｄと第３ｎチャネルＭＯＳＦＥＴ２７
０のドレインｄとの間のノード２７４から取り出す。
cc電源２６１に接続したソースｓと、第１ｐＭＯＳＦＥ
Ｔのドレインｄのように第２ｐチャネルＭＯＳＦＥＴ２
６２のソースｓに接続したドレインｄとを有する。第３
ｐチャネルＭＯＳＦＥＴ２６４のゲートｇを、複合ゲー
ト２１０又は２１２の入力部Ａに接続する。第３ｎチャ
ネルＭＯＳＦＥＴ２７０は、第１ｎチャネルＭＯＳＦＥ
Ｔ２６６のドレインｄのように第２ｐチャネルＭＯＳＦ
ＥＴ２６２のドレインｄに接続したドレインｄを有す
る。第３ｎチャネルＭＯＳＦＥＴ２７０のゲートｇを、
複合ゲート２１０又は２１２の入力部Ｃに接続する。最
後に、この第３ｎチャネルＭＯＳＦＥＴ２７０のソース
ｓをグランドノード２６９に接続する。複合ゲート２１
０又は２１２の出力Ｙを、第２ｐチャネルＭＯＳＦＥＴ
２６２のドレインｄと第３ｎチャネルＭＯＳＦＥＴ２７
０のドレインｄとの間のノード２７４から取り出す。
【００５４】ｎチャネルＭＯＳＦＥＴのそれぞれは、長
さに対する幅の比８／０．８を有し、それに対してｐチ
ャネルＭＯＳＦＥＴのそれぞれは、８／０．９の長さに
対する幅の比を有する。図８に示されたゲートは、〔表
１〕の真偽表を与えるように動作する。
さに対する幅の比８／０．８を有し、それに対してｐチ
ャネルＭＯＳＦＥＴのそれぞれは、８／０．９の長さに
対する幅の比を有する。図８に示されたゲートは、〔表
１〕の真偽表を与えるように動作する。
【００５５】検査信号に対する周辺回路の応答を、常規
動作回路例えばセンス増幅器を経て並びに任意の適切な
検査モード及びこれに関連する当業者には既知の回路を
用いて、種々の方法で検査することができる。したがっ
て、検査データに対して検査される回路の応答を、所望
なら周辺回路が例えば記憶装置にどの様な影響が及ぼさ
れているかを観察することにより検査することができ
る。常規の動作のモードで得られる出力と同一のタイプ
の出力を動作の検査モードで使用して、どのようにして
周辺回路が検査データに応答する手段を確定する場合に
は、特定の検査データ出力を要求しなくてもよい。
動作回路例えばセンス増幅器を経て並びに任意の適切な
検査モード及びこれに関連する当業者には既知の回路を
用いて、種々の方法で検査することができる。したがっ
て、検査データに対して検査される回路の応答を、所望
なら周辺回路が例えば記憶装置にどの様な影響が及ぼさ
れているかを観察することにより検査することができ
る。常規の動作のモードで得られる出力と同一のタイプ
の出力を動作の検査モードで使用して、どのようにして
周辺回路が検査データに応答する手段を確定する場合に
は、特定の検査データ出力を要求しなくてもよい。
【００５６】説明した本発明の実施の形態は集積回路装
置の検査に関連するものであり、検査を実行して、どの
周辺回路に障害があるかを見つけるとともに、装置の周
辺回路を特定することができ、すなわちどのようにして
各周辺回路が所定の制御信号に応答するかを確認するこ
とができる。
置の検査に関連するものであり、検査を実行して、どの
周辺回路に障害があるかを見つけるとともに、装置の周
辺回路を特定することができ、すなわちどのようにして
各周辺回路が所定の制御信号に応答するかを確認するこ
とができる。
【００５７】本発明の実施の形態を、例えば当該半導体
回路の製造者によって使用することができ、チップの有
効性（チップが十分に機能しているかの確認）、特徴付
け（チップ動作が仕様と一致しているかの確認）及び／
又は製造検査に適用することができる。特に、本発明の
実施の形態をチップの開発に適用することができる。例
えば、プロトタイプチップが正確に動作しない場合、制
御回路を検査モードにバイパスして各周辺回路を順に検
査することができる。検査データを選択して、各周辺回
路を全体に亘って検査する。このようにして、どの回路
が正確に動作しないかを診断することができ、再設計を
行うことができる。このために、制御回路の障害を検出
することもできる。これにより、要求される相違するプ
ロトタイプチップの数を最小にすることができるのでチ
ップ開発を簡単にし、このために集積回路装置のより多
くの数の回路を全体に亘って検査することができる。
回路の製造者によって使用することができ、チップの有
効性（チップが十分に機能しているかの確認）、特徴付
け（チップ動作が仕様と一致しているかの確認）及び／
又は製造検査に適用することができる。特に、本発明の
実施の形態をチップの開発に適用することができる。例
えば、プロトタイプチップが正確に動作しない場合、制
御回路を検査モードにバイパスして各周辺回路を順に検
査することができる。検査データを選択して、各周辺回
路を全体に亘って検査する。このようにして、どの回路
が正確に動作しないかを診断することができ、再設計を
行うことができる。このために、制御回路の障害を検出
することもできる。これにより、要求される相違するプ
ロトタイプチップの数を最小にすることができるのでチ
ップ開発を簡単にし、このために集積回路装置のより多
くの数の回路を全体に亘って検査することができる。
【００５８】本発明の実施の形態をフラッシュメモリに
関連しても説明したが、本発明を他の記憶装置又は実際
には任意の他の集積回路装置にも適用することができ
る。
関連しても説明したが、本発明を他の記憶装置又は実際
には任意の他の集積回路装置にも適用することができ
る。
【図１】フラッシュメモリの線図である。
【図２】フラッシュメモリの線図である。
【図３】フラッシュＥＰＲＯＭ回路の線図である。
【図４】本発明を実施するバス制御回路の線図である。
【図５】図４の制御クロック回路の回路図である。
【図６】タイミング信号ＣＢＵＳ ＤＲＩ，〔外２〕，
〔外３〕，〔外４〕及び〔外５〕とｔ２，ｔ４，ｔ３及
びｔ１との間の関係を示す図である。
〔外３〕，〔外４〕及び〔外５〕とｔ２，ｔ４，ｔ３及
びｔ１との間の関係を示す図である。
【図７】図４の制御バスドライバの回路図である。
【図８】図５の複合ゲートの構成を示す図である。
２ フラッシュメモリ ４ フローティングゲートトランジスタ ６ ビットライン ８ ワードライン １０，２１，２２，２３，２４，２５，２６，２７，２
８，３０，３４，３６，７２，１１０，１１２，１１
４，１２８，１３０，１３２，１４３，１４４，１４
６，１７０ ライン １２ ゲート電圧スイッチ １４ ソース電圧切替回路 ２９ センス増幅回路 ３１ ビットラインスイッチ ３２ プログラマブルロード回路 ３８ ロード制御信号 ３９ 列アドレス ５０ フラッシュメモリアレイ ５２ ソース電圧スイッチ ５６ 行方向ライン復号回路 ５８ 列方向ライン復号回路 ６４ 行アドレス １０２ フラッシュＥＰＲＯＭ １０４，１０６，１０８ 周辺回路 １１８，１２０ 制御バス １２２，１２４，１２６，１２７ デコーダ １３４，１３６，１３８，１５４，１５８，Ａ，Ｂ，Ｃ
入力部 １４０ 入出力パッド １４２ 出力バッファ １４５ データイン回路 １５２ 制御回路 １５６ データアウト回路 １６２ 第２出力部 １６４，１６４ａ 検査データラッチ １６６ 出力部 １６８，１６８ａ 検査マルチプレクサ １７２ 制御マルチプレクサ １７４，１８０ ０ビット回路 １７６，２４１ 入力 １７８，１７８ａ 制御バスラッチ １８２，１８２ａ 制御バスドライバ １８４ クロック制御回路 １８６，１８８，１９０ 出力 １９２ マスタユーザクロック入力 １９４ 制御バス駆動検査信号 ２１０ 第１複合ゲート ２１２ 第２複合ゲート ２１４ 第１ＮＯＲゲート ２１６ 第２ＮＯＲゲート ２１８，２２０，２２２，２２４，２２６，２２８，２
３０，２３２，２３４，２４０，２４２，２４８，２５
０ インバータ ２４６ ＮＡＮＤゲート ２６０ 第１ｐチャネルＭＯＳＦＥＴ ２６１ Ｖcc電源 ２６２ 第２ｐチャネルＭＯＳＦＥＴ ２６４ 第３ｐチャネルＭＯＳＦＥＴ ２６６ 第１ｎチャネルＭＯＳＦＥＴ ２６８ 第２ｎチャネルＭＯＳＦＥＴ ２６９ グランドノード ２７０ 第３ｎチャネルＭＯＳＦＥＴ ２７４ ノード ＢＬ0 ，ＢＬ1 ，ＢＬm ビットライン ＣＧ 制御ゲート Ｄ，ｄ ドレイン ＤＬ データライン ＥＲＡＳＥ，ＰＲＯＧＲＡＭ，ＳＥＬＥＣＴ 制御信号 ＦＧ フローティングゲート ＦＭ00，ＦＭ01，ＦＭ0m，ＦＭ10，ＦＭn0，ＦＭnm フ
ラッシュメモリ ｇ ゲート ＩＳＯ 分離信号 Ｓ，ｓ ソース ＶPP 高電圧 ＶGND 接地電圧 ＷＬ0 ，ＷＬ1 ，ＷＬm ワードライン ｔ1 ，ｔ2 ，ｔ3 ，ｔ4 クロック
８，３０，３４，３６，７２，１１０，１１２，１１
４，１２８，１３０，１３２，１４３，１４４，１４
６，１７０ ライン １２ ゲート電圧スイッチ １４ ソース電圧切替回路 ２９ センス増幅回路 ３１ ビットラインスイッチ ３２ プログラマブルロード回路 ３８ ロード制御信号 ３９ 列アドレス ５０ フラッシュメモリアレイ ５２ ソース電圧スイッチ ５６ 行方向ライン復号回路 ５８ 列方向ライン復号回路 ６４ 行アドレス １０２ フラッシュＥＰＲＯＭ １０４，１０６，１０８ 周辺回路 １１８，１２０ 制御バス １２２，１２４，１２６，１２７ デコーダ １３４，１３６，１３８，１５４，１５８，Ａ，Ｂ，Ｃ
入力部 １４０ 入出力パッド １４２ 出力バッファ １４５ データイン回路 １５２ 制御回路 １５６ データアウト回路 １６２ 第２出力部 １６４，１６４ａ 検査データラッチ １６６ 出力部 １６８，１６８ａ 検査マルチプレクサ １７２ 制御マルチプレクサ １７４，１８０ ０ビット回路 １７６，２４１ 入力 １７８，１７８ａ 制御バスラッチ １８２，１８２ａ 制御バスドライバ １８４ クロック制御回路 １８６，１８８，１９０ 出力 １９２ マスタユーザクロック入力 １９４ 制御バス駆動検査信号 ２１０ 第１複合ゲート ２１２ 第２複合ゲート ２１４ 第１ＮＯＲゲート ２１６ 第２ＮＯＲゲート ２１８，２２０，２２２，２２４，２２６，２２８，２
３０，２３２，２３４，２４０，２４２，２４８，２５
０ インバータ ２４６ ＮＡＮＤゲート ２６０ 第１ｐチャネルＭＯＳＦＥＴ ２６１ Ｖcc電源 ２６２ 第２ｐチャネルＭＯＳＦＥＴ ２６４ 第３ｐチャネルＭＯＳＦＥＴ ２６６ 第１ｎチャネルＭＯＳＦＥＴ ２６８ 第２ｎチャネルＭＯＳＦＥＴ ２６９ グランドノード ２７０ 第３ｎチャネルＭＯＳＦＥＴ ２７４ ノード ＢＬ0 ，ＢＬ1 ，ＢＬm ビットライン ＣＧ 制御ゲート Ｄ，ｄ ドレイン ＤＬ データライン ＥＲＡＳＥ，ＰＲＯＧＲＡＭ，ＳＥＬＥＣＴ 制御信号 ＦＧ フローティングゲート ＦＭ00，ＦＭ01，ＦＭ0m，ＦＭ10，ＦＭn0，ＦＭnm フ
ラッシュメモリ ｇ ゲート ＩＳＯ 分離信号 Ｓ，ｓ ソース ＶPP 高電圧 ＶGND 接地電圧 ＷＬ0 ，ＷＬ1 ，ＷＬm ワードライン ｔ1 ，ｔ2 ，ｔ3 ，ｔ4 クロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−239485（ＪＰ，Ａ) 特開 平４−125477（ＪＰ，Ａ) 特開 平３−248068（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28
Claims (13)
- 【請求項１】 集積回路装置であって、 この集積回路装置の動作を実行する動作回路と、 この動作回路に接続され、前記動作回路に関して少なく
とも一つの機能を実行する少なくとも一つの周辺回路
と、 動作の常規モードで命令データの入力を許可するととも
に、動作の検査モードで検査データの入力を許可する入
力手段と、 この入力手段から前記命令データを受信する入力部を有
するとともに、前記命令データに応答して、前記動作の
常規モードで前記少なくとも一つの周辺回路を制御する
制御信号を発生させるように配置された制御回路と、 この制御回路と前記少なくとも一つの周辺回路との間に
接続されるとともに、前記制御回路から前記少なくとも
一つの周辺回路への前記制御信号を搬送するように配置
された制御バスと、 前記入力手段からの検査データを受信するように配置さ
れた入力部及び前記制御バスに接続された出力部とを有
し、前記動作の検査モードで前記検査データを前記制御
バスを介して前記少なくとも一つの周辺回路に供給する
ように接続された検査回路とを具え、前記検査回路に入
力される前記検査データによって、前記命令データに応
答して前記制御回路により発生する制御信号をエミュレ
ートすることを特徴とする集積回路装置。 - 【請求項２】 前記検査回路は、前記検査データを記憶
するように配置された記憶回路を具えることを特徴とす
る請求項１記載の集積回路装置。 - 【請求項３】 前記記憶回路はラッチ回路を具えること
を特徴とする請求項２記載の集積回路装置。 - 【請求項４】 前記制御回路は、前記集積回路装置の常
規動作モード及び検査モードの両方に使用するクロック
信号を発生させるクロック信号源を具えることを特徴と
する請求項１から３のうちのいずれかに記載の集積回路
装置。 - 【請求項５】 前記クロック信号源は、ユーザクロック
入力と、前記集積回路装置が常規動作にある際の第１形
態及び前記集積回路装置が検査モードにある際の第２の
相違する形態を有する検査モード信号入力とを具えるこ
とを特徴とする請求項４記載の集積回路装置。 - 【請求項６】 前記制御回路と前記検査回路のうちの一
つを前記制御バスに選択的に接続するように動作しうる
切替回路を具え、これにより、常規動作では制御回路の
みを前記制御バスに接続し、検査モードでは検査回路の
みを前記制御バスに接続することを特徴とする請求項１
から５のうちのいずれかに記載の集積回路装置。 - 【請求項７】 前記切替回路を、前記クロック信号源に
よって発生したクロック信号により制御することを特徴
とする請求項６記載の集積回路装置。 - 【請求項８】 入出力装置をさらに具え、前記命令デー
タ及び検査データを、この入出力装置を介して入力する
ことを特徴とする請求項１から７のうちのいずれかに記
載の集積回路装置。 - 【請求項９】 前記命令データと前記検査データのうち
の少なくとも一つを、前記入力手段に並列に入力するこ
とを特徴とする請求項１から８のうちのいずれかに記載
の集積回路装置。 - 【請求項１０】 前記検査データに対する検査すべき前
記周辺回路の応答を、検査すべき前記周辺回路によって
実行される機能の前記動作回路に及ぼす影響を決定する
ことにより確定したことを特徴とする請求項１から９の
うちのいずれかに記載の集積回路装置。 - 【請求項１１】 前記集積回路装置を記憶装置としたこ
とを特徴とする請求項１から１０のうちのいずれかに記
載の集積回路装置。 - 【請求項１２】 前記記憶装置をフラッシュメモリとし
たことを特徴とする請求項１１記載の集積回路装置。 - 【請求項１３】 集積回路装置の周辺回路を動作回路に
接続し、前記周辺回路を制御バスによって制御回路に接
続し、前記制御回路は、前記集積回路装置の入力手段を
介する命令信号入力に応答して作動し、前記周辺回路が
前記動作回路に関する機能を実行するために動作しうる
動作の常規モードで、前記周辺回路を動作させる信号を
発生させ、さらに検査回路を具える集積回路装置の周辺
回路を検査するに当たり、 検査モード信号を入力して、検査モードで前記検査回路
をイネーブルし、 前記入力手段を介して検査データを前記検査回路に入力
し、 前記制御バス上の前記検査データを駆動し、これにより
前記検査データを、検査すべき前記周辺回路に供給し、
前記検査回路に入力される前記検査データによって、前
記命令データに応答して前記制御回路により発生する制
御信号をエミュレートすることを特徴とする集積回路装
置の周辺回路検査方法。
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|---|---|---|---|
| GB9417297A GB9417297D0 (en) | 1994-08-26 | 1994-08-26 | Method and apparatus for testing an integrated circuit device |
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- 1995-08-21 DE DE69513250T patent/DE69513250T2/de not_active Expired - Fee Related
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- 1995-08-28 JP JP7218904A patent/JP2898230B2/ja not_active Expired - Lifetime
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