JPH0210598A - 記憶装置 - Google Patents
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- JPH0210598A JPH0210598A JP1036395A JP3639589A JPH0210598A JP H0210598 A JPH0210598 A JP H0210598A JP 1036395 A JP1036395 A JP 1036395A JP 3639589 A JP3639589 A JP 3639589A JP H0210598 A JPH0210598 A JP H0210598A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、金属酸化物半導体（ＭＯＳ）よシ成シ電気的
にプログラム可能消去可能読取シ専用記憶装置（ＥＥＦ
ＲＯＭ） の分野及びフローティングゲートを有する
プログラム可能読取シ専用記憶装置（ＥＰＲＯＭ）に関
する。
にプログラム可能消去可能読取シ専用記憶装置（ＥＥＦ
ＲＯＭ） の分野及びフローティングゲートを有する
プログラム可能読取シ専用記憶装置（ＥＰＲＯＭ）に関
する。
〔従来の技術及び発明が解決しようとする問題点〕最も
一般的に使用されているｇＦＲＯＭセルは絶縁体によ）
完全に包囲された電気的フローティングゲートを有し、
このフローティングゲートは、通常、シリコン基板に形
成されるソース領域とドレイン領域との間に配設される
。初期のＥＦＲＯＭセルでは、米国特許筒３，６６０，
８１９号に記載されるデバイスのように、電荷は電子な
だれ注入によシ絶縁体に注入されていた。後期のＥＦＲ
ＯＭは、米国特許筒４，１４２，９２６号、第４，１１
４，２５５号及び第４，４１２，３１０号に記載される
ように、フローティングゲートの帯電にチャネル注入を
利用した。このようなＥＰＲＯＭの消去は、アレイに紫
外線を照射することによシ行なわれる。
一般的に使用されているｇＦＲＯＭセルは絶縁体によ）
完全に包囲された電気的フローティングゲートを有し、
このフローティングゲートは、通常、シリコン基板に形
成されるソース領域とドレイン領域との間に配設される
。初期のＥＦＲＯＭセルでは、米国特許筒３，６６０，
８１９号に記載されるデバイスのように、電荷は電子な
だれ注入によシ絶縁体に注入されていた。後期のＥＦＲ
ＯＭは、米国特許筒４，１４２，９２６号、第４，１１
４，２５５号及び第４，４１２，３１０号に記載される
ように、フローティングゲートの帯電にチャネル注入を
利用した。このようなＥＰＲＯＭの消去は、アレイに紫
外線を照射することによシ行なわれる。
消去可能ＥＰＲＯＭ（ＥＥＦＲＯＭ）も市販されており
、電荷のフローティングゲートへの印加、フローティン
グゲートからの除去を、基板上に形成された薄い酸化物
領域に電荷を通過させるととくよって行なう構成（米国
特許筒４，２０３．１５８号を参照）もあシ、上記電極
を介して電荷を除去する構成（米国特許筒４，０９９，
１９１３号を参照）もある。
、電荷のフローティングゲートへの印加、フローティン
グゲートからの除去を、基板上に形成された薄い酸化物
領域に電荷を通過させるととくよって行なう構成（米国
特許筒４，２０３．１５８号を参照）もあシ、上記電極
を介して電荷を除去する構成（米国特許筒４，０９９，
１９１３号を参照）もある。
このようなＥＥＰＲＯＭセルでは、ＥＦＲＯＭセルはど
基板の面積が縮小されない。セルをよシ高密度にするこ
とによりメモリアレイのサイズを縮小するための様々な
方法が実現されている。その方法の１つは米国特許筒４
，４３２，０７５号に記載されている。また、米国特許
筒４，２６６．２８３号には、ＥＥＰＲＯＭをアレイと
して配列し、メモリアレイにおいて実行すべき様々な機
能を選択することが記載されている。
基板の面積が縮小されない。セルをよシ高密度にするこ
とによりメモリアレイのサイズを縮小するための様々な
方法が実現されている。その方法の１つは米国特許筒４
，４３２，０７５号に記載されている。また、米国特許
筒４，２６６．２８３号には、ＥＥＰＲＯＭをアレイと
して配列し、メモリアレイにおいて実行すべき様々な機
能を選択することが記載されている。
ＥＦＲＯＭは、消去とプログラミングの２つの目的のた
めに、プリント回路板から取除かれることカ最も多い。
めに、プリント回路板から取除かれることカ最も多い。
セルのプログラミングには特別のプログラミング装置が
使用される。この装置は、さらに、セルが適正に消去さ
れ且つプログラミングされたことを検査する。プログラ
ミング中、電子がフローティングゲートへ移動されるの
で、セルの導電性が低下する。このＥＰＲＯＭデバイス
の動作も良く知られている。
使用される。この装置は、さらに、セルが適正に消去さ
れ且つプログラミングされたことを検査する。プログラ
ミング中、電子がフローティングゲートへ移動されるの
で、セルの導電性が低下する。このＥＰＲＯＭデバイス
の動作も良く知られている。
ＥＥＰＲＯＭは、通常、メモリからデータを読取るため
に使用されるのと同じ回路（たとえば、プリント回路板
）に取付けられている間にプログラミングされ、消去さ
れるという点で、ＥＰＲＯＭとは異なる。すなわち、特
殊なプログラミング装置は使用されない。場合によって
は、プログラミングが適正に実行されたことを検査する
ために「オンチップ」回路を使用する。米国特許筒４，
４６０゜９８２号には、プログラミングと消去の双方分
実行する手段を構成するインテリジェントＥＥＰＲＯＭ
が記載されている。
に使用されるのと同じ回路（たとえば、プリント回路板
）に取付けられている間にプログラミングされ、消去さ
れるという点で、ＥＰＲＯＭとは異なる。すなわち、特
殊なプログラミング装置は使用されない。場合によって
は、プログラミングが適正に実行されたことを検査する
ために「オンチップ」回路を使用する。米国特許筒４，
４６０゜９８２号には、プログラミングと消去の双方分
実行する手段を構成するインテリジェントＥＥＰＲＯＭ
が記載されている。
さらに最近になって、消去可能Ｅ Ｐ ＲＯＭＩ Ｅ
Ｅ ＝ＰＲＯＭの新種が現われたが、このデバイスは「
フラッシュＪ ＥＰＲＯＭ又はｇＫＰＲＯＭと呼ばれる
こともある。このフラッシュメモリにおいては、アレイ
全体が同時に電気的に消去される。セル自体はセルごと
に単一のデバイスのみを使用する。このようなセルは前
記の同時係属出願、出願番号８９２，４４６に記載され
ている。これに関連する別の構成は、ｒＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ ５ｏｌｌｄ−８ｔａｔｅＣ１ｒｃｕｉ
ｔｓ 、 Ｖｏｌ、 ５Ｃ−２２、Ｎａ ４ （１９８
７年４月）に掲載されたマスオカ他による論文ｒＡ ２
５６−Ｋｂｉｔ Ｆ１ａ５ｈ Ｅ ＰＲＯＭ Ｕｓｉｎ
ｇ Ｔｒｉｐｌｅ −ＰｏｌｙｓＬｌｌｃｏｎ Ｔｓｃ
ｈｎｏｌｏｇｙＪにも見られる。本発明はこれらのセル
の使用を目指すものである。
Ｅ ＝ＰＲＯＭの新種が現われたが、このデバイスは「
フラッシュＪ ＥＰＲＯＭ又はｇＫＰＲＯＭと呼ばれる
こともある。このフラッシュメモリにおいては、アレイ
全体が同時に電気的に消去される。セル自体はセルごと
に単一のデバイスのみを使用する。このようなセルは前
記の同時係属出願、出願番号８９２，４４６に記載され
ている。これに関連する別の構成は、ｒＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ ５ｏｌｌｄ−８ｔａｔｅＣ１ｒｃｕｉ
ｔｓ 、 Ｖｏｌ、 ５Ｃ−２２、Ｎａ ４ （１９８
７年４月）に掲載されたマスオカ他による論文ｒＡ ２
５６−Ｋｂｉｔ Ｆ１ａ５ｈ Ｅ ＰＲＯＭ Ｕｓｉｎ
ｇ Ｔｒｉｐｌｅ −ＰｏｌｙｓＬｌｌｃｏｎ Ｔｓｃ
ｈｎｏｌｏｇｙＪにも見られる。本発明はこれらのセル
の使用を目指すものである。
電気的に消去するフラッシュメモリデバイスは別の問題
、特に過剰消去の問題を生じさせる。余シに多くの電荷
が除去されてしまうので、デバイスはＵ空乏に似た」状
態となる。消去後、フローティングゲートは消去された
が、さほど正に帯電されてい々いことを検査するために
、セルの試験が必要になるであろう。
、特に過剰消去の問題を生じさせる。余シに多くの電荷
が除去されてしまうので、デバイスはＵ空乏に似た」状
態となる。消去後、フローティングゲートは消去された
が、さほど正に帯電されてい々いことを検査するために
、セルの試験が必要になるであろう。
フラッシュメモリで回路内消去を利用すると、別の問題
が生じる。すなわち、フラッシュメモリの消去とプラミ
ングを実行するために、新たな信号／指令線を追加する
必要がある。通常、追加される線路にはメモリチップ上
で対応するビンが追加される必要があるが、新たに回路
１回路板、システム等を設計する場合には問題とは表ら
ない。
が生じる。すなわち、フラッシュメモリの消去とプラミ
ングを実行するために、新たな信号／指令線を追加する
必要がある。通常、追加される線路にはメモリチップ上
で対応するビンが追加される必要があるが、新たに回路
１回路板、システム等を設計する場合には問題とは表ら
ない。
しかしながら、既存のｇｐＲｏＭ／ｇＥＰＲＯＭの代わ
シにフラッシュメモリを使用するときは、ビン同志の互
換性が不可欠な条件となる。消去及びプロ７ラミングの
ための補助制御線が必要であるため、消去及び再プログ
ラミングを可能にするフラッシュメモリデバイスの内部
で何らかのアーキテクチャの変更を行なわない限シ、ビ
ン同志の互換性を直接得ることはできない。
シにフラッシュメモリを使用するときは、ビン同志の互
換性が不可欠な条件となる。消去及びプロ７ラミングの
ための補助制御線が必要であるため、消去及び再プログ
ラミングを可能にするフラッシュメモリデバイスの内部
で何らかのアーキテクチャの変更を行なわない限シ、ビ
ン同志の互換性を直接得ることはできない。
本発明は、データボートを介してフラッシュメモリデバ
イスをプログラミングし且つ消去する指令ボートアーキ
テクチャを提供する。回路内で消去、プログラミング及
び消去／プログラム検査を実行するために、メモリと同
一の半導体チップに回路手段が組込まれる。指令ボート
コントローラは、関連するプロセッサに結合されるデー
タ線から命令を受入れるように結合される。指令ボート
コントローラに書込まれた命令は、メモリの消去及びプ
ログラミングを実行するため、並びに消去動作及びプロ
グラム動作が実行された後に内容を検査するための制御
信号を発生するのに必要な指令を供給する。
イスをプログラミングし且つ消去する指令ボートアーキ
テクチャを提供する。回路内で消去、プログラミング及
び消去／プログラム検査を実行するために、メモリと同
一の半導体チップに回路手段が組込まれる。指令ボート
コントローラは、関連するプロセッサに結合されるデー
タ線から命令を受入れるように結合される。指令ボート
コントローラに書込まれた命令は、メモリの消去及びプ
ログラミングを実行するため、並びに消去動作及びプロ
グラム動作が実行された後に内容を検査するための制御
信号を発生するのに必要な指令を供給する。
指令ボートは指令ボートコントローラと、プログラミン
グデータを受入れるためにデータバスに結合されるデー
タレジスタと、プログラミング中及び検査中にアドレス
情報を受入れるためにアドレスバスに結合されるアドレ
スレジスタとから構成される。指令ボートコントローラ
は、マイクロプロセッサから指令命令を受取るためにデ
ータバスに結合される指令レジスタ及び状態レジスタと
、必要なタイミングを発生するクロック発生器と、指令
レジスタ及び状態レジスタに入力された命令を復号する
状態デコーダとから構成される。
グデータを受入れるためにデータバスに結合されるデー
タレジスタと、プログラミング中及び検査中にアドレス
情報を受入れるためにアドレスバスに結合されるアドレ
スレジスタとから構成される。指令ボートコントローラ
は、マイクロプロセッサから指令命令を受取るためにデ
ータバスに結合される指令レジスタ及び状態レジスタと
、必要なタイミングを発生するクロック発生器と、指令
レジスタ及び状態レジスタに入力された命令を復号する
状態デコーダとから構成される。
さらに、指令ボートコントローラは、メモリの消去及び
プログラミングを実行するための消去アルゴリズム及び
プログラミングアルゴリズムを提供する。消去アルゴリ
ズムはフラッシュメモリセルを消去するために必要な電
圧を供給し、次に、メモリが消去されたことを検査確認
する。消去サイクルは監視され、消去が完了するまで増
分されてゆく所定のパルス幅を有する消去パルスごとに
繰返される。しかしながら、最大パルスカウントに達し
ても、メモリの完全な消去が行なわれていない場合には
誤シが検出される。
プログラミングを実行するための消去アルゴリズム及び
プログラミングアルゴリズムを提供する。消去アルゴリ
ズムはフラッシュメモリセルを消去するために必要な電
圧を供給し、次に、メモリが消去されたことを検査確認
する。消去サイクルは監視され、消去が完了するまで増
分されてゆく所定のパルス幅を有する消去パルスごとに
繰返される。しかしながら、最大パルスカウントに達し
ても、メモリの完全な消去が行なわれていない場合には
誤シが検出される。
同様にして、メモリのプログラミング中、アルゴリズム
はメモリの各記憶場所のプログラミングを実行し、プロ
グラミング後はその内容を検査確認する。プログラミン
グサイクルは監視され、プログラミングが完了するまで
所定のパルス幅を有するプログラミングパルスごとに繰
返される。しかしながら、所定の最大パルスカウントの
後もプログラミングを完了することができなければ、プ
ログラミングの誤シが記される。
はメモリの各記憶場所のプログラミングを実行し、プロ
グラミング後はその内容を検査確認する。プログラミン
グサイクルは監視され、プログラミングが完了するまで
所定のパルス幅を有するプログラミングパルスごとに繰
返される。しかしながら、所定の最大パルスカウントの
後もプログラミングを完了することができなければ、プ
ログラミングの誤シが記される。
以下、添付の図面を参照して本発明の詳細な説明する。
プログラムのマイクロプロセッサ制御、消去。
プログラム検査、消去検査確認及び読取りのモードをフ
ラッシュメモリを使用して実行する指令ボートアーキテ
クチャについて説明する。以下の説明においては、本発
明を完全に理解するために、特定の回路構成、構成要素
等の特定の詳細な事項が数多く記載されるが、それらの
特定の詳細を含まずに本発明を実施して良いことは当業
者には自明であろう。その他の点については、本発明を
不必要に不明瞭にしないため、周知のプロセス、アーキ
テクチャ及び回路を詳細には説明しなかった。
ラッシュメモリを使用して実行する指令ボートアーキテ
クチャについて説明する。以下の説明においては、本発
明を完全に理解するために、特定の回路構成、構成要素
等の特定の詳細な事項が数多く記載されるが、それらの
特定の詳細を含まずに本発明を実施して良いことは当業
者には自明であろう。その他の点については、本発明を
不必要に不明瞭にしないため、周知のプロセス、アーキ
テクチャ及び回路を詳細には説明しなかった。
本発明の好ましい実施例は、フラッシュＥＰＲＯＭとも
呼ばれる特定の二極単一トランジスタ形の電気的に消去
可能プログラム可能フラッシュメモリと関連して使用さ
れる。これは、マイクロプロセッサ制御の下で再プログ
ラミング能力を得るために最適化された高密度不揮発性
フラッシュメモリである。この特定の７ラツシユＥＦＲ
ＯＭは、−辺１９２ｍ１ｌの正方形グイ上に製造される
６μｍＸ６μｍのセルを有する３２，７６８Ｘ８ビツト
を提供する最新形の１．５μｍの相補形金属酸化物半導
体（０ＭＯ８）技術を利用している。以下では特定の２
５６にビットフラッシュＥＦＲＯＭについて説明するが
、その他のメモリサイズ及び別のメモリ技術を本発明に
適用できることを了解すべきである。
呼ばれる特定の二極単一トランジスタ形の電気的に消去
可能プログラム可能フラッシュメモリと関連して使用さ
れる。これは、マイクロプロセッサ制御の下で再プログ
ラミング能力を得るために最適化された高密度不揮発性
フラッシュメモリである。この特定の７ラツシユＥＦＲ
ＯＭは、−辺１９２ｍ１ｌの正方形グイ上に製造される
６μｍＸ６μｍのセルを有する３２，７６８Ｘ８ビツト
を提供する最新形の１．５μｍの相補形金属酸化物半導
体（０ＭＯ８）技術を利用している。以下では特定の２
５６にビットフラッシュＥＦＲＯＭについて説明するが
、その他のメモリサイズ及び別のメモリ技術を本発明に
適用できることを了解すべきである。
本発明の不揮発性フラッシュＥＰＲＯＭはＥＰＲＯＭ技
術に基づくものである。メモリセルはｌＰＲＯＭと同等
のプログラミングメカニズムを使用するが、電気的に消
去することができる。フラッシュメモリの電気的消去は
、単一トランジスタフローティングポリシリコンゲート
セルの下方にトンネル効実用の高品質の酸化物を使用す
ることによシ可能となる。フラッシュセルは消去時とプ
ログラム時に１２ボルトの電力供給を必要とする。消去
メカニズムは、フローティングゲートからセルのソース
接合部へ電子を移動させるためにファウラー・ノルトハ
イムト／ネリングを利用する。プログラミングは、熱い
電子をセルのドレイン接合部からフローティングゲート
に注入する標準的なＥＰＲＯＭ方式によって実行される
。本発明で使用されるフラッシュＥＰＲＱＭセルは本願
の「従来の技術」の項で引用した先行技術の参考文献の
中に記載されている。
術に基づくものである。メモリセルはｌＰＲＯＭと同等
のプログラミングメカニズムを使用するが、電気的に消
去することができる。フラッシュメモリの電気的消去は
、単一トランジスタフローティングポリシリコンゲート
セルの下方にトンネル効実用の高品質の酸化物を使用す
ることによシ可能となる。フラッシュセルは消去時とプ
ログラム時に１２ボルトの電力供給を必要とする。消去
メカニズムは、フローティングゲートからセルのソース
接合部へ電子を移動させるためにファウラー・ノルトハ
イムト／ネリングを利用する。プログラミングは、熱い
電子をセルのドレイン接合部からフローティングゲート
に注入する標準的なＥＰＲＯＭ方式によって実行される
。本発明で使用されるフラッシュＥＰＲＱＭセルは本願
の「従来の技術」の項で引用した先行技術の参考文献の
中に記載されている。
特殊な回路を使用しなければ、フラッシュＥＰＲＯＭと
従来のメモリデバイスとの間にビンの直接の互換性を成
立させることは不可能である。フラッシュメモリと従来
のｇＦＲＯＭデバイスとの間のビンの互換性を維持する
ために、本発明は、回路内消去及び回路内プログラミン
グを可能にする特殊な指令ボートアーキテクチャを提供
する。本発明の指令ボートアーキテクチャはプログラム
のマイクロプロセツザ制御、消去、プログラム／消去検
査確認及び読取りのモードを実行させることができると
共に、従来のｌＰＲＯＭ／ＥＥＰＲＯＭとのビンの互換
性を維持する。この特殊なアーキテクチャは、フラッシ
ュメモリが組込まれている半導体チップに含まれる回路
の中で実現される。
従来のメモリデバイスとの間にビンの直接の互換性を成
立させることは不可能である。フラッシュメモリと従来
のｇＦＲＯＭデバイスとの間のビンの互換性を維持する
ために、本発明は、回路内消去及び回路内プログラミン
グを可能にする特殊な指令ボートアーキテクチャを提供
する。本発明の指令ボートアーキテクチャはプログラム
のマイクロプロセツザ制御、消去、プログラム／消去検
査確認及び読取りのモードを実行させることができると
共に、従来のｌＰＲＯＭ／ＥＥＰＲＯＭとのビンの互換
性を維持する。この特殊なアーキテクチャは、フラッシ
ュメモリが組込まれている半導体チップに含まれる回路
の中で実現される。
第１図に関して説明する。第１図には、本発明のクラツ
ユＥＰＲＯＭ半導体デバイス１０が示されている。アド
レスバス１２はアドレスビットＡＯ〜Ａ１４をアドレス
ラッチ１３に結合する。アドレスバス１２に１つのアド
レスを供給するために１５のビットが使用されるが、ア
ドレスビットの実際の数は任意である。アドレスラッチ
１３はＸデコーダ１４及びＹデコーダ１５に結合される
。Ｘデコーダ１４はメモリアレイ１１に結合され、Ｙデ
コーダ１５はＹゲーテ４フフ回路１６に結合される。好
ましい実施例のメモリアレイ１１は２５６にビットのセ
ルプレイ構造であり、Ｘデコーダ１４はメモリアレイ１
１のＸ−ＹマトリクスのＸ（行）アドレッシングをアク
セスするために復号を実行し、Ｙデコーダ１５はＸ−Ｙ
マトリクスのＹ（列）アドレッシングのために復号を実
行する。メモリアレイ１１の構成及びＸデコーダ１４と
、Ｙデコーダ１５と、列ゲーテ４７７回路１６とを使用
することによるそのよりなアレイのアクセスは従来のｌ
ＰＲＯＭ技術においては良く知られている。
ユＥＰＲＯＭ半導体デバイス１０が示されている。アド
レスバス１２はアドレスビットＡＯ〜Ａ１４をアドレス
ラッチ１３に結合する。アドレスバス１２に１つのアド
レスを供給するために１５のビットが使用されるが、ア
ドレスビットの実際の数は任意である。アドレスラッチ
１３はＸデコーダ１４及びＹデコーダ１５に結合される
。Ｘデコーダ１４はメモリアレイ１１に結合され、Ｙデ
コーダ１５はＹゲーテ４フフ回路１６に結合される。好
ましい実施例のメモリアレイ１１は２５６にビットのセ
ルプレイ構造であり、Ｘデコーダ１４はメモリアレイ１
１のＸ−ＹマトリクスのＸ（行）アドレッシングをアク
セスするために復号を実行し、Ｙデコーダ１５はＸ−Ｙ
マトリクスのＹ（列）アドレッシングのために復号を実
行する。メモリアレイ１１の構成及びＸデコーダ１４と
、Ｙデコーダ１５と、列ゲーテ４７７回路１６とを使用
することによるそのよりなアレイのアクセスは従来のｌ
ＰＲＯＭ技術においては良く知られている。
データは８ビツト双方向データバス２０によりＥＦＲＯ
Ｍデバイス１０に結合されるが、この場合本、データバ
ス２０のビット数は回路構成に応じて任意に選択される
。データバス２０は入出力（Ｉｌｏ＞Ａソファ２１に結
合され、メモリアレイ１１に入力されるべきデータはバ
ス２３１からデータラッチ２２を介して結合される。逆
釦、メモリアレイ１１からデータバス２０へ出力される
べきデータはバス２３ｂからセンス回路１０１を介して
Ｉ１０バッファ２１に結合された後、データバス２０に
出力される。入力データはバス２３ａ１を介して指令ボ
ートコントローラ３０にも結合される。指令ボートコン
トローラ３０は外部信号ＷＥ及びＣＥをさらに受取り、
アドレスラッチ１３と、データラッチ２２と、消去電圧
発生器２４と、プログラム電圧発生器２５と、消去／プ
ログラム検査発生器２６とに制御信号を供給する。外部
信号ＣＥ及び韮はチップ／出力イネーブル論理回路２γ
に結合される。これらのデータ信号、アドレス信号及び
制御信号は、半導体メモリと組合せて通常使用されるよ
うなマイクロプロセッサから発生される。
Ｍデバイス１０に結合されるが、この場合本、データバ
ス２０のビット数は回路構成に応じて任意に選択される
。データバス２０は入出力（Ｉｌｏ＞Ａソファ２１に結
合され、メモリアレイ１１に入力されるべきデータはバ
ス２３１からデータラッチ２２を介して結合される。逆
釦、メモリアレイ１１からデータバス２０へ出力される
べきデータはバス２３ｂからセンス回路１０１を介して
Ｉ１０バッファ２１に結合された後、データバス２０に
出力される。入力データはバス２３ａ１を介して指令ボ
ートコントローラ３０にも結合される。指令ボートコン
トローラ３０は外部信号ＷＥ及びＣＥをさらに受取り、
アドレスラッチ１３と、データラッチ２２と、消去電圧
発生器２４と、プログラム電圧発生器２５と、消去／プ
ログラム検査発生器２６とに制御信号を供給する。外部
信号ＣＥ及び韮はチップ／出力イネーブル論理回路２γ
に結合される。これらのデータ信号、アドレス信号及び
制御信号は、半導体メモリと組合せて通常使用されるよ
うなマイクロプロセッサから発生される。
供給電圧ＶＣＣ及びその戻シ電圧ＶＳＳはＥＰＲＯＭデ
バイス１０に結合され、また、指令ボートコントローラ
３０が読取シ、消去又はプログラムの機能を選択するた
めにイネーブルされたか否かを決定する電圧値を有する
プログラミング電圧ＶＰＰもデバイス１０に結合される
。ｖＰＰは指令ボートコントローラ３０と、消去電圧発
生器２４と、プログラム電圧発生器２５と、消去／プロ
グラム検査発生器２６とに結合される。これらの電圧の
発生は本発明の実施とは無関係である。
バイス１０に結合され、また、指令ボートコントローラ
３０が読取シ、消去又はプログラムの機能を選択するた
めにイネーブルされたか否かを決定する電圧値を有する
プログラミング電圧ＶＰＰもデバイス１０に結合される
。ｖＰＰは指令ボートコントローラ３０と、消去電圧発
生器２４と、プログラム電圧発生器２５と、消去／プロ
グラム検査発生器２６とに結合される。これらの電圧の
発生は本発明の実施とは無関係である。
チップ／出力イネーブル論理回路２ＴはＩ１０バッファ
２１に結合される。この回路２ＴはＩ １０バツフア２
１に制御信号を供給する。消去電圧発生器２４は、メモ
リアレイ１１を同時に消去するために必要な電圧を供給
するためにメモリアレイ１１に結合される。プログラム
電圧発生器２５の出力端子は、消去／プログラム検査機
能が選択された場合にメモリアレイ１１に検査電圧を供
給するために消去／プログラム検査発生器２６のプログ
ラム機能出力端子がＸデコーダ１４に結合されたときに
、メモリアレイ１１にプログラム電圧を供給するように
Ｘデコーダ１４及びＹデコーダ１５１Ｃ結合される。
２１に結合される。この回路２ＴはＩ １０バツフア２
１に制御信号を供給する。消去電圧発生器２４は、メモ
リアレイ１１を同時に消去するために必要な電圧を供給
するためにメモリアレイ１１に結合される。プログラム
電圧発生器２５の出力端子は、消去／プログラム検査機
能が選択された場合にメモリアレイ１１に検査電圧を供
給するために消去／プログラム検査発生器２６のプログ
ラム機能出力端子がＸデコーダ１４に結合されたときに
、メモリアレイ１１にプログラム電圧を供給するように
Ｘデコーダ１４及びＹデコーダ１５１Ｃ結合される。
メモリアレイ１１の消去とプログラミングを回路内で実
行するために、好ましい実施例のＥＰＲＯＭデバイス１
０は、デバイス１０に結合されたプロセッサからデータ
バス２０を介してそのような指令を受取るように構成さ
れる。ＥＰＲＯＭデバイス１０を選択すべき場合は常に
チップイネーブル信号ＣＢはローになシ、デバイス１０
はデータバス２０を介してモード命令を受取るように準
備される。命令はＩ１０バッファ２１を介して指令ｙｔ
（−）コントローラ３０に達する。指令ボートコントロ
ーラ３０は、プログラム、プログラム検査、消去。
行するために、好ましい実施例のＥＰＲＯＭデバイス１
０は、デバイス１０に結合されたプロセッサからデータ
バス２０を介してそのような指令を受取るように構成さ
れる。ＥＰＲＯＭデバイス１０を選択すべき場合は常に
チップイネーブル信号ＣＢはローになシ、デバイス１０
はデータバス２０を介してモード命令を受取るように準
備される。命令はＩ１０バッファ２１を介して指令ｙｔ
（−）コントローラ３０に達する。指令ボートコントロ
ーラ３０は、プログラム、プログラム検査、消去。
消去検査（確認）、読取り及びシグナチュア読取シ（メ
モリアレイ１１を適切な外部機器プロトコルに整合させ
るための特殊な読取シ機能）の６つの命令を含むＺ
ａｉ類（ｎはデータビット数である）の命令の１つをデ
ータバス２Ｄから受取る。
モリアレイ１１を適切な外部機器プロトコルに整合させ
るための特殊な読取シ機能）の６つの命令を含むＺ
ａｉ類（ｎはデータビット数である）の命令の１つをデ
ータバス２Ｄから受取る。
どの命令語が受取られるかに応じて、指令ボートコント
ローラ３０は適切々対応動作を実行させるための制御信
号を発生する。特定の命令が指令ボートコントローラ３
０に入力された後、書込みイネーブル信号ＷＥ１チップ
イネーブル信号ＣＥ及び出力イネーブル信号ＯＥは、Ｅ
ＰＲＯＭデバイス１０の様々なユニットを適正に動作さ
せるために、指令ボートコントロー：７３０及びチップ
／出力イネーブル論理回路２Ｔからの様々な信号の発生
を制御する。
ローラ３０は適切々対応動作を実行させるための制御信
号を発生する。特定の命令が指令ボートコントローラ３
０に入力された後、書込みイネーブル信号ＷＥ１チップ
イネーブル信号ＣＥ及び出力イネーブル信号ＯＥは、Ｅ
ＰＲＯＭデバイス１０の様々なユニットを適正に動作さ
せるために、指令ボートコントロー：７３０及びチップ
／出力イネーブル論理回路２Ｔからの様々な信号の発生
を制御する。
好ましい実施例においては、指令ボートコントローラ３
０は、ｖＰＰが直流１２ボルトの適切な電圧値にあると
きに動作される。これに対し、指令ボートコントローラ
３０を非動作状態とすることが望まれる場合には、ｖｐ
ｐの値が１２ボルトから約５ボルトに変化することによ
って指令ボートコントローラ３０の動作は停止する。Ｖ
ＰＰが５ボルトに変化する九びに、指令ボートコントロ
ーラ３０は非動作状態となるので、指令ボートコントロ
ーラ３０に向かっているデータバス２０のアレイ命令は
無視される。ｖＰＰが５ボルトに々シ、指令ボートコン
トローラ３０が非動作状態になったとき、ｌＰＲＯＭデ
バイス１０は常に読取υモードのみで機能する。この指
令ボートコントローラ３０の非動作方式は、ＥＰＲＯＭ
デバイス１０を１２Ｖの電圧が存在しない従来のｇｐｕ
ｏＭ（又は読取り動作のみに利用されているｇｇｐＲｏ
ｇ）に直接代わるものとして使用する場合には、好まし
い実施例のデバイス１０のチップに設けられた。このよ
うな従来のＥＦＲＯＭでは、ｖＰＰは通常５ボルトであ
るので、ＥＰＲＯＭデバイス１０を従来のＥＦＲＯＭに
直接代わるものとして使用すると、デバイス１０は読取
シモードでのみ動作することになる。このコントローラ
非動作方式は、さらに、ｖＰＰが５ボルトになったとき
のメモリの消去又はプログラムという不測の事態を完全
に防止する。
０は、ｖＰＰが直流１２ボルトの適切な電圧値にあると
きに動作される。これに対し、指令ボートコントローラ
３０を非動作状態とすることが望まれる場合には、ｖｐ
ｐの値が１２ボルトから約５ボルトに変化することによ
って指令ボートコントローラ３０の動作は停止する。Ｖ
ＰＰが５ボルトに変化する九びに、指令ボートコントロ
ーラ３０は非動作状態となるので、指令ボートコントロ
ーラ３０に向かっているデータバス２０のアレイ命令は
無視される。ｖＰＰが５ボルトに々シ、指令ボートコン
トローラ３０が非動作状態になったとき、ｌＰＲＯＭデ
バイス１０は常に読取υモードのみで機能する。この指
令ボートコントローラ３０の非動作方式は、ＥＰＲＯＭ
デバイス１０を１２Ｖの電圧が存在しない従来のｇｐｕ
ｏＭ（又は読取り動作のみに利用されているｇｇｐＲｏ
ｇ）に直接代わるものとして使用する場合には、好まし
い実施例のデバイス１０のチップに設けられた。このよ
うな従来のＥＦＲＯＭでは、ｖＰＰは通常５ボルトであ
るので、ＥＰＲＯＭデバイス１０を従来のＥＦＲＯＭに
直接代わるものとして使用すると、デバイス１０は読取
シモードでのみ動作することになる。このコントローラ
非動作方式は、さらに、ｖＰＰが５ボルトになったとき
のメモリの消去又はプログラムという不測の事態を完全
に防止する。
第２図に関して説明する。第２図は、好ましい実施例の
指令ボートコントローラ３０を概略的に示すブロック線
図である。チップイネーブル信号ＣＥは制御論理３１と
、アドレスクロック発生器３２とに結合される。書込み
イネーブル信号ＷＥは制御論理３１に入力として結合さ
れる。制御論理３１は、チップイネーブル信号ＣＢがＥ
ＰＲＯＭデバイス１０を動作させた場合にのみ、書込み
イネーブル信号ＷＥをアドレスクロック発生器３２゜状
態クロック発生器３３及び指令／データクロック発生器
３４に結合させる。状態クロック発生器３３の出力と、
データバス２３＆のデータとは状態レジスタ３５に結合
され、状態レジスタ３５の出力は状態デコーダ３６と、
指令クロック発生器３４＆とに結合される。指令クロッ
ク発生器３４＆の出力は指令レジスタ３Ｔに結合される
。指令レジスタ３７はデータバス２３ｍからのデータも
受取シ、指令レジスタ３Ｔの出力は状態デコーダ３６に
結合される。アドレスクロック発生器３２の出力は第１
図のアドレスラッチ１３にストロープヲ供給し、データ
クロック発生器３４ｂは第１図のデータラッチ２２にス
トローブを提供する。状態デコーダ３６の出力は制御ア
ドレスクロック発生器３２と、状態レジスタ３５とに戻
される。状態デコーダ３６の別の出力は、第１図に示さ
れる消去電圧発生器２４．プログラム電圧発生器２５及
び消去／プログラム検査発生器２６に供給される。状態
レジスタ３５は指令クロック発生器３４１に帰還信号を
供給するか、指令レジスタ３７はそのような帰還機能を
有していない。
指令ボートコントローラ３０を概略的に示すブロック線
図である。チップイネーブル信号ＣＥは制御論理３１と
、アドレスクロック発生器３２とに結合される。書込み
イネーブル信号ＷＥは制御論理３１に入力として結合さ
れる。制御論理３１は、チップイネーブル信号ＣＢがＥ
ＰＲＯＭデバイス１０を動作させた場合にのみ、書込み
イネーブル信号ＷＥをアドレスクロック発生器３２゜状
態クロック発生器３３及び指令／データクロック発生器
３４に結合させる。状態クロック発生器３３の出力と、
データバス２３＆のデータとは状態レジスタ３５に結合
され、状態レジスタ３５の出力は状態デコーダ３６と、
指令クロック発生器３４＆とに結合される。指令クロッ
ク発生器３４＆の出力は指令レジスタ３Ｔに結合される
。指令レジスタ３７はデータバス２３ｍからのデータも
受取シ、指令レジスタ３Ｔの出力は状態デコーダ３６に
結合される。アドレスクロック発生器３２の出力は第１
図のアドレスラッチ１３にストロープヲ供給し、データ
クロック発生器３４ｂは第１図のデータラッチ２２にス
トローブを提供する。状態デコーダ３６の出力は制御ア
ドレスクロック発生器３２と、状態レジスタ３５とに戻
される。状態デコーダ３６の別の出力は、第１図に示さ
れる消去電圧発生器２４．プログラム電圧発生器２５及
び消去／プログラム検査発生器２６に供給される。状態
レジスタ３５は指令クロック発生器３４１に帰還信号を
供給するか、指令レジスタ３７はそのような帰還機能を
有していない。
機能は、信号ＷＥ及びＣＥによシ制御される書込みサイ
クルにおいて、データバス２３＆を介して選択される。
クルにおいて、データバス２３＆を介して選択される。
アドレスラッチ１３の内容はＷＥの立下が多端で更新さ
れる。信号ｗｇの立上が多端は命令を状態レジスタ３５
と、指令レジスタ３Ｔ又はデータラッチ２２のいずれか
一方とにロードさせる。状態デコーダ３６は新たな内部
モードを復号して、対応する制御信号を供給することに
よシ適切な動作を開始させる。状態デコーダ３６から消
去電圧発生器２４．プログラム電圧発生器２５及び消去
／プログラム検査発生器２６のそれぞれに至る制御乍号
線の信号は、第４図に示すように、これらの発生器にＶ
ＰＰｔ圧をＸデコーダ１４及びＹデコーダ１５又はメモ
リアレイ１１に供給させる。ＶＰＰから取出された検査
電圧は、プログラム検査及び消去検査の間に、プログラ
ムと消去の限界を保証するために、Ｘデコーダを介して
語線（印加される。
れる。信号ｗｇの立上が多端は命令を状態レジスタ３５
と、指令レジスタ３Ｔ又はデータラッチ２２のいずれか
一方とにロードさせる。状態デコーダ３６は新たな内部
モードを復号して、対応する制御信号を供給することに
よシ適切な動作を開始させる。状態デコーダ３６から消
去電圧発生器２４．プログラム電圧発生器２５及び消去
／プログラム検査発生器２６のそれぞれに至る制御乍号
線の信号は、第４図に示すように、これらの発生器にＶ
ＰＰｔ圧をＸデコーダ１４及びＹデコーダ１５又はメモ
リアレイ１１に供給させる。ＶＰＰから取出された検査
電圧は、プログラム検査及び消去検査の間に、プログラ
ムと消去の限界を保証するために、Ｘデコーダを介して
語線（印加される。
次に、ＥＰＲＯＭデバイス１０と関連する様々な信号の
タイミングシーケンスを示す第３図、９ｇ４図及び第５
図を参照して説明する。第３図は読取シ機能を示し、こ
の場合、出力イネーブル信号かがチップ／出力イネーブ
ル論理回路２７を動作させたときにメモリアレイ１１が
アドレスされ、メモリアレイ１１からデータが読取られ
る。論理回路２７は、その後、工１０バッファ２１の出
力機能を動作させる。
タイミングシーケンスを示す第３図、９ｇ４図及び第５
図を参照して説明する。第３図は読取シ機能を示し、こ
の場合、出力イネーブル信号かがチップ／出力イネーブ
ル論理回路２７を動作させたときにメモリアレイ１１が
アドレスされ、メモリアレイ１１からデータが読取られ
る。論理回路２７は、その後、工１０バッファ２１の出
力機能を動作させる。
第４図は、消去動作のタイミングサイクルを示す。消去
は、第１の書込みサイクル４０における指令レジスタ３
７及び状態レジスフ３５への消去コードの書込みと、第
２の書込みサイクル４１における状態レジスタ３５への
消去確認コードの書込みとから成る２回書込みシーケン
スにより実行される。消去確認コードは、信号ＷＥの第
２の書込みサイクル４１の立上が多端で消去を開始させ
る。状態デコーダ３６は消去電圧発生器２４に対する指
令を開始し、そこで、消去電圧発生器２４はメモリアレ
イ１１の全てのアレイセルのソースに１２ポルＢｖｐｐ
）を接続する高電圧スイッチをトリガすると共に、全て
の語線を接地する。ファウラーＱノルトハイムトンネリ
／グによって、メモリアレイ１１の全てのセルは同時に
消去される。書込みサイクル４２において状態レジスタ
３５及び指令レジスタ３７に消去検査コードが書込まれ
ると、消去は終了し、検査すべきバイトのアドレスがラ
ッチされ、内部消去限界電圧がセットアツプされる。こ
こで、マイクロプロセッサは、時点４３で信号面がロー
になったとき、標準読取シタイミングを使用したアクセ
スされたアドレスからメモリの出力をアクセスすること
ができる。
は、第１の書込みサイクル４０における指令レジスタ３
７及び状態レジスフ３５への消去コードの書込みと、第
２の書込みサイクル４１における状態レジスタ３５への
消去確認コードの書込みとから成る２回書込みシーケン
スにより実行される。消去確認コードは、信号ＷＥの第
２の書込みサイクル４１の立上が多端で消去を開始させ
る。状態デコーダ３６は消去電圧発生器２４に対する指
令を開始し、そこで、消去電圧発生器２４はメモリアレ
イ１１の全てのアレイセルのソースに１２ポルＢｖｐｐ
）を接続する高電圧スイッチをトリガすると共に、全て
の語線を接地する。ファウラーＱノルトハイムトンネリ
／グによって、メモリアレイ１１の全てのセルは同時に
消去される。書込みサイクル４２において状態レジスタ
３５及び指令レジスタ３７に消去検査コードが書込まれ
ると、消去は終了し、検査すべきバイトのアドレスがラ
ッチされ、内部消去限界電圧がセットアツプされる。こ
こで、マイクロプロセッサは、時点４３で信号面がロー
になったとき、標準読取シタイミングを使用したアクセ
スされたアドレスからメモリの出力をアクセスすること
ができる。
その後、全てのアドレスについて検査手順が繰返される
。
。
プログラミングは第５図に示す方式によシ実行される。
書込みイネーブル信号詑の第１のサイクル４５において
状態レジスタ３５及び指令レジスタ３７にプログラム指
令が入力される。第２のＷＥプサイル４６はアドレスラ
ッチ１３及びデータラッチ２２をロードする。第２のＷ
Ｅプサイル４６の立上が多端は、状態デコーダ３６にプ
ログラム電圧発生器２５に対し制御信号を発生させるこ
とによシ、プログラミングを開始する。次に、プログラ
ム電圧発生器２５はメモリアレイ１１のアドレスされた
セルのゲート及びドレインに高電圧ｖＰＰを印加する。
状態レジスタ３５及び指令レジスタ３７にプログラム指
令が入力される。第２のＷＥプサイル４６はアドレスラ
ッチ１３及びデータラッチ２２をロードする。第２のＷ
Ｅプサイル４６の立上が多端は、状態デコーダ３６にプ
ログラム電圧発生器２５に対し制御信号を発生させるこ
とによシ、プログラミングを開始する。次に、プログラ
ム電圧発生器２５はメモリアレイ１１のアドレスされた
セルのゲート及びドレインに高電圧ｖＰＰを印加する。
第３のＷＥプサイル４Ｔで状態レジスタ３５及び指令レ
ジスタ３７にプログラム検査指令を書込むことによシ、
プログラミングは終了し、新たにプログラムされたバイ
トを検査するために内部限界電圧が設定される。この場
合も、面が時点４８でローになったとき、アドレスされ
たバイトを標準マイクロプロセッサ読取シタイミングを
使用してアクセスすることができる。
ジスタ３７にプログラム検査指令を書込むことによシ、
プログラミングは終了し、新たにプログラムされたバイ
トを検査するために内部限界電圧が設定される。この場
合も、面が時点４８でローになったとき、アドレスされ
たバイトを標準マイクロプロセッサ読取シタイミングを
使用してアクセスすることができる。
次に、第６図に関して説明する。第６図は、指令ボート
コントローラ３０によシ利用される消去アルゴリズムを
示すフローチャートである。初期設定段階の間、ｖＰＰ
が印加され、全てのバイトは特定の値、この場合はＯＯ
Ｈにプログラムされ（事前条件付け）、カウンタは所定
の初期設定値にプリセットされる。次に、消去セットア
ツプ指令が書込まれ、続いて、消去指令が書込まれる（
第４図のタイミング図を参照）。消去が実行される時間
切れ期間中、消去検査指令が書込まれ、続いて別の所定
の時間切れ期間（この場合は６μ就）が始まる。
コントローラ３０によシ利用される消去アルゴリズムを
示すフローチャートである。初期設定段階の間、ｖＰＰ
が印加され、全てのバイトは特定の値、この場合はＯＯ
Ｈにプログラムされ（事前条件付け）、カウンタは所定
の初期設定値にプリセットされる。次に、消去セットア
ツプ指令が書込まれ、続いて、消去指令が書込まれる（
第４図のタイミング図を参照）。消去が実行される時間
切れ期間中、消去検査指令が書込まれ、続いて別の所定
の時間切れ期間（この場合は６μ就）が始まる。
次に、メモリからデータが読取られ、データが消去され
たか否かを判定するためにデータの検査が実行される。
たか否かを判定するためにデータの検査が実行される。
データが消去されていなければ、データを消去するため
のパルス幅が所定の値だけ増分され、ＴＥＷカウンタに
記憶され、最大限界値に関して検査される（ＣＵＭＴＥ
Ｗ計算及びＴｇＷ計算は第６図に示されている）。好ま
しい実施例においては、パルス幅は１０秒の累積消去時
間にわたシ最大限界値に増分される。増分後、そのたび
に、シーケンスは書込み、消去セットアツプ指令と、書
込み、消去指令とを経て再び繰返される。
のパルス幅が所定の値だけ増分され、ＴＥＷカウンタに
記憶され、最大限界値に関して検査される（ＣＵＭＴＥ
Ｗ計算及びＴｇＷ計算は第６図に示されている）。好ま
しい実施例においては、パルス幅は１０秒の累積消去時
間にわたシ最大限界値に増分される。増分後、そのたび
に、シーケンスは書込み、消去セットアツプ指令と、書
込み、消去指令とを経て再び繰返される。
しかしながら、所定のパルスカウント（この実施例では
６４の値が設定されている）の後もデータが消去されて
いなければ、そのメモリセルについては消去を実行でき
ないことを意味する誤シが記される。データが読取られ
、消去されたことがわかるたびに、アドレスが増分され
、最終アドレスが検査されるまで消去検査シーケンスが
繰返される。最終アドレスが検査された場合、読取カ動
作に対して指令レジスタ及び状態レジスタをリセットす
るために、それらのレジスタに読取シ指令が書込まれ、
消去サイクルは終了する。バイトが消去されたものとし
て検査されることがなければ、パルス幅ＴＥＷは増分さ
れ、消去シーケンスは繰返される。また、消去され、検
査された最後のバイトから検査の循環を開始することに
よっても消去効率が達成される。
６４の値が設定されている）の後もデータが消去されて
いなければ、そのメモリセルについては消去を実行でき
ないことを意味する誤シが記される。データが読取られ
、消去されたことがわかるたびに、アドレスが増分され
、最終アドレスが検査されるまで消去検査シーケンスが
繰返される。最終アドレスが検査された場合、読取カ動
作に対して指令レジスタ及び状態レジスタをリセットす
るために、それらのレジスタに読取シ指令が書込まれ、
消去サイクルは終了する。バイトが消去されたものとし
て検査されることがなければ、パルス幅ＴＥＷは増分さ
れ、消去シーケンスは繰返される。また、消去され、検
査された最後のバイトから検査の循環を開始することに
よっても消去効率が達成される。
次ニ、プログラミングアルゴリズムのフローチャートを
示す第７図に関して説明する。プログラミングサイクル
は、ｖＰＰを印加し、パルスカウンタを初期設定するこ
とにより開始される。次に、プログラムセットアツプ指
令が指令レジスタ及びび状態レジスタに書込まれ、続く
第２の書込みサイクルで、アドレス及びデータをラッチ
する（第５図のタイミング図を参照）６プログラミング
が実行される所定の時間切れ期間の後、プログラム検査
指令が書込まれる。さらに所定の時間切れ期間（この実
施例では６４μ５ｅｃ）の後Ｋ、プログラムされたデー
タを検査するためにデータはメモリから読取られる。書
込まれたデータがメモリから読取られたデータに対応し
ていなければ、プログラミング時間を延長するためにパ
ルスカウントが増分され、書込みシーケンスと読取シシ
ーケンスが繰返される。との実施例においては、１００
Ａｓ＆！のパルスを２５の最大パルスカウントまで繰返
すことによシ、プログラミング時間は延長される。パル
スカウントの増分のたびに、所定の値、この場合は２５
に達するまで、プログラミング期間の持続時間は増加さ
れ、２５に達した時点で誤シが検出される。読取られた
データが正確であると検査されると、アドレスは増分さ
れ、その他のアドレスのそれぞれからデータを書込み且
つ読取るためにシーケンスが繰返される。最後のアドレ
スに達したときに、読取シ動作に対して状態レジスタ及
び指令レジスタをリセットするために、それらのレジス
タに命令が書込まれる。ｆｓ７図のアルゴリズムは、ｔ
！ｃ６図の消去に先立つ事前条件づけのためにφφをロ
ードする目的でも使用される。
示す第７図に関して説明する。プログラミングサイクル
は、ｖＰＰを印加し、パルスカウンタを初期設定するこ
とにより開始される。次に、プログラムセットアツプ指
令が指令レジスタ及びび状態レジスタに書込まれ、続く
第２の書込みサイクルで、アドレス及びデータをラッチ
する（第５図のタイミング図を参照）６プログラミング
が実行される所定の時間切れ期間の後、プログラム検査
指令が書込まれる。さらに所定の時間切れ期間（この実
施例では６４μ５ｅｃ）の後Ｋ、プログラムされたデー
タを検査するためにデータはメモリから読取られる。書
込まれたデータがメモリから読取られたデータに対応し
ていなければ、プログラミング時間を延長するためにパ
ルスカウントが増分され、書込みシーケンスと読取シシ
ーケンスが繰返される。との実施例においては、１００
Ａｓ＆！のパルスを２５の最大パルスカウントまで繰返
すことによシ、プログラミング時間は延長される。パル
スカウントの増分のたびに、所定の値、この場合は２５
に達するまで、プログラミング期間の持続時間は増加さ
れ、２５に達した時点で誤シが検出される。読取られた
データが正確であると検査されると、アドレスは増分さ
れ、その他のアドレスのそれぞれからデータを書込み且
つ読取るためにシーケンスが繰返される。最後のアドレ
スに達したときに、読取シ動作に対して状態レジスタ及
び指令レジスタをリセットするために、それらのレジス
タに命令が書込まれる。ｆｓ７図のアルゴリズムは、ｔ
！ｃ６図の消去に先立つ事前条件づけのためにφφをロ
ードする目的でも使用される。
＄２図に示されるブロックを実施するために様々な従来
の回路を実現することができるが、第８Ａ図から第８Ｅ
図は、第２図の様々なブロックを提供するために好まし
い実施例で使用されるような特定の回路を示す。第２図
の様々なブロックを示す図中符号は第８Ａ・図から第８
Ｅ図の図中符号に対応する。さらに、リセット回路５０
及びページレジスタ回路５１が示されている。リセット
回路５０は、パワーアップ中や、ｖＰＰが５ｖであると
きなどに指令レジスタ及び状態レジスタをリセットする
ためのものである。ページレジスタ回路５１はメモリの
ページモードアドレッシング制御するためのものである
。さらに、制御論理回路３１は、基本的に紘チップイネ
ーブル信号と書込みイネーブル信号とをＡＮＤするもの
であるので、特定して示されてはいない。得られた信号
はＣＷＥで示される。
の回路を実現することができるが、第８Ａ図から第８Ｅ
図は、第２図の様々なブロックを提供するために好まし
い実施例で使用されるような特定の回路を示す。第２図
の様々なブロックを示す図中符号は第８Ａ・図から第８
Ｅ図の図中符号に対応する。さらに、リセット回路５０
及びページレジスタ回路５１が示されている。リセット
回路５０は、パワーアップ中や、ｖＰＰが５ｖであると
きなどに指令レジスタ及び状態レジスタをリセットする
ためのものである。ページレジスタ回路５１はメモリの
ページモードアドレッシング制御するためのものである
。さらに、制御論理回路３１は、基本的に紘チップイネ
ーブル信号と書込みイネーブル信号とをＡＮＤするもの
であるので、特定して示されてはいない。得られた信号
はＣＷＥで示される。
好ましい実施例は、アドレスクロック発生器３２からア
ドレスラッチに対してストローブを発生する際の遅延を
提供するために一連のインバータを利用する。好ましい
実施例の特定の回路で使用されているように、指令レジ
スタ３７は４つの別個のレジスタＲ３，Ｒ５，Ｒ６及び
Ｒγから構成される。
ドレスラッチに対してストローブを発生する際の遅延を
提供するために一連のインバータを利用する。好ましい
実施例の特定の回路で使用されているように、指令レジ
スタ３７は４つの別個のレジスタＲ３，Ｒ５，Ｒ６及び
Ｒγから構成される。
レジスタＲ５，Ｒ６及びＲ７はモード選択のために利用
され、レジスタＲ３は無効の入力を復号し且つラッチす
るために使用される。状態レジスタ３５には２個のレジ
スタがある。レジスタＲ２は、 消去を動作させるため
に帰還制御と共に使用され、プログラム状態レジスタ２
１はデータラッチ又は指令レジスタへのデータ入力流れ
を制御するために使用される。指令クロック発生器３４
＆及びデータクロック発生器３４ｂは、レジスタ及びデ
ータラッチによシ必要とされる互いに重なシ合わないク
ロック位相を発生する機能を有する。これらのクロック
は、プログラムデータラッチ、指令レジスタ及び状態レ
ジスタに対する書込みサイクルの間に入力データのラッ
チ動作を制御する。
され、レジスタＲ３は無効の入力を復号し且つラッチす
るために使用される。状態レジスタ３５には２個のレジ
スタがある。レジスタＲ２は、 消去を動作させるため
に帰還制御と共に使用され、プログラム状態レジスタ２
１はデータラッチ又は指令レジスタへのデータ入力流れ
を制御するために使用される。指令クロック発生器３４
＆及びデータクロック発生器３４ｂは、レジスタ及びデ
ータラッチによシ必要とされる互いに重なシ合わないク
ロック位相を発生する機能を有する。これらのクロック
は、プログラムデータラッチ、指令レジスタ及び状態レ
ジスタに対する書込みサイクルの間に入力データのラッ
チ動作を制御する。
アドレスクロック発生器は、アドレスラッチに向かうア
ドレス情報の流れを制御する役割を有する。状態レジス
タ３５及び指令レジスタ３Ｔは指令ボートアーキテクチ
ャの心臓部を成し、データ人力バッファからの入力を受
取υ、チップに関する動作モードを復号するためにデー
タを記憶する。
ドレス情報の流れを制御する役割を有する。状態レジス
タ３５及び指令レジスタ３Ｔは指令ボートアーキテクチ
ャの心臓部を成し、データ人力バッファからの入力を受
取υ、チップに関する動作モードを復号するためにデー
タを記憶する。
指令命令はレジスタ５，６及びＴに対する３つのデータ
ビットによシ決定され、それらのビットから動作モード
を決定するための真理値表は第８Ｅ図に示されている。
ビットによシ決定され、それらのビットから動作モード
を決定するための真理値表は第８Ｅ図に示されている。
指令レジスタはその出力端子からの帰還がなぐ、単一書
込みモードをトラックし、多重書込みモードへの導入を
選択する。状態レジスタはその出力端子から入力端子へ
の帰還経路を有し、多重書込みモードの様々な段階を通
過するときにチップの順次動作をトラックする。
込みモードをトラックし、多重書込みモードへの導入を
選択する。状態レジスタはその出力端子から入力端子へ
の帰還経路を有し、多重書込みモードの様々な段階を通
過するときにチップの順次動作をトラックする。
ｌＰＲＯＭデバイス１０を既存のｇｐＲｏｕデバイスと
互換性をもたす場合には、書込みイネーブル信号を最上
位アドレスピッ）１４とマルチプレクスする。ｖＰＰが
５ボルトであるとき、Ａ１４／ＷＥビンは最上位アドレ
スビット（Ａ１４）を読取るが、このビットは場合によ
ってはページモードを選択するために使用される。しか
しながら、ｖｐｌｘプログラミング電圧（この実施例で
は１２ボルト）になると、Ａ１４／ＷＥビンの信号は書
込みイネーブル信号として読取られる。従って、最上位
アドレスビットを書込みイネーブル信号とマルチプレク
スすることによシ、フルチプレクシング方式ハ本発明の
ＥＦＲＯＭデバイス１０を既存のＥＦＲＯＭデバイスと
ビンの互換性をもたすことができる。
互換性をもたす場合には、書込みイネーブル信号を最上
位アドレスピッ）１４とマルチプレクスする。ｖＰＰが
５ボルトであるとき、Ａ１４／ＷＥビンは最上位アドレ
スビット（Ａ１４）を読取るが、このビットは場合によ
ってはページモードを選択するために使用される。しか
しながら、ｖｐｌｘプログラミング電圧（この実施例で
は１２ボルト）になると、Ａ１４／ＷＥビンの信号は書
込みイネーブル信号として読取られる。従って、最上位
アドレスビットを書込みイネーブル信号とマルチプレク
スすることによシ、フルチプレクシング方式ハ本発明の
ＥＦＲＯＭデバイス１０を既存のＥＦＲＯＭデバイスと
ビンの互換性をもたすことができる。
以上、フラッシュＥＰＲＯＭ／ＥＥＰＲＯＭのプログラ
ミング及び消去を実行する指令ボートアーキテクチャを
説明した。
ミング及び消去を実行する指令ボートアーキテクチャを
説明した。
第１図は、本発明の７ラツシユメモリデバイスの概略ブ
ロック線図、第２図は、本発明の指令ボートコントロー
ラの概略ブロック線図、第３図は、本発明の読取シサイ
クルに関するタイミング図、第４図は、本発明の消去サ
イクルに関するタイミング図、第５図は、本発明のプロ
グラミングサイクルに関するタイミング図、第６図は、
本発明の消去サイクルのフローチャート図、第７図は、
本発明のプログラミングアルゴリズムに関するフローチ
ャート図、及び第８Ａ図、第８Ｂ図、第８ｃ図、ｔｇｓ
Ｄ図、及び第８Ｅ図は、第２図に示される指令ボートコ
ントローラの概略図である。 １０。・・・フラッシュＥＰＲＯＭ半導体デバイス、１
１・・・メモリアレイ、１２・・・・・アドレスバス、
１３・・・・アドレスラッチ、１４・・Ｘデコーダ、１
５・・・・・・Ｙデコーダ、２０・・・双方向データバ
ス、２１・・・・・入出力バッファ、２２・・データラ
ッチ、２４・・・・・消去電圧発生器、２５・・・・・
・プログラム電圧発生器、２６・・・・・消去／プログ
ラム検査発生器、２７・・・・チップ／出力イネーブル
論理回路、３０・・・・指令ボートコントローラ、３１
・・制御論理、３２・・・・・アドレスクロック発生器
、３３・・・・・・状態クロック発生器、３４・・・・
・指令クロック発生器、３４ｂ・・・−データクロック
発生器、３５・・・・・・状態レジスタ、３６・・状態
デコーダ、３７・・・・・・・・指令レジスタ ＣＥ
ＩＩ ・・・・チップイネーブル信号、ＯＥ・・・・出
力イネーブル信号、ＷＥ ・・・書込みイネーブル信号
。
ロック線図、第２図は、本発明の指令ボートコントロー
ラの概略ブロック線図、第３図は、本発明の読取シサイ
クルに関するタイミング図、第４図は、本発明の消去サ
イクルに関するタイミング図、第５図は、本発明のプロ
グラミングサイクルに関するタイミング図、第６図は、
本発明の消去サイクルのフローチャート図、第７図は、
本発明のプログラミングアルゴリズムに関するフローチ
ャート図、及び第８Ａ図、第８Ｂ図、第８ｃ図、ｔｇｓ
Ｄ図、及び第８Ｅ図は、第２図に示される指令ボートコ
ントローラの概略図である。 １０。・・・フラッシュＥＰＲＯＭ半導体デバイス、１
１・・・メモリアレイ、１２・・・・・アドレスバス、
１３・・・・アドレスラッチ、１４・・Ｘデコーダ、１
５・・・・・・Ｙデコーダ、２０・・・双方向データバ
ス、２１・・・・・入出力バッファ、２２・・データラ
ッチ、２４・・・・・消去電圧発生器、２５・・・・・
・プログラム電圧発生器、２６・・・・・消去／プログ
ラム検査発生器、２７・・・・チップ／出力イネーブル
論理回路、３０・・・・指令ボートコントローラ、３１
・・制御論理、３２・・・・・アドレスクロック発生器
、３３・・・・・・状態クロック発生器、３４・・・・
・指令クロック発生器、３４ｂ・・・−データクロック
発生器、３５・・・・・・状態レジスタ、３６・・状態
デコーダ、３７・・・・・・・・指令レジスタ ＣＥ
ＩＩ ・・・・チップイネーブル信号、ＯＥ・・・・出
力イネーブル信号、ＷＥ ・・・書込みイネーブル信号
。
Claims (3)
- （１）それぞれが１つのフローティングゲートを有する
複数個のメモリセルから構成され、前記メモリセルは行
と列のマトリクスの形態で配列されるメモリと；前記メ
モリに結合され、前記メモリの記憶場所をアクセスする
アドレスバスと；前記メモリに結合され、データを自ら
を介して転送する双方向データバスと：前記データバス
に結合され、前記データバスに入力される指令命令語を
受取つて前記指令命令語を変換する指令コントローラと
；前記指令コントローラ及び前記メモリに結合され、前
記指令コントローラから制御信号を受信し、前記メモリ
に作用させるため読取り信号、消去信号、プログラム信
号、消去検査（確認）信号及びプログラム検査（確認）
信号を発生する回路手段と；を具備するシリコン基板上
に形成された電気的に消去可能プログラム可能読取り専
用記憶装置。 - （２）それぞれが１つのフローティングゲートを有する
複数個のメモリセルから構成され、前記メモリセルは行
と列のマトリクスの形態で配列されるメモリと；前記メ
モリに結合され、前記メモリの記憶場所をアクセスする
アドレスバスと；前記メモリに結合され、自らを介して
データを転送する双方向データバスと：前記データバス
に結合され、前記データバスに入力される指令命令語を
受取つて前記指令命令語を変換する指令コントローラと
；選択された前記機能に従つてプログラミング電圧及び
消去電圧を前記メモリに切換えると共に、前記メモリ内
のデータを読取り且つ検査するために検査（確認）信号
を切換える切換え手段と；前記指令コントローラ及び前
記メモリに結合され、前記指令コントローラから、前記
指令命令語に従つて発生される制御信号を受信する回路
手段と；を具備するシリコン基板上に形成された電気的
に消去可能プログラム可能読取り専用記憶装置。 - （３）それぞれが１つのフローティングゲートを有する
複数個のメモリセルから構成され、前記メモリセルは行
と列、マトリクスの形態で配列されるメモリと；前記メ
モリに結合され、前記メモリの記憶場所をアクセスする
アドレスバスと；前記メモリに結合され、自らを介して
データを転送する双方向データバスと；前記データバス
に結合され、前記データバスに入力される指令命令語を
受取つて前記指令命令語を変換する指令コントローラと
；前記指令命令語をラッチする複数のレジスタと；前記
指令命令語を変換する状態デコーダと；クロック及びタ
イミング信号を供給するクロック発生器と；前記指令コ
ントローラ及び前記メモリに結合され、前記指令コント
ローラから、前記メモリの消去及びプログラムを実行す
るために前記指令命令語に従つて発生される制御信号を
受信する回路手段と；を具備するシリコン基板上に形成
された消去可能プログラム可能読取り専用記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15736288A | 1988-02-17 | 1988-02-17 | |
| US157362 | 1988-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210598A true JPH0210598A (ja) | 1990-01-16 |
| JP2817052B2 JP2817052B2 (ja) | 1998-10-27 |
Family
ID=22563401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3639589A Expired - Lifetime JP2817052B2 (ja) | 1988-02-17 | 1989-02-17 | 記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP2817052B2 (ja) |
| KR (1) | KR0138791B1 (ja) |
| DE (1) | DE3900979C2 (ja) |
| FR (1) | FR2627316B1 (ja) |
| GB (1) | GB2215156B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343434A (en) * | 1992-04-02 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and manufacturing method and testing method thereof |
| JPH07287983A (ja) * | 1990-08-20 | 1995-10-31 | Samsung Electron Co Ltd | 電気的に消去及びプログラム可能な半導体メモリ装置の自動消去最適化回路及びその方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3083536B2 (ja) * | 1990-06-05 | 2000-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置の書込み回路 |
| US5452251A (en) | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| US5319593A (en) * | 1992-12-21 | 1994-06-07 | National Semiconductor Corp. | Memory array with field oxide islands eliminated and method |
| JP3065481B2 (ja) * | 1994-04-22 | 2000-07-17 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | ディスク・アレイ装置およびデータの格納方法 |
| US5682496A (en) * | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
| US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US5889795A (en) * | 1995-04-21 | 1999-03-30 | International Business Machines Corporation | Disk array system and method for storing data |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460982A (en) * | 1982-05-20 | 1984-07-17 | Intel Corporation | Intelligent electrically programmable and electrically erasable ROM |
| JPS61288240A (ja) * | 1985-06-17 | 1986-12-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS61294565A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412309A (en) * | 1981-09-28 | 1983-10-25 | Motorola, Inc. | EEPROM With bulk zero program capability |
| US4408306A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Column and row erasable EEPROM |
-
1988
- 1988-08-18 GB GB8819692A patent/GB2215156B/en not_active Expired - Lifetime
- 1988-11-30 FR FR8815692A patent/FR2627316B1/fr not_active Expired - Lifetime
-
1989
- 1989-01-07 KR KR1019890000094A patent/KR0138791B1/ko not_active IP Right Cessation
- 1989-01-14 DE DE3900979A patent/DE3900979C2/de not_active Expired - Lifetime
- 1989-02-17 JP JP3639589A patent/JP2817052B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460982A (en) * | 1982-05-20 | 1984-07-17 | Intel Corporation | Intelligent electrically programmable and electrically erasable ROM |
| JPS61288240A (ja) * | 1985-06-17 | 1986-12-18 | Hitachi Ltd | 半導体記憶装置 |
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|---|---|---|---|---|
| JPH07287983A (ja) * | 1990-08-20 | 1995-10-31 | Samsung Electron Co Ltd | 電気的に消去及びプログラム可能な半導体メモリ装置の自動消去最適化回路及びその方法 |
| US5343434A (en) * | 1992-04-02 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and manufacturing method and testing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890013651A (ko) | 1989-09-25 |
| GB8819692D0 (en) | 1988-09-21 |
| FR2627316B1 (fr) | 1993-11-26 |
| GB2215156A (en) | 1989-09-13 |
| DE3900979C2 (de) | 2003-03-27 |
| KR0138791B1 (ko) | 1998-06-15 |
| DE3900979A1 (de) | 1989-08-31 |
| JP2817052B2 (ja) | 1998-10-27 |
| FR2627316A1 (fr) | 1989-08-18 |
| GB2215156B (en) | 1991-11-27 |
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