JP2000173277A

JP2000173277A - 不揮発性半導体記憶装置およびそのリフレッシュ方法

Info

Publication number: JP2000173277A
Application number: JP35017898A
Authority: JP
Inventors: Hiroshi Sato; 弘佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-09
Filing date: 1998-12-09
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】従来提案されている不揮発性メモリのリフレ
ッシュ方法は、リフレッシュに要する時間が非常に長く
なってしまうという課題があった。【解決手段】同一列にある複数のメモリセルのドレイ
ンが接続されたデータ線毎に読出しデータを保持可能な
ラッチ回路を設けるとともに、同一ワード線に接続され
た同一行の複数メモリセルのコントロールゲートに読出
しレベルよりも所定量高いレベルと所定量低いレベルの
電圧を印加してそれぞれデータの読出しを行なって、上
記２つのレベル間にしきい値のあるメモリセルを検出し
該メモリセルのデータをワード線単位で書き戻すように
したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
さらには不揮発性半導体記憶装置における記憶情報のリ
フレッシュ（書戻し）方式に適用して特に有効な技術に
関し、例えば複数の記憶情報を電気的に一括消去可能な
不揮発性記憶装置（以下、単にフラッシュメモリとい
う）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、書き込み動作では、図１７に示すよ
うに不揮発性記憶素子のドレイン領域を例えば３Ｖ（ボ
ルト）程度にし、コントローゲートＣＧが接続されたワ
ード線を−１３Ｖ程度にすることにより、トンネル電流
によりフローティングゲートＦＧから電荷を引き抜い
て、しきい値電圧が低い状態（論理“０”）にする。消
去動作では、図１８に示すように、ウェル領域，ドレイ
ン領域，ソース領域を０Ｖ程度にし、コントローゲート
ＣＧを１６Ｖのような高電圧にしてトンネル電流を発生
させてフローティングゲートＦＧに負電荷を注入してし
きい値を高い状態（論理“１”）にする。

【０００３】これによって、メモリセルは書込みデータ
に応じてしきい値の高いものと低いものとにされる。し
かし、書込みによってメモリセルのしきい値を正確に所
定の値に制御することは困難であり、図１（Ａ）に示す
ように、それぞれ目標とするしきい値電圧を中心とする
正規分布をなす。つまり、書込み後のメモリセルのしき
い値は、同図に示すように、２つの正規分布に分かれ
る。そして、読み出し時にはワード線を介してメモリセ
ルのコントロールゲートを、高いしきい値と低いしきい
値の中間の電圧ＶＲＷに設定して電流が流れるか流れな
いかを検出して、例えば電流が流れるメモリセルの記憶
データは“０”、電流が流れないメモリセルの記憶デー
タは“１”と判定する。このときドレインは１Ｖ、ソー
スは０Ｖのような電位に設定される。このようにして１
つのメモリセルに１ビットのデータを記憶させることが
できる。

【０００４】なお、ここではメモリセルのしきい値の高
い状態を消去状態（記憶データ“１”）に対応させ、メ
モリセルのしきい値の低い状態を書込み状態（記憶デー
タ“０”）に対応させているが、逆にされることもあ
る。以下、メモリセルのしきい値の高い状態が消去状態
（記憶データ“１”）に対応されているものとして説明
する。

【０００５】

【発明が解決しようとする課題】ところで、不揮発性メ
モリにおいては、各メモリセルの情報電荷はそのままに
しておくと徐々に抜けて行くリテンション不良や、ワー
ド線またはデータ線を共通にする隣接ビットへの書込み
や読出し動作によってフローティングゲートへ電荷が出
入りするいわゆるディスターブが生じることが知られて
いる。このようにメモリセルの電荷が自然減少したりデ
ィスターブで変動したりした場合、許容範囲内であれば
問題ないが許容値を超えて変動すると、つまり図１
（Ａ）において高いしきい値の分布Ｍ３に属していたメ
モリセルのしきい値が読出し電圧ＶＲＷ以下になった
り、低いしきい値の分布Ｍ１に属していたメモリセルの
しきい値が読出し電圧ＶＲＷ以上になると、データの破
壊とみなされてしまう。そこで、従来、不揮発性メモリ
では、メモリセルのデータを書き戻すいわゆる「リフレ
ッシュ」に関する技術が提案されている。かかる不揮発
性メモリのリフレッシュに関する発明としては、特願平
７−３７３９７号などがある。

【０００６】また、近年、不揮発性メモリセルのフロー
ティングゲートに注入する電荷の量を制御することによ
り、しきい値を例えば１Ｖ，２Ｖ，３Ｖ‥‥のように段
階的に変化させ、それぞれのしきい値に複数ビットの情
報を対応させて記憶するいわゆる多値メモリと呼ばれる
ものが提案されている。図１（Ｂ）に１つのメモリセル
を４つのしきい値状態に分けて記憶を行なう（本明細書
ではこれを４値と称する）場合のしきい値の分布状態を
示す。データを読み出すときには、各しきい値の分布の
谷の部分に相当する電圧を読出し電圧ＶＲＷ１，ＶＲＷ
２，ＶＷＲ３に設定してワード線を介してメモリセルの
コントロールゲートに印加して行なう。

【０００７】このような多値メモリにおいて留意すべき
ことは、書込み電圧を２値のメモリに比べて高くするこ
とは消費電力や素子の耐圧との関係で困難であるため、
しきい値の分布全体は２値の場合とほぼ同一範囲とな
り、従って個々の分布は２値の場合よりもシャープにす
る必要があるということである。その結果、多値メモリ
においては２値メモリに比べてより一層しきい値の変動
によるデータ破壊が起こり易くなるので、リフレッシュ
動作の必要性がますます高くなる。

【０００８】しかしながら、従来提案されている不揮発
性メモリのリフレッシュ方法は、リフレッシュしようと
するメモリセルのデータを一旦チップ外部に読み出さな
くてはならないとともに、数セル単位でリフレッシュを
行なうようにしているため、リフレッシュに要する時間
が非常に長くなってしまうという問題点がある。特に、
多値メモリの場合には、一度の書込み動作でメモリセル
を所望のしきい値に移行させることが困難であり、２値
メモリに比べてビット当たりの書込み所要時間が長くな
るため、リフレッシュに要する時間は各段に長くなって
しまうおそれがある。

【０００９】この発明の目的は、ディスターブやリテン
ションによる記憶データの破壊が生じにくい不揮発性半
導体記憶装置を提供することにある。

【００１０】この発明の他の目的は、リフレッシュに要
する時間が短くてすむ不揮発性半導体記憶装置を提供す
ることにある。

【００１１】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１３】すなわち、しきい値が２以上の状態をとる
ことにより１ビット以上のデータを記憶する複数の記憶
素子がマトリックス状に配置された不揮発性半導体記憶
装置において、同一列の複数の記憶素子のドレインが接
続されたデータ線毎に読出しデータを保持可能なラッチ
回路を設けるとともに、同一ワード線に接続された同一
行の複数の記憶素子のコントロールゲートに読出しレベ
ルよりも所定量高いレベルと所定量低いレベルの電圧を
印加してそれぞれデータの読出しを行なって、上記２つ
のレベル間にしきい値のある記憶素子を検出し該記憶素
子のデータをワード線単位で書き戻すようにしたもので
ある。

【００１４】上記した手段によれば、しきい値が許容範
囲を超えた記憶素子に関してはデータの書き戻しが行な
われるためデータの破壊が防止されるとともに、ワード
線単位で書き戻しが行なわれるためリフレッシュに要す
る時間が短くて済む。

【００１５】また、上記通常読出しレベルよりも所定量
高いレベルを用いた読出しによって得られたデータの反
転データと上記通常読出しレベルよりも所定量低いレベ
ルを用いた読出しによって得られたデータの論理和をと
って上記２つのレベル間にしきい値のある記憶素子を検
出するようにする。これによって、比較的容易に書き戻
しを必要とする記憶素子を検出することができる。

【００１６】さらに、上記複数のデータ線にはそれぞれ
対応するラッチ回路の保持データに応じて選択的に当該
データ線をプリチャージ可能なプリチャージ手段が結合
され、上記通常読出しレベルよりも所定量高いレベルを
用いた読出しによって上記ラッチ回路に保持されたデー
タを上記プリチャージ手段を用いてデータ線に反転転写
して上記ラッチ回路に取り込んでデータを反転し、該反
転データを用いて上記プリチャージ手段を駆動してデー
タ線をプリチャージした後、上記通常読出しレベルより
も所定量低いレベルの電圧を印加してそれぞれデータの
読出しを行なって、上記２つのレベル間にしきい値のあ
る記憶素子を検出するようにする。これによって、記憶
データを外部に読み出すことなくかつ比較的簡単な回路
を用いて容易に書き戻しを必要とする記憶素子を検出す
ることができる。

【００１７】また、上記記憶素子は第１と第２の２つの
しきい値状態をとることにより１ビットのデータを記憶
する記憶素子であり、上記２つのレベル間にしきい値の
ある記憶素子が検出された場合に、上記通常読出しレベ
ルを用いた読出しによって得られたデータを上記ラッチ
回路に保持しておいて、当該ワード線に接続されている
すべて記憶素子のしきい値を変化させた後、上記ラッチ
回路に保持されているデータを用いて対応する記憶素子
のしきい値を上記と逆の方向へ変化させるようにする。
これによって、２値記憶の不揮発性半導体記憶装置にお
いて、記憶データを外部に読み出すことなく書き戻しを
行なうことができる。

【００１８】さらに、上記の方法に従って上記ラッチ回
路および上記プリチャージ手段を制御してデータの書き
戻しを行なわせる制御回路を不揮発性半導体記憶装置に
内蔵させる。これによって、外部装置に負担をかけるこ
となくリフレッシュを行なうことができる不揮発性半導
体記憶装置が得られる。

【００１９】また、上記制御回路は外部から所定のコマ
ンドコードが入力されたときに記憶素子の書き戻しを開
始するように構成する。これによって、外部からいつで
もリフレッシュを行なわせることができるようになる。

【００２０】

【発明の実施の形態】以下、本発明を一例として１つの
記憶素子に２値を記憶するフラッシュメモリに適用した
場合についてその実施例を図面を用いて説明する。

【００２１】図２にはメモリアレイ１０と周辺回路の具
体例を示す。なお、本実施例では、メモリアレイが２つ
のマットで構成され、２つのマット間に各マット内のデ
ータ線ＤＬに接続され読出し信号の増幅およびラッチを
行なうセンス＆ラッチ回路（以下センスラッチと称し、
図にはＳＬと記す）が配置されており、図２にはそのう
ち片方（上側）のメモリマットの具体例が示されてい
る。なお、ＷＬはワード線、ＭＣは不揮発性記憶素子か
らなるメモリセルである。

【００２２】図２に示すように、各メモリマットは、列
方向に配列され各々ソースおよびドレインが共通接続さ
れた並列形態のｎ個のメモリセル（フローティングゲー
トを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣｎからなるメモ
リ列ＭＣＣが行方向（ワード線ＷＬ方向）および列方向
（データ線ＤＬ方向）にそれぞれ複数個配設されてい
る。各メモリ列ＭＣＣは、ｎ個のメモリセルＭＣ１〜Ｍ
Ｃｎのドレインおよびソースがそれぞれ共通のローカル
ドレイン線ＬＤＬおよび共通のローカルソース線ＬＳＬ
に接続され、ローカルドレイン線ＬＤＬは選択スイッチ
ＭＯＳＦＥＴＱs1を介してデータ線ＤＬに、またロー
カルソース線ＬＳＬは選択スイッチＭＯＳＦＥＴＱs2
を介して接地点に接続可能にされている。

【００２３】ワードドライブ回路Ｗ−ＤＲＩＶＥＲはド
ライバ回路ＤＲ１〜ＤＲ４を有する。各ドライバ回路Ｄ
Ｒ１〜ＤＲ４は電源端子ｔ１及びｔ２を有し、対応する
ワード線ＷＬ１１，ＷＬ１ｎ，ＷＬ２１，ＷＬ２ｎに結
合される。消去電圧Ｅ、書込み防止電圧ＰＰ、読み出し
電圧ＶＲＷ，ＶＲＷ(h)，ＶＲＷ(l)、書き込みベリファ
イ電圧ＶＷＷ、消去ベリファイ電圧ＷＥＷ、書込み電圧
Ｐ及び接地電位Ｖｓｓは、図４に示されている電源系回
路３７において生成され、アドレスデコーダＸ−ＤＥＣ
に供給される。アドレスデコーダＸ−ＤＥＣは供給され
た前記電圧を選択し、各ドライバ回路ＤＲ１〜ＤＲ４の
電源端子ｔ１及び電源端子ｔ２に供給する。電源端子ｔ
１には消去電圧Ｅ、書込み防止電圧ＰＰ、通常の読み出
し電圧ＶＲＷ、リフレッシュ用の読み出し電圧ＶＲＷ
(h)，ＶＲＷ(l)、書き込みベリファイ電圧ＶＷＷ及び消
去ベリファイ電圧ＷＥＷが選択的に供給される。また、
電源端子ｔ２には書き込み電圧Ｐ及び接地電位Ｖｓｓが
選択的に供給される。

【００２４】メモリ列ＭＣＣ及び選択スイッチＭＯＳＦ
ＥＴＱs1，Ｑs2は半導体基板上の同一のウェル領域Ｗ
ＥＬＬ内に形成され、データ消去時にはワード線に消去
電圧（＝１６Ｖ）のような電圧を印加することで、ワー
ド線単位で一括消去が可能にされている。なお、データ
消去時には消去ワード線を含むブロックのスイッチＭＯ
ＳＦＥＴＱs1，Ｑs2がオン状態にされて選択ブロック
のメモリセルのソースおよびドレインに０Ｖの電圧が印
加されるように構成されている。

【００２５】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に書き込み電圧Ｐ（＝−
１１Ｖ）のような負電圧が印加されるとともに、選択さ
れるメモリセルに対応したデータ線ＤＬが５Ｖのような
電位にされかつ選択メモリセルが接続されたローカルド
レイン線ＬＤＬ上のスイッチＭＯＳＦＥＴＱs1がオン
状態とされ、ドレインに５Ｖが印加される。ただし、こ
のときローカルソース線ＬＳＬ上の選択スイッチＭＯＳ
ＦＥＴＱs2はオフ状態とされている。

【００２６】また、通常のデータ読出し時には選択され
るメモリセルが接続されたワード線に読み出し電圧ＶＲ
Ｗが、リフレッシュ動作時にはＶＲＷよりもΔＶ高い読
出し電圧ＶＲＷ(h)，ＶＲＷよりもΔＶ低い読出し電圧
ＶＲＷ(l)が印加されるとともに、選択されるメモリセ
ルに対応したデータ線ＤＬが１Ｖのような電位にプリチ
ャージされかつ選択メモリセルが接続されたローカルド
レイン線ＬＤＬ上の選択スイッチＭＯＳＦＥＴＱs1が
オン状態とされる。そして、このときローカルソース線
ＬＳＬ上の選択スイッチＭＯＳＦＥＴＱs2もオン状態
とされ、接地点に接続される。

【００２７】上記データ線ＤＬの一端（メモリアレイの
中央側）には読出し時にデータ線のレベルを検出すると
ともに書込み時に書込みデータに応じた電位を与えるセ
ンスアンプや転送用ＭＯＳＦＥＴ、プリチャージＭＯＳ
ＦＥＴ等からなるセンスラッチ回路ＳＬがそれぞれ接続
され、データ線ＤＬの他端にはデータ線ＤＬの電位を接
地電位にリセットするためのショート用ＭＯＳＦＥＴ
Ｑｒがそれぞれ接続されている。この実施例のメモリア
レイは２つのマットで構成されているため、センスラッ
チ回路ＳＬの反対側すなわち図の下側にも上記と同様の
メモリマットが配置されており、そのメモリアレイ内の
各データ線ＤＬが対応するセンスラッチ回路ＳＬの他方
の入出力端子に接続されている。以下、上側のマットを
構成する素子、配線に付された符号にはＵまたはｕ、下
側のマットを構成する素子、配線に付された符号にはＤ
またはｄを付記して区別する。

【００２８】図３には上記センスラッチ回路ＳＬの具体
的回路例を示す。

【００２９】図３に示すごとく、センスラッチ回路ＳＬ
はＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴか
らなる２つのＣＭＯＳインバータの入出力端子が交差結
合されたフリップフロップ回路ＦＦを備えている。そし
て、上記フリップフロップＦＦの一方の入出力ノードＮ
ｕに一方のメモリマット内のデータ線ＤＬｕがスイッチ
ＭＯＳＦＥＴＱｔｕを介して接続されている。また、
フリップフロップＦＦの他方の入出力ノードＮｄには他
方のメモリマット内のデータ線ＤＬｄがデータスイッチ
ＭＯＳＦＥＴＱｔｄを介して接続されている。なお、
回路はフリップフロップＦＦを挟んで対称であるので、
以下、左側のデータ線ＤＬｕ側の構成について説明す
る。

【００３０】上記センスラッチ回路ＳＬの左側の入出力
端子Ｎｕにはディスチャージ用のＭＯＳＦＥＴＱｄｕが
接続されている。また、各データ線ＤＬｕにはプリチャ
ージ用のＭＯＳＦＥＴＱp1，Ｑp2が接続され、このう
ちＱp1はＭＯＳＦＥＴＱｃを介して電源電圧Ｖccが供
給される端子に接続され、Ｑｃのゲートはフリップフロ
ップＦＦの入出力ノードＮｕに接続されその保持データ
に応じてオン、オフされ、ＰＣＵが１Ｖ＋Ｖｔｈ（しき
い値電圧）のような電位にされることにより、ＦＦの保
持データが“１”のときに対応するデータ線を１Ｖにプ
リチャージする。また、プリチャージＭＯＳＦＥＴＱ
p2はそのゲート制御信号ＲＰＣＵが１．０Ｖ＋Ｖｔｈの
ような電位にされることによりデータ線を１．０Ｖに、
ＲＰＣＵが０．５Ｖ＋Ｖｔｈのような電位にされること
によりデータ線を０．５Ｖにプリチャージする。

【００３１】なお、上記センスラッチ回路ＳＬの入出力
端子ＮｕにはカラムスイッチＭＯＳＦＥＴ（Ｙゲート）
Ｑｙを介して、他端がデータ切り替え回路に接続された
コモン入出力線ＣＩ／Ｏに接続可能にされている。ま
た、上記センスラッチ回路ＳＬのフリップフロップＦＦ
の入出力ノードＮｕにはオール“０”判定用のＭＯＳＦ
ＥＴＱａのゲートが接続されており、センスラッチＳ
Ｌの保持データが“１”であると対応するＭＯＳＦＥＴ
Ｑａがオンされて電流が流れるため、この電流を検出
することで全てのセンスラッチＳＬの保持データが
“０”であるか否か判定することができる。各データ線
ＤＬｕの判定用ＭＯＳＦＥＴＱａのドレインは共通結
合されて後述の判定回路１５に接続される。図示しない
が、センスラッチ回路ＳＬの右側の入出力ノードＮｄお
よびデータ線ＤＬｄにも、左側と同様な素子Ｑｐ１，Ｑ
ｐ２，Ｑｃ，Ｑｙ，Ｑａが接続されている。

【００３２】図４には、上記メモリアレイ１０および周
辺回路並びに制御回路を同一半導体チップ上に備えたフ
ラッシュメモリの全体の構成例が示されている。

【００３３】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
をデコードするコマンドデコーダ３１と、該コマンドデ
コーダ３１のデコード結果に基づいて当該コマンドに対
応した処理を実行すべくメモリ内部の各回路に対する制
御信号を順次形成して出力する制御回路（シーケンサ）
３２とを備えており、コマンドが与えられるとそれを解
読して自動的に対応する処理を実行するように構成され
ている。上記制御回路３２は、例えばマイクロプログラ
ム方式のＣＰＵの制御部と同様に、コマンド（命令）を
実行するのに必要な一連のマイクロ命令郡が格納された
ＲＯＭ（リードオンリメモリ）からなり、コマンドデコ
ーダ３１がコマンドに対応したマイクロ命令群の先頭ア
ドレスを生成して制御回路３２に与えることにより、マ
イクロプログラムが起動されるように構成されている。

【００３４】図４において、図２および図３と同一符号
が付されている回路部分は同一の機能を有する回路であ
る。すなわち、１０は２つのメモリマットＭＡＴ−Ｕ，
ＭＡＴ−Ｄで構成されたメモリアレイ、１１は変換され
た書込みデータや読出しデータをデータ線毎に保持する
前記センスラッチ回路ＳＬからなるセンスラッチ列であ
る。メモリアレイ１０には、各メモリマットＭＡＴ−
Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレスデコ
ーダ１３ａ，１３ｂと、該デコーダ１３ａ，１３ｂのデ
コード結果に従って各メモリマット内の１本のワード線
ＷＬを選択レベルに駆動するワードドライブ回路１４
ａ，１４ｂが設けられている。

【００３５】特に制限されないが、この実施例のメモリ
アレイ１０では、上記ワードドライブ回路が各メモリマ
ットの両側および中央に配置されている。図３や図４に
は示されていないが、Ｙ系のアドレスデコーダ回路およ
びこのデコーダによって選択的にオン、オフされて入出
力データ切替え回路２０からのデータを対応するセンス
ラッチに転送させるカラムスイッチは、センスラッチ列
１１と一体的に構成されている。図４では、このＹ系デ
コーダ回路とカラムスイッチとセンスラッチ回路とが、
１つの機能ブロックＹ−ＤＥＣ＆ＳＬで示されている。

【００３６】この実施例のフラッシュメモリには、上記
各回路の他、書込み時や消去時にセンスラッチ列１１の
データに基づいて書込みまたは消去が終了したか判定し
て上記制御回路３２に知らせ書込みシーケンスまたは消
去シーケンスを終了させる書込・消去判定回路３３や、
内部の動作に必要なタイミングクロックを形成してメモ
リ内の各回路に供給するクロック発生回路３４、メモリ
内部の状態を反映するとともに外部に対して外部からア
クセスが可能か否かを示すレディ／ビジィ信号Ｒ／Ｂを
信号を形成して出力したり内部回路をテストする機能を
備えたステイタス＆テスト系回路３５、メモリアレイ１
０から読み出された信号を増幅するメインアンプ回路３
６、電源系回路３７、外部から入力されるアドレス信号
や書込みデータ信号およびコマンドを取り込んで内部の
所定の回路に供給するとともに読出しデータ信号を外部
へ出力するための入出力バッファ回路３８、外部から入
力される制御信号を取り込んで制御回路３２その他内部
の所定の回路に供給したり上記入出力バッファ回路３８
を制御する制御信号入力バッファ＆入出力制御回路３
９、アドレス制御系回路４０、メモリアレイ内に不良ビ
ットがあった場合に予備メモリ行と置き換えるための冗
長回路４１等が設けられている。

【００３７】この実施例のフラッシュメモリは、アドレ
ス信号と書込みデータ信号およびコマンド入力とで外部
端子（ピン）Ｉ／Ｏを共用している。そのため、入出力
バッファ回路３８は、上記制御信号入力バッファ＆入出
力制御回路３９からの制御信号に従ってこれらの入力信
号を区別して取り込み所定の内部回路に供給する。ま
た、上記電源系回路３７は、基板電位等の基準となる電
圧を発生する基準電源発生回路や外部から供給される電
源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電
圧、ベリファイ電圧等チップ内部で必要とされる電圧を
発生するチャージポンプ等からなる内部電源発生回路、
メモリの動作状態に応じてこれらの電圧の中から所望の
電圧を選択してメモリアレイ１０に供給する電源切り替
え回路、これらの回路を制御する電源制御回路等からな
る。

【００３８】上記アドレス制御系回路４０は、外部から
入力されるアドレス信号を取り込んでカウントアップす
るアドレスカウンタＡＣＮＴや、データ転送時にＹアド
レスを自動的に更新したりデータ消去時等に自動的にＸ
アドレスを発生するアドレスジェネレータＡＧＥＮ、入
力アドレスと不良アドレスとを比較してアドレスが一致
したときに選択メモリ行または列を切り換える救済系回
路等からなる。

【００３９】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。

【００４０】図５には上記フラッシュメモリを記憶装置
として使用したシステムの構成例が示されている。かか
るシステムは電源をオフしてもフラッシュメモリ内にデ
ータが保持されるので、例えば携帯用電話機等の制御シ
ステムに好適である。図５において、１００はフラッシ
ュメモリ、１１０は主としてフラッシュメモリ１００の
データ読出しやデータ書込み、データ消去等の制御を実
行するワンチップマイコン、１２０はフラッシュメモリ
のデータ書込み時にエラー訂正符号を生成したりデータ
読出し時にリードデータをチェックしてエラーを訂正し
たりするＥＣＣ（エラーコレクティングコード）回路、
１３０はＥＥＰＲＯＭ等からなりフラッシュメモリ１１
０のデータ書換え回数をテーブル形式で記憶する管理テ
ーブルメモリ、１４０は標準バス１５０を介して図外の
マイクロプロセッサから供給される書込みデータを一時
蓄えるためのライトバッファ、１６０は上記ワンチップ
マイコン１１０とメモリ１００，１３０、ＥＣＣ回路１
２０との間を接続するローカルバス、１７０は該ローカ
ルバス１６０と上記標準バス１５０との間の信号のイン
タフェースを行なうバスインタフェース回路である。

【００４１】以下、実施例のフラッシュメモリの読出
し、書込み、消去、リフレッシュの各動作について説明
する。なお、以下の各動作において、選択メモリセルに
は、次の表１に示すような関係のゲート電圧Ｖｇ、ドレ
イン電圧Ｖｄおよびソース電圧Ｖｓが印加される。

【００４２】

【表１】（１）読出し動作（ｒｅａｄ）先ず、図６を用いて本実施例のフラッシュメモリのデー
タ読出し動作を簡単に説明する。データの読出しは、標
準バス１５０より標準バスインターフェイス部１７０を
介してフラッシュメモリ１００に対して読出しコマンド
とアドレスが入力されることにより開始される。

【００４３】この実施例では、読出しコマンドが入力さ
れると、入力アドレスに応じて選択マット側のいずれか
のワード線を、読出しレベルＶＲＷに立ち上げる。次
に、信号ＳｉＤにより選択ＭＯＳＦＥＴＱｓ１をオン
させてローカルデータ線ＬＤＬをデータ線ＤＬに接続さ
せ、選択側のマット（ここでは上側マット内のメモリセ
ルを選択する場合を考える）のすべてのデータ線ＤＬｕ
を例えば１．０Ｖのような電位にプリチャージする。こ
のプリチャージは、信号ＲＰＣＵによりプリチャージＭ
ＯＳＦＥＴＱｐ１をオンさせることで行なう。また、
このとき非選択側データ線ＤＬｄは０．５Ｖのような電
位にハーフプリチャージされ、選択側のデータ線電位と
非選択側データ線電位との比較でデータが検出されるよ
うになっている。

【００４４】次に、信号ＳｉＳにより選択ＭＯＳＦＥＴ
Ｑｓ２をオンさせる。すると、選択されたワード線に
接続された１行分のメモリセルの読出しが行なわれる。
これによって、しきい値が高いメモリセルには電流が流
れず、しきい値の低いメモリセルには電流が流れるた
め、しきい値に応じてデータ線ＤＬｕのレベルが１Ｖま
たは０Ｖとなる。その後、信号ＴＲＵ，ＴＲＤによって
スイッチＭＯＳＦＥＴＱｔｕ，Ｑｔｄがオンされてデー
タ線ＤＬｕ，ＤＬｄの電位が対応するフリップフロップ
ＦＦに伝達され、フリップフロップＦＦの電源電圧ＳＬ
Ｐが供給されることによりフリップフロップＦＦが読み
出されたデータの増幅およびラッチを行なう。その後、
信号ＴＲＵ，ＴＲＤによってスイッチＭＯＳＦＥＴＱ
ｔｕ，Ｑｔｄがオフされてデータ線ＤＬｕ，ＤＬｄとフ
リップフロップＦＦとの接続が遮断される。図６におい
て、ＴＲＵ，ＴＲＤなる符号は、信号ＴＲＵとＴＲＤの
両方の信号が変化することを表わしている。

【００４５】なお、フリップフロップＦＦにラッチされ
た読出しデータは、その後信号ＹＧｉがハイレベルにさ
れることによりオンされるカラムスイッチＭＯＳＦＥＴ
Ｑｙを介して入出力切替え回路２０に送られチップ外
部へ出力される。

【００４６】（２）書込み動作（ｐｒｏｇｒａｍ）次に、図７を用いて本実施例のフラッシュメモリのデー
タ書込み動作を説明する。

【００４７】この実施例では、書込みに際しては、標準
バス１５０より標準バスインターフェイス部１７０を介
してフラッシュメモリ１００に対して書込みコマンドと
アドレスが、またライトバッファ１４０を介して書込み
データが与えられる。また、書込みに際して標準バスイ
ンターフェイス部１７０よりフラッシュメモリ１００に
対して、チップ選択信号ＣＥおよび書込み制御信号ＷＥ
が供給される。フラッシュメモリ１００はこのチップ選
択信号ＣＥおよび書込み制御信号ＷＥに従って、ローカ
ルバス１６０を介して標準バスインターフェイス部１７
０より書込みコマンドとアドレスを受け取る。

【００４８】フラッシュメモリ１００は、書込みコマン
ドが入力されると、ライトバッファ１４０を介して書込
みデータを取り込む。この書込みデータは、入出力バッ
ファ３９、入出力データ切替え回路２０を介してセンス
ラッチ回路１１に供給されて保持される。続いて、書込
み開始コマンドがフラッシュメモリ１００に与えられる
ことにより、メモリセルに対するデータの書込み動作が
開始される。図７には、書込み動作時のメモリアレイ内
の各部の信号の波形が示されている。以下、この波形図
を参照しながら選択メモリセルに対する具体的な書込み
動作を説明する。

【００４９】先ず、Ｙデコーダからのカラム選択信号に
よってオンされたカラムスイッチＭＯＳＦＥＴＱｙを
介して入出力切替え回路２０から書込みデータが入力さ
れ対応するセンスラッチ回路ＳＬのフリップフロップＦ
Ｆに保持される。すると、書込みデータ“１”を保持す
るフリップフロップＦＦは選択側（ここでは上側（Ｕ）
のメモリマットが選択されているものとする）のノード
Ｎｕが０Ｖにされ、書込みデータ“０”を保持するフリ
ップフロップＦＦは選択側の入出力ノードＮｕが３Ｖに
される。なお、書込みデータ取込み時には、信号ＴＲ
Ｕ，ＴＲＤによりスイッチＭＯＳＦＥＴＱｔｕ，Ｑｔ
ｄはオフされてデータ線ＤＬｕ，ＤＬｄとフリップフロ
ップＦＦとは切り離されているとともに、書込み開始前
にリセット信号ＲＥＳＵによりショート用ＭＯＳＦＥＴ
Ｑｒがオンされ、データ線ＤＬｕ（ＤＬｄも同様）は
０Ｖにされている。

【００５０】次に、信号ＰＣＵが３Ｖ程度に上げられ
る。すると、プリチャージＭＯＳＦＥＴＱｐ１がオン
される。このときフリップフロップＦＦの選択側の入出
力側ノードがハイレベル（３Ｖ）であるデータ線はＭＯ
ＳＦＥＴＱｃがオンされることにより３Ｖ−Ｖｔｈの
電位にプリチャージされるが、フリップフロップＦＦの
選択側の入出力側ノードがロウレベル（０Ｖ）であるデ
ータ線はＭＯＳＦＥＴＱｃがオフされたままであるたる
プリチャージされず０Ｖのままとなる。

【００５１】続いて、信号ＴＲＵ，ＴＲＤがハイレベル
にされる。すると、スイッチＭＯＳＦＥＴＱｔｕ，Ｑ
ｔｄがオンされてデータ線ＤＬｕ，ＤＬｄとフリップフ
ロップＦＦとが接続される。これによって、３Ｖ−Ｖｔ
ｈの電位までプリチャージされていたデータ線は３Ｖま
で電位が上昇するが、プリチャージされていなかった側
のデータ線は０Ｖを維持したままとなる。その後、フリ
ップフロップＦＦの電源電圧ＳＬＰが４Ｖまで引き上げ
られる。また、このときまでに選択ワード線には−１３
Ｖのような負電圧が印加される。

【００５２】すると、書込みデータ“０”を保持するフ
リップフロップＦＦは選択側の入出力ノードＮｕが４Ｖ
にされるため、それに接続されたデータ線の電位は４Ｖ
まで上昇し、選択ワード線（−１３Ｖ）に接続されたメ
モリセルのゲート・ドレイン間に１７Ｖ（＝４Ｖ＋１３
Ｖ）の電圧が印加され、フローティングゲートから電荷
が引き抜かれてしきい値が下げられる。一方、書込みデ
ータ“１”を保持するフリップフロップＦＦは選択側の
入出力ノードＮｕは０Ｖのままであるため、それに接続
されたデータ線の電位は上昇せず、選択ワード線（−１
３Ｖ）に接続されたメモリセルのゲート・ドレイン間に
は１３Ｖの電圧しか印加されないので、フローティング
ゲートから電荷が引き抜かれず、しきい値は高いままで
ある。

【００５３】以上のようにして書込みが終了すると、ス
イッチＭＯＳＦＥＴＱｔｕ，Ｑｔｄがオフされてセン
スアンプＳＬが切り離された状態で、各データ線ＤＬの
他端に設けられているショート用ＭＯＳＦＥＴＱｒが
全てオンされることで、全てのデータ線の電位が接地電
位（０Ｖ）に落とされる。つまり、データ線がリセット
される。その後、書込みベリファイが行なわれる。書込
みベリファイは基本的にはデータの読出しであり、図６
の波形図を参照しながら説明した前述の読出し動作と同
様な手順に従って実行される。書込みベリファイが通常
の読出し動作と異なるのは、センスアンプＳＬのフリッ
プフロップＦＦに直前の状態が保持されたまま読出し動
作に入る点と、ワード線の電位が通常の読出し動作時よ
りも低くされる点と、ベリファイ読出し後に書込みデー
タ“０”に対応したすべてのメモリセルについて書込み
が終了したか判定を行ない、終了していないメモリセル
に関しては再度書込みが実行される点にある。

【００５４】ベリファイ読出しは先ず選択マット側のプ
リチャージ信号ＰＣＵをハイレベル（１Ｖ＋Ｖｔｈ）に
してプリチャージＭＯＳＦＥＴＱｐ１をオンさせるこ
とで行なわれる。ここで、書込みデータ“１”に対応し
たセンスラッチ回路ＳＬのフリップフロップＦＦの選択
マット側の入出力ノードＮｕはロウレベル（０Ｖ）にさ
れたままである。そのため、Ｑｐ１がオンされてもこれ
と直列のＭＯＳＦＥＴＱｃはオフであるので、対応する
データ線はプリチャージチャージされない。

【００５５】また、非選択マット側のプリチャージＭＯ
ＳＦＥＴＱｐ２のゲートに０．５Ｖ＋Ｖｔｈの信号Ｒ
ＰＣＤが印加されることで非選択側のデータ線ＤＬｄは
０．５Ｖの電位にされる。従って、この状態でＴＲＵ，
ＴＲＤをハイレベルに変化させてスイッチＭＯＳＦＥＴ
Ｑｔｕ，Ｑｔｄをオンさせてデータ線をセンスラッチ
のフリップフロップＦＦに接続させ、電源電圧ＳＬＰを
立ち上げてセンス動作させても選択マット側の入出力ノ
ードＮｕは再度ロウレベル（０Ｖ）になる。

【００５６】一方、書込みデータ“０”に対応したセン
スラッチ回路ＳＬのフリップフロップＦＦの選択マット
側の入出力ノードＮｕはハイレベル（４Ｖ）である。そ
のため、信号ＰＣＵをハイレベル（１Ｖ＋Ｖｔｈ）にし
てプリチャージＭＯＳＦＥＴＱｐ１をオンさせるとこれ
と直列のＭＯＳＦＥＴＱｃはオンされるので、対応す
るデータ線は１Ｖにプリチャージチャージされる。ま
た、非選択マット側のプリチャージＭＯＳＦＥＴＱｐ
２のゲートに０．５Ｖ＋Ｖｔｈの信号ＲＰＣＤが印加さ
れることで非選択側のデータ線ＤＬｄは０．５Ｖの電位
にされる。このとき、選択されたメモリセルのしきい値
が未書込みすなわち高い状態にあるとメモリセルはオン
されないため、この状態でＴＲＵ，ＴＲＤをハイレベル
に変化させてスイッチＭＯＳＦＥＴＱｔｕ，Ｑｔｄを
オンさせてデータ線をセンスラッチのフリップフロップ
ＦＦに接続させ、電源電圧ＳＬＰを立ち上げてセンス動
作させると、選択マット側の入出力ノードＮｕは再度ハ
イレベル（４Ｖ）になる。

【００５７】これに対し、選択されたメモリセルのしき
い値が書込み終了すなわち低い状態にあるとメモリセル
はオンされ、データ線がメモリセルを介してディスチャ
ージされるため、この状態で信号ＴＲＵ，ＴＲＤをハイ
レベルに変化させてスイッチＭＯＳＦＥＴＱｔｕ，Ｑ
ｔｄをオンさせてデータ線をセンスラッチのフリップフ
ロップＦＦに接続させ、電源電圧ＳＬＰを立ち上げてセ
ンス動作させると、選択マット側の入出力ノードＮｕは
ロウレベル（０Ｖ）に反転する。

【００５８】このようにして、一旦センスラッチ回路Ｓ
ＬのフリップフロップＦＦの選択マット側の入出力ノー
ドＮｕがロウレベル（０Ｖ）になると、書込みデータ
“１”に対応したセンスラッチ回路ＳＬのフリップフロ
ップＦＦの選択マット側の入出力ノードと同じ状態にな
るので、次にこのフリップフロップＦＦのデータを使用
して前述のような書込み動作を行なってもメモリセルの
フローティングゲートから電荷が引き抜かれず、しきい
値はそれ以上下がらないようになる。

【００５９】また、一旦センスラッチ回路ＳＬのフリッ
プフロップＦＦの選択マット側の入出力ノードＮｕがロ
ウレベル（０Ｖ）になると、ベリファイ時に選択マット
側のプリチャージ信号ＰＣＵをハイレベル（１Ｖ＋Ｖｔ
ｈ）にしてプリチャージＭＯＳＦＥＴＱｐ１をオンさ
せてもこれと直列のＭＯＳＦＥＴＱｃはオフであるの
で、対応するデータ線はプリチャージチャージされな
い。また、非選択マット側のプリチャージＭＯＳＦＥＴ
Ｑｐ２のゲートに０．５Ｖ＋Ｖｔｈの信号ＲＰＣＤが
印加されることで非選択側のデータ線ＤＬｄは０．５Ｖ
の電位にされる。従って、この状態でＴＲＵ，ＴＲＤを
ハイレベルに変化させてスイッチＭＯＳＦＥＴＱｔ
ｕ，Ｑｔｄをオンさせてデータ線をセンスラッチのフリ
ップフロップＦＦに接続させ、電源電圧ＳＬＰを立ち上
げてセンス動作させても選択マット側の入出力ノードＮ
ｕは再度ロウレベル（０Ｖ）になる。

【００６０】次に、書込みの終了判定について説明す
る。前述したように、上記各センスラッチ回路ＳＬのフ
リップフロップＦＦの入出力ノードＮｕ，Ｎｄにはそれ
ぞれソースが接地点に接続されたオール“０”判定用の
ＭＯＳＦＥＴＱａのゲートが接続されており、フリッ
プフロップＦＦの選択マット側の入出力ノードがハイレ
ベルであると対応するＭＯＳＦＥＴＱａがオンされて
電流が流れる。全てのＭＯＳＦＥＴＱａのドレイン
は、共通結合されて図８に示すような書込み終了判定回
路１５に接続されている。

【００６１】そして、複数のセンスアンプＳＬのうち１
つでもフリップフロップＦＦの選択側マットの入出力ノ
ードがハイレベルであると対応するＭＯＳＦＥＴＱａ
がオンされて電流が流れるため、書込み終了判定回路１
５からハイレベルの信号ＮＧが出力されるとともに、全
てのセンスアンプＳＬのフリップフロップＦＦの選択側
マットの入出力ノードがロウレベルになると書込み終了
判定回路１５の出力信号ＮＧがロウレベルになるように
構成されている。これによって、例えば書込み終了判定
回路１５からの信号ＮＧを受ける制御回路３２は、書込
みが完了したことを知り、書込みモードを終了すること
ができる。

【００６２】ここで、図８に示されている書込み終了判
定回路１５についてより詳細に説明する。

【００６３】図８に示されている書込み終了判定回路１
５は、データ線にそれぞれゲート端子が接続された前記
判定用ＭＯＳＦＥＴＱａの共通ドレイン端子がゲート
端子に接続された電圧―電流変換用のｎチャネルＭＯＳ
ＦＥＴＱ１と、電源電圧Ｖｃｃと接地点との間にＭＯ
ＳＦＥＴＱ１と直列形態に接続されたｐチャネルＭＯ
ＳＦＥＴＱ２，Ｑ３と、Ｑ１とＱ２との接続ノードｎ
１にゲート端子が接続されたＭＯＳＦＥＴＱ４と、Ｑ
１とＱ２との接続ノードｎ２にゲート端子が接続された
ＭＯＳＦＥＴＱ５と、該ＭＯＳＦＥＴＱ５と直列形
態をなすｐチャネルＭＯＳＦＥＴＱ６と、Ｑ５とＱ６
の接続ノードｎ３に接続された出力用のインバータＩＮ
Ｖなどから構成されている。

【００６４】そして、上記ＭＯＳＦＥＴＱ４とＱ５は
ソース端子が共通接続されて上記ＭＯＳＦＥＴＱａの
共通ドレイン端子に接続されている。また、ＭＯＳＦＥ
ＴＱ２とＱ６はそのゲート端子に電源電圧Ｖｃｃが印加
されることにより常時オン状態とされ抵抗素子として機
能するようにされている。さらに、上記ノードｎ１およ
びｎ２と接地点との間には、それぞれゲート端子に回路
の活性化信号／ＳＥＴが印加されたｎチャネルＭＯＳＦ
ＥＴＱ７，Ｑ８が接続されている。上記活性化信号／
ＳＥＴは、上記ｐチャネルＭＯＳＦＥＴＱ３のゲート
端子にも入力されており、／ＳＥＴがハイレベルである
とＭＯＳＦＥＴＱ３がオフ状態とされ、検出用のＭＯ
ＳＦＥＴＱ１のドレイン電流が遮断される書込み終了
判定回路１５は非活性化される。また、このときｎチャ
ネルＭＯＳＦＥＴＱ７，Ｑ８はオン状態とされるた
め、ノードｎ１，ｎ２は接地電位にされ、ＭＯＳＦＥＴ
Ｑ４，Ｑ５がオフされる。これによって、出力インバー
タＩＮＶはロウレベルの信号ＮＧを出力する。

【００６５】一方、上記活性化信号／ＳＥＴがロウレベ
ルになると、ＭＯＳＦＥＴＱ３がオンされ、検出用の
ＭＯＳＦＥＴＱ１にドレイン電流が流されるようにな
るため書込み終了判定回路１５は非活性化される。ま
た、このときｎチャネルＭＯＳＦＥＴＱ７，Ｑ８はオ
フ状態とされるため、ノードｎ１，ｎ２はＱ１〜Ｑ３に
流れる電流に応じた電位にされる。従って、このときメ
モリマット内のいずれか１つ以上のセンスアンプ回路Ｓ
Ｌ内のフリップフロップＦＦの選択側マットの入出力ノ
ードの電位がハイレベルであればＱ４，Ｑ５にドレイン
電流が流れようとし、検出用のＭＯＳＦＥＴＱ１のゲ
ート電圧が下がってＱ１〜Ｑ３の貫通電流が減少してノ
ードｎ２の電位が上がり、ＭＯＳＦＥＴＱ５のドレイ
ン電流が増加する。これによって、ノードｎ３の電位が
下がり、出力インバータＩＮＶはハイレベルの信号ＮＧ
を出力する。

【００６６】これに対し、書込み終了判定回路１５が活
性化されたときにメモリマット内の全てのセンスアンプ
回路ＳＬ内のフリップフロップＦＦの選択側マットの入
出力ノードの電位がロウレベルであればＱ４，Ｑ５には
ドレイン電流が流れないため、検出用のＭＯＳＦＥＴ
Ｑ１のゲート電圧が上がってＱ１〜Ｑ３の貫通電流が増
加してノードｎ２の電位が下がり、ＭＯＳＦＥＴＱ５
のドレイン電流が減少する。これによって、ノードｎ３
の電位が上がり、出力インバータＩＮＶはロウレベルの
信号ＮＧを出力する。つまり、全てのメモリセルに対す
る書込みが終了すると、書込み終了判定回路１５の出力
信号ＮＧがロウレベルに変化されることとなる。

【００６７】（３）消去動作（ｅｒａｓｅ）次に、本実施例のフラッシュメモリの消去動作を説明す
る。メモリセルの消去は、標準バス１５０より標準バス
インターフェイス部１７０を介してフラッシュメモリ１
００に対して消去コマンドとアドレスが入力されること
により開始される。複数のワードにわたって消去を行な
う場合にはアドレスはアドレス制御系回路４０が自動的
に発生するように構成されている。

【００６８】消去動作の手順は、基本的には書込みとほ
ぼ同様であり、メモリセルに印加される電圧が書込み時
とはほぼ逆なる。すなわち、選択ワード線を介してメモ
リセルのコントロールゲートに１６Ｖのような電圧が印
加され、ローカルソース線ＬＳＬおよびローカルドレイ
ン線ＤＬＤを介してメモリセルのソースおよびドレイン
に０Ｖのような低い電圧が印加されることにより、フロ
ーティングゲートに電荷が注入され、ワード線を共通に
する全てのメモリセルのしきい値が同時に高い状態にさ
れる。

【００６９】消去動作においても所定時間の消去電圧印
加後にベリファイ動作が行なわれる。この消去ベリファ
イは基本的にはデータの読出しであり、図６の波形図を
参照しながら説明した前述の読出し動作と同様な手順に
従って実行される。消去ベリファイが通常の読出し動作
と異なるのは、ワード線の電位が通常の読出し動作時よ
りも低くされる点と、ベリファイ読出し後にすべてのメ
モリセルについて消去が終了したか判定を行ない、終了
していないメモリセルに関しては再度消去が実行される
点にある。

【００７０】消去が終了したメモリセルのデータ線ＤＬ
はベリファイ読出し後にハイレベルになるのに対し、消
去が終了していないメモリセルのデータ線ＤＬはベリフ
ァイ読出し後にロウレベルになる。従って、データ線の
電位をセンスラッチ回路ＳＬで増幅した直後はフリップ
フロップＦＦの選択マット側の入出力ノードはハイレベ
ルとなり非選択マット側の入出力ノードはロウレベルと
なる。そこで、この実施例では、非選択マット側の書込
み終了判定回路１５を使用して消去の完了を判定するよ
うにしている。

【００７１】すなわち、選択ワード線に接続されている
全てのメモリセルの消去が終了すると、ベリファイ後に
フリップフロップＦＦの非選択マット側の入出力ノード
は全てロウレベルになり、これらのノードに接続されて
いる判定用のＭＯＳＦＥＴＱａは全てオフ状態になるの
で、非選択マット側の書込み終了判定回路１５の出力信
号ＮＧは、図８の説明で述べたように、ロウレベルにな
るため、制御回路３２は消去が完了したことを知ること
ができる。

【００７２】メモリセルのしきい値を低くする動作（こ
の実施例では書込み）においては、高電圧を印加する時
間が長すぎるとしきい値が下がりすぎてワード線が非選
択レベル（０Ｖ）でもオンされてしまういわゆるデプリ
ート不良が発生するので、１回の書込み時間をあまり長
くすることができない。これに対し、しきい値を高くす
る動作は多少高くなりすぎても特に２値のフラッシュメ
モリでは支障はないので、書込み動作のときのように、
消去未終了のメモリセルに対してのみ高電圧を選択的に
印加する必要はなく、全てのメモリセルに再度消去電圧
を印加することができる。ただし、後述のセンスアンプ
の保持データ反転動作機能を用いて消去未終了のメモリ
セルに対してのみ再度高電圧を選択的に印加することも
可能である。

【００７３】（４）リフレッシュ動作次に、図１０および図１１のフローチャート並びに図１
２および図１３の波形図を用いて本実施例のフラッシュ
メモリのリフレッシュ動作について説明する。リフレッ
シュは標準バス１５０より標準バスインターフェイス部
１７０を介してフラッシュメモリ１００に対してリフレ
ッシュコマンドが入力されることにより開始される。リ
フレッシュには、全メモリセルを対象とするものと、ア
ドレス範囲を指定した一部のメモリセルを対象とするも
のの２つが用意されている。

【００７４】全メモリセルを対象とするリフレッシュの
場合には、図９（Ａ）に示すようにリフレッシュコマン
ド（チップ）が入力されることにより開始される。アド
レスはアドレス制御系回路４０が自動的に発生するよう
に構成されている。一方、一部のメモリセルを対象とす
るリフレッシュの場合には、図９（Ｂ）に示すように、
リフレッシュコマンドに続いて開始アドレスと終了アド
レスとが入力されることにより開始される。この場合に
も中間のアドレスは、アドレス制御系回路４０により自
動的に発生される。上記２種類のリフレッシュは、コマ
ンドコードを代えることで区別しても良いし、図９
（Ｂ）に示すように、コマンド入力後に書込み制御信号
／ＷＥを変化させることで区別するようにしてもよい。

【００７５】リフレッシュコマンドが入力されると図９
に示されているフローに従った制御が制御回路３２によ
って開始される。先ず最初のワード線の電位が立ち上が
り、データの読出しが行なわれる（ステップＳ１）。こ
のときのワード線の選択レベルは通常の読出し時のレベ
ルＶＲＷよりも少し高いＶＲＷ（ｈ）である。リフレッ
シュ時の読出しの手順は、図６を用いて説明した前述の
通常読出し動作とほぼ同じで、プリチャージ方式であ
る。ただし、読み出されたデータはセンスラッチ回路Ｓ
Ｌに保持されたままで、外部には出力されない。

【００７６】ここで、選択されたメモリセルのしきい値
がＶＲＷ（ｈ）よりも高かった場合にはデータ線はハイ
レベルのままであり、センスラッチ回路ＳＬのフリップ
フロップＦＦの選択マット側の入出力ノードＮｕまたは
Ｎｄはハイレベルを保持する。一方、選択されたメモリ
セルのしきい値がＶＲＷ（ｈ）よりも低かった場合には
データ線はロウレベルに変化し、センスラッチ回路ＳＬ
のフリップフロップＦＦの選択マット側の入出力ノード
ＮｕまたはＮｄはロウレベルを保持することとなる。つ
まり、図１（Ａ）においてしきい値範囲Ｍ３にあるメモ
リセルに接続されたデータ線はハイレベルであり、しき
い値範囲Ｍ１およびＭ２にあるメモリセルに接続された
データ線はロウレベルとなる。以下、上側（Ｕ側）のメ
モリマットが選択される場合について説明する。

【００７７】次に、センスラッチ回路ＳＬにおいて、フ
リップフロップＦＦの保持データの反転が行なわれる
（ステップＳ２）。図１２（Ａ）にはこのデータ反転時
におけるデータ“１”の反転の様子が、また図１２
（Ｂ）にはデータ“０”の反転の様子が示されている。
データ反転は、先ず信号ＴＲＵ，ＴＲＤをロウレベルに
してスイッチＭＯＳＦＥＴＱｔｕ，Ｑｔｄをオフさせ
た状態で、選択マット側の信号ＲＰＣＵを１Ｖ＋Ｖｔｈ
に立ち上げてプリチャージＭＯＳＦＥＴＱｐ２をオン
させてデータ線ＤＬｕを１Ｖにプリチャージした後、信
号ＰＣＵを立ち上げてＭＯＳＦＥＴＱｐ１をオンさせ
る。

【００７８】すると、フリップフロップＦＦの保持デー
タに応じて選択マット側の入出力ノードＮｕがハイレベ
ル（保持データ“１”）のときはＭＯＳＦＥＴＱｃが
オンされ、選択マット側の入出力ノードＮｕがロウレベ
ル（保持データ“０”）のときはＭＯＳＦＥＴＱｃが
オフされる。しかもこのときＭＯＳＦＥＴＱｃのドレ
イン側の電源供給端子ＵＰＣには通常の読出しおよびス
テップＳ１での読出し時のＶｃｃの代わりにＶｓｓが供
給されている。そのため、オンされたＭＯＳＦＥＴＱ
ｃに対応されたデータ線はＶｓｓにディスチャージされ
る。また、オフされたＭＯＳＦＥＴＱｃに対応された
データ線はディスチャージされずにプリチャージレベル
である１Ｖを保持する。

【００７９】次に、電源電圧ＳＬＰを立ち下げてフリッ
プフロップＦＦを非活性化させるとともに、信号ＰＣＵ
を立ち下げてＭＯＳＦＥＴＱｐ１をオフさせた後、非
選択マット側の信号ＲＰＣＤを０．５Ｖ＋Ｖｔｈに立ち
上げてＭＯＳＦＥＴＱｐ２をオンさせ、非選択マット
側のデータ線ＤＬｄを０．５Ｖにプリチャージさせる。
その後、信号ＴＲＵ，ＴＲＤをハイレベルにしてスイッ
チＭＯＳＦＥＴＱｔｕ，Ｑｔｄをオンさせてデータ線
ＤＬｕ，ＤＬｄのレベルをフリップフロップＦＦの入出
力ノードＮｕ，Ｎｄに伝達し、電源電圧ＳＬＰを立ち上
げてフリップフロップＦＦを活性化させる。すると、デ
ータ線のレベル差が増幅されてフリップフロップＦＦの
入出力ノードＮｕ，Ｎｄの電位は反転動作前と逆の電位
関係となる。

【００８０】上記ステップＳ２の反転動作が終了する
と、反転されたデータを使用したデータ線の選択プリチ
ャージ（ステップＳ３）とそれに続いて読出し（ステッ
プＳ４）が行なわれる。このステップＳ４での読出し時
のワード線の選択レベルは通常の読出し時のレベルＶＲ
Ｗよりも少し低いＶＲＷ（ｌ）である。また、ステップ
Ｓ３のプリチャージの際にはＭＯＳＦＥＴＱｃのドレ
イン側の電源供給端子ＵＰＣに通常の読出し時と同じ電
源電圧Ｖｃｃが供給される。

【００８１】図１３（Ａ）にはこの選択プリチャージ時
における選択マット側の入出力ノードＮｕがハイレベル
であるものに対応したデータ線の変化の様子が、また図
１３（Ｂ）には選択マット側の入出力ノードＮｕがハイ
レベルであるものに対応したデータ線の変化の様子が示
されている。選択プリチャージは、先ず信号ＴＲＵ，Ｔ
ＲＤをロウレベルにしてスイッチＭＯＳＦＥＴＱｔ
ｕ，Ｑｔｄをオフさせた状態で、選択マット側の信号Ｐ
ＣＵを１Ｖ＋Ｖｔｈに立ち上げてＭＯＳＦＥＴＱｐ１を
オンさせるとともに、非選択マット側の信号ＲＰＣＤを
０．５Ｖ＋Ｖｔｈに立ち上げてＭＯＳＦＥＴＱｐ２を
オンさせ、非選択マット側のデータ線ＤＬｄを０．５Ｖ
にプリチャージさせる。

【００８２】すると、フリップフロップＦＦの保持デー
タに応じて選択マット側の入出力ノードＮｕがハイレベ
ル（保持データ“１”）のときはＭＯＳＦＥＴＱｃが
オンされ、選択マット側の入出力ノードＮｕがロウレベ
ル（保持データ“０”）のときはＭＯＳＦＥＴＱｃが
オフされる。しかもこのときＭＯＳＦＥＴＱｃのドレ
イン側の電源供給端子ＵＰＣにはＶｃｃが供給されてい
るため、オンされたＭＯＳＦＥＴＱｃに対応されたデ
ータ線は１Ｖにプリチャージされる。また、オフされた
ＭＯＳＦＥＴＱｃに対応されたデータ線はプリチャー
ジされずに０Ｖを保持する。

【００８３】次に、電源電圧ＳＬＰを立ち下げてフリッ
プフロップＦＦを非活性化させるとともに、ワード線を
立ち上げる。すると、プリチャージされたデータ線に接
続されかつ選択されたメモリセルのしきい値がＶＲＷ
（ｌ）よりも高かった場合にはデータ線はハイレベルの
ままであり、選択されたメモリセルのしきい値がＶＲＷ
（ｌ）よりも低かった場合にはデータ線はロウレベルに
変化する。また、選択ワード線に接続されたメモリセル
であってもステップＳ３の選択プリチャージでプリチャ
ージされなかったデータ線は、それに接続されているメ
モリセルのしきい値のいかんにかかわらず電位は０Ｖの
ままである。

【００８４】その後、信号ＴＲＵ，ＴＲＤをハイレベル
にしてスイッチＭＯＳＦＥＴＱｔｕ，Ｑｔｄをオンさ
せてデータ線ＤＬｕ，ＤＬｄのレベルをフリップフロッ
プＦＦの入出力ノードＮｕ，Ｎｄに伝達し、電源電圧Ｓ
ＬＰを立ち上げてフリップフロップＦＦを活性化させ
る。すると、データ線のレベル差が増幅されてフリップ
フロップＦＦの入出力ノードＮｕ，Ｎｄの電位はデータ
線のレベルに応じた電位となり、信号ＴＲＵ，ＴＲＤを
ロウレベルに変化させてスイッチＭＯＳＦＥＴＱｔｕ，
Ｑｔｄをオフさせることで、フリップフロップＦＦの入
出力ノードＮｕ，Ｎｄの電位が保持される。

【００８５】上記のようにして通常の読出し時より高い
ＶＲＷ（ｈ）で読み出したデータを反転して選択プリチ
ャージを行なった後、通常の読出し時より低いＶＲＷ
（ｌ）で読み出しを行なうと、最後にセンスラッチ回路
ＳＬのフリップフロップＦＦの選択マット側の入出力ノ
ードＮｕにハイレベルが保持されているメモリセルは、
図１（Ａ）においてしきい値範囲Ｍ２にあるメモリセル
のみとなる。

【００８６】そこで、次に、センスラッチ回路ＳＬのフ
リップフロップＦＦの選択マット側の入出力ノードＮｕ
にハイレベルが保持されているものがあるか否かを調べ
ることで、リフレッシュが必要な、図１（Ａ）において
しきい値範囲Ｍ２にあるメモリセルの有無を判定する
（ステップＳ５）。なお、この判定は、図８の判定回路
を利用することにより容易に実行することができる。す
なわち、前述したように、図８の回路はデータ読出し動
作後にフリップフロップＦＦの選択マット側の入出力ノ
ードＮｕにハイレベルが保持されているものが１つでも
あると回路の出力信号ＮＧがハイレベルになるため、信
号ＮＧを監視することでリフレッシュが必要なメモリセ
ルがあるか否か判定することができる。

【００８７】ステップＳ５でリフレッシュが必要なメモ
リセルがないと判定されると次にワード線についてステ
ップＳ１〜Ｓ５の動作を繰り返し、リフレッシュが必要
なメモリセルがある判定されると次のステップＳ６へ移
行してリフレッシュ動作を行なう。このリフレッシュ動
作は図１１に示されている手順に従って行なわれる。

【００８８】先ずステップＳ６１でリフレッシュを要す
るメモリセルの読出しをワード線単位で行なう。この読
出しは、図６を用いて説明した前述の通常読出し動作と
ほぼ同じで、プリチャージ方式である。ただし、読み出
されたデータはセンスラッチ回路ＳＬに保持されたまま
で、外部には出力されない。この読出し動作によって、
しきい値が低いメモリセルから読み出されたデータを保
持するセンスラッチ回路ＳＬの保持データは“１”すな
わちフリップフロップＦＦの選択マット側の入出力ノー
ドはロウレベルにされ、しきい値が低いメモリセルから
読み出されたデータを保持するセンスラッチ回路ＳＬの
フリップフロップＦＦの選択マット側の入出力ノードは
ハイレベルにされる。

【００８９】次に、当該ワード線に接続されているすべ
てメモリセルのしきい値を高くする消去動作を行なう
（ステップＳ６２）。消去動作は、特に制限されない
が、スイッチＭＯＳＦＥＴＱｔｕをオフさせた状態
で、選択ワード線を介してメモリセルのコントロールゲ
ートに１６Ｖのような電圧を印加するとともに、ローカ
ルソース線ＬＳＬおよびローカルドレイン線ＤＬＤを介
してメモリセルのソースおよびドレインに０Ｖのような
低い電圧を印加することにより、フローティングゲート
に電荷を注入して、ワード線を共通にする全てのメモリ
セルのしきい値を同時に高い状態に移行させる。

【００９０】その後、ステップＳ６１の読出しでセンス
ラッチ回路ＳＬに保持されているデータを用いてメモリ
セルへのデータの書戻しを行なうが、しきい値を下げよ
うとするメモリセルのコントロールゲートにはワード線
ＷＬを介して−１３Ｖを印加しドレインにはデータ線Ｄ
Ｌを介して４Ｖのような電圧を印加する必要がある。と
ころが、消去前にしきい値が低い状態にあったメモリセ
ルから読み出されたデータを保持するセンスラッチ回路
ＳＬのフリップフロップＦＦの選択マット側入出力ノー
ドにはロウレベルが保持されており、これを用いて前述
の書込みシーケンスを利用して書込みを行なおうとする
と、通常の書込み時とはデータの“１”，“０”が逆で
ある。

【００９１】そこで、この実施例では、書き戻し前にセ
ンスラッチ回路ＳＬに保持されているデータの反転を行
なう（ステップＳ６３）。このデータ反転は、図１０の
フローチャートのステップＳ２で説明したデータ反転動
作と同一の手順に従って行なうことができる。また、こ
のデータ反転は、ステップＳ６２の消去動作の前に行な
っておくようにすることも可能である。

【００９２】上記データ反転終了後は、その時点でセン
スラッチ回路ＳＬのフリップフロップＦＦに保持されて
いるデータを用いて書込み動作（ステップＳ６４）を行
なってから書込みベリファイ（ステップＳ６５）および
書込み終了判定（ステップＳ６６）を行なう。この書込
み動作、書込みベリファイおよび書込み終了判定動作
は、図７を用いて説明した前述の通常書込み動作と同じ
であるので、説明は省略する。

【００９３】上記リフレッシュ動作を実行することによ
り、図１（Ａ）において、しきい値がＭ２の範囲に入っ
てしまったメモリセルのしきい値を元の正常なしきい値
範囲Ｍ１またはＭ３に戻してやることができる。ただ
し、しきい値がＭ２の範囲に入ってしまったメモリセル
であっても通常の読出しレベルＶＷＲを超えてしまうよ
うな大きなしきい値の変化があったものは正常に書き戻
すことができないので、例えばシステムの電源投入時に
必ずリフレッシュを行なうなど、上記のような大きなし
きい値変化が生じる前にリフレッシュを行なうようにす
ると良い。

【００９４】また、上記リフレッシュは書き換え動作で
あるので、リフレッシュを行なわない従来のフラッシュ
メモリに比べてデータの書き換え回数が増加することと
なる。従って、リフレッシュ機能を持たせることで、書
換え耐性が同一ならば見かけ上の書き換え可能回数が低
下することとなるので、リフレッシュ回数の管理も必要
となると考えられる。そこで、各ワード線毎に通常のメ
モリセルとは別個にリフレッシュが行なわれたことを示
すビットもしくはリフレッシュ回数ないしは書込み回数
を記憶する領域を設けるようにしても良い。

【００９５】図１４には本発明を適用した多値フラッシ
ュメモリの実施例を示す。この実施例においては、マッ
トの外側すなわちマットＭＡＴ−Ｕ，ＭＡＴ−Ｄを挟ん
でセンスラッチ列１１と反対側にそれぞれ読出しデータ
を一時保持するためのデータラッチ回路１２ａ，１２ｂ
が配置されている。また、この実施例のフラッシュメモ
リにおいては、入出力データの変換を行なう演算機能が
入出力データ切替え回路２０に設けられている。

【００９６】表２には、１つのメモリセルに２ビット
（４値）のデータを記憶させる場合の上記入出力データ
切替え回路２０におけるデータ変換例を示す。

【００９７】

【表２】表２に示されているように、書込みデータ“０１”は３
ビットのデータ“０１０”に変換され、書込みデータ
“００”は３ビットのデータ“１００”に変換され、書
込みデータ“１０”は３ビットのデータ“００１”に変
換され、書込みデータ“１１”は３ビットのデータ“０
００”に変換される。そして、変換後“１”に相当する
ビットに対応するメモリセルにのみ書込み（しきい値の
スライド）がなされ、変換後“０”に相当するビットに
対応するメモリセルには書込みがなされないこととな
る。このようなデータ変換を行なうとともに以下のよう
なデータの転送制御を行なうことで、図３のような構成
を有するセンスラッチ回路ＳＬを用いて効率よく書込み
を行なうことができる。

【００９８】外部端子Ｉ／Ｏ０及びＩ／Ｏ１を介して上
記入出力データ切替え回路２０に最初に入力された８ビ
ットの書込みデータは３ビットのデータに変換される。
変換されたデータはメモリアレイ１０の両端（図では上
と下）に配置されているデータラッチ列１２ａ，１２ｂ
とメモリアレイの中央に配置されているセンスラッチ列
１１（前記ＳＬに相当）の１番目のラッチ回路にそれぞ
れ転送され、保持される。また、外部端子Ｉ／Ｏ２及び
Ｉ／Ｏ３を介して供給された書込みデータもまた３ビッ
トのデータに変換され、メモリアレイ１０の両端（図で
は上と下）に配置されているデータラッチ列１２ａ，１
２ｂとメモリアレイの中央に配置されているセンスラッ
チ回路１１の２番目のラッチ回路にそれぞれ転送され、
保持される。

【００９９】以下同様に、外部端子Ｉ／Ｏ４及びＩ／Ｏ
５を介して供給された書込みデータもまた３ビットのデ
ータに変換され、データラッチ列１２ａ，１２ｂセンス
ラッチ列１１の３番目のラッチ回路にそれぞれ転送さ
れ、保持される。外部端子Ｉ／Ｏ６及びＩ／Ｏ７を介し
て供給された書込みデータもまた３ビットのデータに変
換され、データラッチ列１２ａ，１２ｂとセンスラッチ
列１１の４番目のラッチ回路にそれぞれ転送され、保持
される。次に入力された８ビットの書込みデータは、入
出力データ切替え回路２０で変換されてデータラッチ回
路１２ａ，１２ｂとセンスラッチ回路１１の５〜８番目
のビットにそれぞれ転送され、保持される。

【０１００】上記動作を繰り返してデータラッチ列１２
ａ，１２ｂとセンスラッチ列１１の全てのラッチ回路に
データが格納された時点で、メモリ内部に設けられてい
る制御回路３２が書込みシーケンスを起動して、最初に
センスラッチ列１１に保持されているデータ、次にデー
タラッチ列１２ａのデータ、その後に１２ｂのデータの
順で書込みを実行する。この場合、データラッチ列１２
ａ，１２ｂのデータは一旦センスラッチ列１１に転送さ
れてから書込みが行なわれる。なお、制御回路は外部の
ＣＰＵ等から入力されるコマンドに従って制御を行なう
ように構成されている。これによって、１つのメモリセ
ルに２ビット（４値）を記憶させることができる。

【０１０１】さらに、本発明は、上記１ビット（２値）
または２ビット（４値）のほかに、３ビット以上のデー
タを１つのメモリセルに記憶させるようにした多値メモ
リにも適用することができる。表３に、１つのメモリセ
ルに記憶させるビット数と各メモリセルのしきい値に対
応される変換データとの関係の一例が示されている。

【０１０２】

【表３】また、図１５には、多値記憶方式におけるＭＯＳＦＥＴ
型記憶素子のゲート・ソース間電圧Ｖｇｓとドレイン電
流Ｉｄｓとの関係が設定されるしきい値ごとに示されて
いる。同図より、図に示すＶＲＥ１，ＶＲＷ２，……Ｖ
ＲＷｉのようにワード線の読出しレベルを設定して読出
しを行なうことにより、一定の判定電流レベルでデータ
線に流れる電流を判定するだけで選択メモリセルのしき
い値を識別することができることが分かる。

【０１０３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、図１６（ｃ）のように、ローカルデータ
線ＬＤＬとローカルソース線ＬＳＬとの間に複数の不揮
発性素子からなるメモリセルＭＣ１〜ＭＣｎが並列に接
続されて、ローカルデータ線ＬＤＬは選択ＭＯＳＦＥＴ
Ｑｓ１を介してデータ線ＤＬに、またローカルソース
線ＬＳＬは選択ＭＯＳＦＥＴＱｓ２を介して接地電位
のような低電圧端子に接続された構成を有するメモリマ
ットに適用した場合について説明したが、メモリマット
は、図１６（ａ）のようにデータ線ＤＬと共通ソース線
ＳＬとの間に複数のメモリセルＭＣ１〜ＭＣｎが並列に
接続され基体（ウェル）にＶＢＢが印加されたものや、
図１６（ｂ）のように、選択ＭＯＳＦＥＴＱｓ１とＱ
ｓ２を介してデータ線ＤＬと接地電位のような低電圧端
子との間に複数のメモリセルＭＣ１〜ＭＣｎが直列に接
続されたものにも適用することが可能である。

【０１０４】さらに、各メモリセルに対する書込み方式
も、実施例のように、一旦消去を行なってしきい値を高
くした後に書込みパルスでしきい値を下げる方式に限定
されず、書込みパルスでしきい値を高くする方式等であ
っても良い。また、実施例では、データ“０”を保持す
るセンスラッチ回路に対応するメモリセルに書込みを行
なってしきい値を変化させているが、データ“１”を保
持するセンスラッチ回路に対応するメモリセルに書込み
を行なってしきい値を変化させるようにしても良い。

【０１０５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型の不揮発性メモリであるフラッシュメモリに適用し
た場合について説明したが、この発明はそれに限定され
るものでなく、フローティングゲートを有するＭＯＳＦ
ＥＴを記憶素子とする不揮発性記憶装置一般さらには複
数のしきい値を有するメモリセルを備えた半導体装置に
広く利用することができる。

【０１０６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１０７】すなわち、この発明は、ディスターブやリ
テンションによる記憶データの破壊が生じにくい不揮発
性半導体記憶装置を得ることができる。

【０１０８】また、この発明は、リフレッシュに要する
時間が短い不揮発性半導体記憶装置を実現することがで
きる。

【図面の簡単な説明】

【図１】２値と４値の不揮発性記憶素子のしきい値の分
布を示す説明図である。

【図２】メモリアレイの具体例を示す回路図である。

【図３】センスラッチ回路の具体例を示す回路図であ
る。

【図４】本発明を適用した２値フラッシュメモリの一実
施例の概略を示す全体ブロック図である。

【図５】本発明を適用下フラッシュメモリの応用システ
ムの一例を示すブロック図である。

【図６】実施例のフラッシュメモリのデータ読出し時の
タイミングを示す波形図である。

【図７】実施例のフラッシュメモリのデータ書込み時の
タイミングを示す波形図である。

【図８】実施例のフラッシュメモリにおける書込み終了
判定回路の一実施例を示す回路図である。

【図９】実施例のフラッシュメモリのコマンド入力タイ
ミングを示すタイミングチャートである。

【図１０】実施例のフラッシュメモリにおけるリフレッ
シュ動作時のリフレッシュの要否の判定の手順の一例を
示すフローチャートである。

【図１１】実施例のフラッシュメモリにおけるリフレッ
シュ動作の手順の一例を示すフローチャートである。

【図１２】リフレッシュ動作時のセンスラッチ回路の保
持データの反転動作のタイミングを示す波形図。

【図１３】リフレッシュ動作時のデータ線の選択プリチ
ャージ動作のタイミングを示す波形図。

【図１４】本発明を適用可能な多値フラッシュメモリの
一実施例の概略を示す全体ブロック図である。

【図１５】４値のフラッシュメモリにおけるメモリセル
を構成するＭＯＳＦＥＴのゲート・ソース間電圧とドレ
イン電流との関係を示す特性図である。

【図１６】本発明を適用可能なフラッシュメモリのメモ
リセル列の他の構成例を示す回路図である。

【図１７】実施例のフラッシュメモリに使用されるメモ
リセルの構造およびデータ書込み時の電圧状態を示す模
式図である。

【図１８】実施例のフラッシュメモリに使用されるメモ
リセルの消去時の電圧状態を示す模式図である。

【符号の説明】

１０メモリアレイ１１センスラッチ列１２ａ，１２ｂデータラッチ列１３Ｘ系アドレスデコーダ１４ワードドライブ回路２０データ変換回路２１バッファ部２２データ変換部３２制御回路ＳＬセンスラッチ回路ＤＬデータ線ＷＬワード線ＭＣメモリセル

Claims

【特許請求の範囲】

【請求項１】しきい値が２以上の状態をとることによ
り１ビット以上のデータを記憶する複数の記憶素子がマ
トリックス状に配置されるとともに、同一列の複数の記
憶素子のドレインが接続されたデータ線毎にラッチ回路
が設けられ、該ラッチ回路は対応するデータ線と接続・
切断可能に構成された不揮発性半導体記憶装置におい
て、同一ワード線に接続された同一行の複数の記憶素子
のコントロールゲートに通常読出しレベルよりも所定量
高いレベルと所定量低いレベルの電圧を印加してそれぞ
れデータの読出しを行なって、上記２つのレベル間にし
きい値のある記憶素子を検出し該記憶素子のデータをワ
ード線単位で書き戻すようにしたことを特徴とする不揮
発性半導体記憶装置のリフレッシュ方法。
【請求項２】上記通常読出しレベルよりも所定量高い
レベルを用いた読出しによって得られたデータの反転デ
ータと上記通常読出しレベルよりも所定量低いレベルを
用いた読出しによって得られたデータの論理和をとって
上記２つのレベル間にしきい値のある記憶素子を検出す
ることを特徴とする請求項１に記載の不揮発性半導体記
憶装置のリフレッシュ方法。
【請求項３】上記複数のデータ線にはそれぞれ対応す
るラッチ回路の保持データに応じて選択的に当該データ
線をプリチャージ可能なプリチャージ手段が結合され、
上記通常読出しレベルよりも所定量高いレベルを用いた
読出しによって上記ラッチ回路に保持されたデータを上
記プリチャージ手段を用いて対応するデータ線に反転転
写して上記ラッチ回路に取り込んでデータを反転し、該
反転データを用いて上記プリチャージ手段を駆動してデ
ータ線をプリチャージした後、上記通常読出しレベルよ
りも所定量低いレベルの電圧を印加してそれぞれデータ
の読出しを行なって、上記２つのレベル間にしきい値の
ある記憶素子を検出することを特徴とする請求項２に記
載の不揮発性半導体記憶装置のリフレッシュ方法。
【請求項４】上記記憶素子は第１と第２の２つのしき
い値状態をとることにより１ビットのデータを記憶する
記憶素子であり、上記２つのレベル間にしきい値のある
記憶素子が検出された場合に、上記通常読出しレベルを
用いた読出しによって得られたデータを上記ラッチ回路
に保持しておいて、当該ワード線に接続されているすべ
て記憶素子のしきい値を第１のしきい値の方向へ変化さ
せた後、上記ラッチ回路に保持されているデータを用い
て対応する記憶素子のしきい値を第２のしきい値の方向
へ変化させるようにしたことを特徴とする請求項１、２
または３に記載の不揮発性半導体記憶装置のリフレッシ
ュ方法。
【請求項５】請求項１、２、３または４に記載の方法
に従って、上記ラッチ回路および上記プリチャージ手段
を制御してデータの書き戻しを行なわせる制御回路を内
蔵してなることを特徴とする不揮発性半導体記憶装置。
【請求項６】上記制御回路は外部から所定のコマンド
コードが入力されたときに請求項１、２、３または４に
記載の方法に従った記憶素子の書き戻しを開始すること
を特徴とする請求項５に記載の不揮発性半導体記憶装
置。