JPH0727011B2 - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH0727011B2 JPH0727011B2 JP63066451A JP6645188A JPH0727011B2 JP H0727011 B2 JPH0727011 B2 JP H0727011B2 JP 63066451 A JP63066451 A JP 63066451A JP 6645188 A JP6645188 A JP 6645188A JP H0727011 B2 JPH0727011 B2 JP H0727011B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- instruction
- bus
- control signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模集積回路に関する。
第３図は大規模集積回路の第１の従来例を示す構成図で
ある。
ある。
RAM13,アドレスレジスタ15,16は内部バスBUS12に接続さ
れている。データバスバッファ20は外部バスBUS11と内
部バスBUS12間のデータの授受を行う。ROM17は、テスト
用命令を格納しているテスト用記憶部171とその他の命
令を格納している記憶部172とからなり、アドレスレジ
スタ16からのアドレスに従ってそれぞれの記憶部171,17
2から命令を命令レジスタ18に出力する。命令レジスタ1
8に出力された命令はデコーダ19でデコードされ実行さ
れる。
れている。データバスバッファ20は外部バスBUS11と内
部バスBUS12間のデータの授受を行う。ROM17は、テスト
用命令を格納しているテスト用記憶部171とその他の命
令を格納している記憶部172とからなり、アドレスレジ
スタ16からのアドレスに従ってそれぞれの記憶部171,17
2から命令を命令レジスタ18に出力する。命令レジスタ1
8に出力された命令はデコーダ19でデコードされ実行さ
れる。
本従来例に対する性能試験はテスト用記憶部171に書込
まれたテスト用命令を実行させて行われる。テスト用記
憶部171内のテスト用命令は、メーカーによって準備さ
れ、記憶部172に格納される命令をテストする。
まれたテスト用命令を実行させて行われる。テスト用記
憶部171内のテスト用命令は、メーカーによって準備さ
れ、記憶部172に格納される命令をテストする。
第４図は大規模集積回路の第２の従来例を示す構成図で
ある。
ある。
本従来例は、テスト制御回路11と、テスト制御回路11に
制御されてROM171の出力データか内部バスBUS12のデー
タかを選択して命令レジスタ18に出力する命令入力切換
回路12とを有し、ROM171がテスト用記憶部17を有してい
ない点が第１の従来例と異なる。
制御されてROM171の出力データか内部バスBUS12のデー
タかを選択して命令レジスタ18に出力する命令入力切換
回路12とを有し、ROM171がテスト用記憶部17を有してい
ない点が第１の従来例と異なる。
テスト時には、テスト信号TAをテスト制御回路11に印加
する。テスト制御回路11は命令入力切換回路12を制御し
て内部バスBUS12のデータが命令レジスタ18に入力され
るようにする。そして、テスト用命令を外部バスBU
S11，データバスバッファ20,内部バスBUS12，命令入力
切換回路12、命令レジスタ18を介してデコーダ19に与え
テストを実行させる。
する。テスト制御回路11は命令入力切換回路12を制御し
て内部バスBUS12のデータが命令レジスタ18に入力され
るようにする。そして、テスト用命令を外部バスBU
S11，データバスバッファ20,内部バスBUS12，命令入力
切換回路12、命令レジスタ18を介してデコーダ19に与え
テストを実行させる。
上述した従来の大規模集積回路は、テスト用命令を内蔵
のROM17に格納する場合、テスト用記憶部171として利用
できるエリアは限定され、充分なテスト用命令を格納す
ることができない欠点があり、外部バスBUS11からテス
ト用命令をRAMに取込む場合、命令レジスタ18へテスト
用命令を入力するための外部端子をテスト用に独立につ
くることは端子数の制限から困難なため、通常の信号端
子、例えばデータバスの端子を使って命令レジスタへ命
令を入力しているため、テスト時に外部から命令レジス
タ18にテスト用命令を入力しているとき、内部バスBUS
12が使用されているので命令を実行することが困難とな
り、テスト用命令の入力が済んでからでないと実行でき
ない欠点がある。
のROM17に格納する場合、テスト用記憶部171として利用
できるエリアは限定され、充分なテスト用命令を格納す
ることができない欠点があり、外部バスBUS11からテス
ト用命令をRAMに取込む場合、命令レジスタ18へテスト
用命令を入力するための外部端子をテスト用に独立につ
くることは端子数の制限から困難なため、通常の信号端
子、例えばデータバスの端子を使って命令レジスタへ命
令を入力しているため、テスト時に外部から命令レジス
タ18にテスト用命令を入力しているとき、内部バスBUS
12が使用されているので命令を実行することが困難とな
り、テスト用命令の入力が済んでからでないと実行でき
ない欠点がある。
本発明の大規模集積回路は、 テスト動作を指示するテスト信号を受けると、テスト制
御信号を出力するテスト制御信号発生回路と、 テスト制御信号に基づいて、外部バスからのアドレスお
よびテスト用命令をラッチし、内部バスに出力するデー
タバスバッファと、 データバスバッファが内部バスに出力したアドレスを、
テスト制御信号に基づいてラッチするテスト用アドレス
レジスタと、 テスト用アドレスレジスタがラッチしたアドレスが指示
する内部RAMの特定エリアに、テスト用アドレスレジス
タがラッチしたアドレスに対応してデータバスバッファ
が内部バスに出力するテスト用命令を順次テスト制御信
号に基づいて書込み、書込んだテスト用命令をテスト制
御信号に基づいて内部RAMの特定エリアから読出すテス
ト用制御回路と、 テスト用制御回路が内部RAMの特定エリアから読出した
テスト用命令が出力される接続バスと、 テスト制御信号が出力されていないときは内部ROMから
出力される命令を選択し、テスト制御信号が出力されて
いるときは接続バスに出力されるテスト用命令を選択し
て命令レジスタを介してデコーダに出力して実行させる
命令入力切換回路とを有する。
御信号を出力するテスト制御信号発生回路と、 テスト制御信号に基づいて、外部バスからのアドレスお
よびテスト用命令をラッチし、内部バスに出力するデー
タバスバッファと、 データバスバッファが内部バスに出力したアドレスを、
テスト制御信号に基づいてラッチするテスト用アドレス
レジスタと、 テスト用アドレスレジスタがラッチしたアドレスが指示
する内部RAMの特定エリアに、テスト用アドレスレジス
タがラッチしたアドレスに対応してデータバスバッファ
が内部バスに出力するテスト用命令を順次テスト制御信
号に基づいて書込み、書込んだテスト用命令をテスト制
御信号に基づいて内部RAMの特定エリアから読出すテス
ト用制御回路と、 テスト用制御回路が内部RAMの特定エリアから読出した
テスト用命令が出力される接続バスと、 テスト制御信号が出力されていないときは内部ROMから
出力される命令を選択し、テスト制御信号が出力されて
いるときは接続バスに出力されるテスト用命令を選択し
て命令レジスタを介してデコーダに出力して実行させる
命令入力切換回路とを有する。
外部バスからRAMに読込んだテスト用命令は、テスト用
制御回路の制御によりRAMから読出される際、内部バス
とは別の接続バスを介して読出されているので、内部バ
スを使用する命令実行はテスト用命令読出し中でも可能
となり、テスト用命令を格納しているのはRAMなので容
量の面でもフレキシビリティ大となる。
制御回路の制御によりRAMから読出される際、内部バス
とは別の接続バスを介して読出されているので、内部バ
スを使用する命令実行はテスト用命令読出し中でも可能
となり、テスト用命令を格納しているのはRAMなので容
量の面でもフレキシビリティ大となる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の大規模集積回路の第１の実施例を示す
構成図である。
構成図である。
テスト制御信号発生回路１はテスト信号TSを入力し、テ
スト制御信号TCを出力する。命令入力切換回路２は、テ
スト制御信号TCが出力されていないときはROM7の出力を
命令レジスタ８に出力させ、テスト制御信号TCが出力さ
れているときはRAM3の出力を命令レジスタ８に出力させ
デコーダ９にデコードさせて命令実行を行なわせてい
る。データバスバッファ10は、テスト制御信号TCの指示
により外部バスBUS1のデータを取込み、内部バスBUS2に
出力する。アドレスレジスタ４はテスト制御信号TCの指
示により、内部BUS2に出力されたアドレスをラッチす
る。アドレスレジスタ５はテスト制御信号TCが出力され
ていないとき内部バスBUS2からRAM3に対するアドレスを
ラッチする。アドレスレジスタ６はROM7に対するアドレ
スを内部バスBUS2から取込む。RAM3は記憶部31とテスト
制御回路32とを有し、テスト制御回路32はテスト制御信
号TCに従って、アドレスレジスタ４がラッチしたアドレ
スが指定する記憶部31の特定エリアに内部バスBUS2に出
力されたデータを書込ませる。この書込みを必要回数実
行して特定エリアに一連のテスト用命令を格納する。格
納された一連のテスト用命令はテスト制御信号TCの指示
に従って、記憶部31の特定エリアから読出される。テス
ト制御信号TCが出力されているときは命令入力切換回路
２は、記憶部31の出力を命令レジスタ８に出力するよう
に切換わっているので、テスト制御信号TCの指示に従っ
て記憶部31の特定エリアから読出されたテスト用命令
は、接続バスBUS3と命令入力切換回路２を介して、命令
レジスタ８に出力され、デコーダ９でデコードされて実
行される。
スト制御信号TCを出力する。命令入力切換回路２は、テ
スト制御信号TCが出力されていないときはROM7の出力を
命令レジスタ８に出力させ、テスト制御信号TCが出力さ
れているときはRAM3の出力を命令レジスタ８に出力させ
デコーダ９にデコードさせて命令実行を行なわせてい
る。データバスバッファ10は、テスト制御信号TCの指示
により外部バスBUS1のデータを取込み、内部バスBUS2に
出力する。アドレスレジスタ４はテスト制御信号TCの指
示により、内部BUS2に出力されたアドレスをラッチす
る。アドレスレジスタ５はテスト制御信号TCが出力され
ていないとき内部バスBUS2からRAM3に対するアドレスを
ラッチする。アドレスレジスタ６はROM7に対するアドレ
スを内部バスBUS2から取込む。RAM3は記憶部31とテスト
制御回路32とを有し、テスト制御回路32はテスト制御信
号TCに従って、アドレスレジスタ４がラッチしたアドレ
スが指定する記憶部31の特定エリアに内部バスBUS2に出
力されたデータを書込ませる。この書込みを必要回数実
行して特定エリアに一連のテスト用命令を格納する。格
納された一連のテスト用命令はテスト制御信号TCの指示
に従って、記憶部31の特定エリアから読出される。テス
ト制御信号TCが出力されているときは命令入力切換回路
２は、記憶部31の出力を命令レジスタ８に出力するよう
に切換わっているので、テスト制御信号TCの指示に従っ
て記憶部31の特定エリアから読出されたテスト用命令
は、接続バスBUS3と命令入力切換回路２を介して、命令
レジスタ８に出力され、デコーダ９でデコードされて実
行される。
次に第１図の実施例の動作について説明する。テスト信
号TCを入力したテスト制御信号発生回路１はテスト制御
信号TCを出力し、外部BUS1のアドレスをデータバスバッ
ファ10を介してアドレスレジスタ４にラッチさせ、ラッ
チさせた後、外部バスBUS1のテスト用命令をデータバス
バッファ10を制御して内部バスBUS2に出力させる。一
方、テスト用制御回路32は、内部バスBUS2に取込まれた
テスト用命令を、アドレスレジスタ４がラッチしたアド
レスが指定する記憶部31の特定エリアに書込む。テスト
制御信号TCにより記憶部31の特定エリアに書込まれたテ
スト用命令は、内部バスBUS2とは異なる接続バスBUS3，
命令入力切換回路２を介して命令レジスタ８に連続的に
出力される。
号TCを入力したテスト制御信号発生回路１はテスト制御
信号TCを出力し、外部BUS1のアドレスをデータバスバッ
ファ10を介してアドレスレジスタ４にラッチさせ、ラッ
チさせた後、外部バスBUS1のテスト用命令をデータバス
バッファ10を制御して内部バスBUS2に出力させる。一
方、テスト用制御回路32は、内部バスBUS2に取込まれた
テスト用命令を、アドレスレジスタ４がラッチしたアド
レスが指定する記憶部31の特定エリアに書込む。テスト
制御信号TCにより記憶部31の特定エリアに書込まれたテ
スト用命令は、内部バスBUS2とは異なる接続バスBUS3，
命令入力切換回路２を介して命令レジスタ８に連続的に
出力される。
第２図は本発明の第２の実施例を示す構成図である。
本実施例は、第１の実施例のアドレスレジスタ4,6の機
能がアドレスレジスタ61により置替えられている以外は
第１の実施例と同様である。
能がアドレスレジスタ61により置替えられている以外は
第１の実施例と同様である。
したがって、アドレスレジスタ61についてのみ説明す
る。アドレスレジスタ61はテスト制御信号TCが出力され
ていないときは、内部バスBUS2からラッチしたアドレス
をROM7に出力し、テスト制御信号TCが出力されていると
きは、内部バスBUS2からラッチしたアドレスをRAM3に出
力する。
る。アドレスレジスタ61はテスト制御信号TCが出力され
ていないときは、内部バスBUS2からラッチしたアドレス
をROM7に出力し、テスト制御信号TCが出力されていると
きは、内部バスBUS2からラッチしたアドレスをRAM3に出
力する。
第２の実施例の動作は第１の実施例の動作と同じなので
省略する。
省略する。
以上説明したように本発明は、外部バスから内蔵のRAM
にテスト用命令を読込み、読込んだテスト用命令をテス
ト用制御回路の制御によりRAMから読出し、内部バスと
は別の接続バスと、命令入力切換回路と、命令レジスタ
とを介してデコーダに与え実行させることにより、充分
な容量をもったRAMの特定エリアにあまり制限をうけず
にテスト用命令を格納することができ、テスト用命令を
命令レジスタに出力中でも、内部バスは使用されていな
いので、命令実行ができるという効果がある。
にテスト用命令を読込み、読込んだテスト用命令をテス
ト用制御回路の制御によりRAMから読出し、内部バスと
は別の接続バスと、命令入力切換回路と、命令レジスタ
とを介してデコーダに与え実行させることにより、充分
な容量をもったRAMの特定エリアにあまり制限をうけず
にテスト用命令を格納することができ、テスト用命令を
命令レジスタに出力中でも、内部バスは使用されていな
いので、命令実行ができるという効果がある。
第１図は本発明の大規模集積回路の第１の実施例を示す
構成図、第２図は本発明の第２の実施例を示す構成図、
第３図，第４図は従来例を示す構成図である。 １……テスト制御信号発生回路、２……命令入力切換回
路、３……RAM、31……記憶部、32……テスト制御回
路、4,5,6,61……アドレスレジスタ、７……ROM、８…
…命令レジスタ、９……デコーダ、10……データバスバ
ッファ。
構成図、第２図は本発明の第２の実施例を示す構成図、
第３図，第４図は従来例を示す構成図である。 １……テスト制御信号発生回路、２……命令入力切換回
路、３……RAM、31……記憶部、32……テスト制御回
路、4,5,6,61……アドレスレジスタ、７……ROM、８…
…命令レジスタ、９……デコーダ、10……データバスバ
ッファ。
Claims (1)
- 【請求項１】大規模集積回路において、 テスト動作を指示するテスト信号を受けると、テスト制
御信号を出力するテスト制御信号発生回路と、 テスト制御信号に基づいて、外部バスからのアドレスお
よびテスト用命令をラッチし、内部バスに出力するデー
タバスバッファと、 データバスバッファが内部バスに出力したアドレスを、
テスト制御信号に基づいてラッチするテスト用アドレス
レジスタと、 テスト用アドレスレジスタがラッチしたアドレスが指示
する内部RAMの特定エリアに、テスト用アドレスレジス
タがラッチしたアドレスに対応してデータバスバッファ
が内部バスに出力するテスト用命令を順次テスト制御信
号に基づいて書込み、書込んだテスト用命令をテスト制
御信号に基づいて内部RAMの特定エリアから読出すテス
ト用制御回路と、 テスト用制御回路が内部RAMの特定エリアから読出した
テスト用命令が出力される接続バスと、 テスト制御信号が出力されていないときは内部ROMから
出力される命令を選択し、テスト制御信号が出力されて
いるときは接続バスに出力されるテスト用命令を選択し
て命令レジスタを介してデコーダに出力して実行させる
命令入力切換回路とを有することを特徴とする大規模集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066451A JPH0727011B2 (ja) | 1988-03-18 | 1988-03-18 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066451A JPH0727011B2 (ja) | 1988-03-18 | 1988-03-18 | 大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239485A JPH01239485A (ja) | 1989-09-25 |
| JPH0727011B2 true JPH0727011B2 (ja) | 1995-03-29 |
Family
ID=13316150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066451A Expired - Lifetime JPH0727011B2 (ja) | 1988-03-18 | 1988-03-18 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727011B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268919A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリの組み込み自己テスト回路および自己テスト方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9417297D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Method and apparatus for testing an integrated circuit device |
| JP3104621B2 (ja) * | 1996-07-04 | 2000-10-30 | 日本電気株式会社 | 半導体集積回路装置 |
-
1988
- 1988-03-18 JP JP63066451A patent/JPH0727011B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268919A (ja) * | 2005-03-22 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリの組み込み自己テスト回路および自己テスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239485A (ja) | 1989-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4887267A (en) | Logic integrated circuit capable of simplifying a test | |
| JPH0727011B2 (ja) | 大規模集積回路 | |
| AU714669B2 (en) | Peripheral device control | |
| JP2004094451A (ja) | オンチップｊｔａｇインタフェース回路およびシステムｌｓｉ | |
| JPH05166391A (ja) | メモリ装置 | |
| JP2581080B2 (ja) | デバック用マイクロプロセッサ | |
| JPS6410854B2 (ja) | ||
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPH06324906A (ja) | シングルチップマイクロコンピュータ | |
| JPH0212436A (ja) | 半導体装置 | |
| JP2512945B2 (ja) | 画像メモリ装置 | |
| JPS59167764A (ja) | メモリアクセス方式 | |
| JPS645343B2 (ja) | ||
| JPH1116400A (ja) | 半導体集積回路とそのテスト方法 | |
| JPS6210389B2 (ja) | ||
| JPH05109299A (ja) | テスト回路 | |
| JPH0362183A (ja) | 半導体集積回路及びそれを用いたデータ処理システム | |
| JPH0370055A (ja) | 半導体集積回路装置 | |
| JPH01303549A (ja) | 記憶装置 | |
| JPS63240639A (ja) | マイクロコンピユ−タ | |
| JPH0439098B2 (ja) | ||
| JPH05242273A (ja) | 半導体集積回路装置 | |
| JPS62165800A (ja) | 論理装置 | |
| JPH05274172A (ja) | マイクロコンピュータ | |
| JPH05100901A (ja) | マイクロコンピユータ |