JP3497770B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特に電気的に書込み可能な不揮発性メモリ（以下、「Ｅ
ＰＲＯＭ」という）の書込み制御技術に関するものであ
る。
特に電気的に書込み可能な不揮発性メモリ（以下、「Ｅ
ＰＲＯＭ」という）の書込み制御技術に関するものであ
る。
【０００２】
【従来の技術】図２は、従来のＥＰＲＯＭの一例を示す
概略の構成図である。この図２では、デコード信号を生
成するためのアドレスデコーダや、記憶されたデータを
読出すためのセンスアンプ等の回路は省略している。こ
のＥＰＲＯＭは、同一構成の複数のメモリアレイ１
００，…，１０ｎを有している。例えば、メモリアレイ
１００は、平行に配置されたワード線ＷＬ０，ＷＬ１，
…ＷＬｎと、これらのワード線ＷＬ０〜ＷＬｎに直交し
て配置されたドレイン線ＤＬ０，ＤＬ１，…、及びソー
ス線ＳＬ０，ＳＬ１，…を有している。ワード線ＷＬと
ドレイン線ＤＬの各交差箇所には、メモリセル１１が接
続されている。メモリセル１１は、他の電極から絶縁さ
れたフローティングゲートを有する電界効果トランジス
タで構成され、コントロールゲートがワード線ＷＬに、
ドレインがドレイン線ＤＬに、ソースがソース線ＳＬ
に、それぞれ接続されている。
概略の構成図である。この図２では、デコード信号を生
成するためのアドレスデコーダや、記憶されたデータを
読出すためのセンスアンプ等の回路は省略している。こ
のＥＰＲＯＭは、同一構成の複数のメモリアレイ１
００，…，１０ｎを有している。例えば、メモリアレイ
１００は、平行に配置されたワード線ＷＬ０，ＷＬ１，
…ＷＬｎと、これらのワード線ＷＬ０〜ＷＬｎに直交し
て配置されたドレイン線ＤＬ０，ＤＬ１，…、及びソー
ス線ＳＬ０，ＳＬ１，…を有している。ワード線ＷＬと
ドレイン線ＤＬの各交差箇所には、メモリセル１１が接
続されている。メモリセル１１は、他の電極から絶縁さ
れたフローティングゲートを有する電界効果トランジス
タで構成され、コントロールゲートがワード線ＷＬに、
ドレインがドレイン線ＤＬに、ソースがソース線ＳＬ
に、それぞれ接続されている。
【０００３】各ドレイン線ＤＬ０，ＤＬ１，…は、それ
ぞれＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯ
Ｓ」という）１２０，１２１，…を介して、書込み制御
線１３に接続されている。偶数番目のＮＭＯＳ１２０，
…は、偶数選択信号ＳＥ０でオン／オフ制御され、奇数
番目のＮＭＯＳ１２１，…は、奇数選択信号ＳＯ０でオ
ン／オフ制御されるようになっている。また、各ソース
線ＳＬ０，ＳＬ１，…は、メモリアレイ選択信号ＳＳ０
でオン／オフ制御されるＮＭＯＳ１４０，１４１，…を
介して、ビット線ＢＬ０，ＢＬ１，…に接続されてい
る。このＥＰＲＯＭは、各ワード線ＷＬ０〜ＷＬｎを駆
動するワード線駆動回路２００，２０１，…，２０ｎ、
書込み制御線１３を駆動する書込み制御回路３０、及び
データ書込み時にビット線ＢＬ０，ＢＬ１，…を駆動す
るデータ書込み回路４０１，４０２，…を有している。
ぞれＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯ
Ｓ」という）１２０，１２１，…を介して、書込み制御
線１３に接続されている。偶数番目のＮＭＯＳ１２０，
…は、偶数選択信号ＳＥ０でオン／オフ制御され、奇数
番目のＮＭＯＳ１２１，…は、奇数選択信号ＳＯ０でオ
ン／オフ制御されるようになっている。また、各ソース
線ＳＬ０，ＳＬ１，…は、メモリアレイ選択信号ＳＳ０
でオン／オフ制御されるＮＭＯＳ１４０，１４１，…を
介して、ビット線ＢＬ０，ＢＬ１，…に接続されてい
る。このＥＰＲＯＭは、各ワード線ＷＬ０〜ＷＬｎを駆
動するワード線駆動回路２００，２０１，…，２０ｎ、
書込み制御線１３を駆動する書込み制御回路３０、及び
データ書込み時にビット線ＢＬ０，ＢＬ１，…を駆動す
るデータ書込み回路４０１，４０２，…を有している。
【０００４】各ワード線駆動回路２００〜２０ｎは、同
一の構成であり、例えばワード線駆動回路２００は、図
示しないアドレスデコーダから与えられるデコード信号
ＤＥＣ０に従って、ワード線ＷＬ０に対する選択信号を
生成して出力するものである。ワード線駆動回路２００
は、デコード信号ＤＥＣ０が“非選択”を示すレベル
“Ｌ”のときは、ワード線ＷＬ０に接地電圧ＧＮＤを出
力する。また、デコード信号ＤＥＣ０が“選択”を示す
レベル“Ｈ”のときは、プログラムモード信号／ＰＧＭ
（但し、「／」は反転を意味する）に従って、書込み時
にはプログラム電圧ＶＰＰ（例えば、１０Ｖ）を、読出
し時には電源電圧ＶＣＣ（例えば、４Ｖ）を、それぞれ
ワード線ＷＬ０に出力するようになっている。書込み制
御回路３０は、リセット信号ＲＳＴが“Ｌ”となって書
込み動作状態となったときに、ＶＣＣ＋２Ｖｔｎ（但
し、Ｖｔｎ＝約１Ｖ：ＮＭＯＳの閾値電圧）の制御電圧
ＭＣＤ（＝６Ｖ）を出力し、このリセット信号ＲＳＴが
“Ｈ”となってリセット状態となったときに、接地電圧
ＧＮＤを出力するものである。
一の構成であり、例えばワード線駆動回路２００は、図
示しないアドレスデコーダから与えられるデコード信号
ＤＥＣ０に従って、ワード線ＷＬ０に対する選択信号を
生成して出力するものである。ワード線駆動回路２００
は、デコード信号ＤＥＣ０が“非選択”を示すレベル
“Ｌ”のときは、ワード線ＷＬ０に接地電圧ＧＮＤを出
力する。また、デコード信号ＤＥＣ０が“選択”を示す
レベル“Ｈ”のときは、プログラムモード信号／ＰＧＭ
（但し、「／」は反転を意味する）に従って、書込み時
にはプログラム電圧ＶＰＰ（例えば、１０Ｖ）を、読出
し時には電源電圧ＶＣＣ（例えば、４Ｖ）を、それぞれ
ワード線ＷＬ０に出力するようになっている。書込み制
御回路３０は、リセット信号ＲＳＴが“Ｌ”となって書
込み動作状態となったときに、ＶＣＣ＋２Ｖｔｎ（但
し、Ｖｔｎ＝約１Ｖ：ＮＭＯＳの閾値電圧）の制御電圧
ＭＣＤ（＝６Ｖ）を出力し、このリセット信号ＲＳＴが
“Ｈ”となってリセット状態となったときに、接地電圧
ＧＮＤを出力するものである。
【０００５】各データ書込み回路４０１，…は、同一の
構成となっている。例えば、データ書込み回路４０
１は、リセット信号ＲＳＴが“Ｌ”で、かつプログラム
モード信号／ＰＧＭによって書込み動作が指定されたと
きに、入力データ信号ＤＩ１のレベル“Ｌ”，“Ｈ”に
従って、接地電圧ＧＮＤ、または電源電圧ＶＣＣを出力
するものである。プログラムモード信号／ＰＧＭによっ
て読出し動作が指定されているときは、データ書込み回
路４０１の出力側がハイインピーダンス状態となる。ま
た、リセット信号ＲＳＴが“Ｈ”のときは、データ書込
み回路４０１の出力側が、接地電圧ＧＮＤに接続される
ようになっている。
構成となっている。例えば、データ書込み回路４０
１は、リセット信号ＲＳＴが“Ｌ”で、かつプログラム
モード信号／ＰＧＭによって書込み動作が指定されたと
きに、入力データ信号ＤＩ１のレベル“Ｌ”，“Ｈ”に
従って、接地電圧ＧＮＤ、または電源電圧ＶＣＣを出力
するものである。プログラムモード信号／ＰＧＭによっ
て読出し動作が指定されているときは、データ書込み回
路４０１の出力側がハイインピーダンス状態となる。ま
た、リセット信号ＲＳＴが“Ｈ”のときは、データ書込
み回路４０１の出力側が、接地電圧ＧＮＤに接続される
ようになっている。
【０００６】このようなＥＰＲＯＭの書込み動作は、次
のように行われる。書込み動作に先だって、リセット信
号ＲＳＴが“Ｌ”に、及びプログラムモード信号／ＰＧ
Ｍが“Ｈ”に設定された後、書込み対象のアドレスを指
定するアドレス信号が、図示しないアドレスデコーダに
与えられる。これにより、アドレスデコーダから、特定
のメモリアレイ（例えば、メモリアレイ１００）を選択
するためのメモリアレイ選択信号ＳＳ０が出力される。
更に、このメモリアレイ１００中の１つのワード線（例
えば、ワード線ＷＬ０）を選択するためのデコード信号
ＤＥＣ０がワード線駆動回路２００に与えられる。一
方、書込みの対象となる入力データ信号ＤＩ１（例え
ば、“Ｌ”），ＤＩ２（例えば、“Ｈ”）が、それぞれ
データ書込み回路４０１，４０２に与えられる。これに
より、メモリアレイ選択信号ＳＳ０で選択されたメモリ
アレイ１００が、ビット線ＢＬに接続され、選択されて
いないメモリアレイ１０１〜１０ｎは、このビット線Ｂ
Ｌから切離される。また、選択されたワード線ＷＬ０に
接続されたメモリセル１１のコントロールゲートに、ワ
ード線駆動回路２０から電源電圧ＶＣＣ（４Ｖ）の選択
信号が共通に印加される。更に、選択されたメモリセル
１１のドレインには、書込み制御回路３０から６Ｖの制
御電圧ＭＣＤが印加され、ソースは、ソース線ＳＬ及び
ビット線ＢＬを介してデータ書込み回路４０に接続され
る。
のように行われる。書込み動作に先だって、リセット信
号ＲＳＴが“Ｌ”に、及びプログラムモード信号／ＰＧ
Ｍが“Ｈ”に設定された後、書込み対象のアドレスを指
定するアドレス信号が、図示しないアドレスデコーダに
与えられる。これにより、アドレスデコーダから、特定
のメモリアレイ（例えば、メモリアレイ１００）を選択
するためのメモリアレイ選択信号ＳＳ０が出力される。
更に、このメモリアレイ１００中の１つのワード線（例
えば、ワード線ＷＬ０）を選択するためのデコード信号
ＤＥＣ０がワード線駆動回路２００に与えられる。一
方、書込みの対象となる入力データ信号ＤＩ１（例え
ば、“Ｌ”），ＤＩ２（例えば、“Ｈ”）が、それぞれ
データ書込み回路４０１，４０２に与えられる。これに
より、メモリアレイ選択信号ＳＳ０で選択されたメモリ
アレイ１００が、ビット線ＢＬに接続され、選択されて
いないメモリアレイ１０１〜１０ｎは、このビット線Ｂ
Ｌから切離される。また、選択されたワード線ＷＬ０に
接続されたメモリセル１１のコントロールゲートに、ワ
ード線駆動回路２０から電源電圧ＶＣＣ（４Ｖ）の選択
信号が共通に印加される。更に、選択されたメモリセル
１１のドレインには、書込み制御回路３０から６Ｖの制
御電圧ＭＣＤが印加され、ソースは、ソース線ＳＬ及び
ビット線ＢＬを介してデータ書込み回路４０に接続され
る。
【０００７】次に、プログラムモード信号／ＰＧＭが所
定の時間だけ“Ｌ”となり、書込み動作が開始される。
プログラムモード信号／ＰＧＭが“Ｌ”になると、ワー
ド線駆動回路２００からワード線ＷＬ０に出力される選
択信号は、プログラム電圧ＶＰＰ（１０Ｖ）となる。ま
た、データ書込み回路４０１，４０２からビット線ＢＬ
１，ＢＬ２にそれぞれ出力される電圧は、入力データに
応じて、接地電圧ＧＮＤ及び電源電圧ＶＣＣ−Ｖｔｎと
なる。これにより、アドレス信号で選択され、“Ｌ”の
入力データＤＩ１を書込むように指定されたメモリセル
１１には、コントロールゲートにＶＰＰ（＝１０Ｖ）、
ドレインにＭＣＤ（＝６Ｖ）、及びソースに接地電圧Ｇ
ＮＤが、それぞれ印加される。このメモリセル１１で
は、コントロールゲートとソースの間の電圧が高電圧
（１０Ｖ）、かつドレインとソースの間の電圧が高電圧
（６Ｖ）なるので、ドレインとソースの間に流れる電子
の一部が、その高電界によって加速されてエネルギーを
獲得し、ゲート絶縁膜のエネルギー障壁を越えてフロー
ティングゲートに注入される。
定の時間だけ“Ｌ”となり、書込み動作が開始される。
プログラムモード信号／ＰＧＭが“Ｌ”になると、ワー
ド線駆動回路２００からワード線ＷＬ０に出力される選
択信号は、プログラム電圧ＶＰＰ（１０Ｖ）となる。ま
た、データ書込み回路４０１，４０２からビット線ＢＬ
１，ＢＬ２にそれぞれ出力される電圧は、入力データに
応じて、接地電圧ＧＮＤ及び電源電圧ＶＣＣ−Ｖｔｎと
なる。これにより、アドレス信号で選択され、“Ｌ”の
入力データＤＩ１を書込むように指定されたメモリセル
１１には、コントロールゲートにＶＰＰ（＝１０Ｖ）、
ドレインにＭＣＤ（＝６Ｖ）、及びソースに接地電圧Ｇ
ＮＤが、それぞれ印加される。このメモリセル１１で
は、コントロールゲートとソースの間の電圧が高電圧
（１０Ｖ）、かつドレインとソースの間の電圧が高電圧
（６Ｖ）なるので、ドレインとソースの間に流れる電子
の一部が、その高電界によって加速されてエネルギーを
獲得し、ゲート絶縁膜のエネルギー障壁を越えてフロー
ティングゲートに注入される。
【０００８】一方、アドレス信号で選択され、“Ｈ”の
入力データＤＩ２を書込むように指定されたメモリセル
１１には、コントロールゲートにＶＰＰ（＝１０Ｖ）、
ドレインにＭＣＤ（＝６Ｖ）、及びソースにＶＣＣ−Ｖ
ｔｎ（＝３Ｖ）が、それぞれ印加される。この場合、コ
ントロールゲートとソースの間の電圧は７Ｖ、かつドレ
インとソースの間の電圧は３Ｖとなるので、ドレインと
ソースの間に流れる電子のエネルギーは小さく、この電
子がフローティングゲートに注入されることはない。ア
ドレス信号で指定されたメモリアレイ１００のワード線
ＷＬ０に対する書き込みが終了すると、プログラムモー
ド信号／ＰＧＭが“Ｈ”にされると共に、リセット信号
ＲＳＴが“Ｈ”にされる。リセット信号ＲＳＴが“Ｈ”
になると、書込み制御回路３０及びデータ書込み回路４
０の出力電圧は、接地電圧ＧＮＤとなる。これにより、
書込み制御線１３、及びビット線ＢＬ上に蓄積されてい
た電荷が放電される。一方、“Ｌ”の入力データが書込
まれたメモリセル１１のフローティングゲートの電荷
は、そのまま保持される。書込み制御線１３、及びビッ
ト線ＢＬの放電が完了した後、次の書込み対象アドレス
に対して、データ書込み動作が行われる。
入力データＤＩ２を書込むように指定されたメモリセル
１１には、コントロールゲートにＶＰＰ（＝１０Ｖ）、
ドレインにＭＣＤ（＝６Ｖ）、及びソースにＶＣＣ−Ｖ
ｔｎ（＝３Ｖ）が、それぞれ印加される。この場合、コ
ントロールゲートとソースの間の電圧は７Ｖ、かつドレ
インとソースの間の電圧は３Ｖとなるので、ドレインと
ソースの間に流れる電子のエネルギーは小さく、この電
子がフローティングゲートに注入されることはない。ア
ドレス信号で指定されたメモリアレイ１００のワード線
ＷＬ０に対する書き込みが終了すると、プログラムモー
ド信号／ＰＧＭが“Ｈ”にされると共に、リセット信号
ＲＳＴが“Ｈ”にされる。リセット信号ＲＳＴが“Ｈ”
になると、書込み制御回路３０及びデータ書込み回路４
０の出力電圧は、接地電圧ＧＮＤとなる。これにより、
書込み制御線１３、及びビット線ＢＬ上に蓄積されてい
た電荷が放電される。一方、“Ｌ”の入力データが書込
まれたメモリセル１１のフローティングゲートの電荷
は、そのまま保持される。書込み制御線１３、及びビッ
ト線ＢＬの放電が完了した後、次の書込み対象アドレス
に対して、データ書込み動作が行われる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＥＰＲＯＭでは、次のような課題があった。メモリ容量
が増加するに従い、書込み制御線１３の配線パターンが
長くなり、その静電容量が増大する。一方、メモリ容量
の増加に伴うビット線ＢＬの配線パターンの増加は、書
込み制御線１３よりも少ない。このため、書込み動作終
了後のリセット時に、ドレイン線ＤＬの放電が遅れて、
その電圧が低下しないうちに、ソース線ＳＬの電圧が先
に低下するという状態が発生する。これにより、メモリ
セル１１のドレインからソースに電流が流れ、“Ｈ”の
入力データＤＩを書込むように指定されたメモリセル１
１のフローティングゲートに電子が注入されて、誤った
データが書込まれるという課題があった。また、不安定
な電流によってフローティングゲートに少量の電子が注
入されることにより、メモリセル１１の閾値電圧Ｖｔｈ
の上昇が発生してアクセス時間の遅延や、電源動作範囲
が悪化するという課題があった。本発明は、前記従来技
術が持っていた課題を解決し、書込み誤りやアクセス時
間の遅延等を生じないＥＰＲＯＭ等の半導体記憶装置を
提供するものである。
ＥＰＲＯＭでは、次のような課題があった。メモリ容量
が増加するに従い、書込み制御線１３の配線パターンが
長くなり、その静電容量が増大する。一方、メモリ容量
の増加に伴うビット線ＢＬの配線パターンの増加は、書
込み制御線１３よりも少ない。このため、書込み動作終
了後のリセット時に、ドレイン線ＤＬの放電が遅れて、
その電圧が低下しないうちに、ソース線ＳＬの電圧が先
に低下するという状態が発生する。これにより、メモリ
セル１１のドレインからソースに電流が流れ、“Ｈ”の
入力データＤＩを書込むように指定されたメモリセル１
１のフローティングゲートに電子が注入されて、誤った
データが書込まれるという課題があった。また、不安定
な電流によってフローティングゲートに少量の電子が注
入されることにより、メモリセル１１の閾値電圧Ｖｔｈ
の上昇が発生してアクセス時間の遅延や、電源動作範囲
が悪化するという課題があった。本発明は、前記従来技
術が持っていた課題を解決し、書込み誤りやアクセス時
間の遅延等を生じないＥＰＲＯＭ等の半導体記憶装置を
提供するものである。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、半導体記憶装置におい
て、平行に配置されてメモリセル選択用の選択信号が与
えられる複数のワード線と、前記ワード線に直交して配
置された複数のドレイン線及びソース線と、前記複数の
ワード線と前記複数のソース線との各交差箇所に配置さ
れ、それぞれ該ワード線に接続されたコントロールゲー
ト、該ソース線に接続されたソース、前記ドレイン線に
接続されたドレイン、及びフローティングゲートを有
し、該フローティングゲートに蓄積された電荷によって
電源切断後もデータを保持する電界効果トランジスタで
構成される複数のメモリセルと、データの書込み対象と
なるメモリセルを指定するためのアドレス信号に基づい
て前記選択信号を生成して前記ワード線を駆動するワー
ド線駆動手段とを備えている。
に、本発明の内の第１の発明は、半導体記憶装置におい
て、平行に配置されてメモリセル選択用の選択信号が与
えられる複数のワード線と、前記ワード線に直交して配
置された複数のドレイン線及びソース線と、前記複数の
ワード線と前記複数のソース線との各交差箇所に配置さ
れ、それぞれ該ワード線に接続されたコントロールゲー
ト、該ソース線に接続されたソース、前記ドレイン線に
接続されたドレイン、及びフローティングゲートを有
し、該フローティングゲートに蓄積された電荷によって
電源切断後もデータを保持する電界効果トランジスタで
構成される複数のメモリセルと、データの書込み対象と
なるメモリセルを指定するためのアドレス信号に基づい
て前記選択信号を生成して前記ワード線を駆動するワー
ド線駆動手段とを備えている。
【００１１】更に、この半導体記憶装置は、前記選択信
号によって選択された前記メモリセルに前記ドレイン線
を介してデータ書込み用の制御電圧を与えると共に、書
込み終了後は第１のリセット信号に従って該ドレイン線
上の電荷を放電する書込み制御手段と、前記選択信号に
よって選択された前記メモリセルに前記ソース線を介し
て書込むべきデータの論理値に対応した書込み電圧を与
えると共に、書込み終了後は第２のリセット信号に従っ
て該ソース線上の電荷を放電するデータ書込み手段と、
前記第１のリセット信号を所定の時間だけ遅延させて前
記第２のリセット信号を生成する遅延手段とを備えてい
る。
号によって選択された前記メモリセルに前記ドレイン線
を介してデータ書込み用の制御電圧を与えると共に、書
込み終了後は第１のリセット信号に従って該ドレイン線
上の電荷を放電する書込み制御手段と、前記選択信号に
よって選択された前記メモリセルに前記ソース線を介し
て書込むべきデータの論理値に対応した書込み電圧を与
えると共に、書込み終了後は第２のリセット信号に従っ
て該ソース線上の電荷を放電するデータ書込み手段と、
前記第１のリセット信号を所定の時間だけ遅延させて前
記第２のリセット信号を生成する遅延手段とを備えてい
る。
【００１２】第２の発明は、第１の発明の半導体記憶装
置において、遅延手段を、前記第１のリセット信号が与
えられて前記ドレイン線の電圧が一定の値以下に低下し
たことを検出したときに、前記第２のリセット信号を出
力するように構成している。第１及び第２の発明によれ
ば、以上のように半導体記憶装置を構成したので、書込
み処理において次のような作用が行われる。書込み終了
時に第１のリセット信号が与えられると、書込み制御手
段によってドレイン線上の電荷が放電される。第１のリ
セット信号は遅延手段によって所定の時間だけ遅延され
て第２のリセット信号が生成されてデータ書込み手段に
与えられる。これにより、ソース線上の電荷が放電され
る。
置において、遅延手段を、前記第１のリセット信号が与
えられて前記ドレイン線の電圧が一定の値以下に低下し
たことを検出したときに、前記第２のリセット信号を出
力するように構成している。第１及び第２の発明によれ
ば、以上のように半導体記憶装置を構成したので、書込
み処理において次のような作用が行われる。書込み終了
時に第１のリセット信号が与えられると、書込み制御手
段によってドレイン線上の電荷が放電される。第１のリ
セット信号は遅延手段によって所定の時間だけ遅延され
て第２のリセット信号が生成されてデータ書込み手段に
与えられる。これにより、ソース線上の電荷が放電され
る。
【００１３】第３の発明は、半導体記憶装置において、
第１の発明と同様の複数のワード線と、複数のドレイン
線及びソース線と、複数のメモリセルと、次のようなワ
ード線駆動手段と、書込み制御手段と、データ書込み手
段とを備えている。ワード線駆動手段は、データの書込
み対象となるメモリセルを指定するためのアドレス信号
に基づいて前記選択信号を生成して前記ワード線を駆動
するものである。また、書込み制御手段は、データ書込
み時に書込み制御線にデータ書込み用の制御電圧を出力
することにより、前記選択信号によって選択された前記
メモリセルに前記ドレイン線を介して該制御電圧を与え
ると共に、書込み終了後はリセット信号に従って該ドレ
イン線上の電荷を放電するものである。データ書込み手
段は、前記選択信号によって選択された前記メモリセル
に前記ソース線を介して書込むべきデータの論理値に対
応した書込み電圧を与えると共に、書込み終了後は前記
リセット信号に従って該ソース線を前記書込み制御線に
接続するものである。第３の発明によれば、書込み終了
時にリセット信号が与えられると、データ書込み手段に
よってソース線が書込み制御線に接続される。これと同
時に、書込み制御手段によってドレイン線上の電荷が放
電される。
第１の発明と同様の複数のワード線と、複数のドレイン
線及びソース線と、複数のメモリセルと、次のようなワ
ード線駆動手段と、書込み制御手段と、データ書込み手
段とを備えている。ワード線駆動手段は、データの書込
み対象となるメモリセルを指定するためのアドレス信号
に基づいて前記選択信号を生成して前記ワード線を駆動
するものである。また、書込み制御手段は、データ書込
み時に書込み制御線にデータ書込み用の制御電圧を出力
することにより、前記選択信号によって選択された前記
メモリセルに前記ドレイン線を介して該制御電圧を与え
ると共に、書込み終了後はリセット信号に従って該ドレ
イン線上の電荷を放電するものである。データ書込み手
段は、前記選択信号によって選択された前記メモリセル
に前記ソース線を介して書込むべきデータの論理値に対
応した書込み電圧を与えると共に、書込み終了後は前記
リセット信号に従って該ソース線を前記書込み制御線に
接続するものである。第３の発明によれば、書込み終了
時にリセット信号が与えられると、データ書込み手段に
よってソース線が書込み制御線に接続される。これと同
時に、書込み制御手段によってドレイン線上の電荷が放
電される。
【００１４】第４の発明は第１〜第３の発明におけるワ
ード線駆動手段を、前記リセット信号または前記第１の
リセット信号が与えられたときに、前記ワード線を非選
択状態に切替えるように構成している。第４の発明によ
れば、リセット信号が与えられると、ワード線駆動手段
に接続されたワード線が非選択状態に切替えられる。
ード線駆動手段を、前記リセット信号または前記第１の
リセット信号が与えられたときに、前記ワード線を非選
択状態に切替えるように構成している。第４の発明によ
れば、リセット信号が与えられると、ワード線駆動手段
に接続されたワード線が非選択状態に切替えられる。
【００１５】
【発明の実施の形態】第１の実施形態
図１は、本発明の第１の実施形態を示すＥＰＲＯＭの概
略の構成図であり、図２中の要素と共通の要素には共通
の符号が付されている。この図１では、デコード信号を
生成するためのアドレスデコーダや、記憶されたデータ
を読出すためのセンスアンプ等の回路は省略している。
このＥＰＲＯＭはサブアレイ方式のもので、同一構成の
複数のメモリアレイ１００，…，１０ｎを有している。
略の構成図であり、図２中の要素と共通の要素には共通
の符号が付されている。この図１では、デコード信号を
生成するためのアドレスデコーダや、記憶されたデータ
を読出すためのセンスアンプ等の回路は省略している。
このＥＰＲＯＭはサブアレイ方式のもので、同一構成の
複数のメモリアレイ１００，…，１０ｎを有している。
【００１６】例えば、メモリアレイ１００は、平行に配
置されたワード線ＷＬ０，ＷＬ１，…ＷＬｎと、これら
のワード線ＷＬ０〜ＷＬｎに直交して配置されたドレイ
ン線ＤＬ０，ＤＬ１，…，ＤＬｙ，ＤＬｚ、及びソース
線ＳＬ０，ＳＬ１，…，ＳＬｙ，ＳＬｚを有している。
これらのドレイン線ＤＬ０，ＤＬ１，…と、ソース線Ｓ
Ｌ０，ＳＬ１，…は、交互に配置されている。ワード線
ＷＬ０〜ＷＬｎとドレイン線ＤＬ０，…の各交差箇所に
は、データ用のメモリセル１１が接続されている。ま
た、ワード線ＷＬ０〜ＷＬｎとドレイン線ＤＬｙ，ＤＬ
ｚの各交差箇所には、読出しの基準電位を発生させるた
めのメモリセル１５が接続されている。メモリセル１
１，１５は、他の電極から絶縁されたフローティングゲ
ートを有する電界効果トランジスタで構成され、コント
ロールゲートがワード線ＷＬに、ドレインがドレイン線
ＤＬに、ソースがソース線ＳＬに、それぞれ接続されて
いる。
置されたワード線ＷＬ０，ＷＬ１，…ＷＬｎと、これら
のワード線ＷＬ０〜ＷＬｎに直交して配置されたドレイ
ン線ＤＬ０，ＤＬ１，…，ＤＬｙ，ＤＬｚ、及びソース
線ＳＬ０，ＳＬ１，…，ＳＬｙ，ＳＬｚを有している。
これらのドレイン線ＤＬ０，ＤＬ１，…と、ソース線Ｓ
Ｌ０，ＳＬ１，…は、交互に配置されている。ワード線
ＷＬ０〜ＷＬｎとドレイン線ＤＬ０，…の各交差箇所に
は、データ用のメモリセル１１が接続されている。ま
た、ワード線ＷＬ０〜ＷＬｎとドレイン線ＤＬｙ，ＤＬ
ｚの各交差箇所には、読出しの基準電位を発生させるた
めのメモリセル１５が接続されている。メモリセル１
１，１５は、他の電極から絶縁されたフローティングゲ
ートを有する電界効果トランジスタで構成され、コント
ロールゲートがワード線ＷＬに、ドレインがドレイン線
ＤＬに、ソースがソース線ＳＬに、それぞれ接続されて
いる。
【００１７】各ドレイン線ＤＬ０〜ＤＬｚは、それぞれ
スイッチング用のＮＭＯＳ１２０，１２１，…，１２ｚ
を介して、書込み制御線１３に接続されている。偶数番
目のＮＭＯＳ１２０，…は、偶数選択信号ＳＥ０でオン
／オフ制御され、奇数番目のＮＭＯＳ１２１，…は、奇
数選択信号ＳＯ０でオン／オフ制御されるようになって
いる。また、各ソース線ＳＬ０〜ＳＬｚは、ＮＭＯＳ１
４０，１４１，…，１４ｚを介して、ビット線ＢＬ０，
ＢＬ１，…，ＢＬｙ，ＢＬｚに接続されている。これら
のＮＭＯＳ１４０〜１４ｚは、メモリアレイ選択信号Ｓ
Ｓ０でオン／オフ制御されるようになっている。このＥ
ＰＲＯＭは、ワード線ＷＬ０〜ＷＬｎを駆動するワード
線駆動手段（例えば、ワード線駆動回路）２００，２０
１，…，２０ｎ、書込み制御線１３を駆動する書込み制
御手段（例えば、書込み制御回路）３０、データ書込み
時にビット線ＢＬ０〜ＢＬｚを駆動するデータ書込み手
段（例えば、データ書込み回路）４０１，４０２，４０
３，４０４、及び書込み終了後にビット線ＢＬ０〜ＢＬ
ｚの放電開始を遅延させる遅延手段（例えば、遅延回
路）５０を有している。
スイッチング用のＮＭＯＳ１２０，１２１，…，１２ｚ
を介して、書込み制御線１３に接続されている。偶数番
目のＮＭＯＳ１２０，…は、偶数選択信号ＳＥ０でオン
／オフ制御され、奇数番目のＮＭＯＳ１２１，…は、奇
数選択信号ＳＯ０でオン／オフ制御されるようになって
いる。また、各ソース線ＳＬ０〜ＳＬｚは、ＮＭＯＳ１
４０，１４１，…，１４ｚを介して、ビット線ＢＬ０，
ＢＬ１，…，ＢＬｙ，ＢＬｚに接続されている。これら
のＮＭＯＳ１４０〜１４ｚは、メモリアレイ選択信号Ｓ
Ｓ０でオン／オフ制御されるようになっている。このＥ
ＰＲＯＭは、ワード線ＷＬ０〜ＷＬｎを駆動するワード
線駆動手段（例えば、ワード線駆動回路）２００，２０
１，…，２０ｎ、書込み制御線１３を駆動する書込み制
御手段（例えば、書込み制御回路）３０、データ書込み
時にビット線ＢＬ０〜ＢＬｚを駆動するデータ書込み手
段（例えば、データ書込み回路）４０１，４０２，４０
３，４０４、及び書込み終了後にビット線ＢＬ０〜ＢＬ
ｚの放電開始を遅延させる遅延手段（例えば、遅延回
路）５０を有している。
【００１８】各ワード線駆動回路２００〜２０ｎは、同
一の構成であり、例えばワード線駆動回路２００は、図
示しないアドレスデコーダから与えられたデコード信号
ＤＥＣ０に従って、ワード線ＷＬ０に対する選択信号を
生成して出力するものである。ワード線駆動回路２００
は、デコード信号ＤＥＣ０が“非選択”を示す“Ｌ”の
ときは、ワード線ＷＬ０に接地電圧ＧＮＤを出力する。
また、デコード信号ＤＥＣ０が“選択”を示す“Ｈ”の
ときは、プログラムモード信号／ＰＧＭに従って、書込
み時にはプログラム電圧ＶＰＰ（例えば、１０Ｖ）を、
読出し時には電源電圧ＶＣＣ（例えば、４Ｖ）を、それ
ぞれワード線ＷＬ０に出力するようになっている。書込
み制御回路３０は、リセット信号ＲＳＴが“Ｌ”となっ
て書込み動作状態となったときに、ＶＣＣ＋２Ｖｔｎの
制御電圧ＭＣＤ（＝６Ｖ）を出力し、このリセット信号
ＲＳＴが“Ｈ”となってリセット状態となったときに、
接地電圧ＧＮＤを出力するものである。
一の構成であり、例えばワード線駆動回路２００は、図
示しないアドレスデコーダから与えられたデコード信号
ＤＥＣ０に従って、ワード線ＷＬ０に対する選択信号を
生成して出力するものである。ワード線駆動回路２００
は、デコード信号ＤＥＣ０が“非選択”を示す“Ｌ”の
ときは、ワード線ＷＬ０に接地電圧ＧＮＤを出力する。
また、デコード信号ＤＥＣ０が“選択”を示す“Ｈ”の
ときは、プログラムモード信号／ＰＧＭに従って、書込
み時にはプログラム電圧ＶＰＰ（例えば、１０Ｖ）を、
読出し時には電源電圧ＶＣＣ（例えば、４Ｖ）を、それ
ぞれワード線ＷＬ０に出力するようになっている。書込
み制御回路３０は、リセット信号ＲＳＴが“Ｌ”となっ
て書込み動作状態となったときに、ＶＣＣ＋２Ｖｔｎの
制御電圧ＭＣＤ（＝６Ｖ）を出力し、このリセット信号
ＲＳＴが“Ｈ”となってリセット状態となったときに、
接地電圧ＧＮＤを出力するものである。
【００１９】各データ書込み回路４０１〜４０４は、同
一の構成となっている。例えば、データ書込み回路４０
１は、リセット信号ＲＳＴ１が“Ｌ”で、かつプログラ
ムモード信号ＰＧＭによって書込み動作が指定されたと
きに、入力データ信号ＤＩ１の“Ｌ”，“Ｈ”に従っ
て、接地電圧ＧＮＤ、または電源電圧ＶＣＣを出力する
ものである。プログラムモード信号／ＰＧＭによって読
出し動作が指定されているときは、データ書込み回路４
０１の出力側がハイインピーダンス状態となる。また、
リセット信号ＲＳＴが“Ｈ”のときは、データ書込み回
路４０１の出力側が、接地電圧ＧＮＤに接続されるよう
になっている。データ書込み回路４０３，４０４の入力
側は、電源電圧ＶＣＣに接続されて“Ｈ”が与えられ、
これらのデータ書込み回路４０３，４０４の出力側が、
ビット線ＢＬｙ，ＢＬｚに接続されている。
一の構成となっている。例えば、データ書込み回路４０
１は、リセット信号ＲＳＴ１が“Ｌ”で、かつプログラ
ムモード信号ＰＧＭによって書込み動作が指定されたと
きに、入力データ信号ＤＩ１の“Ｌ”，“Ｈ”に従っ
て、接地電圧ＧＮＤ、または電源電圧ＶＣＣを出力する
ものである。プログラムモード信号／ＰＧＭによって読
出し動作が指定されているときは、データ書込み回路４
０１の出力側がハイインピーダンス状態となる。また、
リセット信号ＲＳＴが“Ｈ”のときは、データ書込み回
路４０１の出力側が、接地電圧ＧＮＤに接続されるよう
になっている。データ書込み回路４０３，４０４の入力
側は、電源電圧ＶＣＣに接続されて“Ｈ”が与えられ、
これらのデータ書込み回路４０３，４０４の出力側が、
ビット線ＢＬｙ，ＢＬｚに接続されている。
【００２０】遅延回路５０は、入力側のバッファアンプ
を構成するインバータ５１ａ，５１ｂと、抵抗５２及び
キャパシタ５３による積分回路と、出力側のバッファア
ンプを構成するインバータ５４ａ，５４ｂで構成されて
いる。そして、入力側に与えられたリセット信号ＲＳＴ
を一定時間遅延させて、出力側からリセット信号ＲＳＴ
１を出力するものである。このリセット信号ＲＳＴ１
が、データ書込み回路４０１〜４０４に与えられるよう
になっている。
を構成するインバータ５１ａ，５１ｂと、抵抗５２及び
キャパシタ５３による積分回路と、出力側のバッファア
ンプを構成するインバータ５４ａ，５４ｂで構成されて
いる。そして、入力側に与えられたリセット信号ＲＳＴ
を一定時間遅延させて、出力側からリセット信号ＲＳＴ
１を出力するものである。このリセット信号ＲＳＴ１
が、データ書込み回路４０１〜４０４に与えられるよう
になっている。
【００２１】図３は、図１のＥＰＲＯＭの書込み動作時
の信号波形図である。以下、この図３を参照しつつ、図
１のＥＰＲＯＭの書込み動作を説明する。図３の時刻ｔ
０において、リセット信号ＲＳＴが接地電圧に、プログ
ラムモード信号／ＰＧＭが電源電圧ＶＣＣに設定され、
書込み対象のアドレスを指定するアドレス信号ＡＤＲ
が、図示しないアドレスデコーダに与えられる。また、
書込みの対象となる入力データ信号ＤＩ１（例えば、
“Ｌ”），ＤＩ２（例えば、“Ｈ”）が、それぞれデー
タ書込み回路４０１，４０２に与えられる。これによ
り、アドレスデコーダから、特定のメモリアレイ（例え
ば、メモリアレイ１００）を選択するためのメモリアレ
イ選択信号ＳＳ０が出力される。更に、このメモリアレ
イ１００中の１つのワード線（例えば、ワード線ＷＬ
０）を選択するためのデコード信号ＤＥＣ０がワード線
駆動回路２００に与えられる。一方、メモリアレイ選択
信号ＳＳ０で選択されたメモリアレイ１００が、ビット
線ＢＬに接続され、選択されていないメモリアレイ１０
１〜１０ｎは、このビット線ＢＬから切離される。ま
た、選択されたワード線ＷＬ０に接続されたメモリセル
１１のコントロールゲートに、ワード線駆動回路２０か
ら電源電圧ＶＣＣ（４Ｖ）の選択信号が共通に印加され
る。更に、選択されたメモリセル１１のドレインには、
書込み制御回路３０から６Ｖの制御電圧ＭＣＤが印加さ
れ、ソースは、ソース線ＳＬ及びビット線ＢＬを介して
データ書込み回路４０に接続される。
の信号波形図である。以下、この図３を参照しつつ、図
１のＥＰＲＯＭの書込み動作を説明する。図３の時刻ｔ
０において、リセット信号ＲＳＴが接地電圧に、プログ
ラムモード信号／ＰＧＭが電源電圧ＶＣＣに設定され、
書込み対象のアドレスを指定するアドレス信号ＡＤＲ
が、図示しないアドレスデコーダに与えられる。また、
書込みの対象となる入力データ信号ＤＩ１（例えば、
“Ｌ”），ＤＩ２（例えば、“Ｈ”）が、それぞれデー
タ書込み回路４０１，４０２に与えられる。これによ
り、アドレスデコーダから、特定のメモリアレイ（例え
ば、メモリアレイ１００）を選択するためのメモリアレ
イ選択信号ＳＳ０が出力される。更に、このメモリアレ
イ１００中の１つのワード線（例えば、ワード線ＷＬ
０）を選択するためのデコード信号ＤＥＣ０がワード線
駆動回路２００に与えられる。一方、メモリアレイ選択
信号ＳＳ０で選択されたメモリアレイ１００が、ビット
線ＢＬに接続され、選択されていないメモリアレイ１０
１〜１０ｎは、このビット線ＢＬから切離される。ま
た、選択されたワード線ＷＬ０に接続されたメモリセル
１１のコントロールゲートに、ワード線駆動回路２０か
ら電源電圧ＶＣＣ（４Ｖ）の選択信号が共通に印加され
る。更に、選択されたメモリセル１１のドレインには、
書込み制御回路３０から６Ｖの制御電圧ＭＣＤが印加さ
れ、ソースは、ソース線ＳＬ及びビット線ＢＬを介して
データ書込み回路４０に接続される。
【００２２】時刻ｔ１において、プログラムモード信号
／ＰＧＭが“Ｌ”となり、書込み動作が開始される。プ
ログラムモード信号／ＰＧＭが“Ｌ”になると、ワード
線駆動回路２００からワード線ＷＬ０に出力される選択
信号は、プログラム電圧ＶＰＰ（１０Ｖ）となる。ま
た、データ書込み回路４０１，４０２からビット線ＢＬ
１，ＢＬ２にそれぞれ出力される電圧は、入力データ信
号ＤＩ１，ＤＩ２に対応して、接地電圧ＧＮＤ及び電源
電圧ＶＣＣ−Ｖｔｎとなる。一方、駆動されていないワ
ード線ＷＬ１〜ＷＬｎの電圧は、接地電圧ＧＮＤとな
る。これにより、アドレス信号ＡＤＲで選択され、
“Ｌ”の入力データＤＩ１を書き込むように指定された
メモリセル１１には、コントロールゲートにＶＰＰ（＝
１０Ｖ）、ドレインにＭＣＤ（＝６Ｖ）、及びソースに
接地電圧ＧＮＤが、それぞれ印加される。このメモリセ
ル１１では、コントロールゲートとソースの間の電圧が
高電圧（１０Ｖ）、かつドレインとソースの間の電圧が
高電圧（６Ｖ）になるので、ドレインとソースの間に流
れる電子の一部が、その高電界によって加速されてエネ
ルギーを獲得し、ゲート絶縁膜のエネルギー障壁を越え
てフローティングゲートに注入される。
／ＰＧＭが“Ｌ”となり、書込み動作が開始される。プ
ログラムモード信号／ＰＧＭが“Ｌ”になると、ワード
線駆動回路２００からワード線ＷＬ０に出力される選択
信号は、プログラム電圧ＶＰＰ（１０Ｖ）となる。ま
た、データ書込み回路４０１，４０２からビット線ＢＬ
１，ＢＬ２にそれぞれ出力される電圧は、入力データ信
号ＤＩ１，ＤＩ２に対応して、接地電圧ＧＮＤ及び電源
電圧ＶＣＣ−Ｖｔｎとなる。一方、駆動されていないワ
ード線ＷＬ１〜ＷＬｎの電圧は、接地電圧ＧＮＤとな
る。これにより、アドレス信号ＡＤＲで選択され、
“Ｌ”の入力データＤＩ１を書き込むように指定された
メモリセル１１には、コントロールゲートにＶＰＰ（＝
１０Ｖ）、ドレインにＭＣＤ（＝６Ｖ）、及びソースに
接地電圧ＧＮＤが、それぞれ印加される。このメモリセ
ル１１では、コントロールゲートとソースの間の電圧が
高電圧（１０Ｖ）、かつドレインとソースの間の電圧が
高電圧（６Ｖ）になるので、ドレインとソースの間に流
れる電子の一部が、その高電界によって加速されてエネ
ルギーを獲得し、ゲート絶縁膜のエネルギー障壁を越え
てフローティングゲートに注入される。
【００２３】一方、アドレス信号ＡＤＲで選択され、
“Ｈ”の入力データを書き込むように指定されたメモリ
セル１１には、コントロールゲートにＶＰＰ（＝１０
Ｖ）、ドレインにＭＣＤ（＝６Ｖ）、及びソースにＶＣ
Ｃ−Ｖｔｎ（＝３Ｖ）が、それぞれ印加される。この場
合、コントロールゲートとソースの間の電圧は７Ｖ、か
つドレインとソースの間の電圧は３Ｖとなるので、ドレ
インとソースの間に流れる電子のエネルギーは小さく、
この電子がフローティングゲートに注入されることはな
い。
“Ｈ”の入力データを書き込むように指定されたメモリ
セル１１には、コントロールゲートにＶＰＰ（＝１０
Ｖ）、ドレインにＭＣＤ（＝６Ｖ）、及びソースにＶＣ
Ｃ−Ｖｔｎ（＝３Ｖ）が、それぞれ印加される。この場
合、コントロールゲートとソースの間の電圧は７Ｖ、か
つドレインとソースの間の電圧は３Ｖとなるので、ドレ
インとソースの間に流れる電子のエネルギーは小さく、
この電子がフローティングゲートに注入されることはな
い。
【００２４】時刻ｔ２において、データ書込みに必要な
時間が経過すると、プログラムモード信号／ＰＧＭが
“Ｈ”にされると共に、書込み制御回路３０と遅延回路
５０に与えられているリセット信号ＲＳＴが“Ｈ”にさ
れる。リセット信号ＲＳＴが“Ｈ”になると、書込み制
御回路３０の出力電圧は、接地電圧ＧＮＤとなる。これ
により、書込み制御線１３上に蓄積されていた電荷の放
電が開始され、制御電圧ＭＣＤは、一定の時定数に従っ
て低下する。時刻ｔ２から所定の時間が経過して時刻ｔ
３になると、遅延回路５０から出力されるリセット信号
ＲＳＴ１が“Ｈ”となる。これにより、データ書込み回
路４０１〜４０４の出力電圧が接地電圧ＧＮＤとなり、
ビット線ＢＬ上に蓄積されていた電荷の放電が開始さ
れ、ビット線ＢＬの電圧は、所定の時定数に従って低下
する。
時間が経過すると、プログラムモード信号／ＰＧＭが
“Ｈ”にされると共に、書込み制御回路３０と遅延回路
５０に与えられているリセット信号ＲＳＴが“Ｈ”にさ
れる。リセット信号ＲＳＴが“Ｈ”になると、書込み制
御回路３０の出力電圧は、接地電圧ＧＮＤとなる。これ
により、書込み制御線１３上に蓄積されていた電荷の放
電が開始され、制御電圧ＭＣＤは、一定の時定数に従っ
て低下する。時刻ｔ２から所定の時間が経過して時刻ｔ
３になると、遅延回路５０から出力されるリセット信号
ＲＳＴ１が“Ｈ”となる。これにより、データ書込み回
路４０１〜４０４の出力電圧が接地電圧ＧＮＤとなり、
ビット線ＢＬ上に蓄積されていた電荷の放電が開始さ
れ、ビット線ＢＬの電圧は、所定の時定数に従って低下
する。
【００２５】時刻ｔ４において、書込み制御線１３、及
びビット線ＢＬの放電が完了すると、リセット信号ＲＳ
Ｔは再び“Ｌ”になる。このとき、“Ｌ”の入力データ
が書込まれたメモリセル１１のフローティングゲートの
電荷は、そのまま保持される。これにより、次の書込み
対象アドレスに対する、データ書込み動作が可能にな
る。
びビット線ＢＬの放電が完了すると、リセット信号ＲＳ
Ｔは再び“Ｌ”になる。このとき、“Ｌ”の入力データ
が書込まれたメモリセル１１のフローティングゲートの
電荷は、そのまま保持される。これにより、次の書込み
対象アドレスに対する、データ書込み動作が可能にな
る。
【００２６】なお、メモリセル１１に書込まれたデータ
を読出す時には、プログラムモード信号／ＰＧＭを
“Ｈ”にして、読出しモードに設定すると共に、アドレ
ス信号ＡＤＲによってメモリアレイ１０とワード線ＷＬ
を選択する。この時、選択されたワード線ＷＬには、電
源電圧ＶＣＣの選択信号が印加される。また、データ書
込み回路４０の出力側は、ハイインピーダンスとなっ
て、ビット線から切離される。選択されたメモリセル１
１の閾値電圧Ｖｔｈは、そのフローティングゲートに注
入された電子の量によって異なるため、ソースからソー
ス線ＳＬを介してビット線ＢＬに流れる電流の大きさ
は、書込まれたデータによって相違する。また、基準電
位発生用のメモリセル１５からは、“Ｈ”のデータに対
応する電流が出力される。図示しないセンスアンプによ
って、メモリセル１１，１５の電流を比較することによ
り、このメモリセル１１に書込まれたデータが“Ｌ”か
“Ｈ”かを判定して読出すことができる。
を読出す時には、プログラムモード信号／ＰＧＭを
“Ｈ”にして、読出しモードに設定すると共に、アドレ
ス信号ＡＤＲによってメモリアレイ１０とワード線ＷＬ
を選択する。この時、選択されたワード線ＷＬには、電
源電圧ＶＣＣの選択信号が印加される。また、データ書
込み回路４０の出力側は、ハイインピーダンスとなっ
て、ビット線から切離される。選択されたメモリセル１
１の閾値電圧Ｖｔｈは、そのフローティングゲートに注
入された電子の量によって異なるため、ソースからソー
ス線ＳＬを介してビット線ＢＬに流れる電流の大きさ
は、書込まれたデータによって相違する。また、基準電
位発生用のメモリセル１５からは、“Ｈ”のデータに対
応する電流が出力される。図示しないセンスアンプによ
って、メモリセル１１，１５の電流を比較することによ
り、このメモリセル１１に書込まれたデータが“Ｌ”か
“Ｈ”かを判定して読出すことができる。
【００２７】以上のように、この第１の実施形態のＥＰ
ＲＯＭは、書込み動作終了後のリセット時に、書込み制
御線１３及びドレイン線ＤＬ上の電荷の放電が進んだ時
点で、ビット線ＢＬ及びソース線ＳＬ上の電荷を放電さ
せるための遅延回路５０を有している。これにより、リ
セット時にメモリセル１１，１５のドレインとソースの
間に電流を流すような高電圧が発生することがなくな
り、誤ったデータが書込まれるおそれがなくなるという
利点がある。更に、メモリセル１１，１５の閾値電圧Ｖ
ｔｈが上昇することもなく、アクセス時間の遅延や電源
動作範囲が悪化するおそれがないという利点がある。
ＲＯＭは、書込み動作終了後のリセット時に、書込み制
御線１３及びドレイン線ＤＬ上の電荷の放電が進んだ時
点で、ビット線ＢＬ及びソース線ＳＬ上の電荷を放電さ
せるための遅延回路５０を有している。これにより、リ
セット時にメモリセル１１，１５のドレインとソースの
間に電流を流すような高電圧が発生することがなくな
り、誤ったデータが書込まれるおそれがなくなるという
利点がある。更に、メモリセル１１，１５の閾値電圧Ｖ
ｔｈが上昇することもなく、アクセス時間の遅延や電源
動作範囲が悪化するおそれがないという利点がある。
【００２８】第２の実施形態
図４は、本発明の第２の実施形態を示す遅延回路５０Ａ
の回路図である。この遅延回路５０Ａは、図１中の遅延
回路５０に代えて設けられるものであり、電圧比較器５
５を有している。電圧比較器５５は、−入力端子に与え
られる電圧が、＋入力端子よりも低いときに出力端子に
“Ｈ”の信号を出力し、−入力端子に与えられる電圧
が、＋入力端子よりも高いときには出力端子に“Ｌ”の
信号を出力するものである。電圧比較器５５の−入力端
子には、書込み制御回路３０からの制御信号ＭＣＤが与
えられ、この＋入力端子にはＮＭＯＳ５６と抵抗５７で
生成された一定電圧ＶＣが与えられるようになってい
る。
の回路図である。この遅延回路５０Ａは、図１中の遅延
回路５０に代えて設けられるものであり、電圧比較器５
５を有している。電圧比較器５５は、−入力端子に与え
られる電圧が、＋入力端子よりも低いときに出力端子に
“Ｈ”の信号を出力し、−入力端子に与えられる電圧
が、＋入力端子よりも高いときには出力端子に“Ｌ”の
信号を出力するものである。電圧比較器５５の−入力端
子には、書込み制御回路３０からの制御信号ＭＣＤが与
えられ、この＋入力端子にはＮＭＯＳ５６と抵抗５７で
生成された一定電圧ＶＣが与えられるようになってい
る。
【００２９】電圧比較器５５の出力側は、２入力の否定
的論理積ゲート（以下、「ＮＡＮＤ」という）５８の第
１の入力側に接続されている。ＮＡＮＤ５８の第２の入
力側には、リセット信号ＲＳＴが与えられている。ＮＡ
ＮＤ５８の出力側にはインバータ５９が接続され、この
インバータ５９からリセット信号ＲＳＴ１が出力される
ようになっている。この遅延回路５０Ａでは、リセット
信号ＲＳＴが“Ｈ”で、かつ制御信号ＭＣＤが一定電圧
ＶＣ以下に低下したときに、リセット信号ＲＳＴ１が
“Ｈ”となる。従って、一定電圧ＶＣを適切に設定する
ことにより、リセット時にメモリセル１１，１５のドレ
インとソースの間に高電圧が発生することを確実に防止
することができる。これにより、第１の実施形態と同様
の利点がある。更に、制御信号ＭＣＤの低下を検出する
ようにしているので、書込み制御線１３の配線パターン
の長さ等に影響されず、確実な動作が可能になるという
利点がある。
的論理積ゲート（以下、「ＮＡＮＤ」という）５８の第
１の入力側に接続されている。ＮＡＮＤ５８の第２の入
力側には、リセット信号ＲＳＴが与えられている。ＮＡ
ＮＤ５８の出力側にはインバータ５９が接続され、この
インバータ５９からリセット信号ＲＳＴ１が出力される
ようになっている。この遅延回路５０Ａでは、リセット
信号ＲＳＴが“Ｈ”で、かつ制御信号ＭＣＤが一定電圧
ＶＣ以下に低下したときに、リセット信号ＲＳＴ１が
“Ｈ”となる。従って、一定電圧ＶＣを適切に設定する
ことにより、リセット時にメモリセル１１，１５のドレ
インとソースの間に高電圧が発生することを確実に防止
することができる。これにより、第１の実施形態と同様
の利点がある。更に、制御信号ＭＣＤの低下を検出する
ようにしているので、書込み制御線１３の配線パターン
の長さ等に影響されず、確実な動作が可能になるという
利点がある。
【００３０】第３の実施形態
図５は、本発明の第３の実施形態を示すデータ書込み回
路４０Ａの回路図である。このデータ書込み回路４０Ａ
は、図１または図２中のデータ書込み回路４０に代えて
設けられるものであり、入力データ信号ＤＩが与えられ
るインバータ４１を有している。インバータ４１の出力
側は、２入力の否定的論理和ゲート（以下、「ＮＯＲ」
という）４２の第１の入力側に接続されている。ＮＯＲ
４２の出力側は、２入力のＮＯＲ４３の第１の入力側に
接続されている。これらのＮＯＲ４２，４３の第２の入
力側には、プログラムモード信号／ＰＧＭが与えられる
ようになっている。また、ＮＯＲ４２，４３の出力側
は、それぞれＮＭＯＳ４４，４５のゲートに接続されて
いる。ＮＭＯＳ４４のドレインは電源電圧ＶＣＣに接続
され、ソースはノードＮ４１に接続されている。ＮＭＯ
Ｓ４５のドレインはノードＮ４１に接続され、ソースは
接地電圧ＧＮＤに接続されている。
路４０Ａの回路図である。このデータ書込み回路４０Ａ
は、図１または図２中のデータ書込み回路４０に代えて
設けられるものであり、入力データ信号ＤＩが与えられ
るインバータ４１を有している。インバータ４１の出力
側は、２入力の否定的論理和ゲート（以下、「ＮＯＲ」
という）４２の第１の入力側に接続されている。ＮＯＲ
４２の出力側は、２入力のＮＯＲ４３の第１の入力側に
接続されている。これらのＮＯＲ４２，４３の第２の入
力側には、プログラムモード信号／ＰＧＭが与えられる
ようになっている。また、ＮＯＲ４２，４３の出力側
は、それぞれＮＭＯＳ４４，４５のゲートに接続されて
いる。ＮＭＯＳ４４のドレインは電源電圧ＶＣＣに接続
され、ソースはノードＮ４１に接続されている。ＮＭＯ
Ｓ４５のドレインはノードＮ４１に接続され、ソースは
接地電圧ＧＮＤに接続されている。
【００３１】更に、ノードＮ４１にはＮＭＯＳ４６のド
レインが接続され、このＮＭＯＳ４６のソースには書込
み制御回路３０からの制御信号ＭＣＤが与えられ、ゲー
トにはリセット信号ＲＳＴが与えられるようになってい
る。そして、ノードＮ４１から出力信号ＤＯが出力され
るようになっている。このデータ書込み回路４０Ａで
は、リセット信号ＲＳＴが“Ｌ”のときは、ＮＭＯＳ４
６がオフ状態となり、図１または図２中のデータ書込み
回路４０と同様の動作が行われる。即ち、プログラムモ
ード信号／ＰＧＭが“Ｌ”であると、ＮＭＯＳ４４，４
５はオフとなって、ノードＮ４１はハイインピーダンス
状態となる。プログラムモード信号／ＰＧＭが“Ｈ”で
あると、ノードＮ４１には、入力データ信号ＤＩのレベ
ル“Ｌ”，“Ｈ”に従って、接地電圧ＧＮＤまたは電源
電圧ＶＣＣ−Ｖｔｎが出力される。
レインが接続され、このＮＭＯＳ４６のソースには書込
み制御回路３０からの制御信号ＭＣＤが与えられ、ゲー
トにはリセット信号ＲＳＴが与えられるようになってい
る。そして、ノードＮ４１から出力信号ＤＯが出力され
るようになっている。このデータ書込み回路４０Ａで
は、リセット信号ＲＳＴが“Ｌ”のときは、ＮＭＯＳ４
６がオフ状態となり、図１または図２中のデータ書込み
回路４０と同様の動作が行われる。即ち、プログラムモ
ード信号／ＰＧＭが“Ｌ”であると、ＮＭＯＳ４４，４
５はオフとなって、ノードＮ４１はハイインピーダンス
状態となる。プログラムモード信号／ＰＧＭが“Ｈ”で
あると、ノードＮ４１には、入力データ信号ＤＩのレベ
ル“Ｌ”，“Ｈ”に従って、接地電圧ＧＮＤまたは電源
電圧ＶＣＣ−Ｖｔｎが出力される。
【００３２】一方、リセット信号ＲＳＴが“Ｈ”のとき
は、ＮＭＯＳ４６はオン状態となり、ノードＮ４１には
制御信号ＭＣＤが印加される。ノードＮ４１の出力電圧
ＶＯは、ビット線ＢＬに出力される。これにより、メモ
リアレイ１０のソース線ＳＬとドレイン線ＤＬの電圧は
等しくなり、メモリセル１１，１５に電流が流れること
はない。従って、この第３の実施形態では、第２の実施
形態と同様の利点が得られる。
は、ＮＭＯＳ４６はオン状態となり、ノードＮ４１には
制御信号ＭＣＤが印加される。ノードＮ４１の出力電圧
ＶＯは、ビット線ＢＬに出力される。これにより、メモ
リアレイ１０のソース線ＳＬとドレイン線ＤＬの電圧は
等しくなり、メモリセル１１，１５に電流が流れること
はない。従って、この第３の実施形態では、第２の実施
形態と同様の利点が得られる。
【００３３】第４の実施形態
図６は、本発明の第４の実施形態を示すワード線駆動回
路２０Ａの回路図である。このワード線駆動回路２０Ａ
は、図１または図２中のワード線駆動回路２０に代えて
設けられるものであり、リセット信号ＲＳＴが与えられ
るインバータ２１を有している。インバータ２１の出力
側は、ＮＡＮＤ２２の第１の入力側に接続されている。
ＮＡＮＤ２２の第２の入力側には、デコード信号ＤＥＣ
が与えられている。ＮＡＮＤ２２の出力側は、インバー
タ２３を介してディプレッション型ＭＯＳトランジスタ
（以下、「ＤＭＯＳ」という）２４のドレインに接続さ
れている。ＤＭＯＳ２４のソースは、ノードＮ２１に接
続され、ゲートにはプログラムモード信号／ＰＧＭが与
えられている。ノードＮ２１には、縦続接続されたＤＭ
ＯＳ２５，２６を介してプログラム電圧ＶＰＰが与えら
れるようになっている。そして、ノードＮ２１がワード
線ＷＬに接続されている。このワード線駆動回路２０Ａ
では、リセット時にリセット信号ＲＳＴが“Ｈ”になる
と、インバータ２３の出力信号が“Ｌ”となるので、ノ
ードＮ２１の電圧が接地電圧ＧＮＤとなる。これによ
り、メモリアレイ１０のワード線ＷＬはすべて接地電圧
ＧＮＤとなり、メモリセル１１，１５に電流が流れるこ
とはない。従って、この第４の実施形態では、第２の実
施形態と同様の利点が得られる。
路２０Ａの回路図である。このワード線駆動回路２０Ａ
は、図１または図２中のワード線駆動回路２０に代えて
設けられるものであり、リセット信号ＲＳＴが与えられ
るインバータ２１を有している。インバータ２１の出力
側は、ＮＡＮＤ２２の第１の入力側に接続されている。
ＮＡＮＤ２２の第２の入力側には、デコード信号ＤＥＣ
が与えられている。ＮＡＮＤ２２の出力側は、インバー
タ２３を介してディプレッション型ＭＯＳトランジスタ
（以下、「ＤＭＯＳ」という）２４のドレインに接続さ
れている。ＤＭＯＳ２４のソースは、ノードＮ２１に接
続され、ゲートにはプログラムモード信号／ＰＧＭが与
えられている。ノードＮ２１には、縦続接続されたＤＭ
ＯＳ２５，２６を介してプログラム電圧ＶＰＰが与えら
れるようになっている。そして、ノードＮ２１がワード
線ＷＬに接続されている。このワード線駆動回路２０Ａ
では、リセット時にリセット信号ＲＳＴが“Ｈ”になる
と、インバータ２３の出力信号が“Ｌ”となるので、ノ
ードＮ２１の電圧が接地電圧ＧＮＤとなる。これによ
り、メモリアレイ１０のワード線ＷＬはすべて接地電圧
ＧＮＤとなり、メモリセル１１，１５に電流が流れるこ
とはない。従って、この第４の実施形態では、第２の実
施形態と同様の利点が得られる。
【００３４】第５の実施形態
図７は、本発明の第５の実施形態を示すＥＰＲＯＭの概
略の構成図である。このＥＰＲＯＭでは、図１中のワー
ド線駆動回路２０に代えて、図６のワード線駆動回路２
０Ａを用いている。また遅延回路５０と同様の遅延回路
５０１，５０２を縦続接続し、初段の遅延回路５０１か
ら出力されるリセット信号ＲＳＴ１を書込み制御回路３
０に与え、次段の遅延回路５０２から出力されるリセッ
ト信号ＲＳＴ２をデータ書込み回路４０１〜４０４に与
えるようにしている。その他の構成は、図１と同様であ
る。
略の構成図である。このＥＰＲＯＭでは、図１中のワー
ド線駆動回路２０に代えて、図６のワード線駆動回路２
０Ａを用いている。また遅延回路５０と同様の遅延回路
５０１，５０２を縦続接続し、初段の遅延回路５０１か
ら出力されるリセット信号ＲＳＴ１を書込み制御回路３
０に与え、次段の遅延回路５０２から出力されるリセッ
ト信号ＲＳＴ２をデータ書込み回路４０１〜４０４に与
えるようにしている。その他の構成は、図１と同様であ
る。
【００３５】このようなＥＰＲＯＭでは、リセット時に
リセット信号ＲＳＴが“Ｈ”になると、まず、ワード線
駆動回路２０Ａによって、選択されたワード線ＷＬが接
地電圧ＧＮＤにおとされ、このワード線ＷＬ上の電荷の
放電が開始される。次に、リセット信号ＲＳＴ１が書込
み制御回路３０に与えられ、この書込み制御回路３０に
よって制御信号ＭＣＤが接地電圧ＧＮＤにおとされ、ド
レイン線ＤＬ上の電荷の放電が開始される。最後に、リ
セット信号ＲＳＴ２がデータ書込み回路４０１〜４０４
に与えられ、ソース線ＳＬ上の電荷の放電が行われる。
これにより、第１及び第２の実施形態と同様の利点が得
られる。
リセット信号ＲＳＴが“Ｈ”になると、まず、ワード線
駆動回路２０Ａによって、選択されたワード線ＷＬが接
地電圧ＧＮＤにおとされ、このワード線ＷＬ上の電荷の
放電が開始される。次に、リセット信号ＲＳＴ１が書込
み制御回路３０に与えられ、この書込み制御回路３０に
よって制御信号ＭＣＤが接地電圧ＧＮＤにおとされ、ド
レイン線ＤＬ上の電荷の放電が開始される。最後に、リ
セット信号ＲＳＴ２がデータ書込み回路４０１〜４０４
に与えられ、ソース線ＳＬ上の電荷の放電が行われる。
これにより、第１及び第２の実施形態と同様の利点が得
られる。
【００３６】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） ＥＰＲＯＭに限定されず、電気的に一括消去及
び書込み可能な不揮発性メモリ（ＥＥＰＲＯＭ）等の半
導体記憶装置にも同様に適用可能である。 （ｂ） メモリアレイ１０は、図１中の構成に限定され
ない。 （ｃ） ワード線駆動回路２０、書込み制御回路３０、
データ書込み回路４０、及び遅延回路５０の構成は、例
示したものに限定されず、同様の機能を有するものであ
れば適用可能である。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｃ）のようなものがある。 （ａ） ＥＰＲＯＭに限定されず、電気的に一括消去及
び書込み可能な不揮発性メモリ（ＥＥＰＲＯＭ）等の半
導体記憶装置にも同様に適用可能である。 （ｂ） メモリアレイ１０は、図１中の構成に限定され
ない。 （ｃ） ワード線駆動回路２０、書込み制御回路３０、
データ書込み回路４０、及び遅延回路５０の構成は、例
示したものに限定されず、同様の機能を有するものであ
れば適用可能である。
【００３７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、前記第１のリセット信号を所定の時間だけ遅
延させて前記第２のリセット信号を生成する遅延手段
と、第２のリセット信号によってソース線上の電荷を放
電するデータ書込み手段を有している。これにより、ド
レイン線とソース線の間に高電圧が生ずることがなくな
り、リセット時にメモリセルに電流が流れるおそれがな
くなって、書込み誤り等がなくなるという効果がある。
第２の発明によれば、ドレイン線の電圧が一定の値以下
に低下したときに第２のリセット信号を出力する遅延手
段を有している。これにより、ドレイン線とソース線の
間に高電圧が発生することを確実に防止することが可能
になり、確実に書込み誤り等をなくすことができるとい
う効果がある。
によれば、前記第１のリセット信号を所定の時間だけ遅
延させて前記第２のリセット信号を生成する遅延手段
と、第２のリセット信号によってソース線上の電荷を放
電するデータ書込み手段を有している。これにより、ド
レイン線とソース線の間に高電圧が生ずることがなくな
り、リセット時にメモリセルに電流が流れるおそれがな
くなって、書込み誤り等がなくなるという効果がある。
第２の発明によれば、ドレイン線の電圧が一定の値以下
に低下したときに第２のリセット信号を出力する遅延手
段を有している。これにより、ドレイン線とソース線の
間に高電圧が発生することを確実に防止することが可能
になり、確実に書込み誤り等をなくすことができるとい
う効果がある。
【００３８】第３の発明によれば、リセット信号に従っ
てソース線と書込み制御線とを接続するデータ書込み手
段を有していので、第２の発明と同様の効果がある。第
４の発明によれば、リセット信号によってワード線を非
選択状態に切替えるワード線駆動手段を有しているの
で、リセット時にメモリセルにデータが書込まれるおそ
れがないという効果がある。
てソース線と書込み制御線とを接続するデータ書込み手
段を有していので、第２の発明と同様の効果がある。第
４の発明によれば、リセット信号によってワード線を非
選択状態に切替えるワード線駆動手段を有しているの
で、リセット時にメモリセルにデータが書込まれるおそ
れがないという効果がある。
【図１】本発明の第１の実施形態を示すＥＰＲＯＭの概
略の構成図である。
略の構成図である。
【図２】従来のＥＰＲＯＭの一例を示す概略の構成図で
ある。
ある。
【図３】図１のＥＰＲＯＭの書込み動作時の信号波形図
である。
である。
【図４】本発明の第２の実施形態を示す遅延回路５０Ａ
の回路図である。
の回路図である。
【図５】本発明の第３の実施形態を示すデータ書込み回
路４０Ａの回路図である。
路４０Ａの回路図である。
【図６】本発明の第４の実施形態を示すワード線駆動回
路２０Ａの回路図である。
路２０Ａの回路図である。
【図７】本発明の第５の実施形態を示すＥＰＲＯＭの概
略の構成図である。
略の構成図である。
１０ メモリアレイ
１１，１５ メモリセル
２０，２０Ａ ワード線駆動回路
３０，３０Ａ 書込み制御回路
４０，４０Ａ データ書込み回路
５０ 遅延回路
ＢＬ ビット線
ＤＬ ドレイン線
ＳＬ ソース線
ＷＬ ワード線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/00 - 16/34
Claims (4)
- 【請求項１】 平行に配置されてメモリセル選択用の選
択信号が与えられる複数のワード線と、 前記ワード線に直交して配置された複数のドレイン線及
びソース線と、 前記複数のワード線と前記複数のソース線との各交差箇
所に配置され、それぞれ該ワード線に接続されたコント
ロールゲート、該ソース線に接続されたソース、前記ド
レイン線に接続されたドレイン、及びフローティングゲ
ートを有し、該フローティングゲートに蓄積された電荷
によって電源切断後もデータを保持する電界効果トラン
ジスタで構成される複数のメモリセルと、 データの書込み対象となるメモリセルを指定するための
アドレス信号に基づいて前記選択信号を生成して前記ワ
ード線を駆動するワード線駆動手段と、 前記選択信号によって選択された前記メモリセルに前記
ドレイン線を介してデータ書込み用の制御電圧を与える
と共に、書込み終了後は第１のリセット信号に従って該
ドレイン線上の電荷を放電する書込み制御手段と、 前記選択信号によって選択された前記メモリセルに前記
ソース線を介して書込むべきデータの論理値に対応した
書込み電圧を与えると共に、書込み終了後は第２のリセ
ット信号に従って該ソース線上の電荷を放電するデータ
書込み手段と、 前記第１のリセット信号を所定の時間だけ遅延させて前
記第２のリセット信号を生成する遅延手段とを、 備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記遅延手段は、前記第１のリセット信
号が与えられて前記ドレイン線の電圧が一定の値以下に
低下したことを検出したときに、前記第２のリセット信
号を出力するように構成したことを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 平行に配置されてメモリセル選択用の選
択信号が与えられる複数のワード線と、 前記ワード線に直交して配置された複数のドレイン線及
びソース線と、 前記複数のワード線と前記複数のソース線との各交差箇
所に配置され、それぞれ該ワード線に接続されたコント
ロールゲート、該ソース線に接続されたソース、前記ド
レイン線に接続されたドレイン、及びフローティングゲ
ートを有し、該フローティングゲートに蓄積された電荷
によって電源切断後もデータを保持する電界効果トラン
ジスタで構成される複数のメモリセルと、 データの書込み対象となるメモリセルを指定するための
アドレス信号に基づいて前記選択信号を生成して前記ワ
ード線を駆動するワード線駆動手段と、 データ書込み時に書込み制御線にデータ書込み用の制御
電圧を出力することにより、前記選択信号によって選択
された前記メモリセルに前記ドレイン線を介して該制御
電圧を与えると共に、書込み終了後はリセット信号に従
って該ドレイン線上の電荷を放電する書込み制御手段
と、 前記選択信号によって選択された前記メモリセルに前記
ソース線を介して書込むべきデータの論理値に対応した
書込み電圧を与えると共に、書込み終了後は前記リセッ
ト信号に従って該ソース線を前記書込み制御線に接続す
るデータ書込み手段とを、 備えたことを特徴とする半導体記憶装置。 - 【請求項４】 前記ワード線駆動手段は、前記リセット
信号または前記第１のリセット信号が与えられたとき
に、前記ワード線を非選択状態に切替えるように構成し
たことを特徴とする請求項１、２、または３記載の半導
体記憶装置。
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| DE60033467T DE60033467T2 (de) | 1999-05-20 | 2000-03-10 | Halbleiterspeicheranordnung |
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| JP5028007B2 (ja) * | 2005-12-01 | 2012-09-19 | ラピスセミコンダクタ株式会社 | 不揮発性記憶装置およびその書込み方法 |
| JP2008047224A (ja) * | 2006-08-17 | 2008-02-28 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリ |
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- 1999-05-20 JP JP13964199A patent/JP3497770B2/ja not_active Expired - Fee Related
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