JPH04125477A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体集積回路装置に関し、例えば、マイ
クロプログラム方式を採りかつ分割診断方式を採るディ
ジタル信号処理装置等に利用して特に有効な技術に関す
るものである。

〔従来の技術〕

マイクロプログラムを採る１チツプ型のディジタル信号
処理装置がある。また、このようなディジタル信号処理
装置等の各部に設けられたラッチやレジスタ等を所定の
試験端子を介して直接アクセスしうる経路を設けること
で、各部の正常性をチエツクする分割診断方式がある。

マイクロプログラム方式を採る１チツプ型のディジタル
信号処理装置については、例えば、１９８５年９月、■
日立製作所発行のｒ日立デジタル信号処理プロセッサ（
Ｈ３Ｐ）ＨＤ６１８１０・ユーザーズマニュアル」に記
載されている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のディジタル信号処理装置
等において分割診断方式が実施される場合、上記試験端
子は、データ等の入力又は出力に用いられる外部端子を
兼用する方法が採られ、これらの外部端子の機能を切り
換えるために次のような方法が採られている。すなわち
、 （１）ディジタル信号処理装置等に、複数の試験専用端
子を設け、これらの試験専用端子を介してテストモード
を指定し、上記外部端子の機能を選択的に切り換える。

（２）ディジタル信号処理装置等に、１個の試験専用端
子とテストモードを指定するためのテストレジスタとを
設け、試験専用端子を所定のレベルとすることでテスト
レジスタを書き換え、上記外部端子の機能を選択的に切
り換える。

（３）ディジタル信号処理装置等に、１個の試験専用端
子とテストモードを指定するためのテストレジスタとを
設け、試験専用端子を所定のレベルとすることでテスト
レジスタを所定のクロック信号に従ってカウントアツプ
させ、上記外部端子の機能を選択的に切り換える。

（優上記（１）項ないしく３）項の方法を組み合わせて
用いることで、上記外部端子の機能を選択的に切り換え
る。

ところが、上記のような方法には次のような問題点が残
されていることが、本願発明者等によって明らかとなっ
た。すなわち、これらの方法は、いずれも通常の動作モ
ードでは使用されない試験専用端子を必要とし、またテ
ストレジスタ等の内容を書き換えたりテストモードを指
定するために複数のマシンサイクルを必要とする。この
ため、ただですら外部端子数の制約が厳しいディジタル
信号処理装置等の外部端子数が増大し、その試験工数が
増大するものである。

この発明の第１の目的は、試験専用端子を設けることな
くテストモードを指定しうるディジタル信号処理装置等
の半導体集積回路装置を提供することにある。

この発明の第２の目的は、単一のマシンサイクルにより
テストモードを指定しうるディジタル信号処理装置等の
半導体集積回路装置を提供することにある。

この発明の第３の目的は、分割診断方式を採るディジタ
ル信号処理装置等の外部端子数を削減しその試験工数を
削減することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、マイクロプログラム方式を採りかつ分割診断
方式を採るディジタル信号処理装置等に、プログラムカ
ウンタに所定のアドレスを入力することでインストラク
ションＲＯＭの対応するアドレスに格納されたテストコ
ード等を転送し、あるいは機能制御信号を所定の組み合
わせとすることでデータバスを介して直接書き換えうる
テストレジスタを設け、このテストレジスタの出力信号
に従って所定の外部端子の機能を選択的に切り換えうる
端子切り換え回路を設ける。

〔作　用〕

上記した手段によれば、通常の動作モードで使用される
アクセス経路を介して、かつ単一のマシンサイクルで、
テストレジスタを書き換えることができるため、試験専
用端子を設けることなくしかも効率良く、外部端子の機
能を切り換えることができる。その結果、分割診断方式
を採るディジタル信号処理装置等の外部端子数を削減し
、その試験工数を削減することができる。

（実施例１） 第１図には、この発明が通用されたディジタル信号処理
装置ＤＳＰの一実施例の部分的なブロック図が示されて
いる。また、第２図には、第１図のディジタル信号処理
装置ＤＳＰの端子切り換え回路ＳＥＬの一実施例の回路
図が示されている。

これらの図をもとに、この実施例のディジタル信号処理
装置ＤＳＰの構成と動作の概要ならびにその特徴につい
て説明する。なお、第２図の各回路素子ならびに第１図
の各ブロックを構成する回路素子は、ディジタル信号処
理装置の図示されない他のブロックを構成する回路素子
とともに、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。

この実施例のディジタル信号処理装置は、特に制限され
ないが、いわゆるマイクロプログラム方式を採り、その
動作は、予めインストラクションＲＯＭ　（ＩＲＯＭ）
に格納された複数のマイクロ命令により制御される。ま
た、ディジタル信号処理装置ＤＳＰは、特に制限されな
いが、１６ピツトの外部データバスＤＯ〜Ｄ１５と、４
ビツトの機能制御信号ＦＯ〜Ｆ３ならびにチップ選択信
号Ｃ８Ｂ　（ここで、通常ハイレベルとされそれが有効
とされるとき選択的にロウレベルとされるいわゆる反転
信号については、その信号名の末尾にＢを付して表す。

以下同様）、リードライト信号Ｒ／ＷＢ及びリセット信
号ＲＥＳＢ等からなるコントロールバスとを備え、これ
らの外部インタフェースを介して、外部に設けられるマ
イクロコンピュータや試験装置等に結合される。言うま
でもなく、ディジタル信号処理装置ＤＳＰは、上記デー
タバス及びコントロールバスの各ピントに対応して設け
られる複数の外部端子を備え、また上記データバスＤＯ
〜Ｄ１５に結合される内部データバスＤＢＵＳを内蔵す
る。

さらに、この実施例のディジタル信号処理装置では、特
に制限されないが、チップ選択信号Ｃ８Ｂがロウレベル
とされることで、その外部インタフェースが選択的に有
効とされる。そして、リードライト信号Ｒ／ＷＢのレベ
ルにより、そのときのデータバスにおけるデータ等の転
送方向が指定され、＠ｌ］ＩＩＱ御信号ＦＯ〜Ｆ３の組
み合わせにより、上記データ等を入力又は出力すべき内
部レジスタが指定される。すなわち、例えば機能制御信
号Ｆ１が論理“ｌ”とされ他の機能制御信号がすべで論
理“０”とされるとき、データバスを介して伝達される
データが、後述する入力レジスタ■Ｒに入力され、ある
いは出力レジスタＯＲから出力される。また、機能制御
信号Ｆ３が論理“１″とされ他の機能制御信号がすべて
論理“０”とされるとき、データバスを介して伝達され
るインストラクションＲＯＭのアドレスが、プログラム
カウンタＰＣに書き込まれる。

第１図において、データバスＤＯ〜Ｄ１５は、特に制限
されないが、ディジタル信号処理装置ＤＳＰの対応する
１６個の外部端子に結合され、さらに端子切り換え回路
ＳＥＬの対応する一方の入出力ノードに結合される。こ
の端子切り換え回路ＳＥＬの他方の第１の入出力ノード
は、入出カバソファＢＵＦを介して内部データバスＤＢ
ＵＳに結合され、その第２ないし第４の入出力ノードに
は、図示されない複数のテストノードに入力又は出力さ
れるテストデータＴＤＡＯ〜ＴＤＡ１５ないしＴＤＣＯ
〜ＴＤＣ１５が伝達される。端子切り換え回路ＳＥＬに
は、特に制限されないが、テストコードデコーダＴＣＤ
から、４ビツトの切り換え制御信号ＳＯ〜Ｓ３が供給さ
れる。

ここで、端子切り換え回路ＳＥＬは、特に制限されない
が、第２図に示されるように、データバスの各ビットに
対応して４個ずつ設けられる合計６４個の単位切り換え
回路１０３ＯＯ〜ＩＯ３Ｏ３ないしｌ０３ＦＯ〜ｌ０３
Ｆ３を備える。このうち、単位切り換え回路ｌ０３ＯＯ
〜ＩＯ３Ｏ３の一方の入出力ノードは、対応する外部端
子ＤＯすなわち外部データバスＤＯに共通結合され、そ
の他方の入出力ノードは、内部データバスＤＢＵＳの対
応するビットあるいは対応するテストノードにそれぞれ
結合される。単位切り換え回路１０８００〜１０３０３
には、対応する切り換え制御信号ＳＯ〜Ｓ３ならびにそ
のインバータ回路Ｎ１〜Ｎ４による反転信号すなわち反
転切り換え制御信号５ＯＢ−３３Ｂがそれぞれ供給され
る。

同様に、単位切り換え回路１０３１０〜■０８１３ない
しｌ０３ＦＯ〜ｌ０３Ｆ３の一方の入出力ノードは、対
応する外部端子Ｄ１〜Ｄ１５すなわち外部データバスＤ
１〜Ｄ１５にそれぞれ共通結合され、その他方の人出力
ノードは、内部データバスＤＢＵＳの対応するビットあ
るいは対応するテストノードにそれぞれ結合される。こ
れらの単位切り換え回路には、対応する切り換え制御信
号ＳＯ〜Ｓ３ならびに反転切り換え制御信号５ＯＢ−３
３Ｂがそれぞれ供給される。

ここで、単位切り換え回路ｌ０３ＯＯ〜ｌ０８０３ない
しｌ０３ＦＯ〜ｌ０３Ｆ３は、特に制限されないが、第
２図左下の単位切り換え回路■０８００に代表して示さ
れるように、その一方の入出力ノードと他方の入出力ノ
ードとの間に直列形態に設けられるインバータ回路Ｎ５
及びクロックドインバータ回路ＣＮＩと、逆向きに設け
られるもう１組のインバータ回路Ｎ６及びクロックドイ
ンバータ回路ＣＮ２とをそれぞれ含む。クロ７クドイン
バータ回路ＣＮＩ及びＣＮ２の制御端子には、対応する
切り換え制御信号ＳＯ〜Ｓ３ならびに反転切り換え制御
信号５ＯＢ−３３Ｂがそれぞれ供給される。クロックド
インバータ回路ＣＮＩ及びＣＮ２は、対応する上記切り
換え制御信号ＳＯ〜Ｓ３がハイレベルとされ反転切り換
え制御信号５ＯＢ−３３Ｂがロウレベルとされることで
、選択的に伝達状態とされる。

これにより、外部データバスＤＯ−Ｄ１５は、切り換え
制御信号ＳＯ〜Ｓ３に従って、ディジタル信号処理装置
ＤＳＰの内部データバスＤＢＵＳの対応するビットある
いは対応するテストノードに選択的に結合される。言い
換えるならば、外部端子ＤＯ〜Ｄ１５の機能が、切り換
え制御信号ＳＯ〜Ｓ３に従って選択的に切り換えられる
結果となり、ディジタル信号処理装置ＤＳＰの実質的な
外部端子数が拡大されるものとなる。

第１図において、内部データバスＤＢＵＳの各ビットは
、特に制限されないが、プログラムカウンタＰＣ及び入
力レジスタＩＲの対応する入力端子に結合されるととも
に、出力レジスタＯＲの対応する出力端子に結合される
。プログラムカウンタＰＣの出力信号は、インストラク
ションＲＯＭに供給されるとともに、プラス１回路＋１
に供給され、さらにその一部のビットがＰＣ出力デコー
ダＰＣＤに供給される。プラス１回路＋１の出力信号は
、プログラムカウンタＰＣの入力端子に帰還され、ＰＣ
出力デコーダＰＣＤの出力信号は、内部制御信号ＳＩＳ
又はＳＴＲとして、インストラクションレジスタＩＳＲ
及びテストレジスタＴＲにそれぞれ供給される。入力レ
ジスタＩＲの出力信号は、論理ユニッ）ＬＵに供給され
る。プログラムカウンタＰＣには、制御回路ＣＴＬから
内部制御信号ＳＰＣが供給され、入力レジスタＩＲには
内部制御信号ＳＩＲが供給される。

ここで、内部制御信号ＳＰＣは、特に制限されないが、
機能制御信号Ｆ３が論理″１１とされ他のすべての機能
制御信号が論理“０“とされるとき、所定のタイミング
で一時的にハイレベルとされる。また、内部制御信号Ｓ
ＩＲは、機能制御信号Ｆ１が論理“１″とされ他のすべ
ての機能制御信号が論理″０”とされるとき、所定のタ
イミングで一時的にハイレベルとされる。

プログラムカウンタＰＣは、内部制御信号ｓＰＣがハイ
レベルとされるとき、内部データバスＤＢＵＳを介して
供給されるインストラクションＲＯＭのアドレスを取り
込み、インストラクションＲＯＭに伝達する。プログラ
ムカウンタＰＣに保持されるアドレスは、プラス１回路
＋１により、マシン号イクルごとに更新される。また、
プログラムカウンタＰＣに保持されるアドレスの一部の
ビットは、ＰＣ出力デコーダＰＣＤによりデコードされ
、これによって内部制御信号ＳＩＳ又はＳＴＲが選択的
にハイレベルとされる。

イ・ンストラクションＲＯＭ　（リードオンリーメモリ
：読み出し専用メモリ）は、特に制限されないが、例え
ばマスクＲＯＭ等によって構成され、そのアドレスは、
プログラムカウンタＰＣにより指定される。このため、
インストラクションＲＯＭは、プログラムカウンタＰＣ
から供給されるアドレスをデコードするための図示され
ないアドレスデコーダを備える。

この実施例において、インストラクションＲＯＭには、
ディジタル信号処理装置ＤＳＰの動作を制御するための
制御プログラムに加えて、いくつかのテストモードを実
行するためのテストプログラムと、これらのテストモー
ドを指定しディジタル信号処理装置の各部をテストモー
ドに応じた状態に切り換えるためのテストコードとが格
納される。第１図には、第１のテストモードを指定する
ためのテストコードＴＣＩが格納されたアドレスＡｎと
、対応するテストプログラムの先頭番地Ｔ１にジャンプ
するためのマイクロ命令ｒＧｏ　　ＴＯＴ１」が格納さ
れたアドレスＡｎ＋１が例示的に示されている。他のテ
ストモードに関するテストコードと対応するジャンプ命
令が格納されるアドレスは、特に制限されないが、順次
２アドレスずつシフトされる。

ディジタル信号処理装置ＤＳＰが通常の動作モードとさ
れ上記内部制御信号３１３がハイレベルとされるとき、
インストラクションレジスタＩｓＲは、インストラクシ
ョンＲＯＭから読み出されるマイクロ命令を取り込み、
インストラクションデコーダＩＳＤに供給する。インス
トラクションデコーダＩＳＤは、これらのマイクロ命令
をデコードし、対応する内部制御信号を形成して、論理
ユニｙ　）ＬＵを始めとするディジタル信号処理装置Ｄ
ＳＰの各部に・供給する。これにより、論理ユニッ）Ｌ
Ｕ等は、所定の論理演算処理を実行し、その結果を出力
レジスタＯＲに出力する。

一方、ディジタル信号処理装置ＤＳＰがテストモードと
されるとき、まずデータバスを介して、対応するテスト
コードが格納されたアドレスＡｎ等がプログラムカウン
タＰＣに書き込まれる。このため、ＰＣ出力デコーダＰ
ＣＤによって内部制御６ 御信号ＳＴＲがハイレベルとされるとともに、インスト
ラクションＲＯＭから対応するテストコードＴＣ１等が
読み出される。このテストコードＴＣ１等は、内部制御
信号ＳＴＲがハイレベルとされることで、テストレジス
タＴＲに取り込まれ、さらにテストコードデコーダＴＣ
Ｄによってデコードされる。その結果、上述の切り換え
制御信号ＳＯ〜Ｓ３を含む試験制御信号が形成され、デ
ィジタル信号処理装置ＤＳＰの各部がテストモードに対
応した状態に切り換えられる。

次に、プログラムカウンタＰＣに保持されるアドレスが
、プラス１回路＋１によりて更新され、例えばアドレス
Ａｎ＋１とされる。このため、インストラクションＲＯ
Ｍから、例えばｒＧｏ　　ＴＯＴ１１等のジャンプ命令
が読み出され、インストラクションレジスタＩＳＲ及び
インストラクションデコーダＩＳＯに伝達される。その
結果、ディジタル信号処理装置ＤＳＰの処理は、対応す
るテストプロ、ダラムの先頭アドレスＴ１にジャンプし
、対応する一連の試験動作が実行される。このとき、端
子切り換え回路ＳＥＬでは、切り換え制御信号ＳＯ〜Ｓ
３に従って外部端子Ｄｏ−Ｄｉ５の機能が選択的に切り
換えられ、これらの外部端子を介して、対応するテスト
データＴＤＡＯ〜ＴＤＡ１５ないしＴＤＣＯ〜ＴＤＣ１
５が選択的に入力又は出力される。

以上のように、この実施例のディジタル信号処理装置Ｄ
ＳＰは、プログラムカウンタＰＣに所定のアドレスが書
き込まれることによりて書き換えられるテストレジスタ
ＴＲを備え、このテストレジスタＴＲの出力信号つまり
はテストコードデコーダＴＣＤから出力される切り換え
制御信号ＳＯ〜Ｓ３に従って外部端子ＤＯ〜Ｄ１５の機
能を選択的に切り換える端子切り換え回路ＳＥＬを備え
る。ディジタル信号処理装置ＤＳＰは、上記テストレジ
スタＴＲに所定のアドレスが書き込まれることで、対応
するテストモードを開始する。そして、ディジタル信号
処理装置ＤＳＰの対応する複数のテストノードには、外
部端子ＤＯ−Ｄ１５を介して、対応するテストデータＴ
ＤＡＯ〜ＴＤＡ１５ないしＴＤＣＯ−ＴＤＣ１５が選択
的に入力又は出力され、所定の試験動作が実行される。

これにより、この実施例のディジタル信号処理装置ＤＳ
Ｐは、試験専用端子を設けることなく、しかも単一のマ
シンサイクルで、テストレジスタＴＲの内容を書き換え
、所望のテストモードを指定することができる。その結
果、ディジタル信号処理装置ＤＳＰの外部端子数が削減
されるとともに、その試験工数が削減されるものとなる
。

〔実施例２〕 第３図には、この発明が適用されたディジタル信号処理
装置ＤＳＰの第２の実施例のブロック図が示されている
。なお、この実施例のディジタル信号処理装置ＤＳＰは
、基本的に上記第１図の実施例を踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。

第３図において、内部データバスＤＢＵＳは、プログラ
ムカウンタＰＣ及び入力レジスタＩＲの入力端子に結合
され出力レジスタＯＲの出力端子に結合されるとともに
、テストレジスタＴＲの入刃端子にも結合される。プロ
グラムカウンタＰＣには、制御回路ＣＴＬから内部制御
信号ｓｐｃが供給され、テストレジスタＴＲには内部制
御信号ＳＴＲが供給される。ここで、内部制御信号ＳＴ
Ｒは、特に制限されないが、機能制御信号Ｆ３及びＦ２
がともに論理“１”とされ機能制御信号Ｆ１及びＦＯが
ともに論理″０″とされるとき、所定のタイミングで一
時的にハイレベルとされる。

このとき、データバスには、ディジタル信号処理装置Ｄ
ＳＰのテストモードを指定するためのテストコードＴＣ
Ｉ等が供給される。

テストレジスタＴＲは、上記内部制御信号ＳＴＲがハイ
レベルとされることにより、データバスを介して供給さ
れるテストコードＴＣＩ等を取り込み、テストコードデ
コーダＴＣＤに伝達する。

その結果、端子切り換え回路ＳＥＬを含むディジタル信
号処理装置ＤＳＰの各部の状態が、テストモードに従っ
て切り換えられ、対応する所定の試験動作が実行される
。

つまり、この実施例のディジクル信号処理装置ＤＳＰで
は、テストレジスタＴＲが、データバスすなわち通常の
動作モードで使用されるアクセス経路を介して、言い換
えるならば、試験専用端子を設けることなく、しかも単
一のマシンサイクルで、書き換えられる。その結果、デ
ィジタル信号処理装置ＤＳＰの外部端子数が削減される
とともに、その試験工数が削減される。

以上の二つの実施例に示されるように、この発明をマイ
クロプログラム方式を採りかつ分割診断方式を採るディ
ジタル信号処理装置等の半導体集積回路装置に通用する
ことで、次のような作用効果が得られる。すなわち、 ＋ｌ）マイクロプログラム方式を採りかつ分割診断方式
を採るディジタル信号処理装置等に、プログラムカウン
タに所定のアドレスを入力することでインスｊ・ラフシ
ランＲＯＭの対応するアドレスに格納されたテストコー
ド等を転送し、あるいは機能制御信号を所定の組み合わ
せとすることでデータバスを介して直接書き換えうるテ
ストレジスタを設け、このテストレジスタの出力信号に
従って所定の外部端子の機能を選択的に切り換えうる端
子切り換え回路を設けることで、通常の動作モードで使
用されるアクセス経路を介して、しかも単一のマシンサ
イクルでテストレジスタを書き換え、ディジタル信号処
理装置等のテストモードを指定できるという効果が得ら
れる。

（２）上記＋１１項により、試験専用端子を設けること
なく、しかも効率良く、外部端子の機能を切り換えるこ
とができるという効果が得られる。

（３）上記（１１項及び（２）項により、マイクロプロ
グラム方式を採りかつ分割診断方式を採るディジタル信
号処理装置等の外部端子数を削減し、その試験工数を削
減できるという効果が得られる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は、上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない。例えば、第１図に
おいて、テストコードＴＣＩ等は、例えば直前のアドレ
スに格納されたマイクロ命令のデコード結果により、テ
ストレジスタＴＲに取り込まれるようにしてもよい。第
１図及び第３図において、端子切り換え回路ＳＥＬによ
りその機能が切り換えられる外部端子は、データバス用
の外部端子ＤＯ〜Ｄ１５以外のものであってもよいし、
これらの外部端子を含む他の外部端子であってもよい。

また、切り換えＩＩＪｍ信号ＳＯ〜Ｓ３を形成するデコ
ーダを、端子切り換え回路ＳＥＬの内部に設けてもよい
。端子切り換え回路ＳＥＬは、人出力バッフ１ＢＵＦと
内部データバスＤＢＵＳとの中間に設けてもよい。第２
図において、端子機能を切り換えための単位切り換え回
路１０３００〜ＩＯ３Ｏ３なしいｌ０３ＦＯ〜ｒＯ３Ｆ
３は、ＰチャンネルＭＯＳ　Ｆ　ＥＴ及びＮチャンネル
ＭＯ３ＦＥＴからなる相補伝送ゲートにより構成しても
よい。さらに、第１図及び第３図に示されるディジタル
信号処理装置ＤＳＰのブロック構成や、第２図に示され
る端子切り換え回路ＳＥＬの具体的な回路構成ならびに
機ｔ！制御信号及び切り換え制御信号の組み合わせ等、
種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプログラム
方式を採るディジクル信号処理装置に通用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、マイクロプログラム方式を採らないディジタル信号
処理装置や分割診断方式を採る各種のディジクル処理装
置にも通用できる。本発明は、少なくとも分割診断方式
を採る半導体集積回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、マイクロプログラム方式を採りかつ分割診
断方式を採るディジタル信号処理装置等に、プログラム
カウンタに所定のアドレスを入力することでインストラ
クションＲＯＭの対応するアドレスに格納されたテスト
コード等を転送し、あるいは機能制御信号を所定の組み
合わせとすることでデータバスを介して直接書き換えう
るテストレジスタを設け、このテストレジスタの出力信
号に従って所定の外部端子の機能を選択的に切り換えう
る端子切り換え回路を設けることで、通常の動作モード
で使用されるアクセス経路を介して、しかも単一のマシ
ンサイクルで、テストレジスタを書き換えることができ
る。これにより、試験専用端子を設けることなく、しか
も効率良く、所定の外部端子のＩＩＡ能を切り換えるこ
とができる。その結果、分割診断方式を採るディジタル
信号処理装置等の外部端子数を削減し、その試験工数を
削減することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたディジタル信号処理装
置の第１の実施例を示すブロック図、第２図は、第１図
のディジタル信号処理装置の端子切り換え回路の一実施
例を示す回路図、第３図は、この発明が適用されたディ
ジタル信号処理装置の第２の実施例を示すブロック図で
ある。 ＤＳＰ・・・ディジタル信号処理装置、ＳＥＬ・・・端
子切り換え回路、ＢＵＦ・・・入出カバラフ１、ＤＢＵ
Ｓ・・・内部データバス、ＰＣ・・・プログラムカウン
タ、＋１・・・プラス１回路、［ＲＯＭ−−・インスト
ラクションＲＯＭ。 ＰＣＤ・・・ＰＣ出力デコーダ、ＩＳＲ・・・インスト
ラクションレジスタ、ＩＳＤ・・・インストラクション
デコーダ、ＴＲ・・・テストレジスタ、ＴＣＤ・・・テ
ストコードデコーダ、ＩＲ・・・入力レジスタ、ＯＲ・
・・出力レジスタ、ＬＵ・・・論理ユニソ１−１ＣＴＬ
・・・制御回路。 １０３００〜１０ＳＯ３ないしｌ０３ＦＯ〜ｌ０３Ｆ３
・・・単位切り換え回路、Ｎ１〜Ｎ６・・・インバータ
回路、ＣＮＩ〜ＣＮ２・・・クロックドインバータ回路
。

Claims (1)

1. 【特許請求の範囲】 １、通常の動作モードで使用されるアクセス経路を介し
   て書き換えうるテストレジスタと、上記テストレジスタ
   の出力信号に従って所定の外部端子の機能を選択的に切
   り換えうる端子切り換え回路とを具備することを特徴と
   する半導体集積回路装置。 ２、上記半導体集積回路装置は、インストラクションＲ
   ＯＭと、上記インストラクションＲＯＭのアドレスを指
   定しかつ上記アクセス経路を介して書き換えうるプログ
   ラムカウンタとを備えるものであって、上記テストレジ
   スタは、上記プログラムカウンタに所定のアドレスが入
   力されることにより書き換えられるものであることを特
   徴とする特許請求の範囲第１項記載の半導体集積回路装
   置。 ３、上記半導体集積回路装置は、マイクロプログラム方
   式のディジタル信号処理装置であることを特徴とする特
   許請求の範囲第１項又は第２項記載の半導体集積回路装
   置。 ４、上記半導体集積回路装置は、データバスを備え、そ
   の機能を選択的に切り換えるための複数の機能制御信号
   を備えるものであって、上記テストレジスタは、上記機
   能制御信号が所定の組み合わせとされるとき、上記デー
   タバスを介して直接書き換えられるものであることを特
   徴とする特許請求の範囲第１項記載の半導体集積回路装
   置。 ５、上記半導体集積回路装置は、マイクロプログラム方
   式のディジタル信号処理装置であることを特徴とする特
   許請求の範囲第１項又は第４項記載の半導体集積回路装
   置。