KR100609669B1

KR100609669B1 - 감지 시간 제어 장치 및 방법

Info

Publication number: KR100609669B1
Application number: KR1020000041281A
Authority: KR
Inventors: 야노마사루
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-12-20
Filing date: 2000-07-19
Publication date: 2006-08-09
Also published as: DE10037037A1; KR20010069992A; JP2001176276A; TW499679B; DE10037037B4; JP2009170098A; US6304486B1

Abstract

NAND형 플래시 메모리 장치는 기준 비트 라인 및 기준 페이지 버퍼를 구비하여 프로그램 및 소거 검증 동작 중에 감지 시간을 제어한다. 기준 비트 라인 내의 각각의 기준 메모리 셀은 기준 비트로 사전 프로그래밍된다. 설정 개시 신호는 기준 페이지 버퍼에 의하여 기준 비트의 검출 및 래칭을 트리거한다. 기준 비트가 래치될 때, 기준 페이지 버퍼의 출력은 설정 신호로 사용되어 대응 메모리 셀의 프로그램 및 소거 검증 동작을 트리거한다.

Description

감지 시간 제어 장치 및 방법{SENSING TIME CONTROL DEVICE AND METHOD}

도 1은 본 발명의 감지 시간 제어 장치 및 방법을 사용하는 플래시 메모리 장치의 블록도.

도 2는 메모리 셀 어레이 및 관련 데이터 레지스터와 감지 증폭기 회로의 블록도.

도 3은 기준 페이지 버퍼와 i번째 페이지 버퍼 사이의 인터페이스를 도시하는 블록도.

도 4는 데이터 레지스터 및 감지 증폭기 회로의 i 번째 비트 라인에 결합된 페이지 버퍼를 도시한 도면.

도 5는 데이터 레지스터 및 감지 증폭기 회로의 기준 비트 라인에 결합된 페이지 버퍼를 도시한 도면.

도 6은 프로그램 검증 동작 중에 서로 상이한 신호의 전압 레벨 변화를 도시하는 타이밍도.

도 7은 프로그램 검증 동작을 실행하는 처리의 흐름도.

< 도면의 주요 부분에 대한 부호의 설명 >

1 : 메모리 셀 어레이

7, 9 : Y-디코더

11, 13 : X-디코더

15 : I/O 레지스터 및 버퍼

17 : 고전압 회로

19 : 상태 머신 회로

21 : 어드레스 레지스터

본 발명은 통상 반도체 장치, 더 상세히 말하면 플래시 메모리 장치, 특히 페이지 버퍼가 있는 NAND형 플래시 메모리 장치에 관한 것이다.

NAND형 플래시 메모리 장치는 통상 메모리 셀 어레이, X-디코더, Y-디코더, 고전압 회로, 상태 머신 회로, 어드레스 레지스터, 데이터 레지스터 및 감지 증폭기 회로, I/O 레지스터 및 버퍼를 포함한다.

전형적인 NAND형 플래시 메모리 장치의 메모리 셀 어레이에 있어서, 메모리 셀은 메모리 셀열로 구성된다. 각각의 메모리 셀열은 직렬로 결합된 복수개의 메모리 셀을 포함한다. 통상, 각각의 메모리 셀열은 소정의 메모리 셀 어레이와 동일한 수의 메모리 셀을 포함한다. 따라서, 메모리 셀열은 전형적인 NAND형 플래시 메모리 장치에서 메모리 셀 어레이의 기초 구성 블록으로서 기능한다.

복수개의 메모리 셀열은 직렬로 결합되어 컬럼(column)을 형성한다. 각각의 컬럼에 있어서, 메모리 셀열은 비트 라인에서 서로 결합된다. 각각의 비트 라인은 데이터 레지스터 및 감지 증폭기 회로에 결합된다. 각각의 비트 라인은 데이터 레지스터 및 감지 증폭기 회로에 결합된다. 데이터 레지스터 및 감지 증폭기 회로는 복수개의 페이지 버퍼를 포함한다. 하나의 페이지 버퍼는 각각의 비트 라인에 결합되고, 각각의 비트 라인에 결합된 메모리 셀의 판독, 프로그램 및 검증 동작 중에 사용된다.

또한, 메모리 셀 어레이는 페이지라고도 칭하는 복수개의 로우(row)로 구성된다. 메모리 셀의 각각의 페이지는 동일한 수의 메모리 셀을 포함한다. 각각의 페이지상의 메모리 셀은 워드 라인상에 함께 결합된다. 복수개의 인접 페이지는 메모리 셀 블록으로 구성된다. 각각의 메모리 셀 블록은 메모리 셀열 내의 메모리 셀만큼의 많은 페이지를 포함한다. 따라서, 각각의 메모리 셀 블록은 복수개의 인접 메모리 셀열을 포함한다.

각각의 메모리 셀의 코어에는 負(부)로 대전된 부동 게이트가 있다. 부동 게이트의 대전 상태는 대응 메모리 셀이 논리 하이 레벨인지 논리 로우 레벨인지를 표시한다. 예를 들어, 부동 게이트가 부로 대전 상태라면, 메모리 셀은 논리 로우 레벨을 나타낸다. 부동 게이트가 방전된 상태라면, 메모리 셀은 논리 하이 레벨을 나타낸다.

프로그램 동작 중에, 전자는 메모리 셀의 부동 게이트에 주입되고 부로 대전된 상태가 아니라 방전된 상태가 되기 쉽다. 소거 동작 중에, 전자는 메모리 셀의 부동 게이트로부터 제거되고 부로 대전된 상태가 된다. 따라서, 프로그램된 메모리 셀은 소거된 메모리 셀이 논리 하이 레벨을 나타내는 동안 논리 로우 레벨을 나타낸다. 통상, 메모리 셀 블록내의 메모리 셀은 각각의 소거 동작 중에 즉시 소거되고, 각각의 페이지 내의 메모리 셀은 각각의 프로그램 동작 중에 즉시 프로그램된다.

메모리 셀이 프로그램되거나 소거된 후, 프로그래밍 또는 소거의 검증은 각각 정확하게 실행된다. 또, 프로그램 동작의 경우에, 메모리 셀은 프로그램 검증 동작 중에 점검되어 적합한 수의 전자가 프로그램된 메모리 셀의 부동 게이트에 주입되었는지를 판단한다. 소거 동작의 경우에, 메모리 셀은 소거 검증 동작 중에 점검되어 전자가 소거된 메모리 셀의 부동 게이트로부터 완벽하게 제거되었는지를 판단한다.

프로그램 및 소거 검증 동작 중에, 데이터 레지스터 및 감지 증폭기 회로 내의 페이지 버퍼는 메모리 셀의 내용을 판독하여 저장하는 데 사용된다. 페이지 버퍼는 각각의 비트 라인과 결합되어 있기 때문에, 전체 페이지는 프로그램 검증 동작 중에 동시에 검증된다. 다중 페이지를 포함하는 메모리 셀 블록의 메모리 셀은 즉시 소거되기 때문에 검증은 소거 검증 동작 중에 전체 소거된 메모리 셀 블록에 대하여 실행된다.

프로그램 검증 동작 중에 각각의 페이지 버퍼의 임계 전압 노드에서의 전압은 점검된다. 임계 전압 노드에서의 전압은 검증된 내용을 갖는 메모리 셀의 대전 상태에 따라 가변한다. 메모리 셀이 정확하게 프로그램된다면, 즉 메모리 셀의 부동 게이트가 부로 정확하게 대전된다면, 임계 전압은 임계 전압 노드에 도달하게 된다. 메모리 셀이 정확하게 프로그램되지 않았다면, 임계 전압은 임계 전압 노드에 도달할 수 없다.

메모리 셀, 비트 라인 및 페이지 버퍼의 저항 때문에, 메모리 셀이 정확하게 프로그램되었더라도 임계 전압은 즉시 도달할 수 없다. 따라서, 프로그램 검증 동작이 프로그램 동작에 뒤이어 너무 빨리 실행된다면, 메모리 셀이 적합하게 프로그램될 수 없는 에러가 발생한다. 따라서, 사전 프로그래밍된 지연 후에 활성화된 설정 신호는 통상 프로그램 검증 동작을 개시하는 데 사용된다. 프로그래밍된 지연을 갖는 설정 신호는 통상 상태 머신 회로의 타이머 순서에 의해 생성된다.

프로그램 검증 동작을 개시하기 위해 사전 프로그램된 지연을 갖는 설정 신호를 사용하는 것은 어떤 문제점이 있다. 다른 페이지 내의 메모리 셀은 페이지 버퍼로부터 메모리 셀까지 및 메모리 셀로부터 Vss 전압까지 다른 저항을 갖기 때문에, 모든 메모리 셀에서 사전 프로그램된 동일한 지연을 사용하는 것은 문제를 발생시킬 수 있다. 또, 임계 노드가 임계 전압에 도달하는 시간도 온도에 종속되고, 사전 프로그램된 지연의 요구된 기간을 항상 정확하게 계산할 수 없다.

사전 프로그램된 지연이 너무 길다면, 불필요한 부가적 대기 기간 때문에 플래시 메모리 장치의 속도가 불리하게 영향을 받게된다. 사전 프로그램된 지연이 너무 짧다면, 검증된 메모리 셀이 정확하게 프로그램되었더라도 프로그램 검증 동작은 임계 전압이 도달하기 전에 실행될 것이다. 또한, 프로그램 검증 동작이 너무 일찍 실행되면, 검증은 에러 때문에 실패하게 된다. 검증이 너무 늦게 실행되면, 플래시 메모리 장치의 속도가 불필요한 부가적 지연 때문에 저하될 것이다.

따라서, 본 발명은 전술한 문제점을 해결하기 위해 이루어진 것으로서, 임계 전압 노드가 임계 전압에 도달하는 데 필요한 시간을 측정하기 위하여 사전 프로그램된 기준 메모리 셀의 측정을 사용하는 감지 시간 제어 장치 및 방법을 제공하는 데에 그 목적이 있다.

본 발명의 일 실시예는 프로그램 검증 동작을 실행하는 방법이다. 기준 메모리 셀 및 메모리 셀은 프로그램된다. 설정 신호는 기준 메모리 셀의 내용을 사용하여 생성된다. 메모리 셀에 대한 프로그램 검증 동작은 설정 신호를 사용하여 개시된다.

본 발명의 다른 실시예는 프로그램 검증 동작을 실행하는 방법이며, 기준 메모리 셀은 기준 페이지 버퍼에 결합되고 메모리 셀은 데이터 페이지 버퍼에 결합된다. 기준 페이지 버퍼는 기준 메모리 셀의 내용을 판독하여 저장하는 데 사용되고 데이터 페이지 버퍼는 메모리 셀의 내용을 판독하여 저장하는 데 사용된다.

또, 본 발명의 또 다른 실시예는 제1 프로그램 검증 동작이 실패할 때 프로그램 검증 동작을 실행하는 방법이다. 메모리 셀은 다시 프로그램되고 설정 신호는 기준 메모리 셀의 내용으로부터 다시 생성된다. 설정 신호는 메모리 셀의 다른 프로그램 검증 동작을 초기화하는 데 사용된다.

또, 본 발명의 또 다른 실시예는 소거 검증 동작을 실행하는 방법이다. 기준 메모리 셀은 프로그램되고 메모리 셀은 소거된다. 설정 신호는 기준 메모리 셀의 내용을 사용하여 생성된다. 메모리 셀에 대한 소거 검증 동작은 설정 신호를 사용하여 초기화된다.

또, 본 발명의 또 다른 실시예는 제1 소거 검증 동작이 실패할 때 소거 검증 동작을 실행하는 방법이다. 메모리 셀은 다시 소거되고 설정 신호는 기준 메모리 셀의 내용으로부터 다시 생성된다. 설정 신호는 메모리 셀의 다른 소거 검증 동작을 개시하는 데 사용된다.

또, 본 발명의 다른 실시예는 프로그램된 복수개의 메모리 셀내의 프로그램 검증 동작을 실행하는 방법이다.

또, 본 발명의 또 다른 실시예는 복수개의 메모리 셀이 소거되는 소거 검증 동작을 실행하는 방법이다.

또, 본 발명의 다른 실시예는 기준 메모리 셀 프로그래밍을 포함하는 메모리 셀의 내용 검증, 기준 메모리 셀의 내용 감지 및 기준 메모리 셀의 내용이 감지되었을 때의 메모리 셀의 내용 검증에 대한 방법이다.

또, 본 발명의 또 다른 실시예는 설정 신호를 메모리 셀과 결합된 페이지 버퍼에 제공하는 방법이다. 기준 페이지 버퍼에 결합된 기준 메모리 셀은 프로그램된다. 기준 페이지 버퍼의 노드에서의 전압은 기준 메모리 셀의 내용에 기초하여 설정된다. 상기 노드에서의 전압은 설정 신호로서 페이지 버퍼에 공급된다.

또, 본 발명의 다른 실시예는 기준 페이지 버퍼 및 복수개의 데이터 페이지 버퍼를 포함하는 감지 시간 제어 회로이다. 기준 페이지 버퍼는 설정 개시 신호를 수신하여 설정 신호를 생성한다. 복수개의 데이터 페이지 버퍼는 설정 신호를 수신하여 복수개의 메모리 셀의 내용을 저장한다. 복수개의 데이터 페이지 버퍼 각각은 관련된 각각의 복수개의 메모리 셀의 내용을 저장한다.

또, 본 발명의 또 하나의 실시예는 이하의 구성 요소는 물론 메모리 셀의 복수개의 로우(row) 및 복수개의 컬럼(column)을 갖는 메모리 셀 어레이를 포함하는 NAND형 플래시 메모리 장치이다. X-디코더는 메모리 셀의 복수개의 로우를 선택하고, Y-디코더는 메모리 셀의 복수개의 컬럼을 선택한다. 데이터 레지스터 및 감지 증폭기 회로는 메모리 셀의 복수개의 로우 및 복수개의 컬럼을 판독하여 프로그램한다. I/O 레지스터 및 버퍼는 데이터 레지스터 및 감지 증폭기 회로에 결합된다. I/O 레지스터 및 버퍼는 NAND형 플래시 메모리 장치의 외부 인터페이스를 제공한다. 고전압 회로는 프로그램, 판독 및 소거 전압을 X-디코더에 공급한다. 상태 머신 회로는 제어 신호를 데이터 레지스터 및 감지 증폭기 회로에 공급한다. 어드레스 레지스터는 어드레스를 공급하여 X-디코더 및 Y-디코더에서 디코드되도록 한다.

본 발명의 부가적인 다수의 특징은 본 발명의 첨부 도면과 관련한 이하의 상세한 설명을 참조하면 더 양호하게 이해되게 되므로 더욱 용이하게 평가될 것이다.

도 1은 본 발명의 감지 시간 제어 장치 및 방법을 사용하는 플래시 메모리 장치의 블록도이다. 메모리 셀 어레이(1)는 메모리 셀의 로우 및 컬럼을 포함한다. 메모리 셀의 로우는 통상 워드 라인이 되고 메모리 셀의 컬럼은 통상 비트 라인이 된다. 메모리 셀 어레이내의 메모리 셀은 제1 X-디코더(11), 제2 X-디코더(13), 제1 Y-디코더(7), 제2 Y-디코더(9)에 어드레스 가능하다.

메모리 셀 어레이는 복수개의 메모리 셀 블록을 포함하고, 이 블록의 각각은 메모리 셀의 복수개의 로우를 포함한다. 제1 X-디코더는 제1 그룹의 메모리 셀 블 록을 선택하는 데 사용되고, 제2 X-디코더는 제2 그룹의 메모리 셀 블록을 선택하는 데 사용된다. 예를 들어, 제1 X-디코더는 짝수 메모리 셀 블록, 즉 메모리 셀 블록 0, 2, 4 등등을 선택하는 데 사용된다. 제2 X-디코더는 홀수 메모리 셀 블록, 즉 메모리 셀 블록 1, 3, 5 등을 선택하는 데 사용된다.

마찬가지로, 제1 Y-디코더는 제1 그룹의 메모리 셀의 컬럼을 선택하는 데 사용되고, 제2 Y-디코더는 제2 그룹의 메모리 셀의 컬럼을 선택하는 데 사용된다. 예를 들어, n은 메모리 셀 어레이 내의 메모리 셀의 컬럼의 수이고, 제1 Y-디코더는 제1 그룹의 메모리 셀의 n/2 컬럼을 선택하는 데 사용되고 제2 Y-디코더는 제2 그룹의 메모리 셀의 n/2 컬럼을 선택하는 데 사용된다.

제1 및 제2 X-디코더, 제1 및 제2 Y-디코더는 어드레스 레지스터(21)로부터 메모리 어드레스를 수신한다. 메모리 어드레스는 제1 및 제2 X-디코더에 의하여 디코드되어 판독, 프로그램, 소거 및 검증 동작을 하는 메모리 셀의 로우를 선택한다. 메모리 어드레스는 또한 제1 및 제2 Y-디코더에 의하여 디코드되어 판독, 프로그램, 소거 및 검증 동작을 하는 메모리 셀의 컬럼를 선택한다.

고전압 회로(17)는 전압을 제1 X-디코더(11) 및 제2 X-디코더(13)에 공급하여 선택된 메모리 셀에 공급한다. 전압의 상이한 레벨은 상이한 동작을 위하여 메모리 셀에 공급된다. 상이한 동작 중에 메모리 셀에 공급되는 전압 레벨은 종래의 기술에서 공지되어 있다.

제1 Y-디코더(7) 및 제2 Y-디코더(9)와 유사하게, 제1 및 제2 데이터 레지스터와 감지 증폭기 회로(3, 5)는 각각 제1 및 제2 그룹의 메모리 셀의 컬럼과 인터 페이스한다. 판독 동작 중에, 제1 및 제2 데이터 레지스터와 감지 증폭기 회로는 선택된 메모리 셀로부터 데이터를 판독하여 저장한다. 데이터는 제1 및 제2 데이터 레지스터와 감지 증폭기 회로로부터 I/O 레지스터 및 버퍼(15)에 전송되어 플래시 메모리 장치로 전송된다. 프로그램 동작 중에, 제1 및 제2 데이터 레지스터와 감지 증폭기 회로는 데이터를 수신하여 I/O 레지스터 및 버퍼(15)로부터 선택된 메모리 셀에 기록한다. 상태 머신 회로(19)는 제어 신호를 데이터 레지스터 및 감지 증폭기 회로(3, 5)에 공급한다. 상태 머신 회로는 프로그램 검증 및 소거 검증 동작 중에 사용되는 신호의 타이밍을 제어한다.

도 2는 메모리 셀의 4096 개의 컬럼을 갖는 메모리 셀 어레이(33)의 블록도 및 페이지 버퍼를 포함하는 데이터 레지스터 및 감지 증폭기 회로(31)를 도시한다. 각각의 메모리 셀의 컬럼은 대응 비트 라인과 결합되어 있다. 각각의 비트 라인은 대응 페이지 버퍼에 결합되어 있다. 메모리 셀 어레이(33)는 또한 기준 메모리 셀의 컬럼을 포함한다. 기준 메모리 셀의 컬럼은 기준 비트 라인과 결합되어 있고, 이 기준 비트 라인은 기준 페이지 버퍼(35d)에 결합되어 있다. 메모리 셀 어레이(33)는 메모리 셀의 부가적 컬럼을 더 포함한다. 데이터 레지스터 및 감지 증폭기 회로(31)는 메모리 셀의 부가적 컬럼과 결합된 부가적 페이지 버퍼를 더 포함한다.

도 1에 도시된 바와 같이, 설명된 실시예에서 실제 2 개의 데이터 레지스터 및 감지 증폭기 회로(3, 5)가 있다. 제1 데이터 레지스터 및 감지 증폭기 회로(3)는 제1 그룹의 메모리 셀의 2048 개의 컬럼과 결합된 페이지 버퍼를 포함하고, 제2 데이터 레지스터 및 감지 증폭기 회로(5)는 제2 그룹의 메모리 셀의 2048 개의 컬럼과 결합된 페이지 버퍼를 포함한다.

명확한 설명을 위하여, 데이터 레지스터 및 감지 증폭기 회로(31)는 제1 및 제2 데이터 레지스터와 감지 증폭기 회로(3, 5)를 조합하여 표시한다. 따라서, 도 2의 데이터 레지스터 및 감지 증폭기 회로(31)는 모든 4096 개의 페이지 버퍼를 포함하고, 제1 및 제2 데이터 레지스터와 감지 증폭기 회로로부터 각각의 페이지 버퍼는 메모리 셀의 4096 개의 컬럼의 관련된 각각의 것과 결합된다.

메모리 셀 어레이내의 메모리 셀은 메모리 셀열(37a~37c, 39a~39c)로 구성된다. 본 발명의 일 실시예에서, 각각의 메모리 셀열은 16 개의 메모리 셀, 제1 선택 게이트 트랜지스터 및 제2 선택 게이트 트랜지스터를 포함한다. 각각의 메모리 셀열에 있어서, 메모리 셀, 제1 및 제2 선택 게이트 트랜지스터는 직렬로 결합된다.

제1 및 제2 선택 게이트 트랜지스터는 각각 각각의 메모리 셀열의 처음 부분 및 종단 부분에 배치되어 있다. 제1 선택 게이트 트랜지스터는 제1 선택 게이트 신호(SG1)을 수신하고, 제1 선택 게이트 신호(SG1)의 어서트에 따라 턴 온한다. 특정 메모리 셀열의 제1 선택 게이트 트랜지스터가 턴 온되었을 때, 특정 메모리 셀열은 결합된 페이지 버퍼와 교통하기 위해 선택된다.

제2 선택 게이트 트랜지스터는 제2 선택 게이트 신호(SG2)를 수신하고, 제2 선택 게이트 신호(SG2)의 어서트에 따라 턴 온한다. 제2 선택 게이트 트랜지스터의 전원은 Vss 전압에 결합되어 있다. 따라서, 특정 메모리 셀열의 제2 선택 게이트 트랜지스터가 턴 온되었을 때, 상기 특정 메모리 셀열은 Vss 전압을 공급받는다.

도 2의 실시예에 도시된 바와 같이, 메모리 셀 어레이(33)는 4096 개의 비트 라인 및 기준 비트 라인을 포함한다. 제1 선택 게이트 트랜지스터 각각의 드레인은 제1 선택 게이트 트랜지스터를 포함하는 메모리 셀열과 결합된 비트 라인에 결합되어 있다. 메모리 셀열(37a~37c)은 4096 개의 인접 메모리 셀열을 포함하는 제1 메모리 셀 블록을 나타낸다. 본 발명의 플래시 메모리 장치내에 1024 개의 메모리 셀 블록을 포함하므로, 메모리 셀열(39a~39c)은 4096 개의 인접 메모리 셀열을 포함하는 1024 번째 메모리 셀 블록을 나타낸다. 따라서, 각각의 메모리 셀 블록내의 각각의 4096 개의 인접 메모리 셀열은 관련된 각각의 4096 개의 비트 라인에 결합되어 있다.

판독 및 프로그램 동작 중에, 4096 개의 메모리 비트는 동시에 판독 또는 프로그램된다. 워드 라인과 결합된 메모리 셀의 로우는 동시에 판독 또는 프로그램될 수 있다. 워드 라인과 결합된 메모리 셀의 로우는 또는 페이지라고 호칭된다. 따라서, 메모리 셀의 16 로우가 있기 때문에, 각각의 메모리 셀 블록 내에 16 페이지가 있다.

제1 및 제2 X-디코더(도 1에 도시)는 선택 게이트 신호(SG1, SG2)를 공급함으로써 각각의 메모리 셀 블록을 선택하고, 제1 및 제2 선택 게이트 트랜지스터에 각각 공급된다. 또, 제1 및 제2 X-디코더는 워드 라인(1~16)에 적합한 전압을 공급함으로써 선택된 메모리 셀 블록내에서 각각의 페이지를 선택한다. 제1 X-디코더는 짝수 메모리 셀 블록(0, 2, 4 …1022)를 선택한다. 제2 X-디코더는 홀수 메모리 셀 블록(1, 3, 4 …1023)을 선택한다.

제1 및 제2 Y-디코더(도 1에 도시)는 컬럼을 선택하고, 각각의 컬럼은 비트 라인에 함께 결합된 1024 메모리 셀열을 포함한다. 제1 Y-디코더는 비트 라인(0~255, 512~767, 1024~1279, 1536~1791, 2048~2303, 2560~2815, 3072~3327, 3584~3839)을 선택한다. 제2 Y-디코더는 비트 라인(256~511, 768~1023, 1280~1535, 1792~2047, 2304~2559, 2816~3071, 3328~3583, 3804~4095)을 선택한다.

데이터 레지스터 및 감지 증폭기 회로(31)는 상태 머신 회로(도 1에 도시)로부터의 프로그램 신호(PGM), 비트 라인 제어 신호(BL_CTRL), 설정 개시 신호(SET_INIT), 바이어스 신호(BIAS)를 수신한다. 이러한 제어 신호는 상태 머신 회로에 의해 공급되고, 판독, 프로그램 및 검증 동작 중에 페이지 버퍼 및 기준 페이지 버퍼에 의해 사용된다. 기준 페이지 버퍼(35d)는 상태 머신 회로로부터 설정 개시 신호(SET_INIT)를 수신하여, 설정 신호를 각각의 페이지 버퍼(35a~35c)에 공급한다.

도 3은 i 번째 페이지 버퍼(32)와 기준 페이지 버퍼(34) 사이의 인터페이스를 도시하는 블록도이다. i 번째 페이지 버퍼 및 기준 페이지 버퍼는 프로그램 신호(PGM), 비트 라인 제어 신호(BL_CTRL), 바이어스 신호(BIAS)를 수신한다. 기준 페이지 버퍼는 또한 설정 개시 신호(SET_INIT)를 수신한다. 기준 페이지 버퍼는 i 번째 페이지 버퍼에 공급되는 설정 신호(SET)를 생성한다. i 번째 페이지 버퍼 및 기준 페이지 버퍼는 i 번째 비트 라인 및 기준 비트 라인에 각각 결합된다. i 번째 페이지 버퍼는 데이터 I/O 인터페이스를 통하여 i 번째 비트 라인과 I/O 레지스터 및 버퍼 사이의 인터페이스로서 동작한다. 이와 유사하게, 기준 페이지 버퍼는 기 준 데이터 I/O 인터페이스를 통하여 기준 비트 라인과 I/O 레지스터 및 버퍼 사이의 인터페이스로서 동작한다.

도 4는 i 번째 비트 라인(BL i)과 결합된 페이지 버퍼를 도시한다. 바이어스 트랜지스터(41)의 드레인은 Vcc에 결합된다. 바이어스 트랜지스터(41)의 게이트는 바이어스 신호(BIAS)에 결합된다. 바이어스 트랜지스터의 전원은 i 번째 비트 라인(BL i)에 결합된다. 따라서, 바이어스 신호(BIAS)는 i 번째 비트 라인(BL i)을 통해 흐르는 전류의 크기를 제어한다. 바이어스 신호(BIAS)가 공급되지 않으면, 바이어스 트랜지스터는 턴 오프되기 때문에 i 번째 비트 라인(BL i)을 통하여 거의 전류가 흐르지 않게 되고 이 미소 전류는 선택된 메모리 셀의 프로그래밍 상태와 무관하게 바이어스 트랜지스터를 통하여 흐른다. 설명된 실시예에서, 바이어스 트랜지스터(41)가 P형 트랜지스터이므로 바이어스 신호(BIAS)가 공급될 때는 로우 레벨로 설정된다.

NAND형 플래시 메모리 장치의 각각의 비트 라인은 통상 비트 라인 및 결합된 페이지 버퍼 사이에 위치하는 비트 라인 제어 트랜지스터에 결합된다. 따라서, 특정 비트 라인에 결합된 비트 라인 제어 트랜지스터는 특정 비트 라인상의 메모리 셀의 판독 및 프로그램 동작을 위해 턴 온된다. 그러나, 비트 라인 제어 트랜지스터가 턴 오프된다면, 결합된 페이지 버퍼는 통상 판독 동작 또는 프로그램 동작을 실행할 수 없다.

도 4에서, 비트 라인 제어 트랜지스터(53)는 i 번째 비트 라인(BL i)과 페이지 버퍼 사이에 위치하고, 비트 라인 제어 트랜지스터(53)의 소스는 i 번째 비트 라인(BL i)에 결합되어 있고 비트 라인 제어 트랜지스터(53)의 드레인은 바이어스 트랜지스터(41)의 소스에 결합되어 있다. 따라서, 비트 라인 제어 트랜지스터(53)는 i 번째 비트 라인(BL i)이 전류를 흐르게 할 것인지를 제어한다. 판독 및 프로그램 동작에 대하여, 비트 라인 제어 신호(BL_CTRL)는 비트 라인 제어 트랜지스터(53)를 턴 온하도록 공급된다.

바이어스 트랜지스터(41)의 소스와 비트 라인 제어 트랜지스터(53)의 드레인의 결합은 노드(A)를 형성한다. 데이터 I/O 라인은 프로그램 트랜지스터(43)를 통하여 노드(A)에 결합된다. 특히, 프로그램 트랜지스터(43)의 소스는 노드(A)에서 바이어스 트랜지스터(41)의 소스에 결합되고, 프로그램 트랜지스터(43)의 드레인은 데이터 I/O 라인에 결합된다. 프로그램 신호(PGM)는 프로그램 트랜지스터(43)의 게이트에 결합된다.

프로그램 동작 중에, 프로그램 신호(PGM)는 공급되어서 프로그램 트랜지스터(43)를 턴 온한다. 설명된 실시예에서, 프로그램 신호(PGM)가 공급될 때 하이 레벨이 된다. 메모리 셀의 선택된 로우, 즉 페이지에 공급된 적합한 전압을 가지고, 데이터 I/O 라인을 통하여 I/O 레지스터 및 버퍼로부터의 데이터는 프로그램 트랜지스터(43) 및 제어 트랜지스터(53)를 통하여 i 번째 비트 라인(BL i)에 공급되고 선택된 페이지의 i 번째 비트 라인(BL i)의 선택된 메모리 셀에 기록된다. 프로그램 동작 중에 메모리 셀에 공급되는 적합한 전압은 종래의 기술에서 공지되어 있다.

일단 프로그램 동작이 완료되면, 기록된 데이터는 검증되어 프로그램 검증 동작 중에 신뢰도를 증가시킨다. 프로그램 검증 동작 중에, 프로그램 신호(PGM)는 공급되지 않는다. 설명된 실시예에서, 프로그램 신호(PGM)가 공급되지 않을 때 로우 레벨을 유지한다.

설정 트랜지스터(51), 임계 트랜지스터(49) 및 인버터(45, 47)는 프로그램 검증 동작 및 소거 검증 동작 중에 사용되어 프로그래밍 또는 소거가 각각 완전히 실행되었는지를 점검한다. 설정 트랜지스터(51)의 소스는 Vss 전압에 결합되고 설정 트랜지스터의 게이트는 설정 신호(SET)를 수신한다. 설정 신호(SET)가 공급될 때, 설정 트랜지스터(51)는 턴 온되고 Vss 전압은 설정 트랜지스터(51)의 드레인에 결합된 임계 트랜지스터(49)의 소스에 공급된다. 설명된 실시예에서, 설정 신호(SET)가 공급될 때 하이 레벨을 유지한다.

노드(B)를 형성하는 임계 트랜지스터(49)의 드레인은 인버터(47)의 입력 및 인버터(45)의 출력에 결합된다. 인버터(47)의 출력은 인버터(45)의 입력에 결합된다. 따라서, 인버터(45, 47)는 래치를 형성한다. 프로그램 검증 동작 또는 소거 검증 동작 이전에, 래치는 논리 하이 레벨 프리셋 전압(PRESET)을 공급함으로써 노드(B)에서 논리 하이 레벨로 프리셋된다. 따라서, 데이터 I/O 라인은 논리 로우 레벨의 출력을 갖는다. 실제로, 데이터 I/O 라인은 인버터(도시 생략)에 결합되고, 따라서 I/O 레지스터 및 버퍼에 의해 수신된 데이터는 노드(B)가 논리 하이 레벨일 때 논리 하이 레벨이 된다.

데이터 I/O 라인에 인버터를 제공함으로써, 비반전된 데이터는 I/O 레지스터 및 버퍼에 공급된다. 예를 들어, 특정 메모리 셀이 프로그램되지 않았다고, 즉 특 정 메모리 셀이 논리 하이 레벨을 포함한다고 가정하자. 이하에 상세하게 설명되는 바와 같이, 페이지 버퍼가 특정 메모리 셀을 판독할 때 페이지 버퍼의 노드(B)는 논리 하이 레벨이 된다. 따라서, 노드(B)에서의 입력에 결합된 래치의 출력은 논리 로우 레벨이 된다. 따라서, 인버터는 래치의 출력에 제공되어 특정 메모리 셀로부터 반전된 데이터를 다시 반전시킨다. 따라서, 특정 메모리 셀로부터 비반전된 데이터는 I/O 레지스터 및 버퍼에 공급된다.

바이어스 트랜지스터(41) 및 비트 라인 제어 트랜지스터(53)는 프로그램 및 소거 검증 동작 중에 턴 온된다. 프로그램 검증 동작 중에 선택된 메모리 셀이 어떤 전하를 포함하지 않는다면, 즉 메모리 셀이 소거되거나 또는 프로그램되지 않았다면, 전류는 i 번째 비트 라인(BL i)을 통하여 흐른다. 유사하게 소거 검증 동작 중에, i 번째 비트 라인(BL i)의 선택된 메모리 셀 블록의 모든 메모리 셀이 완전히 소거, 즉 전자가 방전된다면, 전류는 i 번째 비트 라인(BL i)을 통하여 흐른다.

전자가 방전된 경우에, 바이어스 트랜지스터(41)의 소스와 비트 라인 제어 트랜지스터(53)의 드레인 사이의 임계 전압 노드(A)는 전압이 바이어스 트랜지스터(41)를 통하여 강하되므로 로우 레벨이 된다. 따라서, 임계 전압 노드(A)에서의 전압은 임계 트랜지스터(49)를 턴 온하기에 불충분하다. 임계 트랜지스터(49)가 턴 온되지 않는다면, 설정 트랜지스터(51)로부터의 Vss 전압은 노드(B)에 공급되지 않는다. 따라서, 프로그램 검증 동작 중에, 선택된 메모리 셀이 프로그램되지 않았을 때, 노드(B)에서의 래치의 내용은 동일하고 데이터 I/O 라인은 인버터(도시 생략)를 통하여 논리 하이 레벨을 I/O 레지스터 및 버퍼에 공급 한다. 이와 유사하게, 소거 검증 동작 중에, 메모리 셀 블록내의 모든 비트 라인의 메모리 셀이 소거될 때, 데이터 I/O 라인은 인버터(도시 생략)를 통하여 논리 하이 레벨을 I/0 레지스터 및 버퍼에 공급한다.

선택된 메모리 셀이 프로그램된다면, 프로그램 검증 동작 중에 i 번째 비트 라인(BL i)을 통하여 전류가 흐르지 않게 된다. 이와 유사하게, i 번째 비트 라인(BL i)상의 선택된 메모리 셀 블록의 하나 또는 그이상의 메모리 셀이 완전히 소거되지 않았다면, 소거 검증 동작 중에 i 번째 비트 라인(BL i)을 통하여 전류가 흐르지 않게 된다.

그러한 경우에, 바이어스 트랜지스터(41)의 소스와 비트 라인 제어 트랜지스터(53)의 드레인 사이의 임계 전압 노드(A)는 바이어스 트랜지스터(41)를 통한 전압 강하가 없으므로 하이 레벨이 된다. 따라서, 임계 전압 노드(A)에서의 전압은 임계 트랜지스터(49)를 턴 온하기에 충분하다. 임계 트랜지스터(49)가 턴 온될 때, 설정 트랜지스터(51)로부터의 Vss 전압은 노드(B)에 공급된다. 따라서, 선택된 메모리 셀이 프로그램될 때, 노드(B)에서의 래치의 내용은 논리 로우 레벨로 변환되고 데이터 I/O 라인은 인버터(도시 생략)를 통하여 I/O 레지스터 및 버퍼에 논리 로우 레벨을 공급한다.

바이어스 트랜지스터(41) 및 비트 라인 제어 트랜지스터(53)가 턴 온되고 충분한 시간이 경과한 후, 정확하게 프로그램된 메모리 셀이 검증을 위해 선택되었다면, 임계 노드(A)에서의 전압은 임계 트랜지스터(49)를 턴 온하기에 충분한 임계 전압 레벨에 도달하게 된다. 임계 노드(A)가 임계 전압 레벨에 도달하는 데 필요한 충분한 시간은 온도 및 메모리 셀 어레이내의 선택된 메모리 셀의 상대적 위치와 같은 인자에 종속된다.

따라서, 본 발명에서, 설정 신호(SET)는 선택된 메모리 셀과 유사하게 위치하는 사전 프로그램된 메모리 셀이 정확하게 측정될 때 공급된다. 또, 본 발명에서, 설정 신호(SET)는 선택된 메모리 셀과 유사하게 위치하는 사전 프로그램된 메모리 셀이 정확한 측정을 하기위한 충분한 시간후에 설정 트랜지스터(51)에 공급된다.

본 발명의 일 실시예에서, 설정 신호(SET)는 기준 비트 라인(REF BL)과 결합된 기준 페이지 버퍼에 의해 공급된다. 기준 페이지 버퍼는 도 5에 도시되어 있다. 기준 페이지 버퍼의 구조는 i 번째 비트 라인(BL i)과 결합된 페이지 버퍼의 구조와 유사하다. 기준 페이지 버퍼는 바이어스 트랜지스터(61), 프로그램 트랜지스터(63), 인버터(65, 67), 임계 트랜지스터(69), 설정 개시 트랜지스터(71), 비트 라인 제어 트랜지스터(73)를 포함한다.

i 번째 비트 라인과 결합된 페이지 버퍼의 설정 트랜지스터와 상이하게, 설정 개시 트랜지스터(71)는 상태 머신 회로(도 1에 도시)로부터 설정 개시 신호(SET_INIT)를 수신한다. 설정 개시 신호(SET_INIT)는 상태 머신 회로에 의해 생성되고 프로그램 동작의 종료 후 곧바로 설정 개시 트랜지스터에 공급된다. 상태 머신 회로는 프로그램 동작이 완료되고 워드 라인에 공급된 프로그램 전압이 프로그램 검증 전압으로 감소될 때 설정 개시 신호(SET_INIT)를 생성한다. i 번째 비트 라인의 경우와 유사하게, 인버터(65, 67)를 포함하는 래치는 인버터(65)의 출력과 임계 트랜지스터(69)의 드레인 사이의 노드(B)에서 프리셋 신호(PRESET)를 사용하여 논리 하이 레벨로 프리셋한다.

따라서, 설정 신호(SET)는 노드(B)에서의 논리 하이 레벨 전압이 설정 신호(SET)로써 공급되기 전에 인버터(67)에 의해 반전되므로 논리 로우 레벨로 프리셋된다. 기준 비트 라인상의 워드 라인에서 기준 메모리 셀은 논리 로우 레벨로 사전 프로그램되는데, 즉 기준 메모리 셀의 부동 게이트가 음으로 충전되게 된다. 따라서, 바이어스 트랜지스터(61)의 소스와 비트 라인 제어 트랜지스터(73)의 드레인 사이의 임계 전압 노드(A)에서의 전압 레벨은 프로그램된 메모리 셀의 상태를 반영하게 된다. 또, 기준 메모리 셀의 부동 게이트는 음으로 충전되기 때문에 전류는 기준 비트 라인으로 흐르지 않는다. 기준 비트 라인상에 전류가 흐르지 않을 때, 바이어스 트랜지스터(61)를 통한 전압 강하는 거의 없게 된다. 바이어스 트랜지스터(61)를 통한 전압 강하가 없음에 따라, 임계 전압 노드(A)에서의 전압 레벨은 Vcc에 접근한다. 따라서, 임계 트랜지스터(69)는 임계 트랜지스터(69)를 턴 온하기에 충분한 게이트에서의 전압을 수신한다.

따라서, 설정 개시 신호(SET_INIT)가 설정 개시 트랜지스터(71)의 게이트에 공급되고 충분한 고전압이 임계 트랜지스터(69)의 게이트에 공급될 때, Vss 전압은 노드(B)에 공급되고 인버터(67)의 출력은 논리 하이 레벨이 될 것이다. 인버터(67)의 이러한 출력은 프로그램 또는 소거 검증 동작을 개시하기 위한 설정 트랜지스터(51)(도 4에 도시)에 공급되는 설정 신호(SET)가 된다. 따라서, 프로그램 검증 동작 또는 소거 검증 동작의 타이밍은 기준 페이지 버퍼에 공급된 설정 개 시 신호 및 더 중요하게는 기준 페이지 버퍼의 프로그램된 기준 메모리 셀 감지 시간에 의하여 제어된다.

도 6은 프로그램 검증 동작 중에 사용된 상이한 신호 사이의 전압 변이의 상관 타이밍을 도시하는 타이밍도이다. 프로그램 동작 중에, 프로그램 신호(PGM)는 논리 하이 레벨을 유지한다. 시간 t_a에서 프로그램 동작이 완료되면, 상태 머신 회로는 프로그램 신호의 레벨을 논리 로우 레벨로 더 낮춘다. 프로그램 트랜지스터의 게이트에 공급된 논리 로우 레벨에 대하여, 임계 전압 노드(A)에서의 전압 레벨은 바이어스 신호(BIAS), 비트 라인 제어 신호(BL_CTRL), 선택된 워드 라인의 비트 라인상의 메모리 셀의 부동 게이트의 상태에 종속한다.

프로그램 신호(PGM)가 시간 t_a에서 논리 로우 레벨이 될 때, 바이어스 신호(BIAS)도 논리 로우 레벨에 도달하게 된다. 페이지 버퍼의 바이어스 트랜지스터는 P형 트랜지스터이기 때문에, 바이어스 트랜지스터의 게이트에 공급된 논리 로우 레벨 바이어스 신호(BIAS)는 바이어스 트랜지스터를 턴 온하고, 전류가 흐르도록 준비한다. 바이어스 트랜지스터가 턴 온될 때 바이어스 트랜지스터를 통하여 전류가 흐르지 않는다면, 바이어스 트랜지스터의 소스에서의 전압과 임계 전압 노드(A)는 바이어스 트랜지스터의 게이트에 공급된 전압의 레벨(Vcc)에 도달하게 된다.

바이어스 트랜지스터가 시간 t_a에서 턴 온됨에 따라, 비트 라인 제어 신호(BL_CTRL)는 하이 레벨이 되어 비트 라인 제어 트랜지스터를 턴 온한다. 각각 의 메모리 셀이 프로그램된다면, 비트 라인을 통하여 전류는 흐르지 않고 임계 전압 노드(A)에서의 전압 레벨은 Vcc에 접근한다. 각각의 메모리 셀이 프로그램되지 않았다면, 전류는 비트 라인을 통하여 흐르고 임계 전압 노드(A)에서의 전압 레벨은 Vcc에 접근하지 않는다.

바이어스 신호(BIAS) 및 비트 라인 제어 신호(BL_CTRL)는 데이터 비트 라인 및 기준 비트 라인에 충분히 즉시 공급된다. 따라서, 데이터 비트 라인 및 기준 비트 라인에 대하여 임계 전압 노드(A)에서의 임계 전압은 동시에 조정된다. 설정 개시 신호(SET_INIT)는 시간 t_a에서 기준 페이지 버퍼의 설정 트랜지스터에 공급된다. 설정 개시 신호(SET_INIT)는 도 6에 도시된 바와 같이 대략 1.0 ㎲의 펄스이다. 펄스가 하이 레벨을 유지하면, 일단 임계 전압 노드(A)에서의 임계 전압은 기준 페이지 버퍼의 임계 트랜지스터를 턴 온하기에 충분한 레벨에 도달하고, 설정 신호(SET)는 시간 t_a에서 기준 페이지 버퍼에 의해 생성된다.

비트 라인과 결합된 페이지 버퍼의 설정 트랜지스터의 게이트에서 설정 신호(SET)의 어서트에 대하여, 대응 메모리 셀이 프로그램된다면, 임계 전압 노드(A)에서의 임계 전압은 도달하게 되고 페아지 버퍼와 결합된 데이터 I/O 라인은 논리 하이 레벨로 스위칭될 것이다. 그러나, 대응 메모리 셀이 프로그램되지 않았다면, 임계 트랜지스터는 턴 온되지 않고 래치는 노드(B)에서 논리 하이 레벨로 프리셋되었던 프리셋 값을 유지할 것이므로 데이터 I/O 라인에서 논리 로우 레벨이 된다.

따라서, 프로그램 검증 동작 중에, 각각의 메모리 셀의 내용은 인버터(45, 47)를 포함하는 래치에 저장된다. 각각의 페이지 버퍼 내의 노드(B)(도 4에 도시)에서의 래치의 내용은 I/O 레지스터 및 버퍼 내의 데이터와 비교된다. 데이터 레지스터 및 감지 증폭기 회로내의 래치의 내용이 I/O 레지스터 및 버퍼의 내용과 일치한다면, 프로그램 동작은 완료되고 더 이상의 프로그래밍은 불필요하게 된다. 또, 프로그램 검증 동작에서 통과에 실패한 페이지는 다시 프로그램된다.

마찬가지로, 소거 검증 동작 중에, 노드(B)에서의 래치의 내용은 논리 하이 레벨이 되도록 검증된다. 페이지 버퍼의 노드(B)가 논리 로우 레벨이 되면, 소거 동작은 페이지 버퍼와 결합된 하나 또는 그이상의 메모리 셀에서 실패하게 되고, 소거 동작은 실패한다. 따라서, 소거 동작은 그 메모리 셀 블록에 대하여 다시 실행된다.

도 7은 메모리 셀 페이지의 프로그래밍 및 검증의 처리에 대한 흐름도이다. 처리 단계(81)에서는 기준 메모리 셀을 충전된 상태로 프로그램한다. 처리 단계(83)에서는 일 프로그램 동작 중에 페이지를 프로그램한다. 처리 단계(85)에서는 단계(81)에서 프로그램된 기준 메모리 셀의 내용을 래치하고 설정 신호로서 내용을 출력한다. 단계(85)에서 생성된 설정 신호는 처리 단계(87)에 의해 사용되어 단계(83)에서 프로그램된 페이지내의 메모리 셀의 내용을 래치한다.

처리 단계(89)에서는 프로그래밍 검증을 위해 I/O 레지스터 및 버퍼에 저장된 대응 데이터에 대한 페이지 버퍼의 래치의 내용을 비교한다. 페이지 버퍼의 내용이 대응 데이터와 일치한다면, 처리 과정은 되돌아간다. 어떤 페이지 버퍼의 내용이 대응 데이터와 일치하지 않는다면, 일단 처리 과정은 단계(83)에서의 페이지 의 프로그램 동작 및 프로그램 검증의 단계를 다시 실행한다.

따라서, 본 발명은 데이터 감지 대기 시간 감소 및 데이터 감지 신뢰도 개선을 위한 감지 시간 제어 장치 및 방법을 제공한다. 본 발명이 어떤 특정 실시예로서 설명되었지만, 다수의 추가적 수정 및 변경이 이 기술 분야의 숙련자들에게 자명하게 된다. 따라서, 본 발명은 상세히 설명된 것보다 다른 방식으로 실시하여도 좋다는 것을 이해하여야 한다. 본 발명의 실시예는 모든 면에서 예시되어 고려되었어야 하며, 본 발명의 범위는 전술한 설명보다는 오히려 첨부된 특허 청구의 범위 및 이들의 균등물에 의하여 결정되야 한다.

따라서, 본 발명의 감지 시간 제어 장치 및 방법에 따르면, 데이터 감지 대기 시간을 감소시키고, 데이터 감지의 신뢰도를 개선할 수 있는 효과가 있다.

Claims

프로그램 검증 동작을 실행하는 방법에 있어서,

NAND형 플래시 메모리의 메모리 셀블록 내의 페이지에 대응하는 기준 메모리 셀을 프로그래밍하는 단계 - 상기 메모리 셀 블록은 복수개의 페이지를 포함하며, 하나의 기준 메모리 셀은 각각의 페이지에 대해서 제공된다 - 와;

상기 프로그램된 기준 메모리 셀과 동일한 페이지 상에 메모리 셀을 프로그래밍하는 단계와;

상기 기준 메모리 셀의 내용을 사용하여 설정 신호를 생성하는 단계와;

상기 설정 신호를 사용하여 상기 메모리 셀의 상기 프로그램 검증 동작을 개시하는 단계

를 포함하는 프로그램 검증 동작의 실행 방법.
제1항에 있어서, 상기 프로그램된 기준 메모리 셀은 負(부)로 대전된 상태로 프로그램되는 것인 프로그램 검증 동작의 실행 방법.
제1항에 있어서, 상기 프로그램된 기준 메모리 셀에는 기준 페이지 버퍼가 결합되고, 상기 메모리 셀에는 데이터 페이지 버퍼가 결합되며, 상기 기준 페이지 버퍼는 상기 기준 메모리 셀의 내용을 판독하여 저장하는 데 사용되고, 상기 데이터 페이지 버퍼는 상기 프로그램된 메모리 셀의 내용을 판독하여 저장하는 데 사용되는 것인 프로그램 검증 동작의 실행 방법.
제3항에 있어서, 상기 프로그램된 기준 메모리 셀의 내용을 사용하여 설정 신호를 생성하는 단계는, 상기 프로그램된 기준 메모리 셀의 내용을 상기 기준 페이지 버퍼의 내용으로서 저장하기 위하여 설정 개시 신호를 상기 기준 페이지 버퍼에 공급하는 단계와 상기 기준 페이지 버퍼의 내용을 상기 설정 신호로서 출력하는 단계를 포함하는 것인 프로그램 검증 동작의 실행 방법.
제3항에 있어서, 상기 설정 신호를 사용하여 상기 메모리 셀의 프로그램 검증 동작을 개시하는 단계는, 상기 메모리 셀의 내용을 상기 데이터 페이지 버퍼의 내용으로서 저장하기 위하여 상기 설정 신호를 상기 데이터 페이지 버퍼에 공급하는 단계를 포함하는 것인 프로그램 검증 동작의 실행 방법.
제5항에 있어서, 상기 데이터 페이지 버퍼의 내용을 I/O 레지스터 및 버퍼의 대응하는 내용과 비교하는 단계를 더 포함하는 것인 프로그램 검증 동작의 실행 방법.
제6항에 있어서, 상기 데이터 페이지 버퍼의 내용이 상기 I/O 레지스터 및 버퍼의 대응하는 내용과 일치하지 않는 경우, 메모리 셀을 다시 프로그래밍하는 단계와, 상기 설정 신호를 상기 프로그램된 기준 메모리 셀의 내용으로 다시 생성하는 단계와, 상기 설정 신호를 사용하여 상기 메모리 셀의 다른 프로그램 검증 동작을 개시하는 단계를 더 포함하는 것인 프로그램 검증 동작의 실행 방법.
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소거 검증 동작을 실행하는 방법에 있어서,

NAND형 플래시 메모리의 메모리 셀블록 내의 페이지에 대응하는 기준 메모리 셀을 프로그래밍하는 단계 - 상기 메모리 셀 블록은 복수개의 페이지를 포함하며, 하나의 기준 메모리 셀은 각각의 페이지에 대해서 제공된다 - 와;

상기 프로그램된 기준 메모리 셀과 동일한 페이지 상에서 메모리 셀을 소거하는 단계와;

상기 기준 메모리 셀의 내용을 사용하여 설정 신호를 생성하는 단계와;

상기 설정 신호를 사용하여 상기 메모리 셀의 상기 소거 검증 동작을 개시하는 단계

를 포함하는 소거 검증 동작의 실행 방법.
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NAND형 플래시 메모리에서 사용하기 위한 감지 시간 제어 회로에 있어서,

기준 메모리 셀의 내용을 공급받고 설정 개시 신호를 수신하여 NAND형 플래시 메모리내의 메모리 셀 블럭의 페이지에 공급된 하나의 기준 메모리 셀의 내용을 사용하여 설정 신호를 생성하는 기준 페이지 버퍼와;

상기 설정 신호를 수신하여 상기 하나의 기준 메모리 셀과 동일한 페이지의 복수개의 메모리 셀의 내용을 저장하고, 각각 상기 복수개의 메모리 셀 중의 관련된 각각의 메모리 셀의 내용을 저장하는 복수개의 데이터 페이지 버퍼

를 포함하는 감지 시간 제어 회로.
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NAND형 플래시 메모리 장치에 있어서,

복수개의 메모리 셀의 로우 및 컬럼을 포함하는 메모리 셀 어레이와;

상기 복수개의 메모리 셀의 로우를 선택하는 X-디코더와;

상기 복수개의 메모리 셀의 컬럼을 선택하는 Y-디코더와;

상기 복수개의 메모리 셀의 로우 및 컬럼을 판독 및 프로그래밍하는 데이터 레지스터 및 감지 증폭기 회로와;

상기 데이터 레지스터 및 감지 증폭기 회로에 결합되어, NAND형 플래시 메모리 장치의 외부 인터페이스를 제공하는 I/O 레지스터 및 버퍼와;

프로그램, 판독, 소거 전압을 X-디코더로 공급하는 고전압 회로와;

제어 신호를 상기 데이터 레지스터 및 감지 증폭기 회로로 공급하는 상태 머신 회로와;

디코드된 어드레스를 상기 X-디코더 및 Y-디코더로 공급하는 어드레스 레지스터

를 포함하는 NAND형 플래시 메모리 장치.