JPH09180477A - 不揮発性半導体メモリ装置とその読出及びプログラム方法 - Google Patents
不揮発性半導体メモリ装置とその読出及びプログラム方法Info
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- JPH09180477A JPH09180477A JP29900596A JP29900596A JPH09180477A JP H09180477 A JPH09180477 A JP H09180477A JP 29900596 A JP29900596 A JP 29900596A JP 29900596 A JP29900596 A JP 29900596A JP H09180477 A JPH09180477 A JP H09180477A
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- 238000000034 method Methods 0.000 title claims description 11
- 230000015654 memory Effects 0.000 claims abstract description 100
- 238000013500 data storage Methods 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 20
- 238000002955 isolation Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 外部記憶回路を使用せずにすみ且つ複写デー
タが反転しないような高速のページ複写を行える不揮発
性半導体メモリを提供する。 【解決手段】 メモリセルアレイ１００の１行ごとにメ
モリトランジスタを少なくとも１ずつ追加形成してフラ
グセル部２００を構成し、該フラグセル部２００に記憶
されるフラグもメモリセルアレイのデータと共に貯蔵す
るページバッファ３００とする。そして、ページバッフ
ァ３００の貯蔵データを出力する際に、フラグセルのフ
ラグに従いメモリセルアレイのデータを補正する補正手
段５００を設ける。ページバッファ３００を利用する高
速複写とした上で、この場合に反転する複写データを出
力するときには、フラグに従い補正手段５００で元に戻
して出力することができる。
タが反転しないような高速のページ複写を行える不揮発
性半導体メモリを提供する。 【解決手段】 メモリセルアレイ１００の１行ごとにメ
モリトランジスタを少なくとも１ずつ追加形成してフラ
グセル部２００を構成し、該フラグセル部２００に記憶
されるフラグもメモリセルアレイのデータと共に貯蔵す
るページバッファ３００とする。そして、ページバッフ
ァ３００の貯蔵データを出力する際に、フラグセルのフ
ラグに従いメモリセルアレイのデータを補正する補正手
段５００を設ける。ページバッファ３００を利用する高
速複写とした上で、この場合に反転する複写データを出
力するときには、フラグに従い補正手段５００で元に戻
して出力することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的消去可能で
プログラム可能な不揮発性半導体メモリ装置に関し、中
でも特に、ＮＡＮＤ形フラッシュメモリに関する。
プログラム可能な不揮発性半導体メモリ装置に関し、中
でも特に、ＮＡＮＤ形フラッシュメモリに関する。
【０００２】
【従来の技術】他のメモリ同様に不揮発性半導体メモリ
でも、高密度集積化と共に性能及び動作速度の向上が図
られている。ＥＥＰＲＯＭに代表される不揮発性半導体
メモリは、フローティングゲート形のＭＯＳトランジス
タをメモリセルとして使用しており、この多数のメモリ
セルを行と列のマトリックス形態で配列し、そして、同
じ行にあるメモリセルの制御ゲートをワードラインに、
同じ列にあるメモリセルのドレインをビットラインに接
続してメモリセルアレイが構成される。
でも、高密度集積化と共に性能及び動作速度の向上が図
られている。ＥＥＰＲＯＭに代表される不揮発性半導体
メモリは、フローティングゲート形のＭＯＳトランジス
タをメモリセルとして使用しており、この多数のメモリ
セルを行と列のマトリックス形態で配列し、そして、同
じ行にあるメモリセルの制御ゲートをワードラインに、
同じ列にあるメモリセルのドレインをビットラインに接
続してメモリセルアレイが構成される。
【０００３】このような不揮発性半導体メモリにおいて
は、動作速度を向上するために、いずれか一本の選択ワ
ードラインと接続した全メモリセルのデータを対応する
ビットラインを通じ一括して読出すページ読出が遂行さ
れる。この際の多数のビットラインに一括読出されたデ
ータは、ページバッファと呼ばれるビットラインごとの
データラッチを備えたデータ貯蔵手段に一時的に貯蔵さ
れる。一方、書込すなわちプログラム動作は、データ入
出力パッドを通して入力されるデータをページバッファ
に順次貯蔵した後、その貯蔵データを一本の選択ワード
ラインに接続したメモリセルへ一括プログラムするペー
ジプログラムで遂行される。このページ読出とページプ
ログラムについては、大韓民国公開特許第９４−１８８
７０号などに詳しい。
は、動作速度を向上するために、いずれか一本の選択ワ
ードラインと接続した全メモリセルのデータを対応する
ビットラインを通じ一括して読出すページ読出が遂行さ
れる。この際の多数のビットラインに一括読出されたデ
ータは、ページバッファと呼ばれるビットラインごとの
データラッチを備えたデータ貯蔵手段に一時的に貯蔵さ
れる。一方、書込すなわちプログラム動作は、データ入
出力パッドを通して入力されるデータをページバッファ
に順次貯蔵した後、その貯蔵データを一本の選択ワード
ラインに接続したメモリセルへ一括プログラムするペー
ジプログラムで遂行される。このページ読出とページプ
ログラムについては、大韓民国公開特許第９４−１８８
７０号などに詳しい。
【０００４】ページ読出及びページプログラム（書込）
は、メモリセルアレイ内の任意の行データを他の行へ複
写する場合に応用される。この複写動作は、読出とプロ
グラムの複合的遂行によって行われる。その一手法とし
て、複写する行のデータを読出してセルアレイとは別途
の外部記憶回路に一旦貯蔵し、そして複写先行のアドレ
スを入力してから外部記憶回路の貯蔵データを再入力
し、一括プログラムする方法がある。図１は、このよう
なページ複写について説明するブロック図で、ページ複
写時のメモリ主要部のデータ移動経路を示している。ま
た図２は、ページ複写時における不揮発性半導体メモリ
の制御信号のタイミングを示している。
は、メモリセルアレイ内の任意の行データを他の行へ複
写する場合に応用される。この複写動作は、読出とプロ
グラムの複合的遂行によって行われる。その一手法とし
て、複写する行のデータを読出してセルアレイとは別途
の外部記憶回路に一旦貯蔵し、そして複写先行のアドレ
スを入力してから外部記憶回路の貯蔵データを再入力
し、一括プログラムする方法がある。図１は、このよう
なページ複写について説明するブロック図で、ページ複
写時のメモリ主要部のデータ移動経路を示している。ま
た図２は、ページ複写時における不揮発性半導体メモリ
の制御信号のタイミングを示している。
【０００５】図１を参照すると、ページ複写のために必
要な構成は、メモリセルアレイ１００と、ページ読出及
びページプログラム時にデータを一時貯蔵するページバ
ッファ（データ貯蔵手段）３００と、外部記憶回路４０
０と、であり、セルアレイとは別途に設けられた外部記
憶回路４００は、ページバッファ３００と接続されてい
る。ページ複写を遂行するためには、メモリセルアレイ
１００の複写元の複写行１０１のデータ(DATA)を読出し
て外部記憶回路４００へ一旦貯蔵し、そしてこれを複写
先行１０２へプログラムしなければならない。この動作
を遂行するために、例えば１６メガビットのＣＭＯＳ−
ＮＡＮＤ−ＥＥＰＲＯＭの外部端子には図２に示す各制
御信号を提供する必要がある。
要な構成は、メモリセルアレイ１００と、ページ読出及
びページプログラム時にデータを一時貯蔵するページバ
ッファ（データ貯蔵手段）３００と、外部記憶回路４０
０と、であり、セルアレイとは別途に設けられた外部記
憶回路４００は、ページバッファ３００と接続されてい
る。ページ複写を遂行するためには、メモリセルアレイ
１００の複写元の複写行１０１のデータ(DATA)を読出し
て外部記憶回路４００へ一旦貯蔵し、そしてこれを複写
先行１０２へプログラムしなければならない。この動作
を遂行するために、例えば１６メガビットのＣＭＯＳ−
ＮＡＮＤ−ＥＥＰＲＯＭの外部端子には図２に示す各制
御信号を提供する必要がある。
【０００６】図２を参照すると、コマンドラッチエネー
ブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬ
Ｅ、書込エネーブル端子バーＷＥ、及び読出エネーブル
端子バーＲＥにそれぞれ対応する制御信号を所定の波形
で印加し、入出力端子Ｉ／Ｏを通じてコマンドを印加す
ることにより、メモリは該当動作を始める。
ブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬ
Ｅ、書込エネーブル端子バーＷＥ、及び読出エネーブル
端子バーＲＥにそれぞれ対応する制御信号を所定の波形
で印加し、入出力端子Ｉ／Ｏを通じてコマンドを印加す
ることにより、メモリは該当動作を始める。
【０００７】まず、区間Ｔ１で読出命令(READ COMMAND)
“００ｈ”を印加してから区間Ｔ２で３サイクルのアド
レスを印加すると(ADDRESS INPUT) 、該アドレスで指定
される行の全メモリセルデータがビットラインを通じて
一括読出しされ、ページバッファ３００の内部レジスタ
に貯蔵される。このデータ感知動作(DATA SENSED) は区
間Ｔ３で遂行される。次いで、読出エネーブル信号バー
ＲＥがトグル(toggle)されて印加される区間Ｔ４で、ペ
ージバッファ３００に貯蔵されたデータを入出力端子Ｉ
／Ｏを通じて出力するデータ出力動作(DATA OUTPUT) が
遂行される。この区間Ｔ４では例えば２５６バイトのデ
ータが順次出力され、そのページ読出されたデータは、
ページ複写のためにマイクロプロセッサ等の制御手段に
より外部記憶回路４００に貯蔵される。
“００ｈ”を印加してから区間Ｔ２で３サイクルのアド
レスを印加すると(ADDRESS INPUT) 、該アドレスで指定
される行の全メモリセルデータがビットラインを通じて
一括読出しされ、ページバッファ３００の内部レジスタ
に貯蔵される。このデータ感知動作(DATA SENSED) は区
間Ｔ３で遂行される。次いで、読出エネーブル信号バー
ＲＥがトグル(toggle)されて印加される区間Ｔ４で、ペ
ージバッファ３００に貯蔵されたデータを入出力端子Ｉ
／Ｏを通じて出力するデータ出力動作(DATA OUTPUT) が
遂行される。この区間Ｔ４では例えば２５６バイトのデ
ータが順次出力され、そのページ読出されたデータは、
ページ複写のためにマイクロプロセッサ等の制御手段に
より外部記憶回路４００に貯蔵される。
【０００８】この後、入出力端子Ｉ／Ｏを通じてデータ
ローディング命令(DATA LOADING COMMAND)“８０ｈ”を
入力してから区間Ｔ５で３サイクルのアドレスを印加す
ると(ADDRESS INPUT) 、外部記憶回路４００に貯蔵され
た２５６バイトのデータが区間Ｔ６でメモリ内に順次ロ
ーディングされる(DATA INPUT)。
ローディング命令(DATA LOADING COMMAND)“８０ｈ”を
入力してから区間Ｔ５で３サイクルのアドレスを印加す
ると(ADDRESS INPUT) 、外部記憶回路４００に貯蔵され
た２５６バイトのデータが区間Ｔ６でメモリ内に順次ロ
ーディングされる(DATA INPUT)。
【０００９】そして、ページプログラム命令(PAGE PROG
RAM COMMAND)“１０ｈ”が区間Ｔ７で印加されると、区
間Ｔ８で複写先行１０２の全メモリセルにデータが一括
プログラムされ(PAGE PROGRAMMED) 、複写動作が完了す
る。
RAM COMMAND)“１０ｈ”が区間Ｔ７で印加されると、区
間Ｔ８で複写先行１０２の全メモリセルにデータが一括
プログラムされ(PAGE PROGRAMMED) 、複写動作が完了す
る。
【００１０】この複写技術では外部記憶回路４００を必
要としており、ページ単位で読出した複写データを一旦
外へ出力した後に再入力する方法であるため、複写時間
が長くなるという不具合がある。例えば、１行が２５６
バイトで、対応するページバッファの容量が２５６バイ
トの場合、データをページバッファ３００から外部記憶
回路４００へ出力し、そしてページバッファ３００へ再
入力する際、その読出サイクルと書込サイクルとをそれ
ぞれ８０ｎｓと仮定すると、複写動作全体にかかる時間
は約４１ｕｓになり得る。そこで図３に示すような、外
部記憶回路４００を使用せずにメモリセルアレイ１００
及びページバッファ３００のみでページ複写動作を遂行
する技術が提案されている。
要としており、ページ単位で読出した複写データを一旦
外へ出力した後に再入力する方法であるため、複写時間
が長くなるという不具合がある。例えば、１行が２５６
バイトで、対応するページバッファの容量が２５６バイ
トの場合、データをページバッファ３００から外部記憶
回路４００へ出力し、そしてページバッファ３００へ再
入力する際、その読出サイクルと書込サイクルとをそれ
ぞれ８０ｎｓと仮定すると、複写動作全体にかかる時間
は約４１ｕｓになり得る。そこで図３に示すような、外
部記憶回路４００を使用せずにメモリセルアレイ１００
及びページバッファ３００のみでページ複写動作を遂行
する技術が提案されている。
【００１１】図３に示す技術の特徴は、複写行１０１の
データをページバッファ３００に一括貯蔵した後、該ペ
ージバッファ３００から直接的に複写先行１０２へプロ
グラムを行う点にある。従って、外部記憶回路を必要と
せず、図１の技術に比べて複写時間が短縮される。しか
し一方で、構造上の影響から複写データの反転問題が生
じる。即ち、ページバッファ３００の構造上、データ読
出動作でページバッファ３００が貯蔵するデータとデー
タプログラム動作でページバッファ３００が貯蔵するデ
ータとでは論理が反転する関係となるため、このような
ページバッファ３００をそのまま複写に使用すれば、読
出された複写データは論理反転してプログラムされるこ
とになってしまう。従って、複写先行１０２へ複写され
たデータは元のデータの反転したものとなって提供され
ることになる。これではデータ処理の上で混乱をきた
し、好ましくない。
データをページバッファ３００に一括貯蔵した後、該ペ
ージバッファ３００から直接的に複写先行１０２へプロ
グラムを行う点にある。従って、外部記憶回路を必要と
せず、図１の技術に比べて複写時間が短縮される。しか
し一方で、構造上の影響から複写データの反転問題が生
じる。即ち、ページバッファ３００の構造上、データ読
出動作でページバッファ３００が貯蔵するデータとデー
タプログラム動作でページバッファ３００が貯蔵するデ
ータとでは論理が反転する関係となるため、このような
ページバッファ３００をそのまま複写に使用すれば、読
出された複写データは論理反転してプログラムされるこ
とになってしまう。従って、複写先行１０２へ複写され
たデータは元のデータの反転したものとなって提供され
ることになる。これではデータ処理の上で混乱をきた
し、好ましくない。
【００１２】
【発明が解決しようとする課題】上記のような従来技術
に着目して本発明の目的は、外部記憶回路を使用せずに
すみ、しかも複写データが反転しないような高速複写を
行える読出及びプログラム方法とそのための回路を提供
することにある。
に着目して本発明の目的は、外部記憶回路を使用せずに
すみ、しかも複写データが反転しないような高速複写を
行える読出及びプログラム方法とそのための回路を提供
することにある。
【００１３】
【課題を解決するための手段】この目的のために本発明
は、ページ読出及びページプログラムを行うことが可能
となった電気的消去可能でプログラム可能な不揮発性半
導体メモリ装置の読出及びプログラム方法において、１
行分のデータを読出してページバッファへ貯蔵しそして
該貯蔵データを他の行へプログラムした場合に該プログ
ラムした他の行に対し複写を示すフラグをたて、該他の
行のデータを読出して出力する際に、前記フラグに従っ
て出力データを補正することを特徴とする。
は、ページ読出及びページプログラムを行うことが可能
となった電気的消去可能でプログラム可能な不揮発性半
導体メモリ装置の読出及びプログラム方法において、１
行分のデータを読出してページバッファへ貯蔵しそして
該貯蔵データを他の行へプログラムした場合に該プログ
ラムした他の行に対し複写を示すフラグをたて、該他の
行のデータを読出して出力する際に、前記フラグに従っ
て出力データを補正することを特徴とする。
【００１４】即ち本発明によれば、電気的消去可能でプ
ログラム可能なＮＡＮＤセル形フラッシュメモリ装置に
おいて、メモリセルアレイから１行分のデータをページ
バッファへ読出して貯蔵しそして該貯蔵データを他の行
へプログラムするページ複写を行い、そして、該他の行
のデータを前記ページバッファへ読出して出力する際に
該出力データを反転させて出力するようになっているこ
とを特徴とするＮＡＮＤセル形フラッシュメモリ装置が
提供される。
ログラム可能なＮＡＮＤセル形フラッシュメモリ装置に
おいて、メモリセルアレイから１行分のデータをページ
バッファへ読出して貯蔵しそして該貯蔵データを他の行
へプログラムするページ複写を行い、そして、該他の行
のデータを前記ページバッファへ読出して出力する際に
該出力データを反転させて出力するようになっているこ
とを特徴とするＮＡＮＤセル形フラッシュメモリ装置が
提供される。
【００１５】具体的には本発明によれば、フローティン
グゲート形のメモリトランジスタを行と列のマトリック
ス形態に配列したメモリセルアレイをもつ電気的消去可
能でプログラム可能な不揮発性半導体メモリ装置におい
て、メモリセルアレイの１行ごとに設けられ、該メモリ
セルアレイの読出及びプログラムと共に読出及びプログ
ラムされるフラグセルと、前記メモリセルアレイの列及
び前記フラグセルの列に接続されたデータラッチを有
し、読出及びプログラム時に前記メモリセルアレイのデ
ータ及び前記フラグセルのフラグを同時に貯蔵するデー
タ貯蔵手段と、該データ貯蔵手段の貯蔵データを出力す
る際に、前記メモリセルアレイのデータを前記フラグセ
ルのフラグに従って補正する補正手段と、を備えること
を特徴とする。
グゲート形のメモリトランジスタを行と列のマトリック
ス形態に配列したメモリセルアレイをもつ電気的消去可
能でプログラム可能な不揮発性半導体メモリ装置におい
て、メモリセルアレイの１行ごとに設けられ、該メモリ
セルアレイの読出及びプログラムと共に読出及びプログ
ラムされるフラグセルと、前記メモリセルアレイの列及
び前記フラグセルの列に接続されたデータラッチを有
し、読出及びプログラム時に前記メモリセルアレイのデ
ータ及び前記フラグセルのフラグを同時に貯蔵するデー
タ貯蔵手段と、該データ貯蔵手段の貯蔵データを出力す
る際に、前記メモリセルアレイのデータを前記フラグセ
ルのフラグに従って補正する補正手段と、を備えること
を特徴とする。
【００１６】或いは、フローティングゲート形のメモリ
トランジスタを行と列のマトリックス形態に配列したメ
モリセルアレイをもつ電気的消去可能でプログラム可能
な不揮発性半導体メモリ装置において、読出及びプログ
ラム時に１行分のメモリトランジスタのデータを貯蔵す
るページバッファと、メモリセルアレイの各行に対応さ
せて設けられ、前記ページバッファへ１行分のデータを
読出して貯蔵しそして該貯蔵データを他の行へプログラ
ムしたときに所定論理のフラグを記憶するフラグセル
と、前記ページバッファへ１行分のデータを読出しそし
てこれを出力する際に、該読出行に対応した前記フラグ
セルのフラグに従って出力データを補正する補正手段
と、を備えることを特徴とする。
トランジスタを行と列のマトリックス形態に配列したメ
モリセルアレイをもつ電気的消去可能でプログラム可能
な不揮発性半導体メモリ装置において、読出及びプログ
ラム時に１行分のメモリトランジスタのデータを貯蔵す
るページバッファと、メモリセルアレイの各行に対応さ
せて設けられ、前記ページバッファへ１行分のデータを
読出して貯蔵しそして該貯蔵データを他の行へプログラ
ムしたときに所定論理のフラグを記憶するフラグセル
と、前記ページバッファへ１行分のデータを読出しそし
てこれを出力する際に、該読出行に対応した前記フラグ
セルのフラグに従って出力データを補正する補正手段
と、を備えることを特徴とする。
【００１７】また或いは、フローティングゲート形のメ
モリトランジスタを行と列のマトリックス形態に配列し
たメモリセルアレイをもち、ページ読出及びページプロ
グラムが可能とされた電気的消去可能でプログラム可能
な不揮発性半導体メモリ装置において、メモリセルアレ
イの１行ごとにメモリトランジスタを少なくとも１ずつ
追加形成してフラグセルを構成し、該フラグセルに記憶
されるフラグも前記メモリセルアレイのデータと共に貯
蔵するページバッファを設け、そして、該ページバッフ
ァの貯蔵データを出力する際に、前記フラグセルのフラ
グに従い前記メモリセルアレイのデータを補正する補正
手段を設けることを特徴とする。
モリトランジスタを行と列のマトリックス形態に配列し
たメモリセルアレイをもち、ページ読出及びページプロ
グラムが可能とされた電気的消去可能でプログラム可能
な不揮発性半導体メモリ装置において、メモリセルアレ
イの１行ごとにメモリトランジスタを少なくとも１ずつ
追加形成してフラグセルを構成し、該フラグセルに記憶
されるフラグも前記メモリセルアレイのデータと共に貯
蔵するページバッファを設け、そして、該ページバッフ
ァの貯蔵データを出力する際に、前記フラグセルのフラ
グに従い前記メモリセルアレイのデータを補正する補正
手段を設けることを特徴とする。
【００１８】これら補正手段は、フラグセルのフラグと
メモリセルアレイのデータとを排他的論理和するＸＯＲ
ゲートで構成すれば簡素な回路ですむ。
メモリセルアレイのデータとを排他的論理和するＸＯＲ
ゲートで構成すれば簡素な回路ですむ。
【００１９】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００２０】図４は、本発明に係るページ複写を行うた
めの読出及びプログラム回路のブロック図であって、メ
モリセルアレイ１００と、このメモリセルアレイ１００
にデータをプログラムするときに複写データであるかど
うかを示すフラグをたてるフラグセル部２００と、読出
及びプログラム時にメモリセルアレイ１００及びフラグ
セル部２００のデータを一時的に貯蔵するためのページ
バッファ（データ貯蔵手段）３００と、ページバッファ
３００から出力されるメモリセルアレイ１００のデータ
を、同時にページバッファ３００から出力されるフラグ
セル部２００のフラグに基づいて補正し、出力バッファ
６００へ送る補正手段５００と、が示されている。
めの読出及びプログラム回路のブロック図であって、メ
モリセルアレイ１００と、このメモリセルアレイ１００
にデータをプログラムするときに複写データであるかど
うかを示すフラグをたてるフラグセル部２００と、読出
及びプログラム時にメモリセルアレイ１００及びフラグ
セル部２００のデータを一時的に貯蔵するためのページ
バッファ（データ貯蔵手段）３００と、ページバッファ
３００から出力されるメモリセルアレイ１００のデータ
を、同時にページバッファ３００から出力されるフラグ
セル部２００のフラグに基づいて補正し、出力バッファ
６００へ送る補正手段５００と、が示されている。
【００２１】まず、ページバッファ３００の構成と複写
動作の基となるデータの読出及びプログラム動作を、図
５の回路図と図６及び図７のタイミングチャートを参照
して説明する。
動作の基となるデータの読出及びプログラム動作を、図
５の回路図と図６及び図７のタイミングチャートを参照
して説明する。
【００２２】図５は、ページバッファ３００中のいずれ
か１つの単位ページバッファ（データラッチ）と、メモ
リセルアレイ１００内のメモリセルストリング３１０と
の関係を示した回路図である。ページバッファ３００内
の単位ページバッファは各ビットラインＢＬごとに設け
られており、各ビットラインＢＬには、選択トランジス
タとフローティングゲート形のメモリトランジスタとを
直列接続してなるＮＡＮＤ構造のメモリセルストリング
３０１が接続されている。ビットラインＢＬと単位ペー
ジバッファとは、データ消去時にビットラインＢＬとペ
ージバッファ３００とを分離させる分離用トランジスタ
３０２を介し接続される。
か１つの単位ページバッファ（データラッチ）と、メモ
リセルアレイ１００内のメモリセルストリング３１０と
の関係を示した回路図である。ページバッファ３００内
の単位ページバッファは各ビットラインＢＬごとに設け
られており、各ビットラインＢＬには、選択トランジス
タとフローティングゲート形のメモリトランジスタとを
直列接続してなるＮＡＮＤ構造のメモリセルストリング
３０１が接続されている。ビットラインＢＬと単位ペー
ジバッファとは、データ消去時にビットラインＢＬとペ
ージバッファ３００とを分離させる分離用トランジスタ
３０２を介し接続される。
【００２３】各単位ページバッファは、読出動作時にビ
ットラインＢＬへ電流を供給するＰＭＯＳの負荷トラン
ジスタ３０７、ビットラインＢＬ及び単位ページバッフ
ァ３００内の放電を行って初期化するＮＭＯＳの初期化
トランジスタ３０３、感知ノードＳＯと単位ページバッ
ファ内の貯蔵ノードＰＢを電気的に隔離するＮＭＯＳの
隔離トランジスタ３０４、２個のインバータ３０５，３
０６からなり、貯蔵ノードＰＢのラッチを行うラッチ回
路３１０、感知ノードＳＯにゲート接続されてラッチ回
路３１０のラッチ論理を決定するＮＭＯＳの感知トラン
ジスタ３０８、ラッチ信号φＬａｔｃｈに応答して感知
トランジスタ３０８を接地接続させるＮＭＯＳの感知活
性化トランジスタ３０９、そして、貯蔵ノードＰＢのラ
ッチデータを出力するときに反転して出力するためのイ
ンバータ３１１を備えている。
ットラインＢＬへ電流を供給するＰＭＯＳの負荷トラン
ジスタ３０７、ビットラインＢＬ及び単位ページバッフ
ァ３００内の放電を行って初期化するＮＭＯＳの初期化
トランジスタ３０３、感知ノードＳＯと単位ページバッ
ファ内の貯蔵ノードＰＢを電気的に隔離するＮＭＯＳの
隔離トランジスタ３０４、２個のインバータ３０５，３
０６からなり、貯蔵ノードＰＢのラッチを行うラッチ回
路３１０、感知ノードＳＯにゲート接続されてラッチ回
路３１０のラッチ論理を決定するＮＭＯＳの感知トラン
ジスタ３０８、ラッチ信号φＬａｔｃｈに応答して感知
トランジスタ３０８を接地接続させるＮＭＯＳの感知活
性化トランジスタ３０９、そして、貯蔵ノードＰＢのラ
ッチデータを出力するときに反転して出力するためのイ
ンバータ３１１を備えている。
【００２４】図６の波形図には、ページ読出に際するペ
ージバッファ３００の動作タイミングを示してある。図
示のように読出動作は、区間Ｔ１１におけるページバッ
ファ３００のリセット(PAGE BUFFER RESET) 、区間Ｔ２
２におけるデータ感知(DATASENSED) 、区間Ｔ３３にお
けるデータラッチ(DATA LATCHED)の順に進行する。
ージバッファ３００の動作タイミングを示してある。図
示のように読出動作は、区間Ｔ１１におけるページバッ
ファ３００のリセット(PAGE BUFFER RESET) 、区間Ｔ２
２におけるデータ感知(DATASENSED) 、区間Ｔ３３にお
けるデータラッチ(DATA LATCHED)の順に進行する。
【００２５】まずリセット区間Ｔ１１では、コントロー
ル信号ＳＢＬ，ＤＣＢが論理“ハイ”になることによ
り、感知ノードＳＯ及び貯蔵ノードＰＢが例えば０Ｖの
接地電圧にリセットされる。これに従ってラッチ回路３
１０のインバータ３０５の出力端及びインバータ３０６
の入力端は、電源電圧Ｖｃｃレベルとなる。
ル信号ＳＢＬ，ＤＣＢが論理“ハイ”になることによ
り、感知ノードＳＯ及び貯蔵ノードＰＢが例えば０Ｖの
接地電圧にリセットされる。これに従ってラッチ回路３
１０のインバータ３０５の出力端及びインバータ３０６
の入力端は、電源電圧Ｖｃｃレベルとなる。
【００２６】このページバッファ３００のリセット後に
続くデータ感知区間Ｔ２２では、分離用トランジスタ３
０２が導通状態とされ、初期化トランジスタ３０３及び
隔離トランジスタ３０４は初期化信号ＤＣＢ及び隔離信
号ＳＢＬに従いオフになることにより、メモリセルの記
憶データが感知される。このときに基準電圧Ｖｒｅｆ
は、最初に一旦０Ｖとなり負荷トランジスタ３０７をオ
ンさせてビットラインＢＬのプリチャージを行った後に
例えば１．７Ｖのレベルとなり、負荷トランジスタ３０
７から感知電流が感知ノードＳＯを通じてビットライン
ＢＬへ提供される。そして、メモリセルのデータが
“１”の場合、即ちメモリセルがデプレッションモード
のトランジスタになっている場合は、負荷トランジスタ
３０７による感知電流がメモリセルストリング３０１を
通じて全部放電されるので、感知ノードＳＯは０．６Ｖ
程度を維持するようになり、これにより感知トランジス
タ３０８がオフとなる。一方、メモリセルのデータが
“０”の場合、即ちエンハンスメントモードのトランジ
スタとなっている場合は、負荷トランジスタ３０７によ
る感知電流がメモリセルストリング３０１を通じて流れ
ることができないので、感知ノードＳＯはほぼＶｃｃを
維持するようになり、これにより感知トランジスタ３０
８がオンとなる。
続くデータ感知区間Ｔ２２では、分離用トランジスタ３
０２が導通状態とされ、初期化トランジスタ３０３及び
隔離トランジスタ３０４は初期化信号ＤＣＢ及び隔離信
号ＳＢＬに従いオフになることにより、メモリセルの記
憶データが感知される。このときに基準電圧Ｖｒｅｆ
は、最初に一旦０Ｖとなり負荷トランジスタ３０７をオ
ンさせてビットラインＢＬのプリチャージを行った後に
例えば１．７Ｖのレベルとなり、負荷トランジスタ３０
７から感知電流が感知ノードＳＯを通じてビットライン
ＢＬへ提供される。そして、メモリセルのデータが
“１”の場合、即ちメモリセルがデプレッションモード
のトランジスタになっている場合は、負荷トランジスタ
３０７による感知電流がメモリセルストリング３０１を
通じて全部放電されるので、感知ノードＳＯは０．６Ｖ
程度を維持するようになり、これにより感知トランジス
タ３０８がオフとなる。一方、メモリセルのデータが
“０”の場合、即ちエンハンスメントモードのトランジ
スタとなっている場合は、負荷トランジスタ３０７によ
る感知電流がメモリセルストリング３０１を通じて流れ
ることができないので、感知ノードＳＯはほぼＶｃｃを
維持するようになり、これにより感知トランジスタ３０
８がオンとなる。
【００２７】この後にデータラッチ区間Ｔ３３になると
ラッチ信号φＬａｔｃｈがＶｃｃとされ、これに従い感
知活性化トランジスタ３０９が導通する。すると、メモ
リセルデータが“１”の場合は感知トランジスタ３０８
がオフしているので、ラッチ回路３１０の状態はそのま
まで貯蔵ノードＰＢは０Ｖ（＝ロウ）になる。一方、メ
モリセルデータが“０”の場合は感知トランジスタ３０
８がオンしているので、ラッチ回路３１０のインバータ
３０５の出力端及びインバータ３０６の入力端が放電さ
れて論理変化し、貯蔵ノードＰＢはＶｃｃ（＝ハイ）に
なる。
ラッチ信号φＬａｔｃｈがＶｃｃとされ、これに従い感
知活性化トランジスタ３０９が導通する。すると、メモ
リセルデータが“１”の場合は感知トランジスタ３０８
がオフしているので、ラッチ回路３１０の状態はそのま
まで貯蔵ノードＰＢは０Ｖ（＝ロウ）になる。一方、メ
モリセルデータが“０”の場合は感知トランジスタ３０
８がオンしているので、ラッチ回路３１０のインバータ
３０５の出力端及びインバータ３０６の入力端が放電さ
れて論理変化し、貯蔵ノードＰＢはＶｃｃ（＝ハイ）に
なる。
【００２８】このように読出動作において、メモリセル
データが“１”の場合はラッチ回路３１０の貯蔵ノード
ＰＢは“０”、メモリセルデータが“０”の場合はラッ
チ回路３１０の貯蔵ノードＰＢは“１”をラッチする。
データが“１”の場合はラッチ回路３１０の貯蔵ノード
ＰＢは“０”、メモリセルデータが“０”の場合はラッ
チ回路３１０の貯蔵ノードＰＢは“１”をラッチする。
【００２９】図７の波形図には、ページプログラムに際
するページバッファ３００の動作タイミングを示してあ
る。図示ようにプログラム動作は、区間Ｔ２１における
ビットラインＢＬのリセット(BIT LINE RESET)、区間Ｔ
３１におけるデータローディング(DATA LOADING)、区間
Ｔ４１におけるプログラム(PROGRAM) の順に進行する。
するページバッファ３００の動作タイミングを示してあ
る。図示ようにプログラム動作は、区間Ｔ２１における
ビットラインＢＬのリセット(BIT LINE RESET)、区間Ｔ
３１におけるデータローディング(DATA LOADING)、区間
Ｔ４１におけるプログラム(PROGRAM) の順に進行する。
【００３０】まずリセット区間Ｔ２１で初期化信号ＤＣ
Ｂを論理“ハイ”とすることにより、ビットラインＢＬ
及び感知ノードＳＯが０Ｖにリセットされる。このとき
の基準電圧ＶｒｅｆはＶｃｃレベルにあるので負荷トラ
ンジスタ３０７はオフしている。
Ｂを論理“ハイ”とすることにより、ビットラインＢＬ
及び感知ノードＳＯが０Ｖにリセットされる。このとき
の基準電圧ＶｒｅｆはＶｃｃレベルにあるので負荷トラ
ンジスタ３０７はオフしている。
【００３１】このビットラインＢＬのリセット後にデー
タローディング区間Ｔ３１になると、データ“１”の書
込であれば、ＩＮラインを通して提供されるその“１”
の入力データに従ってラッチ回路３１０の貯蔵ノードＰ
ＢはＶｃｃとなる。一方、データ“０”の書込であれ
ば、その“０”の入力データに従ってラッチ回路３１０
の貯蔵ノードＰＢは０Ｖとなる。
タローディング区間Ｔ３１になると、データ“１”の書
込であれば、ＩＮラインを通して提供されるその“１”
の入力データに従ってラッチ回路３１０の貯蔵ノードＰ
ＢはＶｃｃとなる。一方、データ“０”の書込であれ
ば、その“０”の入力データに従ってラッチ回路３１０
の貯蔵ノードＰＢは０Ｖとなる。
【００３２】この後に続くプログラム区間Ｔ４１では、
データ“１”書込であれば貯蔵ノードＰＢのＶｃｃがビ
ットラインＢＬへ伝達されてメモリセルのフローティン
グゲートのプログラムが防止されるので、選択メモリセ
ルはデプレッションモードのトランジスタとなる。一
方、データ“０”書込であれば貯蔵ノードＰＢの０Ｖが
ビットラインＢＬへ伝達されてメモリセルのフローティ
ングゲートがプログラム可能になるので、選択メモリセ
ルはエンハンスメントモードのトランジスタとなる。
尚、信号ＢＬＳＨＦ，ＳＢＬは電圧降下なくデータ電圧
を伝えるためにＶｃｃ以上のＶｐａｓｓとされる。
データ“１”書込であれば貯蔵ノードＰＢのＶｃｃがビ
ットラインＢＬへ伝達されてメモリセルのフローティン
グゲートのプログラムが防止されるので、選択メモリセ
ルはデプレッションモードのトランジスタとなる。一
方、データ“０”書込であれば貯蔵ノードＰＢの０Ｖが
ビットラインＢＬへ伝達されてメモリセルのフローティ
ングゲートがプログラム可能になるので、選択メモリセ
ルはエンハンスメントモードのトランジスタとなる。
尚、信号ＢＬＳＨＦ，ＳＢＬは電圧降下なくデータ電圧
を伝えるためにＶｃｃ以上のＶｐａｓｓとされる。
【００３３】このようにプログラム動作において、書込
むデータが“１”の場合はラッチ回路３１０の貯蔵ノー
ドＰＢは“１”、書込むデータが“０”の場合はラッチ
回路３１０の貯蔵ノードＰＢは“０”をラッチする。即
ち、読出とプログラムでページバッファ３００の貯蔵論
理は逆の関係になる。
むデータが“１”の場合はラッチ回路３１０の貯蔵ノー
ドＰＢは“１”、書込むデータが“０”の場合はラッチ
回路３１０の貯蔵ノードＰＢは“０”をラッチする。即
ち、読出とプログラムでページバッファ３００の貯蔵論
理は逆の関係になる。
【００３４】上記基本動作のページバッファ３００を使
用したページ複写、即ち複写のためのページ読出及びペ
ージプログラムと複写データの出力について、図８〜図
１１を参照して説明する。
用したページ複写、即ち複写のためのページ読出及びペ
ージプログラムと複写データの出力について、図８〜図
１１を参照して説明する。
【００３５】この例のフラグセル部２００は、メモリセ
ルアレイ１００に追加して設けられ、メモリセルアレイ
１００の１行ごとに１ずつ追加されて全部で１列を形成
するメモリトランジスタで構成される。即ち、このフラ
グセル部２００をなすフラグセルの１つ１つは、メモリ
セルアレイ１００のメモリトランジスタと同じもので、
メモリ設計時に１列を追加構成してこれを複写時のため
の専用メモリとして活用するものである。このように形
成されたフラグセル部２００を使用して、複写以外の通
常のノーマルプログラムの場合には、プログラム行に対
応するフラグセルに例えばデータ“０”を書込み、そし
て、１行分の複写データをプログラムする複写プログラ
ムの場合には、複写先行に対応するフラグセルにデータ
“１”を書込む。つまり、元のデータから反転した複写
データの入った複写先行についてはフラグセルに特別な
フラグを記憶させ、これにより反転したデータであるか
どうかを判別できるようになっている。
ルアレイ１００に追加して設けられ、メモリセルアレイ
１００の１行ごとに１ずつ追加されて全部で１列を形成
するメモリトランジスタで構成される。即ち、このフラ
グセル部２００をなすフラグセルの１つ１つは、メモリ
セルアレイ１００のメモリトランジスタと同じもので、
メモリ設計時に１列を追加構成してこれを複写時のため
の専用メモリとして活用するものである。このように形
成されたフラグセル部２００を使用して、複写以外の通
常のノーマルプログラムの場合には、プログラム行に対
応するフラグセルに例えばデータ“０”を書込み、そし
て、１行分の複写データをプログラムする複写プログラ
ムの場合には、複写先行に対応するフラグセルにデータ
“１”を書込む。つまり、元のデータから反転した複写
データの入った複写先行についてはフラグセルに特別な
フラグを記憶させ、これにより反転したデータであるか
どうかを判別できるようになっている。
【００３６】図８は、１行のデータを他の行へ複写する
ときの動作を説明したブロック図である。この図８に示
すように、〔１００１１００１：０（＝フラグ）〕のデ
ータが記憶された複写行１０１のデータを複写先行１０
２へ複写すると、図３の場合と同様に、複写先行１０２
には〔０１１００１１０：１〕の反転した複写データが
貯蔵される。即ち、ページバッファ３００を用いた複写
による反転で複写データと共にフラグも反転され、複写
先行１０２のフラグセルにはフラグ“１”が貯蔵され
る。
ときの動作を説明したブロック図である。この図８に示
すように、〔１００１１００１：０（＝フラグ）〕のデ
ータが記憶された複写行１０１のデータを複写先行１０
２へ複写すると、図３の場合と同様に、複写先行１０２
には〔０１１００１１０：１〕の反転した複写データが
貯蔵される。即ち、ページバッファ３００を用いた複写
による反転で複写データと共にフラグも反転され、複写
先行１０２のフラグセルにはフラグ“１”が貯蔵され
る。
【００３７】また図９に示すように、もし、複写先行１
０２の既にページ複写された後のページデータを再複写
することになれば、再度の反転が行われるので、再複写
先行１０３に貯蔵されるデータは元の複写行１０１と同
じ状態に戻る。従って、再複写先行１０３のフラグセル
には、フラグ“０”が入れられる。
０２の既にページ複写された後のページデータを再複写
することになれば、再度の反転が行われるので、再複写
先行１０３に貯蔵されるデータは元の複写行１０１と同
じ状態に戻る。従って、再複写先行１０３のフラグセル
には、フラグ“０”が入れられる。
【００３８】このようなメモリセルアレイ１００及びフ
ラグセル部２００に対しページ読出を行って出力する場
合について、図１０及び図１１に示してある。
ラグセル部２００に対しページ読出を行って出力する場
合について、図１０及び図１１に示してある。
【００３９】図１０は、複写行１０１（又は再複写先行
１０３）の読出動作を説明している。複写行１０１のデ
ータは、ページ読出によってページバッファ３００に貯
蔵される。このとき同時に、フラグも同様に読出されて
ページバッファ３００に貯蔵されることになる。そし
て、出力バッファ６００へのデータ出力に際しては、排
他的論理和ゲートの補正手段５００によりフラグと出力
データが演算されて出力されることになるが、この場合
にはフラグが“０”なので、出力バッファ６００を通じ
て出力されるデータは、〔１００１１００１〕の元のデ
ータそのままとなる。
１０３）の読出動作を説明している。複写行１０１のデ
ータは、ページ読出によってページバッファ３００に貯
蔵される。このとき同時に、フラグも同様に読出されて
ページバッファ３００に貯蔵されることになる。そし
て、出力バッファ６００へのデータ出力に際しては、排
他的論理和ゲートの補正手段５００によりフラグと出力
データが演算されて出力されることになるが、この場合
にはフラグが“０”なので、出力バッファ６００を通じ
て出力されるデータは、〔１００１１００１〕の元のデ
ータそのままとなる。
【００４０】一方図１１は、複写先行１０２の読出動作
の場合を説明しており、このときには、フラグ“１”が
ページバッファ３００に一緒に貯蔵されることになる。
そして、補正手段５００でフラグと出力データが演算さ
れる結果、複写先行１０２のデータは補正、つまり反転
されて出力されることになる。即ち、ページバッファ３
００に貯蔵される読出データは〔０１１００１１０〕で
あるが、補正手段５００においてフラグ“１”と排他的
論理和されるので、出力バッファ６００を通じて出力さ
れるデータは、〔１００１１００１〕の元の複写行１０
１のデータに補正される。
の場合を説明しており、このときには、フラグ“１”が
ページバッファ３００に一緒に貯蔵されることになる。
そして、補正手段５００でフラグと出力データが演算さ
れる結果、複写先行１０２のデータは補正、つまり反転
されて出力されることになる。即ち、ページバッファ３
００に貯蔵される読出データは〔０１１００１１０〕で
あるが、補正手段５００においてフラグ“１”と排他的
論理和されるので、出力バッファ６００を通じて出力さ
れるデータは、〔１００１１００１〕の元の複写行１０
１のデータに補正される。
【００４１】図１２には、ノーマルページプログラム時
の各制御信号のタイミングチャートを示してある。コマ
ンドラッチエネーブル端子ＣＬＥ、アドレスラッチエネ
ーブル端子ＡＬＥ、書込エネーブル端子バーＷＥ、及び
読出エネーブル端子バーＲＥにそれぞれ対応する制御信
号を所定の波形で印加し、区間Ｔ３０で入出力端子Ｉ／
Ｏを通じてデータローディング命令(DATA LOADING COMM
AND)“８０ｈ”を入力し、次いで区間Ｔ３１で３サイク
ルのアドレスを印加する(ADDRESS INPUT) 。そして区間
Ｔ３２で、例えば２５６バイトの書込データをページバ
ッファ３００へ順次入力する(DATA INPUT)。この後に区
間Ｔ３３でページプログラム命令(PAGEPROGRAM COMMAN
D)“１０ｈ”を入力すると、区間Ｔ３４でメモリセルへ
のページプログラムが遂行される(PAGE PROGRAMMED) 。
の各制御信号のタイミングチャートを示してある。コマ
ンドラッチエネーブル端子ＣＬＥ、アドレスラッチエネ
ーブル端子ＡＬＥ、書込エネーブル端子バーＷＥ、及び
読出エネーブル端子バーＲＥにそれぞれ対応する制御信
号を所定の波形で印加し、区間Ｔ３０で入出力端子Ｉ／
Ｏを通じてデータローディング命令(DATA LOADING COMM
AND)“８０ｈ”を入力し、次いで区間Ｔ３１で３サイク
ルのアドレスを印加する(ADDRESS INPUT) 。そして区間
Ｔ３２で、例えば２５６バイトの書込データをページバ
ッファ３００へ順次入力する(DATA INPUT)。この後に区
間Ｔ３３でページプログラム命令(PAGEPROGRAM COMMAN
D)“１０ｈ”を入力すると、区間Ｔ３４でメモリセルへ
のページプログラムが遂行される(PAGE PROGRAMMED) 。
【００４２】このプログラム動作では、コマンドラッチ
エネーブル信号ＣＬＥが“ハイ”のときに書込エネーブ
ル信号バーＷＥをトグルさせることによって、入出力端
子Ｉ／Ｏに入力されるデータがコマンドであることが認
識され、このコマンドがローディング命令であればデー
タローディング動作が認識される。また、アドレスラッ
チエネーブル信号ＡＬＥが“ハイ”であるときに入出力
端子Ｉ／Ｏを通じてデータを入力すると、これはアドレ
スとして認識される。更に、コマンドラッチエネーブル
信号ＣＬＥ及びアドレスラッチエネーブル信号ＡＬＥの
両者が“ロウ”のときに書込エネーブル信号バーＷＥを
トグルさせると、入出力端子Ｉ／Ｏを通じて入力される
データがプログラムのための書込データとして認識され
る。そして、コマンドラッチエネーブル信号ＣＬＥが
“ハイ”のときに書込エネーブル信号バーＷＥをトグル
させることによって、入出力端子Ｉ／Ｏに入力されるデ
ータがコマンドであることが認識され、このコマンドが
ページプログラム命令であればページプログラム動作が
認識される。従って、１ページを２５６バイト構成とし
た場合、データローディング命令“８０ｈ”を入力して
３サイクルのアドレスを入力することで、２５６バイト
のデータが順次にページバッファ３００へ入力され、そ
して、ページプログラム命令“１０ｈ”を入力すること
で、選択行の全メモリセルがページプログラムされる。
このとき、当該選択行のフラグセルには、フラグ“０”
が書込まれる。
エネーブル信号ＣＬＥが“ハイ”のときに書込エネーブ
ル信号バーＷＥをトグルさせることによって、入出力端
子Ｉ／Ｏに入力されるデータがコマンドであることが認
識され、このコマンドがローディング命令であればデー
タローディング動作が認識される。また、アドレスラッ
チエネーブル信号ＡＬＥが“ハイ”であるときに入出力
端子Ｉ／Ｏを通じてデータを入力すると、これはアドレ
スとして認識される。更に、コマンドラッチエネーブル
信号ＣＬＥ及びアドレスラッチエネーブル信号ＡＬＥの
両者が“ロウ”のときに書込エネーブル信号バーＷＥを
トグルさせると、入出力端子Ｉ／Ｏを通じて入力される
データがプログラムのための書込データとして認識され
る。そして、コマンドラッチエネーブル信号ＣＬＥが
“ハイ”のときに書込エネーブル信号バーＷＥをトグル
させることによって、入出力端子Ｉ／Ｏに入力されるデ
ータがコマンドであることが認識され、このコマンドが
ページプログラム命令であればページプログラム動作が
認識される。従って、１ページを２５６バイト構成とし
た場合、データローディング命令“８０ｈ”を入力して
３サイクルのアドレスを入力することで、２５６バイト
のデータが順次にページバッファ３００へ入力され、そ
して、ページプログラム命令“１０ｈ”を入力すること
で、選択行の全メモリセルがページプログラムされる。
このとき、当該選択行のフラグセルには、フラグ“０”
が書込まれる。
【００４３】図１３には、ページ複写時の各制御信号の
タイミングチャートを示してある。コマンドラッチエネ
ーブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬ
Ｅ、書込エネーブル端子バーＷＥ、及び読出エネーブル
端子バーＲＥにそれぞれ対応する制御信号を所定の波形
で印加し、区間Ｔ４０で読出命令(READ COMMAND)“００
ｈ”を入力して区間Ｔ４１で複写行１０１のアドレスを
知らせる３サイクルのアドレスを入力すると(ADDRESS I
NPUT) 、区間Ｔ４２でデータ感知が遂行される(DATA SE
NSED) 。このデータ感知によりページバッファ３００に
ページデータが一時貯蔵される。そして、区間Ｔ４３で
ページ複写プログラム命令(PAGE COPY PROGURAM COMMAN
D)“１５ｈ”を印加し、区間Ｔ４４で複写先行１０２の
アドレスを知らせる３サイクルのアドレスを提供すると
(ADDRESS INPUT) 、ページバッファ３００の貯蔵データ
はそのまま複写先行１０２のメモリセルへプログラムさ
れる。この場合、上記のページバッファ３００の基本動
作に従ってデータが反転されることになるので、複写先
行１０２のフラグセルには、フラグ“１”が書込まれ
る。
タイミングチャートを示してある。コマンドラッチエネ
ーブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬ
Ｅ、書込エネーブル端子バーＷＥ、及び読出エネーブル
端子バーＲＥにそれぞれ対応する制御信号を所定の波形
で印加し、区間Ｔ４０で読出命令(READ COMMAND)“００
ｈ”を入力して区間Ｔ４１で複写行１０１のアドレスを
知らせる３サイクルのアドレスを入力すると(ADDRESS I
NPUT) 、区間Ｔ４２でデータ感知が遂行される(DATA SE
NSED) 。このデータ感知によりページバッファ３００に
ページデータが一時貯蔵される。そして、区間Ｔ４３で
ページ複写プログラム命令(PAGE COPY PROGURAM COMMAN
D)“１５ｈ”を印加し、区間Ｔ４４で複写先行１０２の
アドレスを知らせる３サイクルのアドレスを提供すると
(ADDRESS INPUT) 、ページバッファ３００の貯蔵データ
はそのまま複写先行１０２のメモリセルへプログラムさ
れる。この場合、上記のページバッファ３００の基本動
作に従ってデータが反転されることになるので、複写先
行１０２のフラグセルには、フラグ“１”が書込まれ
る。
【００４４】このページ複写による複写先行１０２のデ
ータをページ読出する場合には、フラグが“１”となっ
ているので、補正手段５００による補正が行われ、複写
元の複写行１０１にあった元のデータが出力バッファ６
００を通じて出力される。即ち、このときに出力バッフ
ァ６００を通じて出力される最終データは、反転複写さ
れたデータを更に反転したものになり、結局、元のデー
タとなる。
ータをページ読出する場合には、フラグが“１”となっ
ているので、補正手段５００による補正が行われ、複写
元の複写行１０１にあった元のデータが出力バッファ６
００を通じて出力される。即ち、このときに出力バッフ
ァ６００を通じて出力される最終データは、反転複写さ
れたデータを更に反転したものになり、結局、元のデー
タとなる。
【００４５】以上のように、１列のフラグセルを設けて
複写行データと同時に読出及びプログラムするだけで、
外部記憶回路を使用することなく複写を行え且つ元のデ
ータのままの状態でデータ出力を行うことが可能にな
る。従って、高速でデータ処理の容易なページ複写を実
現できる。
複写行データと同時に読出及びプログラムするだけで、
外部記憶回路を使用することなく複写を行え且つ元のデ
ータのままの状態でデータ出力を行うことが可能にな
る。従って、高速でデータ処理の容易なページ複写を実
現できる。
【図１】従来のページ複写動作を説明するメモリの要部
ブロック図。
ブロック図。
【図２】図１に説明するページ複写での信号波形図。
【図３】従来のページ複写動作の他の例を説明するメモ
リの要部ブロック図。
リの要部ブロック図。
【図４】本発明に係るメモリの要部ブロック図。
【図５】ページバッファの回路図。
【図６】図５に示すページバッファの読出時の信号波形
図。
図。
【図７】図５に示すページバッファのプログラム時の信
号波形図。
号波形図。
【図８】本発明に係るページ複写動作を説明するメモリ
の要部ブロック図。
の要部ブロック図。
【図９】本発明に係るページ複写動作で再複写する場合
を説明するメモリの要部ブロック図。
を説明するメモリの要部ブロック図。
【図１０】本発明に係る複写元又は再複写データの出力
動作を説明するメモリの要部ブロック図。
動作を説明するメモリの要部ブロック図。
【図１１】本発明に係る複写データの出力動作を説明す
るメモリの要部ブロック図。
るメモリの要部ブロック図。
【図１２】本発明に係るページプログラム時の信号波形
図。
図。
【図１３】本発明に係るページ複写時の信号波形図。
１００ メモリセルアレイ ２００ フラグセル部 ３００ ページバッファ ５００ 補正手段 ６００ 出力バッファ
Claims (6)
- 【請求項１】 フローティングゲート形のメモリトラン
ジスタを行と列のマトリックス形態に配列したメモリセ
ルアレイをもつ電気的消去可能でプログラム可能な不揮
発性半導体メモリ装置において、 メモリセルアレイの１行ごとに設けられ、該メモリセル
アレイの読出及びプログラムと共に読出及びプログラム
されるフラグセルと、前記メモリセルアレイの列及び前
記フラグセルの列に接続されたデータラッチを有し、読
出及びプログラム時に前記メモリセルアレイのデータ及
び前記フラグセルのフラグを同時に貯蔵するデータ貯蔵
手段と、該データ貯蔵手段の貯蔵データを出力する際
に、前記メモリセルアレイのデータを前記フラグセルの
フラグに従って補正する補正手段と、を備えたことを特
徴とする不揮発性半導体メモリ装置。 - 【請求項２】 フローティングゲート形のメモリトラン
ジスタを行と列のマトリックス形態に配列したメモリセ
ルアレイをもつ電気的消去可能でプログラム可能な不揮
発性半導体メモリ装置において、 読出及びプログラム時に１行分のメモリトランジスタの
データを貯蔵するページバッファと、メモリセルアレイ
の各行に対応させて設けられ、前記ページバッファへ１
行分のデータを読出して貯蔵しそして該貯蔵データを他
の行へプログラムしたときに所定論理のフラグを記憶す
るフラグセルと、前記ページバッファへ１行分のデータ
を読出しそしてこれを出力する際に、該読出行に対応し
た前記フラグセルのフラグに従って出力データを補正す
る補正手段と、を備えたことを特徴とする不揮発性半導
体メモリ装置。 - 【請求項３】 フローティングゲート形のメモリトラン
ジスタを行と列のマトリックス形態に配列したメモリセ
ルアレイをもち、ページ読出及びページプログラムが可
能とされた電気的消去可能でプログラム可能な不揮発性
半導体メモリ装置において、 メモリセルアレイの１行ごとにメモリトランジスタを少
なくとも１ずつ追加形成してフラグセルを構成し、該フ
ラグセルに記憶されるフラグも前記メモリセルアレイの
データと共に貯蔵するページバッファを設け、そして、
該ページバッファの貯蔵データを出力する際に、前記フ
ラグセルのフラグに従い前記メモリセルアレイのデータ
を補正する補正手段を設けたことを特徴とする不揮発性
半導体メモリ装置。 - 【請求項４】 補正手段は、フラグセルのフラグとメモ
リセルアレイのデータとを排他的論理和する請求項１〜
３のいずれか１項に記載の不揮発性半導体メモリ装置。 - 【請求項５】 電気的消去可能でプログラム可能なＮＡ
ＮＤセル形フラッシュメモリ装置において、 メモリセルアレイから１行分のデータをページバッファ
へ読出して貯蔵しそして該貯蔵データを他の行へプログ
ラムするページ複写を行い、そして、該他の行のデータ
を前記ページバッファへ読出して出力する際に該出力デ
ータを反転させて出力するようになっていることを特徴
とするＮＡＮＤセル形フラッシュメモリ装置。 - 【請求項６】 ページ読出及びページプログラムを行う
ことが可能となった電気的消去可能でプログラム可能な
不揮発性半導体メモリ装置の読出及びプログラム方法に
おいて、 １行分のデータを読出してページバッファへ貯蔵しそし
て該貯蔵データを他の行へプログラムした場合に該プロ
グラムした他の行に対し複写を示すフラグをたて、該他
の行のデータを読出して出力する際に、前記フラグに従
って出力データを補正するようにしたことを特徴とする
読出及びプログラム方法。
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