JP2702259B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2702259B2 JP2702259B2 JP2048996A JP4899690A JP2702259B2 JP 2702259 B2 JP2702259 B2 JP 2702259B2 JP 2048996 A JP2048996 A JP 2048996A JP 4899690 A JP4899690 A JP 4899690A JP 2702259 B2 JP2702259 B2 JP 2702259B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- signal
- write
- eprom
- sram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置の動作機能のテスト効
率の向上を図ったものに関するものである。
率の向上を図ったものに関するものである。
第２図は異種メモリをワンチップ化した従来の半導体
集積回路装置の一例を示すブロック図であり、図におい
て、１はEPROM（Electrically Programmable ROM:電気
的に書込み可能な読出し専用メモリ）、２はSRAM（Stat
ic RAM）からなるそれぞれ異なるメモリブロックであ
り、3,4は前記EPROMブロック１とSRAMブロック２の書込
み・読出し制御回路、５はアドレス信号A1〜A8の入力バ
ッファ回路、６は各種の制御信号〔この例ではCE（チッ
プセレクト信号）,OE（データ出力イネーブル信号）,R/
W（リード／ライト信号）〕などから上記メモリブロッ
ク1,2への書込み・読出し制御信号７〜10を発生する制
御信号発生回路、11はアドレス信号、12は各メモリブロ
ック1,2を選択するためのデコード回路、13は各メモリ
ブロック1,2と外部とのデータの入出力を行なうための
データバスである。14,15は上記デコード回路12によっ
て発生される各メモリブロックのセレクト信号であり、
この例においては信号が“Low"レベルの時にメモリブロ
ック1,2が選択されるローアクティブ信号になってい
る。
集積回路装置の一例を示すブロック図であり、図におい
て、１はEPROM（Electrically Programmable ROM:電気
的に書込み可能な読出し専用メモリ）、２はSRAM（Stat
ic RAM）からなるそれぞれ異なるメモリブロックであ
り、3,4は前記EPROMブロック１とSRAMブロック２の書込
み・読出し制御回路、５はアドレス信号A1〜A8の入力バ
ッファ回路、６は各種の制御信号〔この例ではCE（チッ
プセレクト信号）,OE（データ出力イネーブル信号）,R/
W（リード／ライト信号）〕などから上記メモリブロッ
ク1,2への書込み・読出し制御信号７〜10を発生する制
御信号発生回路、11はアドレス信号、12は各メモリブロ
ック1,2を選択するためのデコード回路、13は各メモリ
ブロック1,2と外部とのデータの入出力を行なうための
データバスである。14,15は上記デコード回路12によっ
て発生される各メモリブロックのセレクト信号であり、
この例においては信号が“Low"レベルの時にメモリブロ
ック1,2が選択されるローアクティブ信号になってい
る。
さらに、半導体集積回路装置の電源として、EPROMブ
ロック１内のメモリセルに対する書込み用電圧としてV
PPが、SRAMブロックに対する電源としてVCCが、EPROMブ
ロック１を含む各周辺回路（但し、SRAMブロック２を含
まないとする）に対する電源としてVDDが、基準電位
（接地レベル）としてGNDがある。
ロック１内のメモリセルに対する書込み用電圧としてV
PPが、SRAMブロックに対する電源としてVCCが、EPROMブ
ロック１を含む各周辺回路（但し、SRAMブロック２を含
まないとする）に対する電源としてVDDが、基準電位
（接地レベル）としてGNDがある。
次に動作について説明する。
まず、このような異種のメモリブロックを用いた半導
体集積回路装置（以後、複合ICと呼ぶ）では、各々独立
に書込み・読出し動作をするために、それぞれに対し動
作領域としてアドレス領域を振り分けており、この様子
の一例を第３図を用いて説明する。図に示されるよう
に、斜線で表わした領域31がSRAMブロック２に対するア
ドレス領域（16進数で表わすと20H〜3FH）であり、一
方、領域32がEPROMブロック１に対するアドレス領域（1
6進数で表わすと80H〜FFH）である。上記のアドレスがA
1〜A8に対して入力されると、デコード回路12でデコー
ドされて各メモリブロックに対してローアクティブのセ
レクト信号が発生される。アドレス20H〜3FHに対しては
SRAMブロック２のセレクト信号15（以後CSRAMと呼ぶ）
が、同じく80H〜FFHに対してはEPROMブロック１のセレ
クト信号14（以後CSROMと呼ぶ）が発生されることにな
る。
体集積回路装置（以後、複合ICと呼ぶ）では、各々独立
に書込み・読出し動作をするために、それぞれに対し動
作領域としてアドレス領域を振り分けており、この様子
の一例を第３図を用いて説明する。図に示されるよう
に、斜線で表わした領域31がSRAMブロック２に対するア
ドレス領域（16進数で表わすと20H〜3FH）であり、一
方、領域32がEPROMブロック１に対するアドレス領域（1
6進数で表わすと80H〜FFH）である。上記のアドレスがA
1〜A8に対して入力されると、デコード回路12でデコー
ドされて各メモリブロックに対してローアクティブのセ
レクト信号が発生される。アドレス20H〜3FHに対しては
SRAMブロック２のセレクト信号15（以後CSRAMと呼ぶ）
が、同じく80H〜FFHに対してはEPROMブロック１のセレ
クト信号14（以後CSROMと呼ぶ）が発生されることにな
る。
一方、各メモリブロックに対する書込み・読出し制御
信号としては、外部よりの入力信号、例えばCE,OE,R/W
などをもとに、制御信号発生回路６で発生させている。
EPROMブロック１に対しては書込み用パルス信号７（以
後PRGROMと呼ぶ）と読出し用信号８（以後RDROMと呼
ぶ）を発生し、同様にSRAMブロック２に対しては書込み
用パルス信号９（以後WRRAMと呼ぶ）と読出し用信号10
（以後RDRAMと呼ぶ）とを発生する。さらに各メモリブ
ロック1,2と複合IC外部とのデータのやりとりはデータ
バス13を介して行われる。
信号としては、外部よりの入力信号、例えばCE,OE,R/W
などをもとに、制御信号発生回路６で発生させている。
EPROMブロック１に対しては書込み用パルス信号７（以
後PRGROMと呼ぶ）と読出し用信号８（以後RDROMと呼
ぶ）を発生し、同様にSRAMブロック２に対しては書込み
用パルス信号９（以後WRRAMと呼ぶ）と読出し用信号10
（以後RDRAMと呼ぶ）とを発生する。さらに各メモリブ
ロック1,2と複合IC外部とのデータのやりとりはデータ
バス13を介して行われる。
次に複合ICの動作について説明する。
まず、EPROMブロック１のメモリセルへの書込み方法
は、アドレスA1〜A8を80H〜FFHの間のいずれかのアドレ
スに設定してCSROM14をローアクティブとすが、この
時、CSRAM15は“High"レベルであり、SRAMブロック２が
動作することはない。さらに、外部より入力されるCE,O
Eなどの各信号と各電源（VPPは書込み時12.5V,VDD＝6.0
V）との組合せにより、制御信号発生回路６にてPRGROM
信号７を発生し、書込みたいデータを設定し、データバ
ス13を介して所望のEPROMメモリセルに書込みを行う。
は、アドレスA1〜A8を80H〜FFHの間のいずれかのアドレ
スに設定してCSROM14をローアクティブとすが、この
時、CSRAM15は“High"レベルであり、SRAMブロック２が
動作することはない。さらに、外部より入力されるCE,O
Eなどの各信号と各電源（VPPは書込み時12.5V,VDD＝6.0
V）との組合せにより、制御信号発生回路６にてPRGROM
信号７を発生し、書込みたいデータを設定し、データバ
ス13を介して所望のEPROMメモリセルに書込みを行う。
また、書込み時のベリファイ方法は書込み時と同様に
アドレスA1〜A8を設定し、各電源（VPP＝12.5V,VDD＝6.
0V）と制御信号CE,OEと組合せ、ベリファイモードとす
ることにより、RDROM信号８を発生させ、所望のEPROMメ
モリセルのデータを読み出してデータバス13を介して出
力して確認を行なう。
アドレスA1〜A8を設定し、各電源（VPP＝12.5V,VDD＝6.
0V）と制御信号CE,OEと組合せ、ベリファイモードとす
ることにより、RDROM信号８を発生させ、所望のEPROMメ
モリセルのデータを読み出してデータバス13を介して出
力して確認を行なう。
SRAMブロック２に対する書込み・読出し動作もEPROM
ブロック１の場合と同様に、まずアドレスA1〜A8に対応
するアドレス20H〜3FHのいずれかに設定し、CSRAM信号1
5をローアクティブとする。また電源はSRAMブロック２
と周辺回路部分が動作可となるようVCC＝VDD＝5.0V程度
に設定する。さらに、制御信号CE,OE,R/Wなどを入力す
ることにより、制御信号発生回路６でWRRAM信号９を発
生させて、設定したデータをデータバス13を介して所望
のメモリセルに書き込む。
ブロック１の場合と同様に、まずアドレスA1〜A8に対応
するアドレス20H〜3FHのいずれかに設定し、CSRAM信号1
5をローアクティブとする。また電源はSRAMブロック２
と周辺回路部分が動作可となるようVCC＝VDD＝5.0V程度
に設定する。さらに、制御信号CE,OE,R/Wなどを入力す
ることにより、制御信号発生回路６でWRRAM信号９を発
生させて、設定したデータをデータバス13を介して所望
のメモリセルに書き込む。
読出し時には書込み時と同様のアドレスA1〜A8を設定
し、制御信号CE,OE,R/Wなどを設定することにより、RDR
AM信号10を発生し、所望のSRAMメモリセルのデータを読
み出し、データバス13を介して出力する。
し、制御信号CE,OE,R/Wなどを設定することにより、RDR
AM信号10を発生し、所望のSRAMメモリセルのデータを読
み出し、データバス13を介して出力する。
さらに、このような複合IC装置では内蔵のEPROMメモ
リセルに書込みや読出し動作を簡単に行えるようにする
ため、前記EPROMメモリブロックのメモリ容量や制御信
号の本数やタイミング設定等を、同じメモリ容量を有す
る汎用EPROM装置と同等になるように設計されることが
多い。
リセルに書込みや読出し動作を簡単に行えるようにする
ため、前記EPROMメモリブロックのメモリ容量や制御信
号の本数やタイミング設定等を、同じメモリ容量を有す
る汎用EPROM装置と同等になるように設計されることが
多い。
次に上記のようなEPROMブロック1,SRAMブロック２を
備えた複合IC装置のテスト方法について考えてみると、
前記の構成によるEPROMブロック１とSRAMブロック２と
からなる複合ICにおいては、各メモリブロック及び関連
する周辺回路を十分に検査するためには機能の充実した
大型LSIテスタが必要であると考えられるが、上記のよ
うなEPROMブロック１については、その書込み・読出し
動作に関しては市販の書込み装置と適切なピン変換装置
を使用することにより確認することが可能である。
備えた複合IC装置のテスト方法について考えてみると、
前記の構成によるEPROMブロック１とSRAMブロック２と
からなる複合ICにおいては、各メモリブロック及び関連
する周辺回路を十分に検査するためには機能の充実した
大型LSIテスタが必要であると考えられるが、上記のよ
うなEPROMブロック１については、その書込み・読出し
動作に関しては市販の書込み装置と適切なピン変換装置
を使用することにより確認することが可能である。
従来の半導体集積回路装置は以上のように構成されて
いるので、EPROMブロック側については市販の書込み装
置を用いて書込み・ベリファイ動作を実施してその基本
動作、さらにEPROMメモリセル個々の試験を確認するこ
とができるが、SRAMブロック側についてはこのような簡
便な手段がないために、基本動作を確認するために大型
のLSI試験装置が必要であり、特にこのような大型の試
験装置を所有しない一般顧客ではEPROMブロックの動作
確認は実施できてもSRAMブロック、中でも重要なSRAMメ
モリセル個々については何ら試験が実施できないという
問題点があった。
いるので、EPROMブロック側については市販の書込み装
置を用いて書込み・ベリファイ動作を実施してその基本
動作、さらにEPROMメモリセル個々の試験を確認するこ
とができるが、SRAMブロック側についてはこのような簡
便な手段がないために、基本動作を確認するために大型
のLSI試験装置が必要であり、特にこのような大型の試
験装置を所有しない一般顧客ではEPROMブロックの動作
確認は実施できてもSRAMブロック、中でも重要なSRAMメ
モリセル個々については何ら試験が実施できないという
問題点があった。
この発明は上記のような問題点に鑑みてなされたもの
で、複合ICの内蔵された各メモリセルブロックに対して
簡単な装置を用いて書込み・読出し試験を実施すること
のできる半導体集積回路装置を得ることを目的とする。
で、複合ICの内蔵された各メモリセルブロックに対して
簡単な装置を用いて書込み・読出し試験を実施すること
のできる半導体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、例えば、EPRO
MとSRAMのような異種のメモリブロックを用いて構成さ
れた複合ICにおいて、テストモード設定用信号を入力す
る手段と、各メモリブロックに対して書込み・読出しを
行なうための制御信号を出力する制御信号発生回路と、
上記いずれかのメモリブロックを選択するデコード回路
と、上記制御信号発生回路出力と上記テストモード設定
用信号を入力とし、各種メモリの書込み・読出し制御信
号に互換性を持たせるように変換してこれを出力するテ
ストモード発生回路とを備え、テストモード設定用信号
が入力された時には、所定のセレクト信号により上記メ
モリブロックのうち該当するEPROMブロック又は該当す
るSRAMブロックのうちのいずれかのメモリブロックを選
択するとともに、上記EPROMブロック側に出力されるべ
き書込み・読出し制御信号を変換して上記SRAMブロック
の書込み・制御信号として該SRAMブロック側に出力する
ようにしたものである。
MとSRAMのような異種のメモリブロックを用いて構成さ
れた複合ICにおいて、テストモード設定用信号を入力す
る手段と、各メモリブロックに対して書込み・読出しを
行なうための制御信号を出力する制御信号発生回路と、
上記いずれかのメモリブロックを選択するデコード回路
と、上記制御信号発生回路出力と上記テストモード設定
用信号を入力とし、各種メモリの書込み・読出し制御信
号に互換性を持たせるように変換してこれを出力するテ
ストモード発生回路とを備え、テストモード設定用信号
が入力された時には、所定のセレクト信号により上記メ
モリブロックのうち該当するEPROMブロック又は該当す
るSRAMブロックのうちのいずれかのメモリブロックを選
択するとともに、上記EPROMブロック側に出力されるべ
き書込み・読出し制御信号を変換して上記SRAMブロック
の書込み・制御信号として該SRAMブロック側に出力する
ようにしたものである。
この発明においては、上記のように構成して、EPROM
ブロックの書込み・読出しに用いるパルス信号を、その
一部をチップ内で変換してSRAMブロックの書込み・読出
しにも印加して用いるようにしたので、複合ICの内蔵さ
れた各メモリセルブロックに対して簡単な装置を用いて
書込み・読出し試験を行なうことができる。
ブロックの書込み・読出しに用いるパルス信号を、その
一部をチップ内で変換してSRAMブロックの書込み・読出
しにも印加して用いるようにしたので、複合ICの内蔵さ
れた各メモリセルブロックに対して簡単な装置を用いて
書込み・読出し試験を行なうことができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路装置
のブロック図を示し、第２図と同一符号は同一または相
当部分を示し、16はテストモード設定用信号17の入力端
子、18はアドレス信号A1〜A8を入力とするとともに、上
記テストモード設定用信号17を入力とするデコーダ回
路、19はテストモード設定用信号17と各メモリブロック
の書込み・読出し制御信号７〜10とを入力とし、テスト
モード信号を発生させるテストモード発生回路で、論理
回路を組合わせて構成されている。
のブロック図を示し、第２図と同一符号は同一または相
当部分を示し、16はテストモード設定用信号17の入力端
子、18はアドレス信号A1〜A8を入力とするとともに、上
記テストモード設定用信号17を入力とするデコーダ回
路、19はテストモード設定用信号17と各メモリブロック
の書込み・読出し制御信号７〜10とを入力とし、テスト
モード信号を発生させるテストモード発生回路で、論理
回路を組合わせて構成されている。
次に動作について説明する。
まず、テストモード設定用信号17が“Low"レベル入力
である場合、従来例における各信号CSROM14,CSRAM15,各
メモリブロックの制御信号PRGROM7,RDROM8,WRRAM9,RDRA
M10と同一の信号系になるので、この場合、従来例と全
く同一の動作を行うためその詳細の説明は省略する。
である場合、従来例における各信号CSROM14,CSRAM15,各
メモリブロックの制御信号PRGROM7,RDROM8,WRRAM9,RDRA
M10と同一の信号系になるので、この場合、従来例と全
く同一の動作を行うためその詳細の説明は省略する。
一方、テストモード設定用信号16が“High"レベル入
力である場合、即ちテストモード時には、デコード回路
18によりアドレス入力A1〜A8に関係なくCSROM14は“H"
レベルとなるため、常にEPROMブロック１は非選択であ
る。一方、CSRAM15もアドレス入力に関係なく“L"レベ
ルとなるためにSRAMブロック２は選択された状態となっ
ている。
力である場合、即ちテストモード時には、デコード回路
18によりアドレス入力A1〜A8に関係なくCSROM14は“H"
レベルとなるため、常にEPROMブロック１は非選択であ
る。一方、CSRAM15もアドレス入力に関係なく“L"レベ
ルとなるためにSRAMブロック２は選択された状態となっ
ている。
さらに、テストモード発生回路19では、EPROMブロッ
ク１に対しての書込み・ベリファイ制御信号PRGROM7とR
DROM8と、SRAMブロックに対しての書込み・読出し制御
信号WRRAM9とRDRAM10との間で出力変換がなされ、もと
もとWRRAM9であるべき信号にPRGROM7が伝達される（図
中で20で示す）。同様にもともとRDRAM10であるべき信
号にRDROM8が伝達される（これは第１図中に21で示
す）。
ク１に対しての書込み・ベリファイ制御信号PRGROM7とR
DROM8と、SRAMブロックに対しての書込み・読出し制御
信号WRRAM9とRDRAM10との間で出力変換がなされ、もと
もとWRRAM9であるべき信号にPRGROM7が伝達される（図
中で20で示す）。同様にもともとRDRAM10であるべき信
号にRDROM8が伝達される（これは第１図中に21で示
す）。
以上のようにして、信号PRGROM7,RDROM8はEPROMブロ
ック１とSRAMブロック２の双方に印加されているが、前
述したCSROM14とCSRAM15によってSRAMブロック２側がセ
レクトされているため、SRAMブロック２のみが書込み・
読出し動作可能な状態となっている。
ック１とSRAMブロック２の双方に印加されているが、前
述したCSROM14とCSRAM15によってSRAMブロック２側がセ
レクトされているため、SRAMブロック２のみが書込み・
読出し動作可能な状態となっている。
従って、EPROMブロック１の書込み・ベリファイ動作
時の制御信号PRGROM7とRDROM8の基本パルス波形及びタ
イミングと、SRAMブロック２の書込み・読出し動作時の
制御信号WRRAM9とRDRAM10の基本パルス波形及びタイミ
ングとがそれぞれ対応する信号間において互換性があれ
ばEPROMブロック１の書込み・ベリファイ動作によってS
RAMブロック２に書込み・読出しが実行できることにな
る。
時の制御信号PRGROM7とRDROM8の基本パルス波形及びタ
イミングと、SRAMブロック２の書込み・読出し動作時の
制御信号WRRAM9とRDRAM10の基本パルス波形及びタイミ
ングとがそれぞれ対応する信号間において互換性があれ
ばEPROMブロック１の書込み・ベリファイ動作によってS
RAMブロック２に書込み・読出しが実行できることにな
る。
また、上記実施例ではROMとしてEPROM,RAMとしてSRAM
を用いて説明したが、他のメモリ構造を有する記憶装置
であっても同様の効果を奏する。
を用いて説明したが、他のメモリ構造を有する記憶装置
であっても同様の効果を奏する。
さらに、テストモード発生回路及び各メモリに対する
セレクト信号の発生回路の構成についてもこれ以外の論
理回路を用いて構成したものであってもよい。
セレクト信号の発生回路の構成についてもこれ以外の論
理回路を用いて構成したものであってもよい。
以上のように、この発明に係る半導体集積回路装置に
よれば、EPROMブロックの書込み・読出しに用いるパル
ス信号を、その一部をチップ内で変換してSRAMブロック
の書込み・読出しにも印加して用いるようにしたので、
特に高価な試験装置である大型のLSI試験装置を用いる
ことなく、機能試験の難しい複合ICの各種メモリセルに
対しても簡単に書込みや読出しの基本動作確認を行なう
ことができるという効果がある。
よれば、EPROMブロックの書込み・読出しに用いるパル
ス信号を、その一部をチップ内で変換してSRAMブロック
の書込み・読出しにも印加して用いるようにしたので、
特に高価な試験装置である大型のLSI試験装置を用いる
ことなく、機能試験の難しい複合ICの各種メモリセルに
対しても簡単に書込みや読出しの基本動作確認を行なう
ことができるという効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
を示すブロック図、第２図は従来の半導体集積回路装置
を示すブロック図、第３図は従来の半導体集積回路装置
における内蔵メモリ（EPROM,SRAM）に対して割り当てら
れたメモリ領域を示す図である。 １……EPROMブロック、２……SRAMブロック、３……EPR
OM書込み・読出し回路、４……SRAM書込み・読出し回
路、５……入力バッファ回路、６……制御信号発生回
路、７……PRGROM（ROM書込み信号）、８……RDROM（RO
Mベリファイ信号）、９……WRRAM（RAM書込み信号）、1
0……RDRAM（RAM読出し信号）、11……アドレス信号、1
2,18……デコード回路、13……データバス、14……CSRO
M（ROMセレクト信号）、15……CSRAM（RAMセレクト信
号）、16……テストモード設定用信号入力端子、17……
テストモード設定用信号、19……テストモード発生回
路、20……テストモード時PRGROM信号、21……テストモ
ード時RDROM信号、31……SRAMアドレス領域、32……EPR
OMアドレス領域、VPP……EPROM書込み用電源、VCC……S
RAM用独立電源、VDD……EPROM,周辺回路用電源、GND…
…基準電位（接地レベル）。 なお図中同一符号は同一又は相当部分を示す。
を示すブロック図、第２図は従来の半導体集積回路装置
を示すブロック図、第３図は従来の半導体集積回路装置
における内蔵メモリ（EPROM,SRAM）に対して割り当てら
れたメモリ領域を示す図である。 １……EPROMブロック、２……SRAMブロック、３……EPR
OM書込み・読出し回路、４……SRAM書込み・読出し回
路、５……入力バッファ回路、６……制御信号発生回
路、７……PRGROM（ROM書込み信号）、８……RDROM（RO
Mベリファイ信号）、９……WRRAM（RAM書込み信号）、1
0……RDRAM（RAM読出し信号）、11……アドレス信号、1
2,18……デコード回路、13……データバス、14……CSRO
M（ROMセレクト信号）、15……CSRAM（RAMセレクト信
号）、16……テストモード設定用信号入力端子、17……
テストモード設定用信号、19……テストモード発生回
路、20……テストモード時PRGROM信号、21……テストモ
ード時RDROM信号、31……SRAMアドレス領域、32……EPR
OMアドレス領域、VPP……EPROM書込み用電源、VCC……S
RAM用独立電源、VDD……EPROM,周辺回路用電源、GND…
…基準電位（接地レベル）。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】各々独立に動作可能なEPROM及びSRAMから
構成されるメモリブロックを１チップ上に複数個配置し
てなる半導体メモリ装置であって、 テストモード設定用信号を入力する手段と、 各メモリブロックに対する書込み・読出し回路と、 該各書込み・読出し回路に、書込み・読出しを行うため
の書込み・読出し制御信号を出力する制御信号発生回路
と、 上記テストモード設定用信号が入力された時に、所定の
セレクト信号を発生し上記各メモリブロックのうち該当
するEPROMブロック又は該当するSRAMブロックのいずれ
かを選択するデコード回路と、 上記制御信号発生回路出力と上記テストモード設定用信
号を入力とし、テストモード設定用信号が入力された時
には上記EPROMブロック側に出力されるべき書込み・読
出し制御信号を変換してSRAMブロックの書込み・制御信
号として該SRAMブロック側に出力するテストモード発生
回路とを備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048996A JP2702259B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048996A JP2702259B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248068A JPH03248068A (ja) | 1991-11-06 |
| JP2702259B2 true JP2702259B2 (ja) | 1998-01-21 |
Family
ID=12818821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048996A Expired - Lifetime JP2702259B2 (ja) | 1990-02-27 | 1990-02-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702259B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9417297D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Method and apparatus for testing an integrated circuit device |
| EP1450448B1 (en) | 2003-02-19 | 2011-12-14 | Hosiden Corporation | Card connector |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466900A (en) * | 1987-09-05 | 1989-03-13 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1990
- 1990-02-27 JP JP2048996A patent/JP2702259B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248068A (ja) | 1991-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940002754B1 (ko) | 반도체 집적회로 장치의 제어방법 | |
| US5134583A (en) | Nonvolatile semiconductor memory device having redundant data lines and page mode programming | |
| JP3664777B2 (ja) | 半導体記憶装置 | |
| JPH01118297A (ja) | 不揮発性半導体メモリ | |
| JP2646972B2 (ja) | 多ビットメモリ | |
| JP3434106B2 (ja) | 半導体記憶装置 | |
| JP3365650B2 (ja) | 半導体メモリ装置 | |
| US5280451A (en) | Signature circuit for non-volatile memory device | |
| JP2702259B2 (ja) | 半導体集積回路装置 | |
| KR100336955B1 (ko) | 반도체 기억 장치 | |
| JP2001014842A (ja) | 半導体記憶装置及びメモリ混載ロジックｌｓｉ | |
| JPS59175094A (ja) | 半導体メモリ | |
| JPH02244479A (ja) | 半導体メモリ装置 | |
| JPH04321998A (ja) | メモリの読み出しテスト回路 | |
| JPH0411959B2 (ja) | ||
| JPH10241352A (ja) | 半導体記憶装置 | |
| JP2002133884A (ja) | 半導体集積回路装置 | |
| JPH01154392A (ja) | メモリ回路 | |
| JPH03269900A (ja) | 半導体集積回路 | |
| JPS59217300A (ja) | 半導体記憶装置 | |
| JPH06105555B2 (ja) | Ｒａｍ回路 | |
| JPS6358699A (ja) | マイクロコンピユ−タ | |
| JPH02276090A (ja) | 半導体メモリ集積回路 | |
| JPS63234490A (ja) | メモリ素子 | |
| JPS6396797A (ja) | 半導体メモリ |