JPH10334700A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH10334700A JPH10334700A JP13852997A JP13852997A JPH10334700A JP H10334700 A JPH10334700 A JP H10334700A JP 13852997 A JP13852997 A JP 13852997A JP 13852997 A JP13852997 A JP 13852997A JP H10334700 A JPH10334700 A JP H10334700A
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- mode
- memory cells
- clock signal
- generation circuit
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 十分な書き込み電位を全ワ−ド線に与え、書
き込みテストを行う。 【解決手段】 コマンドレジスタ２０は、一括書き込み
テストモ−ドを認識すると、クロック発生回路１３に当
該モ−ドを認識したことを示す信号ＦＷ，ＦＷＢを出力
する。クロック発生回路１３は、一括書き込みテストモ
−ドのとき、通常動作モ−ド時に生成されるクロック信
号よりも長い周期を有するクロック信号ＯＳＣを発生す
る。クロック信号ＯＳＣは、ロウデコ−ダ（ワ−ド線電
位制御回路）１２に与えられ、ロウデコ−ダ１２の動作
を制御する。ロウデコ−ダ１２は、全てのワ−ド線に十
分な書き込み電位ＶＰＰを供給する。
き込みテストを行う。 【解決手段】 コマンドレジスタ２０は、一括書き込み
テストモ−ドを認識すると、クロック発生回路１３に当
該モ−ドを認識したことを示す信号ＦＷ，ＦＷＢを出力
する。クロック発生回路１３は、一括書き込みテストモ
−ドのとき、通常動作モ−ド時に生成されるクロック信
号よりも長い周期を有するクロック信号ＯＳＣを発生す
る。クロック信号ＯＳＣは、ロウデコ−ダ（ワ−ド線電
位制御回路）１２に与えられ、ロウデコ−ダ１２の動作
を制御する。ロウデコ−ダ１２は、全てのワ−ド線に十
分な書き込み電位ＶＰＰを供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特に、フラッシュＥＥＰＲＯＭなどの不揮発性半導
体メモリの試験時に使用されるものである。
し、特に、フラッシュＥＥＰＲＯＭなどの不揮発性半導
体メモリの試験時に使用されるものである。
【０００２】
【従来の技術】図８は、従来の不揮発性半導体メモリの
主要部の構成を示すものである。メモリセルアレイ１１
は、マトリックス状に配置された電気的に書き換えが可
能な複数のメモリセルから構成される。ロウデコ−ダ１
２は、ロウアドレス信号のデコ−ド回路とワ−ド線の電
位を決定するワ−ド線電位制御回路を含んでいる。デコ
−ド回路は、ロウアドレス信号に基づいて、消去、書き
込み又は読み出しを実行するメモリセルを選択し、ワ−
ド線電位制御回路は、各メモリセルの制御ゲ−トに所定
の電位を供給する。
主要部の構成を示すものである。メモリセルアレイ１１
は、マトリックス状に配置された電気的に書き換えが可
能な複数のメモリセルから構成される。ロウデコ−ダ１
２は、ロウアドレス信号のデコ−ド回路とワ−ド線の電
位を決定するワ−ド線電位制御回路を含んでいる。デコ
−ド回路は、ロウアドレス信号に基づいて、消去、書き
込み又は読み出しを実行するメモリセルを選択し、ワ−
ド線電位制御回路は、各メモリセルの制御ゲ−トに所定
の電位を供給する。
【０００３】クロック発生回路１３は、ロウデコ−ダ１
２を駆動するクロック信号ＯＳＣを生成する。センスア
ンプ及びビット線電位制御回路１４は、デ−タのセンス
や、消去、書き込み及び読み出しの各モ−ドにおけるビ
ット線の電位の制御などを行う。
２を駆動するクロック信号ＯＳＣを生成する。センスア
ンプ及びビット線電位制御回路１４は、デ−タのセンス
や、消去、書き込み及び読み出しの各モ−ドにおけるビ
ット線の電位の制御などを行う。
【０００４】カラムデコ−ダ１５は、カラムアドレス信
号に基づいて、所定の選択カラムに存在するカラム選択
トランジスタ１６をオンさせ、当該所定の選択カラムの
デ−タを入出力バッファ１７に導き、又は入出力バッフ
ァ１７のデ−タを当該所定の選択カラムに導く。
号に基づいて、所定の選択カラムに存在するカラム選択
トランジスタ１６をオンさせ、当該所定の選択カラムの
デ−タを入出力バッファ１７に導き、又は入出力バッフ
ァ１７のデ−タを当該所定の選択カラムに導く。
【０００５】近年、不揮発性半導体メモリとして、ＮＡ
ＮＤ型ＥＥＰＲＯＭが注目されている。ＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルアレイは、直列接続された複数の
メモリセルとその両端に１つずつ接続される２つの選択
ゲ−トトランジスタとを含むＮＡＮＤセルユニットから
構成される。
ＮＤ型ＥＥＰＲＯＭが注目されている。ＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルアレイは、直列接続された複数の
メモリセルとその両端に１つずつ接続される２つの選択
ゲ−トトランジスタとを含むＮＡＮＤセルユニットから
構成される。
【０００６】図９は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイ１１とロウデコ−ダのワ−ド線電位制御回路
（デコ−ド回路は除く）１２−１，１２−２，・・・の
構成の一例を示す。また、図１０は、図９のワ−ド線電
位制御回路１２−１，１２−２，・・・の具体例を示
す。
セルアレイ１１とロウデコ−ダのワ−ド線電位制御回路
（デコ−ド回路は除く）１２−１，１２−２，・・・の
構成の一例を示す。また、図１０は、図９のワ−ド線電
位制御回路１２−１，１２−２，・・・の具体例を示
す。
【０００７】メモリセルアレイ１１は、直列接続された
４個のメモリセルを含むＮＡＮＤセルユニットを有す
る。ＮＡＮＤセルユニットのビット線ＢＬｉ（ｉ＝１〜
４２２３）側の一端には、選択ゲ−トトランジスタが接
続され、同様に、ＮＡＮＤセルユニットのソ−ス線（ソ
−ス端子ＶＳ）の一端にも、選択ゲ−トトランジスタが
接続されている。
４個のメモリセルを含むＮＡＮＤセルユニットを有す
る。ＮＡＮＤセルユニットのビット線ＢＬｉ（ｉ＝１〜
４２２３）側の一端には、選択ゲ−トトランジスタが接
続され、同様に、ＮＡＮＤセルユニットのソ−ス線（ソ
−ス端子ＶＳ）の一端にも、選択ゲ−トトランジスタが
接続されている。
【０００８】ロウ方向（ワ−ド線が伸びる方向）の４２
２４個のＮＡＮＤセルユニットは、１つのブロックを構
成している。ペ−ジは、同時に読み出し、書き込みが行
えるメモリセルの単位である。
２４個のＮＡＮＤセルユニットは、１つのブロックを構
成している。ペ−ジは、同時に読み出し、書き込みが行
えるメモリセルの単位である。
【０００９】なお、ＮＡＮＤセルユニットは、４個のメ
モリセルに限られず、任意の数、例えば、８個や１６個
などの数のメモリセルから構成することができる。ま
た、ロウ方向のＮＡＮＤセルユニットの数（ビット線の
本数）も、４２２４個には限られず、任意の数、例え
ば、２１１２個でもよい。
モリセルに限られず、任意の数、例えば、８個や１６個
などの数のメモリセルから構成することができる。ま
た、ロウ方向のＮＡＮＤセルユニットの数（ビット線の
本数）も、４２２４個には限られず、任意の数、例え
ば、２１１２個でもよい。
【００１０】ワ−ド線電位制御回路１２−１，１２−
２，・・・は、図９に示されるブロックごとに設けられ
ている。信号Ｐｉ（ｉ＝０〜Ｎｐ）、Ｑｉ（ｉ＝０〜Ｎ
ｑ）、Ｒｉ（ｉ＝０〜Ｎｒ）は、ブロックアドレス信号
である。Ｎｐ個の信号Ｐｉのうち選択された１つの信号
のみが電源電位ＶＣＣとなる。また、Ｎｑ個の信号Ｑｉ
のうち選択された１つの信号のみが電源電位ＶＣＣとな
り、Ｎｒ個の信号Ｒｉのうち選択された１つの信号のみ
が電源電位ＶＣＣとなる。Ｎｐ＝７、Ｎｑ＝７、Ｎｒ＝
１５の場合、Ｎｐ×Ｎｑ×Ｎｒ＝１０２４ブロックの選
択が可能である。
２，・・・は、図９に示されるブロックごとに設けられ
ている。信号Ｐｉ（ｉ＝０〜Ｎｐ）、Ｑｉ（ｉ＝０〜Ｎ
ｑ）、Ｒｉ（ｉ＝０〜Ｎｒ）は、ブロックアドレス信号
である。Ｎｐ個の信号Ｐｉのうち選択された１つの信号
のみが電源電位ＶＣＣとなる。また、Ｎｑ個の信号Ｑｉ
のうち選択された１つの信号のみが電源電位ＶＣＣとな
り、Ｎｒ個の信号Ｒｉのうち選択された１つの信号のみ
が電源電位ＶＣＣとなる。Ｎｐ＝７、Ｎｑ＝７、Ｎｒ＝
１５の場合、Ｎｐ×Ｎｑ×Ｎｒ＝１０２４ブロックの選
択が可能である。
【００１１】選択ブロックに対応するワ−ド線電位制御
回路においては、信号Ｐｉ、Ｑｉ、Ｒｉの全てが“Ｈ”
になっている。信号Ｐｉは、ｎチャネルＭＯＳトランジ
スタＱｎ２５とｐチャネルＭＯＳトランジスタＱｐ５に
入力される。信号Ｑｉは、ｎチャネルＭＯＳトランジス
タＱｎ２６とｐチャネルＭＯＳトランジスタＱｐ６に入
力される。信号Ｒｉは、ｎチャネルＭＯＳトランジスタ
Ｑｎ２７とｐチャネルＭＯＳトランジスタＱｐ７に入力
される。信号Ｐｉ、Ｑｉ、Ｒｉの全てが“Ｈ”の選択ブ
ロックでは、インバ−タ１２の入力信号のレベルが
“Ｌ”となる。
回路においては、信号Ｐｉ、Ｑｉ、Ｒｉの全てが“Ｈ”
になっている。信号Ｐｉは、ｎチャネルＭＯＳトランジ
スタＱｎ２５とｐチャネルＭＯＳトランジスタＱｐ５に
入力される。信号Ｑｉは、ｎチャネルＭＯＳトランジス
タＱｎ２６とｐチャネルＭＯＳトランジスタＱｐ６に入
力される。信号Ｒｉは、ｎチャネルＭＯＳトランジスタ
Ｑｎ２７とｐチャネルＭＯＳトランジスタＱｐ７に入力
される。信号Ｐｉ、Ｑｉ、Ｒｉの全てが“Ｈ”の選択ブ
ロックでは、インバ−タ１２の入力信号のレベルが
“Ｌ”となる。
【００１２】不良メモリセルを有するブロックに対応す
るワ−ド線電位制御回路では、フュ−ズＦ１が切断され
る。フュ−ズＦ１が切断されると、信号Ｐｉ、Ｑｉ、Ｒ
ｉの全てが“Ｈ”になっても、インバ−タ１２の入力信
号のレベルは“Ｈ”を維持する。なぜなら、インバ−タ
１２の入力端の電位は、インバ−タ１２とｐチャネルＭ
ＯＳトランジスタＱｐ８により“Ｈ”に固定されるため
である。
るワ−ド線電位制御回路では、フュ−ズＦ１が切断され
る。フュ−ズＦ１が切断されると、信号Ｐｉ、Ｑｉ、Ｒ
ｉの全てが“Ｈ”になっても、インバ−タ１２の入力信
号のレベルは“Ｈ”を維持する。なぜなら、インバ−タ
１２の入力端の電位は、インバ−タ１２とｐチャネルＭ
ＯＳトランジスタＱｐ８により“Ｈ”に固定されるため
である。
【００１３】選択ブロックに対応するワ−ド線電位制御
回路では、インバ−タ１２の出力信号が“Ｈ”である。
インバ−タ１２の出力信号は、ディプレッションタイプ
ｎチャネルＭＯＳトランジスタＱｎｄ１を経由して、ｎ
チャネルＭＯＳトランジスタ（トランスファゲ−ト）Ｑ
ｎ２８〜Ｑｎ３１のゲ−トに与えられる。
回路では、インバ−タ１２の出力信号が“Ｈ”である。
インバ−タ１２の出力信号は、ディプレッションタイプ
ｎチャネルＭＯＳトランジスタＱｎｄ１を経由して、ｎ
チャネルＭＯＳトランジスタ（トランスファゲ−ト）Ｑ
ｎ２８〜Ｑｎ３１のゲ−トに与えられる。
【００１４】よって、信号ＧＳＧＤは、ＭＯＳトランジ
スタＱｎ２８を経由して信号ＳＧＤｍとなり、この信号
ＳＧＤｍは、選択ブロックのドレイン側（ビット線側）
の選択ゲ−トトランジスタのゲ−トに印加される。ま
た、信号ＧＳＧＳは、ＭＯＳトランジスタＱｎ３１を経
由して信号ＳＧＳｍとなり、この信号ＳＧＳｍは、選択
ブロックのソ−ス側の選択ゲ−トトランジスタのゲ−ト
に印加される。
スタＱｎ２８を経由して信号ＳＧＤｍとなり、この信号
ＳＧＤｍは、選択ブロックのドレイン側（ビット線側）
の選択ゲ−トトランジスタのゲ−トに印加される。ま
た、信号ＧＳＧＳは、ＭＯＳトランジスタＱｎ３１を経
由して信号ＳＧＳｍとなり、この信号ＳＧＳｍは、選択
ブロックのソ−ス側の選択ゲ−トトランジスタのゲ−ト
に印加される。
【００１５】同様に、ロウアドレス信号をデコ−ドする
ことによって得られる信号ＧＷＬ０〜ＧＷＬ３は、ＭＯ
ＳトランジスタＱｎ２９〜Ｑｎ３０を経由して信号ＷＬ
０ｍ〜ＷＬ３ｍとなり、この信号ＷＬ０ｍ〜ＷＬ３ｍ
は、選択ブロックの各ＮＡＮＤセルユニットのメモリセ
ルのゲ−トに印加される。
ことによって得られる信号ＧＷＬ０〜ＧＷＬ３は、ＭＯ
ＳトランジスタＱｎ２９〜Ｑｎ３０を経由して信号ＷＬ
０ｍ〜ＷＬ３ｍとなり、この信号ＷＬ０ｍ〜ＷＬ３ｍ
は、選択ブロックの各ＮＡＮＤセルユニットのメモリセ
ルのゲ−トに印加される。
【００１６】信号ＧＳＧＤ，ＧＳＧＳ，ＷＬ０ｍ〜ＷＬ
３ｍの電位は、消去、書き込み及び読み出しの各モ−ド
に対応して所定の値に設定される。ｎチャネルＭＯＳト
ランジスタＱｎ２２〜Ｑｎ２４、キャパシタＣ１，Ｃ
２、インバ−タ１１、ＮＡＮＤ論理回路Ｇ１は、電源電
位ＶＣＣより高い電位ＶＰＰＲＷを、選択ブロックのｎ
チャネルＭＯＳトランジスタＱｎ２８〜Ｑｎ３１のゲ−
トに転送するための回路である。
３ｍの電位は、消去、書き込み及び読み出しの各モ−ド
に対応して所定の値に設定される。ｎチャネルＭＯＳト
ランジスタＱｎ２２〜Ｑｎ２４、キャパシタＣ１，Ｃ
２、インバ−タ１１、ＮＡＮＤ論理回路Ｇ１は、電源電
位ＶＣＣより高い電位ＶＰＰＲＷを、選択ブロックのｎ
チャネルＭＯＳトランジスタＱｎ２８〜Ｑｎ３１のゲ−
トに転送するための回路である。
【００１７】即ち、選択ブロックに対応するワ−ド線電
位制御回路においては、信号Ｒｍが“Ｈ”であるため、
クロック信号ＯＳＣによって、トランジスタＱｎ２２〜
Ｑｎ２４、キャパシタＣ１及びＮＡＮＤ論理回路Ｇ１か
らなる高電圧スイッチが正帰還動作し、ＭＯＳトランジ
スタＱｎ２８〜Ｑｎ３１のゲ−ト電位が上昇する。
位制御回路においては、信号Ｒｍが“Ｈ”であるため、
クロック信号ＯＳＣによって、トランジスタＱｎ２２〜
Ｑｎ２４、キャパシタＣ１及びＮＡＮＤ論理回路Ｇ１か
らなる高電圧スイッチが正帰還動作し、ＭＯＳトランジ
スタＱｎ２８〜Ｑｎ３１のゲ−ト電位が上昇する。
【００１８】非選択ブロックに対応するワ−ド線電位制
御回路では、信号Ｒｍが“Ｌ”であるため、信号ＷＬＧ
ＮＤＢが“Ｌ”であれば、ＮＯＲ論理回路Ｇ２の出力信
号のレベルが“Ｈ”となり、ｎチャネルＭＯＳトランジ
スタＱｎ３２〜Ｑｎ３４が導通状態となる。よって、信
号ＳＧＤｍ及び信号ＷＬ０ｍ〜ＷＬ３ｍのレベルは
“Ｌ”（接地電位）となる。
御回路では、信号Ｒｍが“Ｌ”であるため、信号ＷＬＧ
ＮＤＢが“Ｌ”であれば、ＮＯＲ論理回路Ｇ２の出力信
号のレベルが“Ｈ”となり、ｎチャネルＭＯＳトランジ
スタＱｎ３２〜Ｑｎ３４が導通状態となる。よって、信
号ＳＧＤｍ及び信号ＷＬ０ｍ〜ＷＬ３ｍのレベルは
“Ｌ”（接地電位）となる。
【００１９】電圧ＶＰＰＲＷをＭＯＳトランジスタＱｎ
２８〜Ｑｎ３１のゲ−トに転送する場合、信号ＢＷＬＨ
Ｂは０Ｖに設定する。なぜなら、ディプレッションタイ
プｎチャネルＭＯＳトランジスタＱｎｄ１は、そのゲ−
トが電源電位ＶＣＣのとき、ドレインからソ−スへ電源
電位ＶＣＣを転送でき、そのゲ−トが０Ｖのとき、ドレ
インからソ−スへ電源電圧ＶＣＣを転送できないためで
ある。
２８〜Ｑｎ３１のゲ−トに転送する場合、信号ＢＷＬＨ
Ｂは０Ｖに設定する。なぜなら、ディプレッションタイ
プｎチャネルＭＯＳトランジスタＱｎｄ１は、そのゲ−
トが電源電位ＶＣＣのとき、ドレインからソ−スへ電源
電位ＶＣＣを転送でき、そのゲ−トが０Ｖのとき、ドレ
インからソ−スへ電源電圧ＶＣＣを転送できないためで
ある。
【００２０】なお、ＮＡＮＤ型ＥＥＰＲＯＭの消去、書
き込み及び読み出しの各モ−ドの動作については、例え
ば、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３０，Ｎｏ．１
１，ｐｐ．１１５７−６４，Ｎｏｖ．１９９５．に記載
されている。
き込み及び読み出しの各モ−ドの動作については、例え
ば、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３０，Ｎｏ．１
１，ｐｐ．１１５７−６４，Ｎｏｖ．１９９５．に記載
されている。
【００２１】
【発明が解決しようとする課題】以下では、特に、ＮＡ
ＮＤ型ＥＥＰＲＯＭの書き込みモ−ド時における動作に
ついて説明する。図１１は、書き込みモ−ド時の動作波
形を示している。
ＮＤ型ＥＥＰＲＯＭの書き込みモ−ド時における動作に
ついて説明する。図１１は、書き込みモ−ド時の動作波
形を示している。
【００２２】デ−タ書き込みは、ＮＡＮＤセルユニット
を構成する複数のメモリセルについて、ソ−ス線側のメ
モリセルからビット線側のメモリセルへ向かって順次行
われる。選択メモリセルの制御ゲ−トには昇圧された書
き込み電圧ＶＰＰ（＝２０Ｖ程度）が印加され、非選択
メモリセルの制御ゲ−トには中間電位ＶＭ１０（＝１０
Ｖ程度）が印加され、ビット線側の選択ゲ−トトランジ
スタのゲ−トには中間電位、例えば、電源電位ＶＣＣが
印加され、ソ−ス線側の選択ゲ−トトランジスタのゲ−
トは０Ｖに設定される。ビット線には、デ−タに応じて
０Ｖ（“０”書き込み）又は中間電位（“１”書き込
み）が印加される。
を構成する複数のメモリセルについて、ソ−ス線側のメ
モリセルからビット線側のメモリセルへ向かって順次行
われる。選択メモリセルの制御ゲ−トには昇圧された書
き込み電圧ＶＰＰ（＝２０Ｖ程度）が印加され、非選択
メモリセルの制御ゲ−トには中間電位ＶＭ１０（＝１０
Ｖ程度）が印加され、ビット線側の選択ゲ−トトランジ
スタのゲ−トには中間電位、例えば、電源電位ＶＣＣが
印加され、ソ−ス線側の選択ゲ−トトランジスタのゲ−
トは０Ｖに設定される。ビット線には、デ−タに応じて
０Ｖ（“０”書き込み）又は中間電位（“１”書き込
み）が印加される。
【００２３】このとき、ビット線の電位は、選択メモリ
セルに伝達される。“０”書き込みのときは、選択メモ
リセルの浮遊ゲ−トと基板間に高電圧がかかり、基板か
ら浮遊ゲ−トに電子がトンネル注入され、閾値電圧が正
方向に移動する。“１”書き込みのときは、電子の移動
はなく、選択メモリセルの閾値電圧は変化しない。
セルに伝達される。“０”書き込みのときは、選択メモ
リセルの浮遊ゲ−トと基板間に高電圧がかかり、基板か
ら浮遊ゲ−トに電子がトンネル注入され、閾値電圧が正
方向に移動する。“１”書き込みのときは、電子の移動
はなく、選択メモリセルの閾値電圧は変化しない。
【００２４】図１２は、ロウデコ−ダ１２の各ワ−ド線
電位制御回路１２−１，１２−２，・・・に電源電位Ｖ
ＣＣ，ＶＳＳを供給する電源線を示している。図１３
は、一括書き込みテストモ−ド時における動作波形を示
している。
電位制御回路１２−１，１２−２，・・・に電源電位Ｖ
ＣＣ，ＶＳＳを供給する電源線を示している。図１３
は、一括書き込みテストモ−ド時における動作波形を示
している。
【００２５】クロック信号ＯＳＣの周期Ｔは、一般に、
数十ナノ秒から百数十ナノ秒の範囲に設定される。非選
択ブロックに対応するワ−ド線電位制御回路では、信号
Ｒｍは“Ｌ”であるため、クロック信号ＯＳＣは、キャ
パシタＣ１を駆動しない。よって、図１０のＭＯＳトラ
ンジスタ（トランスファゲ−ト）Ｑｎ２８〜Ｑｎ３１の
ゲ−トには、０Ｖが印加される。
数十ナノ秒から百数十ナノ秒の範囲に設定される。非選
択ブロックに対応するワ−ド線電位制御回路では、信号
Ｒｍは“Ｌ”であるため、クロック信号ＯＳＣは、キャ
パシタＣ１を駆動しない。よって、図１０のＭＯＳトラ
ンジスタ（トランスファゲ−ト）Ｑｎ２８〜Ｑｎ３１の
ゲ−トには、０Ｖが印加される。
【００２６】一括書き込みテストモ−ドでは、全てのメ
モリセルに対して同時に書き込みが実行される。この
時、全てのワ−ド線電位制御回路において、信号Ｒｍが
“Ｈ”となり、クロック信号ＯＳＣはキャパシタＣ１を
駆動し、図１０のＭＯＳトランジスタ（トランスファゲ
−ト）Ｑｎ２８〜Ｑｎ３１のゲ−トには、昇圧電位ＶＰ
ＰＲＷが印加される。
モリセルに対して同時に書き込みが実行される。この
時、全てのワ−ド線電位制御回路において、信号Ｒｍが
“Ｈ”となり、クロック信号ＯＳＣはキャパシタＣ１を
駆動し、図１０のＭＯＳトランジスタ（トランスファゲ
−ト）Ｑｎ２８〜Ｑｎ３１のゲ−トには、昇圧電位ＶＰ
ＰＲＷが印加される。
【００２７】また、全メモリセルの制御ゲ−トには昇圧
された書き込み電圧ＶＰＰ（＝２０Ｖ程度）が印加さ
れ、ビット線側の選択ゲ−トトランジスタのゲ−トには
中間電位、例えば、電源電位ＶＣＣが印加され、ソ−ス
線側の選択ゲ−トトランジスタのゲ−トは０Ｖに設定さ
れる。ビット線には、０Ｖ（“０”書き込み）が印加さ
れる。
された書き込み電圧ＶＰＰ（＝２０Ｖ程度）が印加さ
れ、ビット線側の選択ゲ−トトランジスタのゲ−トには
中間電位、例えば、電源電位ＶＣＣが印加され、ソ−ス
線側の選択ゲ−トトランジスタのゲ−トは０Ｖに設定さ
れる。ビット線には、０Ｖ（“０”書き込み）が印加さ
れる。
【００２８】このとき、電源電位ＶＣＣ，ＶＳＳを電源
パッド１８，１９から各ワ−ド線電位制御回路１２−
１，・・・１２−ｎに供給するための電源配線には、寄
生抵抗Ｒが発生している。よって、各ワ−ド線電位制御
回路１２−１，・・・１２−ｎに供給される電源電位Ｖ
ＣＣ１１，・・・ＶＣＣ１ｎは、電源パッド１８に与え
られる電源電位ＶＣＣよりも低くなり、同様に、電源電
位ＶＳＳ１１，・・・ＶＳＳ１ｎは、電源パッド１９に
与えられる電源電位ＶＳＳよりも高くなる。
パッド１８，１９から各ワ−ド線電位制御回路１２−
１，・・・１２−ｎに供給するための電源配線には、寄
生抵抗Ｒが発生している。よって、各ワ−ド線電位制御
回路１２−１，・・・１２−ｎに供給される電源電位Ｖ
ＣＣ１１，・・・ＶＣＣ１ｎは、電源パッド１８に与え
られる電源電位ＶＣＣよりも低くなり、同様に、電源電
位ＶＳＳ１１，・・・ＶＳＳ１ｎは、電源パッド１９に
与えられる電源電位ＶＳＳよりも高くなる。
【００２９】このため、ワ−ド線電位制御回路１２−
１，・・・１２−ｎのキャパシタは、電源電位ＶＣＣｉ
（ｉ＝１〜ｎ）から電源電位ＶＳＳｉの振幅で駆動され
ることになり、この振幅は、本来の振幅（ＶＣＣ−ＶＳ
Ｓ）よりも小さい。
１，・・・１２−ｎのキャパシタは、電源電位ＶＣＣｉ
（ｉ＝１〜ｎ）から電源電位ＶＳＳｉの振幅で駆動され
ることになり、この振幅は、本来の振幅（ＶＣＣ−ＶＳ
Ｓ）よりも小さい。
【００３０】従って、ＭＯＳトランジスタ（トランスフ
ァゲ−ト）Ｑｎ２８〜Ｑｎ３１のゲ−ト電位は、本来の
昇圧電位ＶＰＰＲＷよりも低く、全てのワ−ド線には、
所定の書き込み電位ＶＰＰよりも低い電位ＶＱＱが印加
されることになり、一括書き込みテストが十分に行えな
くなる欠点があった。
ァゲ−ト）Ｑｎ２８〜Ｑｎ３１のゲ−ト電位は、本来の
昇圧電位ＶＰＰＲＷよりも低く、全てのワ−ド線には、
所定の書き込み電位ＶＰＰよりも低い電位ＶＱＱが印加
されることになり、一括書き込みテストが十分に行えな
くなる欠点があった。
【００３１】本発明は、上記欠点を解決すべくなされた
もので、その目的は、一括書き込みテストモ−ド時にお
いても、全てのワ−ド線に十分な書き込み電位ＶＰＰを
与えることができるような半導体メモリを提供すること
である。
もので、その目的は、一括書き込みテストモ−ド時にお
いても、全てのワ−ド線に十分な書き込み電位ＶＰＰを
与えることができるような半導体メモリを提供すること
である。
【００３２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリは、電気的に書き換え可能な
複数のメモリセルがマトリックス状に配置されたメモリ
セルアレイと、動作モ−ドに応じて前記複数のメモリセ
ルのワ−ド線に所定の電位を供給するロウデコ−ダと、
前記ロウデコ−ダを駆動するクロック信号を発生するク
ロック発生回路と、前記動作モ−ドを認識し、その認識
結果を前記クロック発生回路に与えるコマンドレジスタ
とを備え、前記クロック発生回路は、前記動作モ−ドが
前記複数のメモリセルの全てを一括選択するモ−ドであ
る場合に、通常動作モ−ド時に発生するクロック信号の
周期よりも長い周期を有するクロック信号を発生する。
め、本発明の半導体メモリは、電気的に書き換え可能な
複数のメモリセルがマトリックス状に配置されたメモリ
セルアレイと、動作モ−ドに応じて前記複数のメモリセ
ルのワ−ド線に所定の電位を供給するロウデコ−ダと、
前記ロウデコ−ダを駆動するクロック信号を発生するク
ロック発生回路と、前記動作モ−ドを認識し、その認識
結果を前記クロック発生回路に与えるコマンドレジスタ
とを備え、前記クロック発生回路は、前記動作モ−ドが
前記複数のメモリセルの全てを一括選択するモ−ドであ
る場合に、通常動作モ−ド時に発生するクロック信号の
周期よりも長い周期を有するクロック信号を発生する。
【００３３】本発明の半導体メモリは、電気的に書き換
え可能な複数のメモリセルがマトリックス状に配置され
たメモリセルアレイと、動作モ−ドに応じて前記複数の
メモリセルのワ−ド線に所定の電位を供給するロウデコ
−ダと、前記ロウデコ−ダを駆動するクロック信号を発
生するクロック発生回路と、前記動作モ−ドを認識し、
その認識結果を前記クロック発生回路に与えるコマンド
レジスタとを備え、前記クロック発生回路が第１の周期
でクロック信号を発生するモ−ドと、前記クロック発生
回路が前記第１の周期よりも長い第２の周期でクロック
信号を発生するモ−ドとを有する。
え可能な複数のメモリセルがマトリックス状に配置され
たメモリセルアレイと、動作モ−ドに応じて前記複数の
メモリセルのワ−ド線に所定の電位を供給するロウデコ
−ダと、前記ロウデコ−ダを駆動するクロック信号を発
生するクロック発生回路と、前記動作モ−ドを認識し、
その認識結果を前記クロック発生回路に与えるコマンド
レジスタとを備え、前記クロック発生回路が第１の周期
でクロック信号を発生するモ−ドと、前記クロック発生
回路が前記第１の周期よりも長い第２の周期でクロック
信号を発生するモ−ドとを有する。
【００３４】前記メモリセルアレイは、直列接続された
複数のメモリセルと、その両端にそれぞれ接続された選
択ゲ−トトランジスタとからなるＮＡＮＤセルユニット
がマトリックス状に配置されることにより構成される。
複数のメモリセルと、その両端にそれぞれ接続された選
択ゲ−トトランジスタとからなるＮＡＮＤセルユニット
がマトリックス状に配置されることにより構成される。
【００３５】前記ロウデコ−ダは、複数のワ−ド線の各
々に接続され、所定の電位を前記複数のワ−ド線に転送
するためのトランスファゲ−トと、前記クロック信号に
基づいて前記トランスファゲ−トのゲ−トに昇圧電位を
与える手段とを有する。
々に接続され、所定の電位を前記複数のワ−ド線に転送
するためのトランスファゲ−トと、前記クロック信号に
基づいて前記トランスファゲ−トのゲ−トに昇圧電位を
与える手段とを有する。
【００３６】前記メモリセルアレイは、複数のブロック
を有し、前記ロウデコ−ダは、ブロック毎に設けられた
ワ−ド線電位制御回路を有し、前記複数のメモリセルの
全てを一括選択するモ−ドのとき、前記ブロック毎に設
けられたワ−ド線電位制御回路の全てが駆動される。
を有し、前記ロウデコ−ダは、ブロック毎に設けられた
ワ−ド線電位制御回路を有し、前記複数のメモリセルの
全てを一括選択するモ−ドのとき、前記ブロック毎に設
けられたワ−ド線電位制御回路の全てが駆動される。
【００３７】前記複数のメモリセルの全てを一括選択す
るモ−ドは、前記複数のメモリセルの全てに同じデ−タ
を書き込む一括書き込みテストモ−ドである。前記クロ
ック発生回路は、前記クロック信号の周期を決定するキ
ャパシタを有し、前記キャパシタの容量は、前記複数の
メモリセルの全てを一括選択するモ−ドのときに、通常
動作モ−ド時の容量よりも大きくなる。
るモ−ドは、前記複数のメモリセルの全てに同じデ−タ
を書き込む一括書き込みテストモ−ドである。前記クロ
ック発生回路は、前記クロック信号の周期を決定するキ
ャパシタを有し、前記キャパシタの容量は、前記複数の
メモリセルの全てを一括選択するモ−ドのときに、通常
動作モ−ド時の容量よりも大きくなる。
【００３８】前記クロック発生回路は、前記クロック信
号の周期を決定する第１及び第２抵抗を有し、前記第１
抵抗は、前記複数のメモリセルの全てを一括選択するモ
−ド時に使用され、前記第２抵抗は、通常動作モ−ド時
に使用され、前記第１抵抗の抵抗値は、前記第２抵抗の
抵抗値よりも大きい。
号の周期を決定する第１及び第２抵抗を有し、前記第１
抵抗は、前記複数のメモリセルの全てを一括選択するモ
−ド時に使用され、前記第２抵抗は、通常動作モ−ド時
に使用され、前記第１抵抗の抵抗値は、前記第２抵抗の
抵抗値よりも大きい。
【００３９】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体メモリについて詳細に説明する。図１は、本
発明の実施の形態に関わる不揮発性半導体メモリの主要
部の構成を示すものである。
明の半導体メモリについて詳細に説明する。図１は、本
発明の実施の形態に関わる不揮発性半導体メモリの主要
部の構成を示すものである。
【００４０】メモリセルアレイ１１は、マトリックス状
に配置された電気的に書き換えが可能な複数のメモリセ
ルからなるものであり、図示されていないが、ここで
は、図９と同様のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイが構成されているものとする。
に配置された電気的に書き換えが可能な複数のメモリセ
ルからなるものであり、図示されていないが、ここで
は、図９と同様のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイが構成されているものとする。
【００４１】ロウデコ−ダ（ワ−ド線電位制御回路）１
２は、ロウアドレス信号に基づいて、消去、書き込み又
は読み出しを実行するメモリセルを選択し、かつ、各メ
モリセルの制御ゲ−トに所定の電位を供給する。ロウデ
コ−ダ１２の具体的な構成は、従来と同じ（例えば、図
１０）である。
２は、ロウアドレス信号に基づいて、消去、書き込み又
は読み出しを実行するメモリセルを選択し、かつ、各メ
モリセルの制御ゲ−トに所定の電位を供給する。ロウデ
コ−ダ１２の具体的な構成は、従来と同じ（例えば、図
１０）である。
【００４２】クロック発生回路１３は、ロウデコ−ダ１
２を駆動するクロック信号ＣＬＫを生成する。センスア
ンプ及びビット線電位制御回路１４は、デ−タのセンス
や、消去、書き込み及び読み出しの各モ−ドにおけるビ
ット線の電位の制御などを行う。
２を駆動するクロック信号ＣＬＫを生成する。センスア
ンプ及びビット線電位制御回路１４は、デ−タのセンス
や、消去、書き込み及び読み出しの各モ−ドにおけるビ
ット線の電位の制御などを行う。
【００４３】カラムデコ−ダ１５は、カラムアドレス信
号に基づいて、所定の選択カラムに存在するカラム選択
トランジスタ１６をオンさせ、当該所定の選択カラムの
デ−タを入出力バッファ１７に導き、又は入出力バッフ
ァ１７のデ−タを当該所定の選択カラムに導く。
号に基づいて、所定の選択カラムに存在するカラム選択
トランジスタ１６をオンさせ、当該所定の選択カラムの
デ−タを入出力バッファ１７に導き、又は入出力バッフ
ァ１７のデ−タを当該所定の選択カラムに導く。
【００４４】コマンドレジスタ２０は、チップ外部から
入出力バッファ１７を経由してチップ内部に入力される
コマンドデ−タに基づいて、消去、書き込み、読み出し
又はテストモ−ドの識別を行い、その識別結果を各回路
に与える。
入出力バッファ１７を経由してチップ内部に入力される
コマンドデ−タに基づいて、消去、書き込み、読み出し
又はテストモ−ドの識別を行い、その識別結果を各回路
に与える。
【００４５】本実施の形態では、コマンドレジスタ２０
は、一括書き込みテストモ−ドのコマンドを認識する
と、クロック発生回路１３に当該コマンドを認識したこ
とを示す信号を出力する。
は、一括書き込みテストモ−ドのコマンドを認識する
と、クロック発生回路１３に当該コマンドを認識したこ
とを示す信号を出力する。
【００４６】クロック発生回路１３は、コマンドレジス
タ２０の出力信号に基づいて、ロウデコ−ダ１２に供給
するクロック信号ＯＳＣの周期を変化させる。即ち、一
括書き込みテストモ−ド時に生成するクロック信号ＯＳ
Ｃの周期Ｔ２は、通常動作（消去、書き込み、読み出
し）モ−ド時に生成するクロック信号の周期Ｔ１よりも
長くなるようにする。
タ２０の出力信号に基づいて、ロウデコ−ダ１２に供給
するクロック信号ＯＳＣの周期を変化させる。即ち、一
括書き込みテストモ−ド時に生成するクロック信号ＯＳ
Ｃの周期Ｔ２は、通常動作（消去、書き込み、読み出
し）モ−ド時に生成するクロック信号の周期Ｔ１よりも
長くなるようにする。
【００４７】通常動作モ−ド時のクロック信号ＯＳＣの
周期Ｔ１は一般に数十ナノ秒〜百数十ナノ秒（例えば、
１００ナノ秒）であるから、一括書き込みテストモ−ド
時のクロック信号ＯＳＣの周期Ｔ２は、通常動作モ−ド
時の２倍以上（例えば、５００ナノ秒程度）に設定す
る。
周期Ｔ１は一般に数十ナノ秒〜百数十ナノ秒（例えば、
１００ナノ秒）であるから、一括書き込みテストモ−ド
時のクロック信号ＯＳＣの周期Ｔ２は、通常動作モ−ド
時の２倍以上（例えば、５００ナノ秒程度）に設定す
る。
【００４８】このような構成によれば、一括書き込みテ
ストモ−ド時のクロック信号ＯＳＣの周期を通常動作モ
−ド時のクロック信号ＯＳＣの周期よりも長く設定して
いるため、一括書き込みテストモ−ド時においては、ロ
ウデコ−ダの各ワ−ド線電位制御回路に与えられる電源
電位ＶＣＣｉ，ＶＳＳｉを電源パッドに印加される電源
電位ＶＣＣ，ＶＳＳに実質的に等しくすることができ、
全てのワ−ド線に十分な書き込み電位ＶＰＰが供給でき
る。
ストモ−ド時のクロック信号ＯＳＣの周期を通常動作モ
−ド時のクロック信号ＯＳＣの周期よりも長く設定して
いるため、一括書き込みテストモ−ド時においては、ロ
ウデコ−ダの各ワ−ド線電位制御回路に与えられる電源
電位ＶＣＣｉ，ＶＳＳｉを電源パッドに印加される電源
電位ＶＣＣ，ＶＳＳに実質的に等しくすることができ、
全てのワ−ド線に十分な書き込み電位ＶＰＰが供給でき
る。
【００４９】図２は、一括書き込みテストモ−ド時にお
ける動作波形を示している。なお、ワ−ド線電位制御回
路は、図１０に示す構成のものとする。クロック信号Ｏ
ＳＣの周期Ｔは、通常動作モ−ド時の数倍の値、即ち、
電源配線の寄生抵抗により電源電位ＶＣＣｉ，ＶＳＳｉ
の上昇又は下降が緩やかになっても、電源電位ＶＣＣ
ｉ，ＶＳＳｉを十分に電源電位ＶＣＣ，ＶＳＳまで上昇
又は下降させることができる時間（例えば、約５００ナ
ノ秒）に設定される。
ける動作波形を示している。なお、ワ−ド線電位制御回
路は、図１０に示す構成のものとする。クロック信号Ｏ
ＳＣの周期Ｔは、通常動作モ−ド時の数倍の値、即ち、
電源配線の寄生抵抗により電源電位ＶＣＣｉ，ＶＳＳｉ
の上昇又は下降が緩やかになっても、電源電位ＶＣＣ
ｉ，ＶＳＳｉを十分に電源電位ＶＣＣ，ＶＳＳまで上昇
又は下降させることができる時間（例えば、約５００ナ
ノ秒）に設定される。
【００５０】一括書き込みテストモ−ドでは、全てのメ
モリセルに対して同時に書き込みが実行される。この
時、全てのワ−ド線電位制御回路において、信号Ｒｍが
“Ｈ”となり、クロック信号ＯＳＣはキャパシタＣ１を
駆動し、図１０のＭＯＳトランジスタ（トランスファゲ
−ト）Ｑｎ２８〜Ｑｎ３１のゲ−トには、昇圧電位ＶＰ
ＰＲＷが印加される。
モリセルに対して同時に書き込みが実行される。この
時、全てのワ−ド線電位制御回路において、信号Ｒｍが
“Ｈ”となり、クロック信号ＯＳＣはキャパシタＣ１を
駆動し、図１０のＭＯＳトランジスタ（トランスファゲ
−ト）Ｑｎ２８〜Ｑｎ３１のゲ−トには、昇圧電位ＶＰ
ＰＲＷが印加される。
【００５１】また、全メモリセルの制御ゲ−トには昇圧
された書き込み電圧ＶＰＰ（＝２０Ｖ程度）が印加さ
れ、ビット線側の選択ゲ−トトランジスタのゲ−トには
中間電位、例えば、電源電位ＶＣＣが印加され、ソ−ス
線側の選択ゲ−トトランジスタのゲ−トは０Ｖに設定さ
れる。ビット線には、０Ｖ（“０”書き込み）が印加さ
れる。
された書き込み電圧ＶＰＰ（＝２０Ｖ程度）が印加さ
れ、ビット線側の選択ゲ−トトランジスタのゲ−トには
中間電位、例えば、電源電位ＶＣＣが印加され、ソ−ス
線側の選択ゲ−トトランジスタのゲ−トは０Ｖに設定さ
れる。ビット線には、０Ｖ（“０”書き込み）が印加さ
れる。
【００５２】このとき、図１２に示すように、電源電位
ＶＣＣ，ＶＳＳを電源パッド１８，１９から各ワ−ド線
電位制御回路１２−１，・・・１２−ｎに供給するため
の電源配線には、寄生抵抗Ｒが発生している。しかし、
クロックＯＳＣの周期Ｔ２は十分に長いため、各ワ−ド
線電位制御回路１２−１，・・・１２−ｎに供給される
電源電位ＶＣＣ１１，・・・ＶＣＣ１ｎは、電源パッド
１８に与えられる電源電位ＶＣＣに等しくなる。
ＶＣＣ，ＶＳＳを電源パッド１８，１９から各ワ−ド線
電位制御回路１２−１，・・・１２−ｎに供給するため
の電源配線には、寄生抵抗Ｒが発生している。しかし、
クロックＯＳＣの周期Ｔ２は十分に長いため、各ワ−ド
線電位制御回路１２−１，・・・１２−ｎに供給される
電源電位ＶＣＣ１１，・・・ＶＣＣ１ｎは、電源パッド
１８に与えられる電源電位ＶＣＣに等しくなる。
【００５３】このため、ワ−ド線電位制御回路１２−
１，・・・１２−ｎのキャパシタは、電源電位ＶＣＣか
ら電源電位ＶＳＳの振幅で駆動されることになる。従っ
て、ＭＯＳトランジスタ（トランスファゲ−ト）Ｑｎ２
８〜Ｑｎ３１のゲ−ト電位は、本来の昇圧電位ＶＰＰＲ
Ｗとなり、全てのワ−ド線には、所定の書き込み電位Ｖ
ＰＰが印加され、一括書き込みテストを十分に行える。
１，・・・１２−ｎのキャパシタは、電源電位ＶＣＣか
ら電源電位ＶＳＳの振幅で駆動されることになる。従っ
て、ＭＯＳトランジスタ（トランスファゲ−ト）Ｑｎ２
８〜Ｑｎ３１のゲ−ト電位は、本来の昇圧電位ＶＰＰＲ
Ｗとなり、全てのワ−ド線には、所定の書き込み電位Ｖ
ＰＰが印加され、一括書き込みテストを十分に行える。
【００５４】次に、本発明の実施の形態に関わるクロッ
ク発生回路について説明する。図３は、本発明のクロッ
ク発生回路（発振回路）の第１例を示している。活性化
信号ＰＯＮが“Ｈ”になると、このクロック発生回路
は、動作を開始する。信号ＦＷ，ＦＷＢは、コマンドレ
ジスタから与えられるものである。通常動作（書き込
み）モ−ド時には、信号ＦＷが“Ｌ”、信号ＦＷＢが
“Ｈ”となるため、ＭＯＳトランジスタ（トランスファ
ゲ−ト）Ｍ１０〜Ｍ１５は全て非導通状態となり、キャ
パシタＣ１０，Ｃ１１，Ｃ１２は、それぞれＮＡＮＤ論
理回路Ｇ２の出力ノ−ド、インバ−タＩ１，Ｉ２の出力
ノ−ドに接続されない。
ク発生回路について説明する。図３は、本発明のクロッ
ク発生回路（発振回路）の第１例を示している。活性化
信号ＰＯＮが“Ｈ”になると、このクロック発生回路
は、動作を開始する。信号ＦＷ，ＦＷＢは、コマンドレ
ジスタから与えられるものである。通常動作（書き込
み）モ−ド時には、信号ＦＷが“Ｌ”、信号ＦＷＢが
“Ｈ”となるため、ＭＯＳトランジスタ（トランスファ
ゲ−ト）Ｍ１０〜Ｍ１５は全て非導通状態となり、キャ
パシタＣ１０，Ｃ１１，Ｃ１２は、それぞれＮＡＮＤ論
理回路Ｇ２の出力ノ−ド、インバ−タＩ１，Ｉ２の出力
ノ−ドに接続されない。
【００５５】よって、通常動作（書き込み）モ−ド時に
おいては、このクロック発生回路は、比較的短い周期の
クロック信号ＯＳＣを発生する。一方、一括書き込みテ
ストモ−ド時には、信号ＦＷが“Ｈ”、信号ＦＷＢが
“Ｌ”となるため、ＭＯＳトランジスタＭ１０〜Ｍ１５
は全て導通状態となり、キャパシタＣ１０，Ｃ１１，Ｃ
１２は、それぞれＮＡＮＤ論理回路Ｇ２の出力ノ−ド、
インバ−タＩ１，Ｉ２の出力ノ−ドに接続される。
おいては、このクロック発生回路は、比較的短い周期の
クロック信号ＯＳＣを発生する。一方、一括書き込みテ
ストモ−ド時には、信号ＦＷが“Ｈ”、信号ＦＷＢが
“Ｌ”となるため、ＭＯＳトランジスタＭ１０〜Ｍ１５
は全て導通状態となり、キャパシタＣ１０，Ｃ１１，Ｃ
１２は、それぞれＮＡＮＤ論理回路Ｇ２の出力ノ−ド、
インバ−タＩ１，Ｉ２の出力ノ−ドに接続される。
【００５６】よって、このクロック発生回路は、一括書
き込みテストモ−ド時において、通常動作モ−ド時より
も長いクロック信号ＯＳＣを発生する。このような各モ
−ドにおいて周期が変化するクロック信号ＯＳＣを用い
ることにより、通常動作モ−ド及びテストモ−ドを迅速
かつ正確に行える。
き込みテストモ−ド時において、通常動作モ−ド時より
も長いクロック信号ＯＳＣを発生する。このような各モ
−ドにおいて周期が変化するクロック信号ＯＳＣを用い
ることにより、通常動作モ−ド及びテストモ−ドを迅速
かつ正確に行える。
【００５７】図４は、本発明のクロック発生回路（発振
回路）の第２例を示している。また、図６は、通常動作
モ−ド時の動作波形を示し、図７は、一括書き込みテス
トモ−ド時の動作波形を示している。
回路）の第２例を示している。また、図６は、通常動作
モ−ド時の動作波形を示し、図７は、一括書き込みテス
トモ−ド時の動作波形を示している。
【００５８】このクロック発生回路は、文献（特開平８
−６５１１１号公報）に開示される発振回路を改良した
ものである。本実施の形態のクロック発生回路は、文献
の発振回路に比べ、ｐチャネルＭＯＳトランジスタＱＰ
２００，ＱＰ２０１，ＱＰ２０２及び抵抗Ｒ１１２が新
たに設けられている点が異なっている。
−６５１１１号公報）に開示される発振回路を改良した
ものである。本実施の形態のクロック発生回路は、文献
の発振回路に比べ、ｐチャネルＭＯＳトランジスタＱＰ
２００，ＱＰ２０１，ＱＰ２０２及び抵抗Ｒ１１２が新
たに設けられている点が異なっている。
【００５９】ＭＯＳトランジスタＱＰ２００のゲ−トに
は信号ＦＷＢが入力され、ＭＯＳトランジスタＱＰ２０
１のゲ−トには信号ＦＷが入力される。通常の書き込み
モ−ド時においては、信号ＦＷが“Ｌ”、信号ＦＷＢが
“Ｈ”となるため、抵抗Ｒ１１１に電流が流れる。一
方、一括書き込みテストモ−ド時においては、信号ＦＷ
が“Ｈ”、信号ＦＷＢが“Ｌ”となるため、抵抗Ｒ１１
２に電流が流れる。
は信号ＦＷＢが入力され、ＭＯＳトランジスタＱＰ２０
１のゲ−トには信号ＦＷが入力される。通常の書き込み
モ−ド時においては、信号ＦＷが“Ｌ”、信号ＦＷＢが
“Ｈ”となるため、抵抗Ｒ１１１に電流が流れる。一
方、一括書き込みテストモ−ド時においては、信号ＦＷ
が“Ｈ”、信号ＦＷＢが“Ｌ”となるため、抵抗Ｒ１１
２に電流が流れる。
【００６０】ここで、抵抗Ｒ１１２の抵抗値を抵抗Ｒ１
１１の抵抗値よりも大きく設定しておけば、一括書き込
みテストモ−ド時に生成されるクロック信号ＯＳＣの周
期は、通常の書き込みモ−ド時に生成されるクロック信
号ＯＳＣの周期よりも長くなる。
１１の抵抗値よりも大きく設定しておけば、一括書き込
みテストモ−ド時に生成されるクロック信号ＯＳＣの周
期は、通常の書き込みモ−ド時に生成されるクロック信
号ＯＳＣの周期よりも長くなる。
【００６１】このように、本例のクロック発生回路は、
一括書き込みテストモ−ド時において、通常動作モ−ド
時よりも長いクロック信号ＯＳＣを発生するため、ロウ
デコ−ダ（ワ−ド線電位制御回路）は、全てのワ−ド線
に書き込み電位ＶＰＰを与えることが可能となる。
一括書き込みテストモ−ド時において、通常動作モ−ド
時よりも長いクロック信号ＯＳＣを発生するため、ロウ
デコ−ダ（ワ−ド線電位制御回路）は、全てのワ−ド線
に書き込み電位ＶＰＰを与えることが可能となる。
【００６２】図５は、本発明のクロック発生回路（発振
回路）の第３例を示している。また、図６は、通常動作
モ−ド時の動作波形を示し、図７は、一括書き込みテス
トモ−ド時の動作波形を示している。
回路）の第３例を示している。また、図６は、通常動作
モ−ド時の動作波形を示し、図７は、一括書き込みテス
トモ−ド時の動作波形を示している。
【００６３】このクロック発生回路も、文献（特開平８
−６５１１１号公報）に開示される発振回路を改良した
ものである。本実施の形態のクロック発生回路は、文献
の発振回路に比べ、ｐチャネルＭＯＳトランジスタＱＰ
２０３，ＱＰ２０４、ｎチャネルＭＯＳトランジスタＱ
Ｎ２００，ＱＮ２０１及びキャパシタＣ１１３，Ｃ１１
４が新たに設けられている点が異なっている。
−６５１１１号公報）に開示される発振回路を改良した
ものである。本実施の形態のクロック発生回路は、文献
の発振回路に比べ、ｐチャネルＭＯＳトランジスタＱＰ
２０３，ＱＰ２０４、ｎチャネルＭＯＳトランジスタＱ
Ｎ２００，ＱＮ２０１及びキャパシタＣ１１３，Ｃ１１
４が新たに設けられている点が異なっている。
【００６４】ＭＯＳトランジスタＱＰ２０３，ＱＰ２０
４のゲ−トには信号ＦＷＢが入力され、ＭＯＳトランジ
スタＱＮ２００，ＱＮ２０１のゲ−トには信号ＦＷが入
力される。通常の書き込みモ−ド時においては、信号Ｆ
Ｗが“Ｌ”、信号ＦＷＢが“Ｈ”となるため、キャパシ
タＣ１１３，Ｃ１１４は、それぞれキャパシタＣ１１
１，Ｃ１１２に並列接続されない。よって、通常の書き
込みモ−ド時には、比較的短い周期のクロック信号ＯＳ
Ｃが出力される。
４のゲ−トには信号ＦＷＢが入力され、ＭＯＳトランジ
スタＱＮ２００，ＱＮ２０１のゲ−トには信号ＦＷが入
力される。通常の書き込みモ−ド時においては、信号Ｆ
Ｗが“Ｌ”、信号ＦＷＢが“Ｈ”となるため、キャパシ
タＣ１１３，Ｃ１１４は、それぞれキャパシタＣ１１
１，Ｃ１１２に並列接続されない。よって、通常の書き
込みモ−ド時には、比較的短い周期のクロック信号ＯＳ
Ｃが出力される。
【００６５】一方、一括書き込みテストモ−ド時におい
ては、信号ＦＷが“Ｈ”、信号ＦＷＢが“Ｌ”となるた
め、キャパシタＣ１１３，Ｃ１１４は、それぞれキャパ
シタＣ１１１，Ｃ１１２に並列接続される。よって、一
括書き込みテストモ−ド時には、通常の書き込みモ−ド
時に生成されるクロック信号よりも長い周期を有するク
ロック信号ＯＳＣが出力される。
ては、信号ＦＷが“Ｈ”、信号ＦＷＢが“Ｌ”となるた
め、キャパシタＣ１１３，Ｃ１１４は、それぞれキャパ
シタＣ１１１，Ｃ１１２に並列接続される。よって、一
括書き込みテストモ−ド時には、通常の書き込みモ−ド
時に生成されるクロック信号よりも長い周期を有するク
ロック信号ＯＳＣが出力される。
【００６６】このように、本例のクロック発生回路は、
一括書き込みテストモ−ド時において、通常動作モ−ド
時よりも長いクロック信号ＯＳＣを発生するため、ロウ
デコ−ダ（ワ−ド線電位制御回路）は、全てのワ−ド線
に書き込み電位ＶＰＰを与えることが可能となる。
一括書き込みテストモ−ド時において、通常動作モ−ド
時よりも長いクロック信号ＯＳＣを発生するため、ロウ
デコ−ダ（ワ−ド線電位制御回路）は、全てのワ−ド線
に書き込み電位ＶＰＰを与えることが可能となる。
【００６７】
【発明の効果】以上、説明したように、本発明の半導体
メモリによれば、次のような効果を奏する。ロウデコ−
ダ（ワ−ド線電位制御回路）の動作を制御するクロック
信号ＯＳＣの周期を通常動作（書き込み）モ−ド時と一
括書き込みテストモ−ド時において異なるようにしてい
る。即ち、例えば、モ−ドを認識するコマンドレジスタ
の出力をクロック発生回路に入力することで、クロック
発生回路は、一括書き込みテストモ−ド時において、通
常動作モ−ド時に生成されるクロックよりも長い周期を
有するクロック信号を出力する。
メモリによれば、次のような効果を奏する。ロウデコ−
ダ（ワ−ド線電位制御回路）の動作を制御するクロック
信号ＯＳＣの周期を通常動作（書き込み）モ−ド時と一
括書き込みテストモ−ド時において異なるようにしてい
る。即ち、例えば、モ−ドを認識するコマンドレジスタ
の出力をクロック発生回路に入力することで、クロック
発生回路は、一括書き込みテストモ−ド時において、通
常動作モ−ド時に生成されるクロックよりも長い周期を
有するクロック信号を出力する。
【００６８】よって、一括書き込みテストモ−ド時に、
ブロック毎に設けられたワ−ド線電位制御回路の全てが
駆動されても、各ワ−ド線電位制御回路は、選択された
全てのワ−ド線に書き込み電位ＶＰＰを供給できる。つ
まり、一括書き込みテストを正確に行うことができる。
ブロック毎に設けられたワ−ド線電位制御回路の全てが
駆動されても、各ワ−ド線電位制御回路は、選択された
全てのワ−ド線に書き込み電位ＶＰＰを供給できる。つ
まり、一括書き込みテストを正確に行うことができる。
【図１】本発明の実施の形態に関わる不揮発性半導体メ
モリを示す図。
モリを示す図。
【図２】図１のメモリの一括書き込みテストモ−ド時の
動作波形を示す図。
動作波形を示す図。
【図３】クロック発生回路の構成の第１例を示す図。
【図４】クロック発生回路の構成の第２例を示す図。
【図５】クロック発生回路の構成の第３例を示す図。
【図６】図４及び図５の回路の通常動作モ−ド時の動作
波形を示す図。
波形を示す図。
【図７】図４及び図５の回路の一括書き込みテストモ−
ド時の動作波形を示す図。
ド時の動作波形を示す図。
【図８】従来の不揮発性半導体メモリを示す図。
【図９】図１及び図８のメモリのセルアレイ及びロウデ
コ−ダを示す図。
コ−ダを示す図。
【図１０】図９のワ−ド線電位制御回路の具体的な回路
の一例を示す図。
の一例を示す図。
【図１１】図８のメモリの通常の書き込み動作モ−ド時
の動作波形を示す図。
の動作波形を示す図。
【図１２】ロウデコ−ダに電源を供給する電源配線を示
す図。
す図。
【図１３】図８のメモリの一括書き込みテストモ−ド時
の動作波形を示す図。
の動作波形を示す図。
１１ ：メモリセルアレイ、 １２ ：ロウデコ−ダ、 １３ ：クロック発生回路、 １４ ：センスアンプ及びビット線電
位制御回路、 １５ ：カラムデコ−ダ、 １６ ：カラム選択トランジスタ、 １７ ：入出力バッファ、 １８，１９ ：電源パッド、 ２０ ：コマンドレジスタ。
位制御回路、 １５ ：カラムデコ−ダ、 １６ ：カラム選択トランジスタ、 １７ ：入出力バッファ、 １８，１９ ：電源パッド、 ２０ ：コマンドレジスタ。
Claims (8)
- 【請求項１】 電気的に書き換え可能な複数のメモリセ
ルがマトリックス状に配置されたメモリセルアレイと、
動作モ−ドに応じて前記複数のメモリセルのワ−ド線に
所定の電位を供給するロウデコ−ダと、前記ロウデコ−
ダを駆動するクロック信号を発生するクロック発生回路
と、前記動作モ−ドを認識し、その認識結果を前記クロ
ック発生回路に与えるコマンドレジスタとを具備し、前
記クロック発生回路は、前記動作モ−ドが前記複数のメ
モリセルの全てを一括選択するモ−ドである場合に、通
常動作モ−ド時に発生するクロック信号の周期よりも長
い周期を有するクロック信号を発生することを特徴とす
る半導体メモリ。 - 【請求項２】 電気的に書き換え可能な複数のメモリセ
ルがマトリックス状に配置されたメモリセルアレイと、
動作モ−ドに応じて前記複数のメモリセルのワ−ド線に
所定の電位を供給するロウデコ−ダと、前記ロウデコ−
ダを駆動するクロック信号を発生するクロック発生回路
と、前記動作モ−ドを認識し、その認識結果を前記クロ
ック発生回路に与えるコマンドレジスタとを具備し、前
記クロック発生回路が第１の周期でクロック信号を発生
するモ−ドと、前記クロック発生回路が前記第１の周期
よりも長い第２の周期でクロック信号を発生するモ−ド
とを有することを特徴とする半導体メモリ。 - 【請求項３】 前記メモリセルアレイは、直列接続され
た複数のメモリセルと、その両端にそれぞれ接続された
選択ゲ−トトランジスタとからなるＮＡＮＤセルユニッ
トがマトリックス状に配置されて構成されている請求項
１又は２記載の半導体メモリ。 - 【請求項４】 前記ロウデコ−ダは、複数のワ−ド線の
各々に接続され、所定の電位を前記複数のワ−ド線に転
送するためのトランスファゲ−トと、前記クロック信号
に基づいて前記トランスファゲ−トのゲ−トに昇圧電位
を与える手段とを有することを特徴とする請求項１又は
２記載の半導体メモリ。 - 【請求項５】 前記メモリセルアレイは、複数のブロッ
クを有し、前記ロウデコ−ダは、ブロック毎に設けられ
たワ−ド線電位制御回路を有し、前記複数のメモリセル
の全てを一括選択するモ−ドのとき、前記ブロック毎に
設けられたワ−ド線電位制御回路の全てが駆動されるこ
とを特徴とする請求項１又は２記載の半導体メモリ。 - 【請求項６】 前記複数のメモリセルの全てを一括選択
するモ−ドは、前記複数のメモリセルの全てに同じデ−
タを書き込む一括書き込みテストモ−ドであることを特
徴とする請求項１又は２記載の半導体メモリ。 - 【請求項７】 前記クロック発生回路は、前記クロック
信号の周期を決定するキャパシタを有し、前記キャパシ
タの容量は、前記複数のメモリセルの全てを一括選択す
るモ−ドのときに、通常動作モ−ド時の容量よりも大き
くなることを特徴とする請求項１又は２記載の半導体メ
モリ。 - 【請求項８】 前記クロック発生回路は、前記クロック
信号の周期を決定する第１及び第２抵抗を有し、前記第
１抵抗は、前記複数のメモリセルの全てを一括選択する
モ−ド時に使用され、前記第２抵抗は、通常動作モ−ド
時に使用され、前記第１抵抗の抵抗値は、前記第２抵抗
の抵抗値よりも大きいことを特徴とする請求項１又は２
記載の半導体メモリ。
Priority Applications (2)
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|---|---|---|---|
| JP13852997A JP3294153B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体メモリ |
| US09/083,949 US5905691A (en) | 1997-05-28 | 1998-05-26 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13852997A JP3294153B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10334700A true JPH10334700A (ja) | 1998-12-18 |
| JP3294153B2 JP3294153B2 (ja) | 2002-06-24 |
Family
ID=34611341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13852997A Expired - Fee Related JP3294153B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5905691A (ja) |
| JP (1) | JP3294153B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243215A (ja) * | 2004-02-25 | 2005-09-08 | Hynix Semiconductor Inc | 半導体素子の高電圧スイッチ回路 |
| JP2008198314A (ja) * | 2007-02-15 | 2008-08-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3913952B2 (ja) * | 1999-12-28 | 2007-05-09 | 株式会社東芝 | 半導体記憶装置 |
| US6717859B1 (en) * | 2002-06-26 | 2004-04-06 | Xilinx, Inc. | Automatic program- and erase-voltage generation for EEPROM cells |
| US7660186B2 (en) * | 2007-10-17 | 2010-02-09 | Arm Limited | Memory clock generator having multiple clock modes |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153387A (ja) * | 1994-11-30 | 1996-06-11 | Mitsubishi Electric Corp | Ｆｉｆｏメモリ |
| US5575715A (en) * | 1995-04-07 | 1996-11-19 | Cary Products Co., Inc. | Ball louver with liner assembly |
| US5600605A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Auto-activate on synchronous dynamic random access memory |
| US5537353A (en) * | 1995-08-31 | 1996-07-16 | Cirrus Logic, Inc. | Low pin count-wide memory devices and systems and methods using the same |
| US5587961A (en) * | 1996-02-16 | 1996-12-24 | Micron Technology, Inc. | Synchronous memory allowing early read command in write to read transitions |
-
1997
- 1997-05-28 JP JP13852997A patent/JP3294153B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-26 US US09/083,949 patent/US5905691A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243215A (ja) * | 2004-02-25 | 2005-09-08 | Hynix Semiconductor Inc | 半導体素子の高電圧スイッチ回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3294153B2 (ja) | 2002-06-24 |
| US5905691A (en) | 1999-05-18 |
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