JPH0643221A

JPH0643221A - 半導体集積回路

Info

Publication number: JPH0643221A
Application number: JP4199570A
Authority: JP
Inventors: Toyohiko Tanaka; 豊彦田中; Kouji Omika; 宏二五十殿; Koichi Tanaka; 幸一田中; Hiroshi Uemura; 博植村; Katsuyuki Nakano; 勝幸中野; Nobuhiro Okano; 伸洋岡野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-07-27
Filing date: 1992-07-27
Publication date: 1994-02-18

Abstract

(57)【要約】【目的】半導体集積回路の中央演算処理装置の機能試
験において、試験コストの低減および試験プログラムの
開発期間の短縮化を図る。【構成】ＣＰＵ１の機能試験プログラムをコードメモ
リ２に格納する。機能試験プログラムに従って動作する
ときにＣＰＵ１が出力すると期待されるデータとコード
メモリ２の命令コードをデータメモリ３に格納する。機
能試験プログラムが実行されると、コードメモリ２およ
びＣＰＵ１から出力されるデータと、データメモリ３か
ら出力されるデータを順次、比較回路５で比較する。比
較した結果、同一のデータであれば、ＲＥＳＵＬＴ信号
３３がローレベルになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理回路（以
下「ＣＰＵ」と略称する）を核とする半導体集積回路、
特にＣＰＵの機能試験を容易に行うことができる半導体
集積回路に関する。

【０００２】

【従来の技術】半導体集積回路は、いわゆる特定用途向
けとしてスタンダードセル方式によるものが多く用いら
れる。スタンダードセル方式では、予め設計されている
セルを組合わせて、所望の半導体集積回路を構成する。
スタンダードセル方式の半導体集積回路は、ＣＰＵの機
能を含む回路ブロック（以下「ＣＰＵブロック」と略称
する）を核（コア）として含み、各種制御に使われるこ
とが多い。半導体集積回路は、その製造工程上１００％
の歩留まりを期待することはできず、個々に評価する必
要がある。ＣＰＵブロックを含む半導体集積回路の製造
後の評価試験では、ＣＰＵブロックおよび他のブロック
の機能試験を行ってから、全体の評価試験を行ってい
る。

【０００３】従来のＣＰＵを含む半導体集積回路の機能
試験では、機能毎にブロックに分割し、各ブロックに対
して機能試験を実施している。ＣＰＵブロックの場合も
同様に、他のブロックから機能分離して、機能試験を実
施している。この場合の試験方法は、ＣＰＵと外部試験
装置とを接続し、ＣＰＵを動作させるための条件をＣＰ
Ｕに入力することによって設定し、その入力条件に対す
る出力状態を外部記憶装置でモニタすることによってＣ
ＰＵの機能を確認する。

【０００４】

【発明が解決しようとする課題】従来の半導体集積回路
のＣＰＵブロックの機能試験では、外部試験装置からＣ
ＰＵへ入力するための端子およびＣＰＵの出力状態をモ
ニタするための端子の数が多く必要で、また機能試験の
内容が複雑である。そのため、高機能の外部試験装置が
必要である。さらに、機能試験をする場合、半導体集積
回路内での信号の遅延を考慮する必要がある。したがっ
て、同一のＣＰＵブロックを使用しても、半導体集積回
路のシステム構成が異なる毎に、外部試験装置における
試験信号のタイミングの検討を要し、試験プログラムの
開発期間も長くなる。

【０００５】本発明の目的は、半導体集積回路のＣＰＵ
ブロックの機能試験において、試験コストの低減および
試験プログラムの開発期間の短縮化を図る半導体集積回
路を提供することである。

【０００６】

【課題を解決するための手段】本発明は、中央演算処理
回路を有する半導体集積回路において、中央演算処理回
路の機能試験プログラム用コードを格納するコードメモ
リ回路と、機能試験プログラムに従って動作するときに
中央演算処理回路が出力すると期待されるデータを格納
するデータメモリ回路と、予め定める試験用入力に応答
し、中央演算処理回路から出力されるアドレス信号によ
って選択されるコードメモリ回路内の機能試験プログラ
ム用コードに従って中央処理回路を動作させ、動作中の
中央演算処理回路から出力されるデータと、前記アドレ
ス信号によって選択されるデータメモリの格納内容とを
比較し、比較結果に基づいて中央演算処理装置の故障の
有無を検出する制御回路とを含むことを特徴とする半導
体集積回路である。

【０００７】

【作用】本発明に従えば、ＣＰＵブロックの機能試験を
行うことができる半導体集積回路は、コードメモリ回路
と、データメモリ回路と、制御回路とを含む。コードメ
モリ回路は、中央演算処理回路の機能試験プログラム用
コードを格納する。データメモリ回路は、機能試験プロ
グラムに従って動作するときに中央演算処理回路を出力
すると期待されるデータを格納する。制御回路は、予め
定める試験用入力に応答し、中央演算処理回路から出力
されるアドレス信号によって選択されるコードメモリ回
路内の機能試験プログラム用コードに従って中央演算処
理回路を動作させ、動作中の中央演算処理回路から出力
されるデータと、前記アドレス信号によって選択される
データメモリの格納内容とを比較し、比較結果に基づい
て中央演算処理回路の故障の有無を検出する。したがっ
て、中央演算処理装置の機能試験において、中央演算処
理装置の少数の入出力端子を使用することで試験を行う
ことができ、高機能の外部試験装置は不要である。しか
も、半導体集積回路のシステム構成に依存しない試験プ
ログラムで試験が可能になることによって、試験コスト
の低減および試験プログラムの開発期間の短縮化を図る
ことができる。

【０００８】

【実施例】図１は、本発明の一実施例の半導体集積回路
の概略的な電気的構成を示すブロック図である。ＣＰＵ
１は機能試験の対象となる中央演算処理装置である。コ
ードメモリ２は、ＣＰＵ１の機能試験を行うためのプロ
グラムの命令コードなどが格納されている。データメモ
リ３は、ＣＰＵ１が機能試験プログラムに従って動作す
るとき、ＣＰＵ１から出力されると期待されるデータ、
すなわち期待値を格納している。また、コードメモリ２
と同一の命令コードを同じアドレスに格納している。Ｃ
ＰＵ１からコードメモリ２およびデータメモリ３へのア
ドレスの指定は、アドレスバス４を介して行われる。比
較回路５は、ＣＰＵ１から出力されるデータと、データ
メモリ３から出力されるデータとを比較する。ＣＰＵ１
から比較回路５へのデータの出力は、データバス６を介
して行われる。また、データメモリ３から比較回路５へ
のデータ出力は、データライン７、ラッチ回路８および
データライン９を介して出力される。なお、比較回路５
の故障検出のために、データメモリ３にコードメモリ２
とは異なるコードを格納してもよい。ラッチ回路８は、
データメモリ３の出力データをラッチし、制御信号発生
回路１１から出力されるゲート（ＧＡＴＥ）信号によっ
て、ラッチのタイミングが制御される。ＧＡＴＥ信号が
入力されない場合は、データメモリ３の出力データが、
そのまま比較回路５へ出力される。

【０００９】デコーダ１３は、コードメモリ２のデータ
読出し（ＲＭＲＤ１）信号１５を発生させるためのデコ
ーダである。デコーダ１４は、データメモリ３のデータ
読出し（ＲＭＲＤ２）信号１６を発生させるためのデコ
ーダである。デコーダ１３およびデコーダ１４には、Ｃ
ＰＵ１から出力されるバスアクノレージ（ＢＵＳＡＫ）
信号２０、Ｍ１サイクル（Ｍ１）信号２１、メモリリク
エスト（ＭＲＥＱ）信号２２、ＩＯリクエスト（ＩＯＲ
Ｑ）信号２３、リード（ＲＤ）信号２４およびライト
（ＷＲ）信号２５が入力される。制御信号発生回路１１
は、ＣＰＵ１の制御信号を発生させるための回路で、Ｃ
ＰＵ１からアドレスバス４を介してアドレスの指定を行
うことによって、任意の制御信号を発生させることがで
きる。制御信号発生回路１１では、割込み要求（ＩＮ
Ｔ）信号２６、ノンマスカブル割込み（ＮＭＩ）信号２
７、バスリクエスト（ＢＵＳＲＱ）信号２８およびウエ
イト（ＷＡＩＴ）信号２９を出力することができる。

【００１０】また、クロック（ＣＫＬ）信号３０、リセ
ット（ＲＥＳＥＴ）信号３１は、機能試験の条件を設定
するために、外部よりＣＰＵ１へ入力する信号である。
テスト（ＴＥＳＴ）信号３２は、ＣＰＵ１を試験可能状
態にするための信号である。試験結果（ＲＥＳＵＬＴ）
信号３３は、比較回路５の判定結果を出力し、機能試験
の結果を確認することができる。参照符４０は、機能試
験を行うＣＰＵブロックを示す。

【００１１】ＣＰＵブロック４０の機能試験を実施する
場合、外部機能試験装置からＣＰＵ１にローレベルのＴ
ＥＳＴ信号３２を入力する。（ＣＰＵ１へ入出力する制
御信号は全てローレベルで有効である。）これによっ
て、制御信号発生回路１１、デコーダ回路１３およびデ
コーダ回路１４が動作状態になる。またこのとき、ＣＰ
Ｕブロック４０外部の制御信号３８、アドレスバスおよ
びデータバス３９は、ハイインピーダンス状態となり、
ＣＰＵブロック４０から分離され、ＣＰＵブロック４０
は試験可能状態となる。

【００１２】次に、外部試験装置よりＣＰＵ１にＣＬＫ
信号３０およびローレベルのＲＥＳＥＴ信号３１を入力
する。これによって、ＣＰＵ１は初期状態に設定され、
プログラムカウンタは＃００００から動作を開始する。
このときＣＰＵ１は、＃００００番地の命令の読出しサ
イクル（略称「フェッチサイクル」）に入る。またＣＰ
Ｕ１は、コードメモリ２およびデータメモリ３に対し
て、ＭＲＥＱ信号２２、ＲＤ信号２４を出力する。これ
によって、デコーダ１３の出力ＲＭＲＤ１信号１５およ
びデコーダ１４の出力ＲＭＲＤ２信号はローレベルとな
り、コードメモリ２とデータメモリ３は読出し可能状態
となる。次に、コードメモリ２の＃００００番地の内容
がＣＰＵ１によって読出される。このとき、データメモ
リ３の＃００００番地には、コードメモリ２と同じ命令
コードを格納されているので、ＣＰＵブロック４０の機
能が正常であれば、コードメモリ２より出力されるデー
タと、データメモリ３より出力されるデータは同一であ
る。したがって、比較回路５より出力されるＲＥＳＵＬ
Ｔ信号３３はローレベルになる。次にＣＰＵ１のプログ
ラムカウンタが自動的に増加して、ＣＰＵ１が命令コー
ドを解読し、その内容によって書込みサイクルに入る。
この場合、ＣＰＵ１から書込みのためのアドレス信号Ａ
ｘｘ〜Ａ０およびＷＲ信号２５が出力される。さらに、
命令コードの内容がメモリへの書込み命令の場合、ＭＲ
ＥＱ信号２２が出力され、入出力部への書込みの場合
は、ＩＯＲＱ信号２３が出力される。このとき、デコー
ダ１３の出力のＲＭＲＤ１信号１５はハイレベルとな
り、コードメモリ２は読出しできない状態となる。また
デコーダ１４の出力のＲＭＲＤ２信号１６はローレベル
となりデータメモリ３は読出し可能な状態となる。この
場合、ＣＰＵ１から指定されるデータメモリ３のアドレ
スに、ＣＰＵ１のデータバスから出力される出力期待値
を予め格納されている。これによって、ＣＰＵの機能が
正常であれば、比較回路５に入力されるＣＰＵ１の出力
データと、データメモリ３の出力データはが等しくな
り、ＲＥＳＵＬＴ信号３３はローレベルで出力される。
したがって、ＣＰＵの機能が正常であると判断すること
ができる。以後、ＣＰＵ１は順次プログラムカウンタを
増加させ、前述の処理を繰返してＣＰＵブロック４０の
機能試験を行う。

【００１３】図２は、図１図示のデコーダ回路１３の電
気回路図である。ＮＡＮＤゲート４１の入力には、ＲＤ
信号２４とＭＲＥＱ信号２２とが与えられる。ＮＡＮＤ
ゲート４２の入力には、ＲＤ信号２４とＩＯＲＱ信号２
３とが与えられる。ＮＡＮＤゲート４３の入力にはＩＯ
ＲＱ信号２３とＭ１信号２１とが与えられる。ＮＯＲゲ
ート４４の入力には、ＮＡＮＤゲート４１，４２および
４３の出力とＢＵＳＡＫ信号２０とが与えられる。ＮＡ
ＮＤゲート４５の入力には、ＮＯＲゲート４４の出力と
ＴＥＳＴ信号３２とが与えられる。これらのゲート４１
〜４５の入力は全て負論理である。また各ゲートから入
出力される制御信号は、全てローレベルで有効となる。
各ゲートの称呼は、図２以下入力側の論理にはよらず、
出力側の論理によって定めている。ＲＤ信号２４とＭＲ
ＥＱ信号２２がローレベルであるとき、ＮＡＮＤゲート
４１はローレベルの信号を出力する。この信号がＮＯＲ
ゲート４４に入力されると、ＮＯＲゲート４４はローレ
ベルの信号を出力する。この信号と、ローレベルのＴＥ
ＳＴ信号３２がＮＡＮＤゲート４５に入力されると、Ｎ
ＡＮＤゲート４５はローレベルのＲＭＲＤ１信号１５を
出力する。したがって、ＲＤ信号２４、ＭＲＥＱ信号２
２およびＴＥＳＴ信号３２がローレベルのとき、ＲＭＲ
Ｄ１信号１５がローレベルで出力される。同様に、ＲＤ
信号２４、ＩＯＲＱ信号２３およびＴＥＳＴ信号３２が
ローレベルのとき、ＲＭＲＤ１信号１５がローレベルで
出力され、ＩＯＲＱ信号２３、ＭＩ信号２１およびＴＥ
ＳＴ信号３２がローレベルのとき、ＲＭＲＤ１信号１５
がローレベルで出力される。また、ＢＵＳＡＫ信号２０
およびＴＥＳＴ信号３２がローレベルのとき、ＲＭＲＤ
１信号１５がローレベルで出力される。

【００１４】図３は、図１図示のデコーダ回路１４の電
気回路図である。ＮＡＮＤゲート５１の入力には、ＲＤ
信号２４とＭＲＥＱ信号２２とが与えられる。ＮＡＮＤ
ゲート５２の入力には、ＲＤ信号２４とＩＯＲＱ信号２
３とが与えられる。ＮＡＮＤゲート５３の入力には、Ｉ
ＯＲＱ信号２３とＭ１信号２１とが与えられる。ＮＡＮ
Ｄゲート５４の入力にはＩＯＲＱ信号２３とＷＲ信号２
５とが与えられる。ＮＡＮＤゲート５５の入力には、Ｗ
Ｒ信号２５とＭＲＥＱ信号２２とが与えられる。ＮＯＲ
ゲート５６の入力には、ＮＡＮＤゲート５１〜５５の出
力と、ＢＵＳＡＫ信号２０とが与えられる。ＮＡＮＤゲ
ート５７の入力にはＯＲゲート５６の出力とＴＥＳＴ信
号３２とが与えられる。したがって、ＲＤ信号２４、Ｍ
ＲＥＱ信号２２およびＴＥＳＴ信号３２がローレベルの
とき、ＲＭＲＤ２信号１６がローレベルで出力される。
同様に、ＲＤ信号２４、ＩＯＲＱ信号２３およびＴＥＳ
Ｔ信号３２がローレベルのとき、ＲＭＲＤ２信号１６が
ローレベルで出力され、ＩＯＲＱ信号２３、Ｍ１信号２
１およびＴＥＳＴ信号３２がローレベルのとき、ＲＭＲ
Ｄ２信号１６がローレベルで出力される。また、ＩＯＲ
Ｑ信号２３、ＷＲ信号２５およびＴＥＳＴ信号３２がロ
ーレベルのとき、ＲＭＲＤ２信号１６がローレベルで出
力され、ＷＲ信号２４、ＭＲＥＱ信号２２およびＴＥＳ
Ｔ信号３２がローレベルのとき、ＲＭＲＤ２信号１６が
ローレベルで出力される。さらに、ＢＵＳＡＫ信号２０
およびＴＥＳＴ信号３２がローレベルのときＲＭＲＤ２
信号１６が出力される。

【００１５】図４は、図１図示の比較回路５の電気回路
図である。ラッチ回路８からのデータＤＡ０〜ＤＡ７と
データバス６からのデータＤＢ０〜ＤＢ７の比較を行
う。回路ブロック９０において、ＡＮＤゲート６０の入
力には、ラッチ回路８からのデータＤＡ０とデータバス
６からのデータＤＢ０とが与えられる。ＡＮＤゲート７
０には、同様にデータＤＡ０とデータＤＢ０が与えられ
る。ＡＮＤゲート７０の入力は負論理である。ＮＯＲゲ
ート８０の入力には、ＡＮＤゲート６０および７０の出
力が与えられる。回路ブロック９１〜９７も回路ブロッ
ク９１と同様な回路構成を有し、データＤＡ１〜ＤＡ７
およびＤＢ１〜ＤＢ７が与えられる。ＮＡＮＤゲート１
０１の入力には、ＯＲゲート８０〜８７の出力が与えら
れる。バッファ１００の入力には、ＮＡＮＤゲート１０
０の出力が与えられる。バッファ１０１はＲＭＲＤ２信
号１６によって出力が制御され、ＲＥＳＵＬＴ信号３３
を出力する。

【００１６】したがって、データＤＡ０およびＤＢ０が
ハイレベルのとき、またはデータＤＡ０およびＤＢ０が
ローレベルのときは、ＮＯＲゲート８０はローレベルの
信号を出力される。さらに、ＮＯＲゲート８０〜８１の
出力レベルが全てローレベルのときおよびＲＭＲＤ２信
号１６がローレベルのとき、ＲＥＳＵＬＴ信号３３がロ
ーレベルで出力される。すなわち、データＤＡ０〜ＤＡ
７とＤＢ０〜ＤＢ７において、対応するデータの値が同
一で、ＲＭＲＤ２信号１６がローレベルのときに、ＲＥ
ＳＵＬＴ信号３３がローレベルで出力される。

【００１７】図５は、図１図示のラッチ回路８の電気回
路図である。データメモリ３からの出力データＤ０〜Ｄ
７をラッチして、比較回路５へ出力する。回路ブロック
１５０において、Ｄフリップフロップ１１０の入力にデ
ータＤ０が与えられ、クロック入力ＣＫにはＧＡＴＥ信
号１２が与えられる。ＡＮＤゲート１２０の入力には、
Ｄフリップフロップ１１０の出力ＱとＧＡＴＥ信号１２
とが与えられる。ＡＮＤゲート１３０の入力には、デー
タＤ０が与えられ、もう一方の負論理の入力には、ＧＡ
ＴＥ信号１２が与えられる。ＯＲゲート１４０の入力に
は、ＡＮＤゲート１２０および１３０の出力が与えられ
る。回路ブロック１５１〜１５７においても、回路ブロ
ック１５０と同様な回路構成を有し、データＤ１〜Ｄ７
が与えられる。

【００１８】Ｄフリップフロップ１１０のデータ入力Ｄ
にデータＤ０を入力し、同時にＧＡＴＥ信号１２をロー
レベルからハイレベルに変化させると、ＧＡＴＥ信号１
２の立上がりでデータＤ０がラッチされ、出力Ｑから出
力される。ＧＡＴＥ信号１２がハイレベルの状態の間、
出力Ｑの値は保持される。Ｄフリップフロップ１１０の
出力Ｑよりラッチされた信号が出力され、ＧＡＴＥ信号
１２がハイレベルのとき、ＡＮＤゲート１２０を介して
ＯＲゲート１４０よりその信号が出力される。また、Ｇ
ＡＴＥ信号１２を常にローレベルに設定すると、データ
Ｄ０はＡＮＤゲート１３０を介してＯＲゲート１４０よ
り出力される。他の回路ブロック１５１〜１５７におい
ても回路ブロック１５０と動作は同様である。したがっ
て、データＤ０〜Ｄ７は、ＧＡＴＥ信号１２がハイレベ
ルに変化したときラッチされ、ＧＡＴＥ信号１２がハイ
レベルの状態の間保持され、ＯＲゲート１４０〜１４７
から出力される。ＧＡＴＥ信号１２がローレベルのとき
は、入力されたデータ信号Ｄ０〜Ｄ７の値がそのままＯ
Ｒゲート１４０〜１４７から出力される。

【００１９】図６は、図１図示の制御信号発生回路１１
の電気回路図である。ＮＡＮＤゲート１６０〜１６３の
入力には、アドレス信号Ａ０〜Ａ１５が与えられる。Ｎ
ＡＮＤゲート１６０の入力のうち、アドレス信号Ａ４が
与えられる入力以外は全て負論理になっている。ＮＡＮ
Ｄゲート１６１の入力のうち、アドレス信号Ａ５が与え
られる入力以外が全て負論理になっている。ＮＡＮＤゲ
ート１６２の入力のうち、アドレス信号Ａ６が与えられ
る入力以外は全て負論理になっている。ＮＡＮＤゲート
１６３の入力のうち、アドレス信号Ａ７が与えられる入
力以外は全て負論理になっている。したがって、アドレ
ス信号Ａ０〜Ａ１５が＃００１０のとき、ＮＡＮＤゲー
ト１６０からＢＷＡＩＴ信号がローレベルで出力され、
アドレス信号Ａ０〜Ａ１５が＃００２０のとき、ＮＡＮ
Ｄゲート１６１からＢＢＵＳＲＱ信号がローレベルで出
力される。また、アドレス信号Ａ０〜Ａ１５が＃００４
０とき、ＮＡＮＤゲート１６２からＮＭＩ信号２７がロ
ーレベルで出力され、アドレス信号Ａ０〜Ａ１５が＃０
０８０のとき、ＮＡＮＤゲート１６３からＩＮＴ信号２
６がローレベルで出力される。

【００２０】ＮＡＮＤゲート１７０の入力には、６進カ
ウンタ１７１の出力Ｑ０〜Ｑ２とＡＮＤゲート１６０の
出力とが与えられる。ＮＡＮＤゲート１７０の出力は、
６進カウンタ１７１のリセット入力ＲＳＴに入力され
る。ＮＯＲゲート１７２の入力には、６進カウンタの出
力Ｑ０〜Ｑ２が与えられる。バッファ１７３の入力に
は、ＮＯＲゲート１７２の出力が与えられ、バッファ１
７３の出力信号ＷＡＩＴ２９はＴＥＳＴ信号３２によっ
て制御される。ＮＡＮＤゲート１８０の入力には、６進
カウンタ１８１の出力Ｑ０〜Ｑ２とＮＡＮＤゲート１６
１の出力とが与えられる。ＮＡＮＤゲート１８０の出力
は、６進カウンタ１８１のリセット入力ＲＳＴに入力さ
れる。ＮＯＲゲート１８２の入力には、６進カウンタの
出力Ｑ０〜Ｑ２が与えられる。バッファ１８３の入力に
は、ＮＯＲゲート１８２の出力が与えられ、バッファ１
８３の出力信号ＢＵＲＳＱ２８はＴＥＳＴ信号３２によ
って制御される。ＮＡＮＤゲート１６２の出力はバッフ
ァ１６６に与えられ、ＴＥＳＴ信号３２がローレベルの
とき、バッファ１６６よりＮＭＩ信号２７がローレベル
で出力される。ＮＡＮＤゲート１６３の出力はバッファ
１６８に与えられ、ＴＥＳＴ信号３２がローレベルのと
き、バッファ１６８よりＩＮＴ信号２６がローレベルで
出力される。ＮＯＲゲート１９０の入力には、ＮＯＲゲ
ート１７２および１８２の出力が与えれ、ＮＯＲゲート
１９０よりＧＡＴＥ信号３２が出力される。ＣＬＫ信号
３０は、６進カウンタ１７１および１８１のクロック入
力ＣＬＫに入力される。

【００２１】６進カウンタ１７１のカウンタ値が＃６の
とき、すなわち出力Ｑ０〜Ｑ１の出力が全てハイレベル
の状態のときに、ＢＷＡＩＴ信号がローレベルで入力さ
れると、ＮＡＮＤゲート１７０の出力がローレベルにな
る。したがって、６進カウンタ１７１のリセット入力Ｒ
ＳＴはローレベルになり、カウンタ値がリセットされ、
＃０になる。この状態で、クロック入力ＣＬＫにＣＬＫ
信号３０を入力すると、ＣＬＫ信号３０の立上がりでカ
ウントを行い、出力Ｑ０〜Ｑ２にそのカウント値が出力
される。出力端子Ｑ０〜Ｑ２の出力は，ローレベルで有
効となり、カウント値が＃０から＃６になるまでは、出
力Ｑ０〜Ｑ２の出力のうち、いずれかはローレベルにな
る。そのとき、ＯＲゲート１７２の出力値は，常にロー
レベルとなる。したがって、ＴＥＳＴモードにおいてＢ
ＷＡＩＴ信号がローレベルで入力され、６進カウンタが
カウントを開始してからカウント値が＃６になるまでの
間、ＷＡＩＴ信号２９をローレベルで出力することがで
きる。

【００２２】図７は、図６図示の制御信号発生の電気回
路において、ＷＡＩＴ信号を発生させる場合のタイムチ
ャートである。アドレス信号Ａｘｘ〜Ａ０の値が＃００
１０のとき、制御信号ＢＷＡＩＴがローレベルで出力さ
れる。次に、６進カウンタ１７１は、入力ＲＳＴがロー
レベルになってリセットされ、出力Ｑ０〜Ｑ２はローレ
ベルになる。次にＣＬＫ信号が６進カウンタ１７１のク
ロック入力ＣＬＫに入力されるとカウントを開始し、そ
のカウント値が出力Ｑ０〜Ｑ２に出力される。出力Ｑ１
〜Ｑ２のうちの１つでもローレベルになると、同時にＷ
ＡＩＴ信号がローレベルになり、ＧＡＴＥ信号１２がハ
イレベルとなる。この状態は、６進カウンタ１７１のカ
ウント値が＃６になるまで保持される。図１図示のＷＡ
ＩＴ信号２９がローレベルでＣＰＵ１に入力されると、
ＣＰＵ１は待機状態になり、ＷＡＩＴ信号２９がハイレ
ベルになるまでその状態が続く。また、ＧＡＴＥ信号１
２がハイレベルになると、ラッチ回路８が動作状態とな
り、アドレス信号Ａｘｘ〜Ａ０が＃００１０におけるデ
ータメモリ３から読出されたＤＡＴＡ２００がラッチさ
れる。このラッチされた値は、ＧＡＴＥ信号１２がロー
レベルである間は保持される。ＣＰＵ１の機能が正常で
あれば、ＷＡＩＴ信号２９がローレベルの間、アドレス
信号Ａｘｘ〜Ａ０の値は固定されるので、コードメモリ
２から出力されたＤＡＴＡ２０１は一定である。したが
って、データメモリ３のＤＡＴＡ２００とコードメモリ
２のＤＡＴＡ２０１は、共に同じアドレスのデータにな
るので同一である。これによって、比較回路５のＲＥＳ
ＵＬＴ信号３３の出力はローレベルになる。しかし、Ｃ
ＰＵ１の機能が正常ではなく、ＷＡＩＴ信号２９がロー
レベルの間でも、待機状態とならない場合は、参照符２
０５の状態のＣＬＫ信号が入力されると、プログラムカ
ウンタを増加させる。その場合ＣＰＵ１は、コードメモ
リ２から次のアドレスに格納される命令コード２０２を
読出す。したがって、この場合のデータメモリ３のデー
タ２００とコードメモリ２の出力データ２０２とは異な
るので、ＲＥＳＵＬＴ信号３３はハイレベルとなり、Ｃ
ＰＵ１の機能の不良を検出することができる。ＩＮＴ信
号２６、ＮＭＩ信号２７およびＢＵＳＲＱ信号２８など
の制御信号もこのようにして機能試験を行うことができ
る。

【００２３】ＣＰＵブロック４０を実動作状態にするに
は、ＴＥＳＴ信号３２をハイレベルで入力する。これに
よって、デコーダ１３およびデコーダ１４の出力信号Ｒ
ＭＲＤ１１５およびＲＭＲＤ２１６はハイレベルとな
り、コードメモリ２およびデータメモリ３はアクセスで
きない状態となる。また、制御信号発生回路１１から出
力される制御信号もハイインピーダンス状態となり、Ｃ
ＰＵブロック４０外部の制御信号３８が入力可能な状態
となる。したがって、ＣＰＵブロック４０を実動作状態
にすることができる。

【００２４】

【発明の効果】以上のように本発明に従えば、中央演算
処理装置の機能試験において、コードメモリ回路に格納
した機能試験プログラムを実行させ、コードメモリ回路
および中央演算処理装置から出力されるデータとデータ
メモリ回路から出力されるデータを比較することによっ
て、中央演算処理装置の故障の有無を検出することがで
きる。

【００２５】したがって、中央演算処理装置の機能試験
において、中央演算処理装置の少数の入出力端子を使用
するだけで試験を行うことができ、高機能の外部試験装
置は不要である。また、中央演算処理装置を含むブロッ
クを多数内蔵した半導体集積回路において、少数の入出
力端子で１ブロック当たりの中央演算処理装置の試験が
行われるので、多数のブロックでの並列試験を容易に行
うことができる。しかも、半導体集積回路のシステム構
成に依存しない試験プログラムで試験が可能になること
によって、試験コストの低減および試験プログラムの開
発期間の短縮化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体集積回路の概略的な
電気的構成を示すブロック図である。

【図２】図１図示のデコーダ回路１３の電気回路図であ
る。

【図３】図１図示のデコーダ回路１４の電気回路図であ
る。

【図４】図１図示の比較回路５の電気回路図である。

【図５】図１図示のラッチ回路８の電気回路図である。

【図６】図１図示の制御信号発生回路１１の電気回路図
である。

【図７】図６図示の制御信号発生の電気回路において、
ＷＡＩＴ信号を発生させた場合のタイムチャートであ
る。

【符号の説明】

１ＣＰＵ２コードメモリ３データメモリ４アドレスバス５比較回路６データバス７データライン８ラッチ回路９データライン１１制御信号発生回路１２ＧＡＴＥ信号１３デコーダ回路１４デコーダ回路１５ＲＭＲＤ１信号１６ＲＭＲＤ２信号２０ＢＵＳＡＫ信号２１Ｍ１信号２２ＭＲＥＱ信号２３ＩＯＲＱ信号２４ＲＤ信号２５ＷＲ信号２６ＩＮＴ信号２７ＮＭＩ信号２８ＢＵＳＲＱ信号２９ＷＡＩＴ信号３０ＣＬＫ信号３１ＲＥＳＥＴ信号３２ＴＥＳＴ信号３３ＲＥＳＵＬＴ信号３８制御信号３９アドレスバス、データバス４０ＣＰＵブロック

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０１Ｌ 21/66 Ｆ 8406−4Ｍ (72)発明者植村博大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者中野勝幸大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者岡野伸洋大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】中央演算処理回路を有する半導体集積回
路において、中央演算処理回路の機能試験プログラム用コードを格納
するコードメモリ回路と、機能試験プログラムに従って動作するときに中央演算処
理回路が出力すると期待されるデータを格納するデータ
メモリ回路と、予め定める試験用入力に応答し、中央演算処理回路から
出力されるアドレス信号によって選択されるコードメモ
リ回路内の機能試験プログラム用コードに従って中央処
理回路を動作させ、動作中の中央演算処理回路から出力
されるデータと、前記アドレス信号によって選択される
データメモリの格納内容とを比較し、比較結果に基づい
て中央演算処理装置の故障の有無を検出する制御回路と
を含むことを特徴とする半導体集積回路。