JP2016039315A - 固体撮像素子 - Google Patents

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Abstract

【課題】ＦＤＴＩで近接画素と分離された裏面入射型の固体撮像素子において、基板電位を画素ごとに固定するコンタクトの画素面積に占める割合を従来に比して減少させることができる固体撮像素子を提供する。
【解決手段】実施形態によれば、素子分離膜と、光電変換素子ＰＤと、転送トランジスタＴTRと、素子と、を備える固体撮像素子が提供される。素子分離膜は、半導体基板１の第１主面から第２主面に貫通する第１トレンチに埋め込まれる。光電変換素子ＰＤは、素子分離膜で分離された画素領域内に埋め込まれ、第１トレンチに沿って第２主面側に形成されるＰ型領域２１と、Ｐ型領域２１で囲まれる領域に形成されるＮ型領域２２と、を有する。転送トランジスタＴTRは、第１主面に形成され、光電変換素子ＰＤの電荷を転送する。素子は、転送された電荷を用いて所定の処理を実行する。素子分離膜の第１主面側の一部が活性領域で構成される。
【選択図】図２

Description

本発明の実施形態は、固体撮像素子に関する。
撮像素子として、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスで製造されるＣＭＯＳ型固体撮像素子が知られている。ＣＭＯＳ型固体撮像素子は低電圧・低消費電力というメリットを有する。そのため、携帯電話用のカメラ、デジタルスチルカメラおよびデジタルビデオカメラの撮像素子として注目されている。
また、固体撮像素子として、近年では、多層配線層が形成されていない基板の裏面側から光を入射させ、基板内部で光電変換を行う裏面入射型の固体撮像素子が作製されている。裏面入射型の固体撮像素子では、入射した光が多層配線層で遮られることがないので、十分な集光特性を得ることができる。
この裏面入射型の固体撮像素子では、近接画素からの混色防止のために画素間に深いトレンチを形成し、この中に絶縁膜を埋め込むＦＤＴＩ（Front side Deep Trench Isolation）技術が知られている。この場合、ＦＤＴＩによって画素ごとに基板が分離されてしまう。そのため、画素ごとに基板電位を固定するコンタクトが必要になる。しかし、従来では、このコンタクトの配置については検討されていなかった。
米国特許出願公開第２０１３／０３０７０４０号明細書
本発明の一つの実施形態は、ＦＤＴＩで近接画素と分離された裏面入射型の固体撮像素子において、基板電位を画素ごとに固定するコンタクトの画素面積に占める割合を従来に比して減少させることができる固体撮像素子を提供することを目的とする。
本発明の一つの実施形態によれば、素子分離膜と、光電変換素子と、転送トランジスタと、素子と、を備える固体撮像素子が提供される。前記素子分離膜は、半導体基板の第１主面から第２主面に貫通する第１トレンチに埋め込まれる。前記光電変換素子は、前記素子分離膜で分離された画素領域内に埋め込まれ、前記第１トレンチに沿って前記第２主面側に形成されるＰ型領域と、前記Ｐ型領域で囲まれる領域に形成されるＮ型領域と、を有する。前記転送トランジスタは、前記第１主面に形成され、前記光電変換素子の電荷を転送する。前記素子は、前記転送された電荷を用いて所定の処理を実行する。前記素子分離膜の前記第１主面側の一部が活性領域で構成される。
図１は、第１の実施形態による固体撮像素子のレイアウトの一例を示す上面図である。 図２は、第１の実施形態による固体撮像素子の一例を模式的に示す断面図である。 図３は、第１の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す上面図である。 図４は、第１の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。 図５は、第１の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。 図６は、第２の実施形態による固体撮像素子の一例を模式的に示す断面図である。 図７は、第２の実施形態によるＦＤＴＩがすべて金属膜で構成される固体撮像素子の製造方法の手順の一例を模式的に示す上面図である。 図８は、第２の実施形態によるＦＤＴＩがすべて金属膜で構成される固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。 図９は、第３の実施形態による固体撮像素子の構成の一例を模式的に示す図である。 図１０は、第３の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す上面図である。 図１１は、第３の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。 図１２は、第４の実施形態による固体撮像素子の構成の一例を模式的に示す図である。 図１３は、第４の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す上面図である。 図１４は、第４の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。 図１５は、第４の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。 図１６は、画素の素子レイアウトの一例を模式的に示す上面図である。 図１７は、第４の実施形態で説明した固体撮像素子の構造の一例を模式的に示す断面図である。 図１８は、第５の実施形態による固体撮像素子の一例を模式的に示す断面図である。 図１９−１は、第５の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である（その１）。 図１９−２は、第５の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である（その２）。
以下に添付図面を参照して、実施形態にかかる固体撮像素子を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる固体撮像素子の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。
上記したように、画素間がＦＤＴＩで分離された裏面入射型の固体撮像素子では、画素ごとに基板が分離されている。このような構成の固体撮像素子で、基板電位を固定せずに固体撮像素子を動作させると、キンクが発生してしまう。そこで、固体撮像素子を動作させる際には、各画素で基板を接地電位に落とすことが求められる。一般的には、各画素内に基板を接地電位にするためのコンタクト（以下、基板コンタクトという）に接続するための電極（以下、基板コンタクト用電極という）が設けられる。各画素内に基板コンタクト用電極を設けると、画素内の他の素子の面積を縮小しなければならない。その結果、素子の性能を落とす場合が生じる。
（第１の実施形態）
第１の実施形態では、画素間がＦＤＴＩで分離された裏面入射型の固体撮像素子において、画素内の他の素子の面積を縮小させずに基板コンタクト用電極を配置する構造について説明する。
図１は、第１の実施形態による固体撮像素子のレイアウトの一例を示す上面図である。図２は、第１の実施形態による固体撮像素子の一例を模式的に示す断面図であり、（ａ）は図１のＡ−Ａ断面図であり、（ｂ）は図１のＢ−Ｂ断面図である。
固体撮像素子は、半導体基板１上に複数の画素が配列して構成される。１つの画素では、所定の波長の光を光電変換して電荷を蓄積し、蓄積された電荷の量に応じた信号を図示しないロジック部に出力する。裏面入射型の固体撮像素子では、画素を構成する素子が形成される第１主面に対向する第２主面（すなわち、半導体基板１の裏面）を光入射面とするものである。図２の例では、下部が光入射面となる。半導体基板１として、たとえばＰ型のシリコン基板を用いることができる。なお、この明細書では、第１主面側の方向を上側といい、第２主面側の方向を下側ということもある。
画素は、隣接する画素とＦＤＴＩ１１で電気的に分離されている。すなわち、ＦＤＴＩ１１で区画される領域が画素領域となる。ＦＤＴＩ１１は、半導体基板１の第１主面側（おもて面側）から形成されたＤＴＩである。ＦＤＴＩ１１の深さは、半導体基板１の第１主面からたとえば３μｍとすることができる。ＦＤＴＩ１１は、半導体基板１に形成されたトレンチに、素子分離膜が埋め込まれた構造を有する。素子分離膜として、シリコン酸化膜を用いることができる。また、素子分離膜として、トレンチの内壁を覆うように形成されるシリコン酸化膜と、シリコン酸化膜を形成したトレンチ内に埋め込まれたシリコンと、の２層構造のものを用いてもよい。ＦＤＴＩ１１は、半導体基板１との界面に、画素を構成する半導体基板１と屈折率が異なる材料が配置されていればよい。なお、図２では示されていないが、各画素の第２主面側には、カラーフィルタとマイクロレンズと、が設けられる。カラーフィルタは、各画素に入射する光の波長を制限する。マイクロレンズは、各画素に入射する光を集光する。
一般的に、１つの画素には、光電変換素子ＰＤ、転送トランジスタＴTR、フローティングディフュージョン部４１、増幅トランジスタＴAMおよびリセットトランジスタＴRSが含まれる。光電変換素子ＰＤは、入射光を受光量に応じた量の電荷へ変換して蓄積するフォトダイオードである。図２の例では、ＦＤＴＩ１１の周囲に第２主面側から所定の深さにわたって形成されるＰ型領域２１と、Ｐ型領域２１で囲まれる画素内の領域に形成されるＮ型領域２２と、によって光電変換素子ＰＤが形成される。すなわち、ＰＮジャンクションは基板面に対して垂直方向に形成される。Ｐ型領域２１は、第２主面側から約２．５μｍの深さまで形成される。これは、赤、緑、青の各色の波長の光を別々の画素で検出する場合に、半導体基板１（シリコン基板）で吸収されにくい赤色の光の吸収感度を維持するために求められる光電変換素子ＰＤの深さである。Ｎ型領域２２は、第２主面側から測って、所定の深さからＰ型領域２１と同じ深さまで形成される。
転送トランジスタＴTRは、光電変換素子ＰＤから蓄積された電荷を読み出し、フローティングディフュージョン部４１に転送するトレンチ型のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）である。転送トランジスタＴTRは、半導体基板１の第１主面側のチャネル領域３１に設けられたトレンチ３０内に形成される。チャネル領域３１は、半導体基板１の第１主面から光電変換素子ＰＤの上部近傍までに形成される。チャネル領域３１は、低濃度Ｎ型領域または低濃度Ｐ型領域によって構成される。トレンチ３０の下端は、光電変換素子ＰＤに到達しない深さとされる。トレンチ３０の内壁を覆うようにゲート絶縁膜３２が形成され、さらにトレンチ３０内を埋め込むようにゲート電極３３が形成される。ゲート絶縁膜３２として、シリコン酸化膜などを用いることができる。ゲート電極３３として、多結晶シリコン膜などの導電膜を用いることができる。この転送トランジスタＴTRでは、光電変換素子ＰＤのＮ型領域２２がソース領域とされ、フローティングディフュージョン部４１がドレインとされる。
フローティングディフュージョン部４１は、転送トランジスタＴTRによって読み出された電荷を一時的に保持する領域である。フローティングディフュージョン部４１は、Ｎ型領域で構成される。この例では、フローティングディフュージョン部４１は、チャネル領域３１と後述するＰ型ウェル３１Ｗとの境界を含む領域に形成される。
増幅トランジスタＴAMはフローティングディフュージョン部４１によって保持された電荷を増幅して出力するＭＩＳＦＥＴである。図２では、断面構造が示されていないが、半導体基板１の第１主面側のチャネル領域上にゲート絶縁膜とゲート電極とが積層された構造を有する。増幅トランジスタＴAMのソースは図示しない信号線に接続され、ドレインは図示しない電源線に接続され、ゲート電極はフローティングディフュージョン部４１に接続される。なお、増幅トランジスタＴAM面積を大きくすると、動作時のランダムノイズを減少させることができる。そのため、設計の範囲内ででき得る範囲で増幅トランジスタＴAMの面積を大きくすることが望ましい。
リセットトランジスタＴRSは、フローティングディフュージョン部４１によって保持された電荷をリセット（消去）するＭＩＳＦＥＴである。リセットトランジスタＴRSは、半導体基板１の第１主面側に形成されたＰ型ウェル３１Ｗをチャネルとする。Ｐ型ウェル３１Ｗ上に、ゲート絶縁膜３２とゲート電極３４とが積層された構造を有する。また、リセットトランジスタＴRSのゲート長方向両側には、ソース／ドレイン領域が形成される。ソース領域は、フローティングディフュージョン部４１とされる。ドレイン領域はＰ型ウェル３１Ｗの上面付近に形成されるＮ型領域４２とされる。
なお、図１と図２の例では、２つの画素Ｐ１，Ｐ２で増幅トランジスタＴAMとリセットトランジスタＴRSとを共有している構造を示している。この場合には、コンタクト７１と配線パターン８１とによって、２つの画素Ｐ１，Ｐ２の共有される素子間が接続される構造となる。また、光電変換素子ＰＤと転送トランジスタＴTRと増幅トランジスタＴAMとリセットトランジスタＴRSとは、画素内の素子である。
上記したように、画素間がＦＤＴＩ１１で分離された裏面入射型の固体撮像素子では、画素ごとに半導体基板１が電気的に分離されている。そのため、半導体基板１を接地電位に落とすための基板コンタクトに接続される基板コンタクト用電極が各画素に対して設けられる。第１の実施形態では、ＦＤＴＩ１１の第１主面側の一部に活性領域を形成し、この活性領域を基板コンタクト用電極５１としている。そして、この基板コンタクト用電極５１に基板コンタクト７２が接続される。活性領域は、Ｐ型不純物またはＮ型不純物がドープされたシリコン膜などの半導体膜によって構成される。
基板コンタクト用電極５１は、ＦＤＴＩ１１の辺のすべての長さにわたって設けられるのではなく、ポイントで設けられる。図１では、各辺に３点の基板コンタクト用電極５１が設けられる場合が示されている。この場合、基板コンタクト用電極５１は、隣接する画素間で共通化される。また、基板コンタクト用電極５１は、ＦＤＴＩ１１のすべての深さにわたって設けられるのではなく、第１主面から所定の深さまで設けられる。具体的には、基板コンタクト用電極５１の深さは、光電変換素子ＰＤの上面よりも浅くなるように設けられる。光電変換素子ＰＤの上面の位置は、上記したように第２主面から少なくとも２．５μｍの距離がある。そのため、基板コンタクト用電極５１の下には、２．５μｍ以上のＦＤＴＩ１１が設けられることになる。
このように基板コンタクト用電極５１を設けることで、基板コンタクト用電極５１は半導体基板１、より具体的にはチャネル領域３１とＰ型ウェル３１Ｗと、を電気的に接続することになる。そのため、画素内の電荷読み出し処理の際に、基板コンタクト７２を介して基板コンタクト用電極５１を接地電位とすることで、キンクの発生を抑えることができる。また、基板コンタクト用電極５１をＦＤＴＩ１１に設けるようにしたので、画素内に基板コンタクト用電極を設ける必要がない。そのため、増幅トランジスタＴAMの素子面積を大きく取ることが可能になる。
ここで、このような構造の固体撮像素子の動作の概略について説明する。半導体基板１の第２主面側から図示しないマイクロレンズとカラーフィルタとを介して光が入射する。光電変換素子ＰＤでは、入射してきた光を光電変換して、光量に応じた電荷にし、Ｎ型領域２２に電荷を蓄積する。その後、図示しないロジック部から画素の読み出し指示を受けると、転送トランジスタＴTRがオン状態とされ、光電変換素子ＰＤのＮ型領域２２からフローティングディフュージョン部４１へと電荷が転送される。そして、増幅トランジスタＴAMによって、フローティングディフュージョン部４１に保持された電荷量が増幅され、電荷量に応じた信号が図示しないロジック部へと出力される。また、ロジック部から画素の電荷の消去指示を受けると、リセットトランジスタＴRSが動作し、フローティングディフュージョン部４１に蓄積された電荷がリセットされる。
つぎに、このような構造の固体撮像素子の製造方法について説明する。図３は、第１の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す上面図であり、図４と図５は、第１の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。図４は、図３のＣ−Ｃ断面図であり、図５は、図３のＤ−Ｄ断面図である。
まず、図３（ａ）、図４（ａ）および図５（ａ）に示されるように、半導体基板１の第１主面側から所定の深さのＦＤＴＩを形成する。たとえば、半導体基板１の第１主面側にＦＤＴＩ１１の形成領域が開口したマスク膜を形成する。その後、マスク膜をマスクとして、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを用いて、半導体基板１に所定の深さのトレンチを形成する。その後、トレンチ内にシリコン酸化膜を埋め込む。たとえば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法でＴＥＯＳ（Tetraethyl orthosilicate）膜を形成することで、トレンチ内にシリコン酸化膜を埋め込むことができる。その後、半導体基板１上面よりも上側に形成されたシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨しながら除去する。また、マスク膜も除去する。
ついで、図３（ｂ）、図４（ｂ）および図５（ｂ）に示されるように、ＦＤＴＩ１１を形成した半導体基板１の第１主面上の全面にストッパ膜１０１を形成する。ストッパ膜１０１として、シリコン酸化膜とシリコン窒化膜との積層膜を用いることができる。
その後、ストッパ膜１０１上にレジストを塗布する。リソグラフィ技術によって、基板コンタクト用電極、すなわち基板コンタクト用電極５１の形成位置が開口したレジストパターンを形成する。このレジストパターンをマスクとして、異方性エッチングによって、ストッパ膜１０１とＦＤＴＩ１１とをエッチングする。これによって、図３（ｃ）、図４（ｃ）および図５（ｃ）に示されるように、トレンチ１０２が形成される。トレンチ１０２は、ＦＤＴＩ１１の上部の一部のシリコン酸化膜が除去されたものである。
ついで、図３（ｄ）、図４（ｄ）および図５（ｄ）に示されるように、トレンチ１０２を埋め込むように、半導体基板１の第１主面上の全面にＰ型のポリシリコン膜５１ａを形成する。このポリシリコン膜５１ａは、ＣＶＤ法などの成膜法によって、ホウ素などのＰ型不純物がドープされたポリシリコン膜を形成することによって得られる。また、ＣＶＤ法などの成膜法によって真性のポリシリコン膜を形成した後、イオン注入法、プラズマドーピング法または固相拡散法によってホウ素などのＰ型不純物をドープしてもよい。
その後、図３（ｅ）、図４（ｅ）および図５（ｅ）に示されるように、ＣＭＰ法によって半導体基板１の第１主面よりも上に堆積しているポリシリコン膜５１ａを平坦化しつつ除去する。なお、ＲＩＥ法などのエッチング技術を用いてエッチバックによって半導体基板１の第１主面よりも上に堆積しているポリシリコン膜５１ａを除去してもよい。このとき、ポリシリコン膜５１ａの研磨またはエッチバックは、ストッパ膜１０１が露出したところで終了する。すなわち、ストッパ膜１０１をポリシリコン膜５１ａの除去のストッパとして機能させている。これによって、トレンチ１０２内にポリシリコン膜５１ａが埋め込まれ、基板コンタクト用電極５１が形成される。
ついで、図３（ｆ）、図４（ｆ）および図５（ｆ）に示されるように、ストッパ膜１０１を除去したうえで、各画素内に素子を形成する。たとえば、光電変換素子ＰＤは、ＦＤＴＩ１１の周囲に所定の深さの範囲でＰ型領域２１を形成し、Ｐ型領域２１で囲まれる所定の深さの範囲にＮ型領域２２を形成することによって形成される。Ｐ型領域２１とＮ型領域２２は、たとえばイオン注入法を用いてそれぞれＰ型不純物とＮ型不純物とを所定の領域にイオン注入し、活性化させることによって形成することができる。また、リセットトランジスタＴRSの形成領域にはＰ型ウェル３１Ｗを形成する。その後、転送トランジスタＴTRの形成領域にトレンチ３０を形成し、半導体基板１の第１主面上にゲート絶縁膜３２を形成する。このとき、ゲート絶縁膜３２は、トレンチ３０内を被覆するように形成される。そして、ゲート絶縁膜３２で被覆したトレンチ３０内を埋め込むとともに、半導体基板１の第１主面上に導電膜を形成する。ついで、リソグラフィ技術とエッチング技術とを用いて、導電膜とゲート絶縁膜３２とを加工する。これによって、転送トランジスタＴTRのゲート電極３３、図示しない増幅トランジスタＴAMのゲート電極、リセットトランジスタＴRSのゲート電極３４が形成される。そして、半導体基板１の第１主面側の所定の領域に、たとえばイオン注入法などの方法を用いてフローティングディフュージョン部４１とＮ型領域４２とを形成する。
その後、図３（ｇ）、図４（ｇ）および図５（ｇ）に示されるように、素子を形成した半導体基板１の第１主面上に層間絶縁膜８２を形成する。ついで、層間絶縁膜８２に素子の電極と基板コンタクト用電極５１とに通じるコンタクトホールを形成する。そして、コンタクトホール内に導電性材料を埋め込み、素子の電極と接続されるコンタクト７１と、基板コンタクト用電極５１と接続される基板コンタクト７２と、を形成する。なお、図３（ｇ）では、層間絶縁膜８２、および素子の拡散領域上に設けられるコンタクトを図示していない。
その後は、半導体基板１が所定の厚さとなるまで、半導体基板１の第２主面側から研磨する。ここでは、ＦＤＴＩ１１が露出するまで研磨する。この研磨には、たとえばＣＭＰ法が用いられる。そして、半導体基板１の第２主面側の各画素上に、カラーフィルタとマイクロレンズを配置する。以上によって、第１の実施形態による固体撮像素子が得られる。
第１の実施形態では、画素間を区切るＦＤＴＩ１１の一部の上部を除去し、除去した位置に半導体膜を埋め込み基板コンタクト用電極５１を形成した。そして、基板コンタクト用電極５１に導通するように基板コンタクト７２を設けた。これによって、画素以外の領域で基板コンタクト用電極５１と半導体基板１とが導通し、基板コンタクト７２を介して各画素の電位を固定化することができる。その結果、裏面入射型の固体撮像素子において、混色を防止しながら他の素子の面積を減少させることがない基板コンタクト用電極の配置を実現することができるという効果を有する。たとえば増幅トランジスタＴAMの面積を大きくすることができ、ランダムノイズを低減することが可能になる。
（第２の実施形態）
第１の実施形態では、ＦＤＴＩの第１主面側の一部に活性領域を設けた。第２の実施形態では、ＦＤＴＩを金属膜で構成する場合について説明する。
図６は、第２の実施形態による固体撮像素子の一例を模式的に示す断面図である。たとえば図１のＡ−Ａ断面図を示している。第２の実施形態では、ＦＤＴＩのすべてまたは一部が金属膜で構成される。図６（ａ）は、ＦＤＴＩ５２のすべてが金属膜で構成される場合を例示したものである。また、図６（ｂ）は、ＦＤＴＩ１１の一部が金属膜５３で置換されたものである。図６（ｂ）は、第１の実施形態の基板コンタクト用電極５１の活性領域が金属膜５３で置き換わったものである。すなわち、金属膜５３が基板コンタクト用電極の役割を果たすことになる。なお、その他の構成は第１の実施形態で説明したものと同様であるので、その説明を省略する。
図６（ａ）のように、ＦＤＴＩ５２のすべてを金属膜で構成することによって、ＦＤＴＩ５２を構成する金属膜の屈折率と半導体基板１の屈折率が異なることになる。そのため、ＦＤＴＩ５２が形成される範囲で隣接する画素との間の混色を防止しながら、ＦＤＴＩ５２を半導体基板１と導通させることができる。これによって、ＦＤＴＩ５２に基板コンタクト７２を設けることで、画素内の電荷読み出し処理の際にキンクの発生を抑えることが可能になる。また、図６（ｂ）のようにＦＤＴＩ１１の一部を金属膜５３で構成することで、第１の実施形態と同様に、金属膜５３と半導体基板１とを導通させることができる。そのため、画素内の電荷読み出し処理の際に、基板コンタクト７２を接地電位とすることで、キンクの発生を抑えることができる。
つぎに、このような構造の固体撮像素子の製造方法について説明する。図７は、第２の実施形態によるＦＤＴＩがすべて金属膜で構成される固体撮像素子の製造方法の手順の一例を模式的に示す上面図である。また、図８は、第２の実施形態によるＦＤＴＩがすべて金属膜で構成される固体撮像素子の製造方法の手順の一例を模式的に示す断面図であり、図７のＥ−Ｅ断面図である。
まず、図７（ａ）および図８（ａ）に示されるように、半導体基板１の第１主面側から所定の深さのトレンチ１１１を形成する。たとえば、半導体基板１の第１主面側にＦＤＴＩ５２の形成領域が開口した図示しないマスク膜を形成する。ついで、このマスク膜をマスクとして、ＲＩＥ法などの異方性エッチングを用いて、半導体基板１に所定の深さのトレンチ１１１を形成する。その後、マスク膜を除去する。
ついで、図７（ｂ）および図８（ｂ）に示されるように、トレンチ１１１を形成した半導体基板１の第１主面上の全面に金属膜５２ａを形成する。このとき、金属膜５２ａがトレンチ１１１内に埋め込まれるように、金属膜５２ａを形成する。金属膜として、たとえばタングステン、モリブデン、タングステンシリサイド、モリブデンシリサイドなどを用いることができる。
その後、図７（ｃ）および図８（ｃ）に示されるように、ＣＭＰ法によって、半導体基板１の第１主面上の金属膜５２ａを研磨しながら除去する。そして、半導体基板１の第１主面が露出したところで研磨を終了する。これによって、トレンチ１１１内に金属膜５２ａが埋め込まれたＦＤＴＩ５２が形成される。
ついで、図７（ｄ）および図８（ｄ）に示されるように、各画素内に素子を形成する。これは、第１の実施形態の図３（ｆ）、図４（ｆ）および図５（ｆ）で説明したものと同様である。
その後、図７（ｅ）および図８（ｅ）に示されるように、素子を形成した半導体基板１の第１主面上に層間絶縁膜８２を形成する。また、層間絶縁膜８２に素子の電極とＦＤＴＩ５２とに通じるコンタクトホールを形成する。そして、コンタクトホール内に導電性材料を埋め込み、素子の電極と接続されるコンタクト７１と、ＦＤＴＩ５２と接続される基板コンタクト７２と、を形成する。なお、図７（ｅ）では、層間絶縁膜８２、および素子の拡散領域上に設けられるコンタクトを図示していない。
その後は、半導体基板１が所定の厚さとなるまで、半導体基板１の第２主面側から研磨する。ここでは、ＦＤＴＩ５２が露出するまで研磨する。この研磨には、たとえばＣＭＰ法が用いられる。そして、半導体基板１の第２主面側の各画素上に、カラーフィルタとマイクロレンズとを配置する。以上によって、ＦＤＴＩ５２がすべて金属で構成される固体撮像素子が得られる。
なお、図６（ｂ）に示される固体撮像素子は、第１の実施形態の図３〜図５に示した方法とほぼ同様の方法で製造することができる。ただし、図３（ｄ）、図４（ｄ）および図５（ｄ）でＰ型のポリシリコン膜５１ａの代わりに、金属膜５２ａがトレンチ１０２内に埋め込まれる点が異なる。
第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
第１の実施形態では、ＦＤＴＩの上部の一部を除去し、除去した部分に活性領域を配置し、第２の実施形態では、ＦＤＴＩの一部または全部を金属膜で置換し、置換した活性領域または金属を基板コンタクトに接続する場合を説明した。第３の実施形態では、隣接する画素同士で基板コンタクトを共通化する他の場合について説明する。
図９は、第３の実施形態による固体撮像素子の構成の一例を模式的に示す図であり、（ａ）はレイアウトの一例を示す上面図であり、（ｂ）は（ａ）のＦ−Ｆ断面図である。この図に示されるように、隣接する２つの画素Ｐ１，Ｐ２の間に配置されるＦＤＴＩ１１をまたがり、各画素Ｐ１，Ｐ２の半導体基板１に接触するように導電膜からなる基板コンタクト用電極５４が配置される。基板コンタクト７３は、基板コンタクト用電極５４に接続されるように設けられる。基板コンタクト用電極５４として、Ｐ型不純物もしくはＮ型不純物がドープされたポリシリコン膜などの半導体膜、またはアルミニウム、チタン、チタンナイトライド、タングステン、モリブデン、タングステンシリサイド、モリブデンシリサイドなどの金属膜を用いることができる。
このように、２つの画素Ｐ１，Ｐ２間にまたがるように基板コンタクト用電極５４を配置することで、画素Ｐ１，Ｐ２にそれぞれ別個に基板コンタクト用電極５４を設ける場合に比して基板コンタクト用電極５４の設置面積を削減することが可能になる。なお、他の構成は第１の実施形態と同様であるので、その説明を省略する。
つぎに、このような構成の固体撮像素子の製造方法について説明する。図１０は、第３の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す上面図であり、図１１は、第３の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。図１１は、図１０のＧ−Ｇ断面図である。
まず、図１０（ａ）および図１１（ａ）に示されるように、半導体基板１の第１主面側から所定の深さのＦＤＴＩ１１を形成する。これは、第１の実施形態の図３（ａ）、図４（ａ）および図５（ａ）で説明したものと同様である。
ついで、図１０（ｂ）および図１１（ｂ）に示されるように、ＦＤＴＩ１１を形成した半導体基板１の第１主面側の各画素内に素子を形成する。これは、第１の実施形態の図３（ｆ）、図４（ｆ）および図５（ｆ）で説明したものと同様である。
その後、図１０（ｃ）および図１１（ｃ）に示されるように、これまでの工程で半導体基板１の第１主面上に形成されていた絶縁膜をたとえばＲＩＥ法などの異方性エッチングによって除去する。ついで、たとえば半導体基板１の第１主面上に導電膜をスパッタ法などの成膜法によって形成する。その後、レジストを導電膜上に塗布する。また、リソグラフィ技術を用いて、隣接する２つの画素Ｐ１，Ｐ２間のＦＤＴＩ１１をまたがり、２つの画素Ｐ１，Ｐ２内で半導体基板１の上面と接続する形状のレジストパターンを形成する。そして、ＲＩＥ法などの異方性エッチングで、レジストパターンをマスクとして、導電膜をパターニングする。これによって、基板コンタクト用電極５４が形成される。
その後、図１０（ｄ）および図１１（ｄ）に示されるように、素子を形成した半導体基板１の第１主面上に層間絶縁膜８２を形成する。ついで、層間絶縁膜８２に素子の電極と基板コンタクト用電極５４とに通じるコンタクトホールを形成する。そして、コンタクトホール内に導電性材料を埋め込み、素子の電極と接続されるコンタクト７１と、基板コンタクト用電極５４と接続される基板コンタクト７３と、を形成する。なお、図１０（ｄ）では、層間絶縁膜８２、および素子の拡散領域上に設けられるコンタクトを図示していない。
その後は、半導体基板１が所定の厚さとなるまで、半導体基板１の第２主面側から研磨する。ここでは、ＦＤＴＩ１１が露出するまで研磨する。この研磨には、たとえばＣＭＰ法が用いられる。そして、半導体基板１の第２主面側の各画素上に、カラーフィルタとマイクロレンズとを配置する。以上によって、第３の実施形態による固体撮像素子が得られる。
第３の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第４の実施形態）
第１と第２の実施形態では、基板コンタクト用電極をＦＤＴＩの上部に配置する場合を説明した。第４の実施形態では、隣接する２つの画素で共通化される素子をＦＤＴＩ上に配置する場合について説明する。
図１２は、第４の実施形態による固体撮像素子の構成の一例を模式的に示す図であり、（ａ）はレイアウトの一例を示す上面図であり、（ｂ）は（ａ）のＨ−Ｈ断面図であり、（ｃ）は（ａ）のＩ−Ｉ断面図である。図１２に示されるように、隣接する２つの画素Ｐ１，Ｐ２内には転送トランジスタＴTRが配置されている。また、隣接する２つの画素Ｐ１，Ｐ２のＦＤＴＩ１１上には、増幅トランジスタＴAMとリセットトランジスタＴRSと基板コンタクト用電極５１とが共通化して設けられている。具体的には、リセットトランジスタＴRSと基板コンタクト用電極５１とは、画素Ｐ１，Ｐ２を区切るＦＤＴＩ１１上に設けられる。また、増幅トランジスタＴAMは、画素Ｐ１，Ｐ２で連続して配置され、画素Ｐ１，Ｐ２の外周を区切るＦＤＴＩ１１上に設けられる。増幅トランジスタＴAMは、リセットトランジスタＴRSに比して素子面積が大きくされる。図１２（ａ）の例では、画素を区切るＦＤＴＩ１１の３つの辺にわたって、Ｌ字状に増幅トランジスタＴAMが設けられている。
増幅トランジスタＴAMとリセットトランジスタＴRSは、ＦＤＴＩ１１の上部を含む領域に設けられた活性領域５５上に設けられる。活性領域５５は、２つの活性領域５５Ａ，５５Ｂからなる。活性領域５５Ａは、ＦＤＴＩ１１の上部の素子分離膜を半導体膜で置換したものである。そのため、活性領域５５Ａの幅は、ＦＤＴＩ１１の幅とほぼ同じである。なお、活性領域５５ＡとＦＤＴＩ１１の幅は、延在方向に垂直な面内での深さ（高さ）方向に垂直な方向である。
活性領域５５Ｂは、半導体基板１の第１主面上で、活性領域５５Ａに接続して配置される半導体膜である。活性領域５５Ｂの幅は、活性領域５５Ａの幅に比して広くなっている。ここでも、活性領域５５Ｂの幅は、延在方向に垂直な面内での深さ（高さ）方向に垂直な方向である。
増幅トランジスタＴAMは、活性領域５５Ｂの幅方向の中央付近に、ゲート絶縁膜３２を介してゲート電極３５が配置される。ゲート絶縁膜３２とゲート電極３５は、活性領域５５Ｂに沿って設けられる。また、ゲート電極３５を挟んだ活性領域５５Ｂの幅方向の両側には、ソース／ドレイン領域６１が設けられる。
リセットトランジスタＴRSは、活性領域５５Ｂの幅方向の中央付近に、ゲート絶縁膜３２を介してゲート電極３４が配置される。ゲート絶縁膜３２とゲート電極３４は、活性領域５５Ｂに沿って設けられる。また、ゲート電極３４を挟んだ活性領域５５Ｂの幅方向の両側には、ソース／ドレイン領域６２が設けられる。
基板コンタクト用電極５１は、２つの活性領域５５Ａ，５５Ｃからなる。活性領域５５Ａは、ＦＤＴＩ１１の上部を半導体膜で置換したものである。そのため、活性領域５５Ａの幅は、ＦＤＴＩ１１の幅とほぼ同じである。活性領域５５Ｃは、半導体基板１の第１主面上で、活性領域５５Ａに接続して配置される半導体膜である。活性領域５５Ｃの幅は、活性領域５５Ａの幅と略等しい。ここでも、活性領域５５Ｃの幅は、延在方向に垂直な面内での深さ（高さ）方向に垂直な方向である。
画素Ｐ１，Ｐ２内の所定の深さには、光電変換素子ＰＤが形成される。光電変換素子ＰＤは、第１の実施形態で説明したものと同様である。また、画素Ｐ１，Ｐ２内の光電変換素子ＰＤの上部で、転送トランジスタＴTRのドレイン領域となるエリアには、フローティングディフュージョン部４１が設けられる。
つぎに、このような構造の固体撮像素子の製造方法について説明する。図１３は、第４の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す上面図であり、図１４と図１５は、第４の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。図１４は、図１３のＪ−Ｊ断面図であり、図１５は、図１３のＫ−Ｋ断面図である。
まず、図１３（ａ）、図１４（ａ）および図１５（ａ）に示されるように、半導体基板１の第１主面側から所定の深さのＦＤＴＩ１１を形成する。これは、第１の実施形態の図３（ａ）、図４（ａ）および図５（ａ）で説明したものと同様である。また、半導体基板１の第１主面上の全面にストッパ膜１０１を形成する。
ついで、図１３（ｂ）、図１４（ｂ）および図１５（ｂ）に示されるように、基板コンタクト用電極５１と、増幅トランジスタＴAMおよびリセットトランジスタＴRSとが形成される領域のＦＤＴＩ１１を、第１主面側から所定の深さまで除去する。たとえば、半導体基板１の第１主面上にレジストを塗布する。また、リソグラフィ技術を用いて、基板コンタクト用電極５１と増幅トランジスタＴAMおよびリセットトランジスタＴRSとが形成される領域が開口したレジストパターンを形成する。そして、レジストパターンをマスクとして、エッチング技術を用いてＦＤＴＩ１１を所定の深さになるまでエッチングする。これによって、基板コンタクト用電極５１の形成位置にはトレンチ１０２が形成され、リセットトランジスタＴRSおよび増幅トランジスタＴAMの形成位置には、それぞれトレンチ１０４，１０５が形成される。
その後、半導体基板１の第１主面上に、ＣＶＤ法などの成膜技術を用いてアモルファスシリコン膜を堆積する。このとき、各トレンチ１０２，１０４，１０５内にアモルファスシリコン膜が埋め込まれるようにする。また、堆積したアモルファスシリコン膜の上面が半導体基板１の第１主面よりも上に位置するようにする。なお、アモルファスシリコン膜を堆積する前に、トレンチ１０４，１０５に隣接した領域のストッパ膜１０１を除去してもよい。これによって、アモルファスシリコン膜は、トレンチ１０４，１０５に隣接した領域で半導体基板１の第１主面と接触した状態にすることができる。
ついで、アモルファスシリコン膜をＣＭＰ法によって研磨しながら平坦化する。その後、アモルファスシリコン膜上にレジストを塗布する。リソグラフィ技術を用いて、基板コンタクト用電極５１と増幅トランジスタＴAMおよびリセットトランジスタＴRSとが形成される領域がマスクされるレジストパターンを形成する。その後、ＲＩＥ法などのエッチング技術を用いて、レジストパターンをマスクとしてアモルファスシリコン膜をエッチングする。エッチングは、半導体基板１の第１主面上に形成したストッパ膜１０１が露出するまで行われる。ついで、半導体基板１を熱処理する。これによって、アモルファスシリコン膜がトレンチ１０２，１０４，１０５内で露出した半導体基板１をシードとして固相成長することで、シリコン膜の結晶性を上げることができる。その結果、図１３（ｃ）、図１４（ｃ）および図１５（ｃ）に示されるように、アモルファスシリコン膜は、結晶化したポリシリコン膜となり、活性領域５５が形成される。また、トレンチ１０２に形成された活性領域５５は、基板コンタクト用電極５１となる。
ついで、図１３（ｄ）、図１４（ｄ）および図１５（ｄ）に示されるように、半導体基板１の第１主面上のストッパ膜１０１をエッチング処理などの方法で除去し、半導体基板１の内部に光電変換素子ＰＤを形成する。この例では、ＦＤＴＩ１１の周囲に所定の深さの範囲でＰ型領域２１を形成し、Ｐ型領域２１で囲まれる所定の深さの範囲にＮ型領域２２を形成する。
また、各トランジスタのゲート電極を形成する。具体的には、各画素内の転送トランジスタＴTRのゲート電極の形成位置にトレンチを形成する。ついで、半導体基板１の第１主面上にゲート絶縁膜３２を形成する。続いて、ゲート絶縁膜３２上に導電膜を形成する。導電膜として、ポリシリコン膜または金属膜などを用いることができる。その後、ゲート絶縁膜と導電膜とを、リソグラフィ技術とエッチング技術とを用いて、所定形状にパターニングする。ここでは、転送トランジスタＴTRのゲート電極は、上記トレンチを含む所定の位置に配置されるように形成される。また、リセットトランジスタＴRSのゲート電極３４は、トレンチ１０４上に形成された活性領域５５上に配置されるように形成される。増幅トランジスタＴAMのゲート電極３５は、トレンチ１０５上に形成された活性領域５５上に配置されるように形成される。
ついで、転送トランジスタＴTR、増幅トランジスタＴAMおよびリセットトランジスタＴRSのソース／ドレイン領域が形成される。このソース／ドレイン領域には、フローティングディフュージョン部４１も含まれる。たとえば、転送トランジスタＴTR、増幅トランジスタＴAMおよびリセットトランジスタＴRSの各ゲート電極をマスクとして、ゲート電極のゲート長方向両側の領域に所定の導電型の不純物をイオン注入または固相拡散などの方法によってドープする。
その後、図１２に示されるように、素子を形成した半導体基板１の第１主面上に層間絶縁膜８２を形成する。ついで、層間絶縁膜８２に素子の電極と活性領域５５および基板コンタクト用電極５１に通じるコンタクトホールを形成する。そして、コンタクトホール内に導電性材料を埋め込み、素子の電極および活性領域５５と接続されるコンタクト７１と、基板コンタクト用電極５１の活性領域５５と接続される基板コンタクト７２と、を形成する。
その後は、半導体基板１が所定の厚さとなるまで、半導体基板１の第２主面側から研磨する。ここでは、ＦＤＴＩ１１が露出するまで研磨する。この研磨には、たとえばＣＭＰ法が用いられる。そして、半導体基板１の第２主面側の各画素上に、カラーフィルタとマイクロレンズを配置する。以上によって、第４の実施形態による固体撮像素子が得られる。
図１６は、画素の素子レイアウトの一例を模式的に示す上面図である。半導体基板１上にＦＤＴＩ１１で区切られた画素Ｐ１，Ｐ２，・・・がＸ方向と、Ｘ方向に垂直なＹ方向に規則正しく配置されている。この例では、Ｙ方向に隣接する２つの素子で、増幅トランジスタＴAMとリセットトランジスタＴRSとが共通化される場合を示している。すなわち、画素Ｐ１と画素Ｐ２で増幅トランジスタＴAMとリセットトランジスタＴRSとが共通化され、画素Ｐ３と画素Ｐ４で増幅トランジスタＴAMとリセットトランジスタＴRSとが共通化されている。その他の画素でも同様である。また、増幅トランジスタＴAMをＬ字型とすることで、素子面積を大きくしている。
なお、上記した説明では、増幅トランジスタＴAMとリセットトランジスタＴRSの両方をＦＤＴＩ１１の上部に設けた場合を説明した。しかし、いずれか一方をＦＤＴＩ１１の上部に設け、他方を画素内に設けてもよい。このように構成しても、増幅トランジスタＴAMとリセットトランジスタＴRSの両方の面積を大きくすることが可能になる。
また、上記した説明では、増幅トランジスタＴAMがＬ字状の形状を有しているが、これは一例であり、他の形状であってもよい。増幅トランジスタＴAMをＦＤＴＩ１１の上部に設けるのは、複数の画素で共通化されるためである。そのため、複数の画素間で共通化されるのであれば、増幅トランジスタＴAMの形状は、たとえば直線状であってもよい。
第４の実施形態では、ＦＤＴＩ１１の一部の上部を除去し、活性領域５５を形成した。そして、この活性領域５５に複数の画素にまたがるように素子を設けた。これによって、隣接する画素との間で素子を共通化することができる。また、素子の面積を大きく取ることができる。その結果、たとえば増幅トランジスタＴAMの場合には、ランダムノイズを減少させることができるという効果を有する。
（第５の実施形態）
図１７は、第４の実施形態で説明した固体撮像素子の構造の一例を模式的に示す断面図である。この図では、半導体基板１上に形成される転送トランジスタＴTRの断面と、ＦＤＴＩ１１上に形成される増幅トランジスタＴAMおよびリセットトランジスタＴRSの断面と、が比較できるように描いており、実際の断面の様子を示すものではない。この図に示されるように、第４の実施形態では、増幅トランジスタＴAMおよびリセットトランジスタＴRSが形成される活性領域５５の上面は、転送トランジスタＴTRが形成される半導体基板１の上面よりも高さｈだけ高くなっている。つまり、転送トランジスタＴTRに設けられるコンタクトホールの深さと、増幅トランジスタＴAMおよびリセットトランジスタＴRSに設けられるコンタクトホールの深さと、の間に高さｈだけ差が出る。そのため、差ｈを考慮してコンタクトホールの形成を行わなければならなかった。第５の実施形態では、差ｈを気にすることなくコンタクトホールを形成することができる固体撮像素子の構造およびその製造方法について説明する。
図１８は、第５の実施形態による固体撮像素子の一例を模式的に示す断面図である。この図も図１７と同様に、半導体基板１上に形成される転送トランジスタＴTRの断面と、ＦＤＴＩ１１上に形成される増幅トランジスタＴAMおよびリセットトランジスタＴRSの断面と、が比較できるように描いている。
この図に示されるように、活性領域５５の上面が半導体基板１の上面と同じ高さとなるように形成される。また、そのために、増幅トランジスタＴAMおよびリセットトランジスタＴRSが形成される活性領域５５の幅は、その下部に設けられるＦＤＴＩ１１の幅に比して太くなるように構成されている。
光電変換素子ＰＤは、ＦＤＴＩ１１の間の所定の深さに形成されたＰ型領域２１と、Ｐ型領域２１中に形成されたＮ型領域２２と、を有する。Ｎ型領域２２は、半導体基板１の第１主面側に凸の形状を有するように構成されている。なお、その他の構成は第４の実施形態で説明したものと同様であるので、その説明を省略する。
つぎに、このような構造の固体撮像素子の製造方法について説明する。図１９−１〜図１９−２は、第５の実施形態による固体撮像素子の製造方法の手順の一例を模式的に示す断面図である。
まず、図１９−１（ａ）に示されるように、半導体基板１の第１主面上に、ハードマスク１２０を形成する。ハードマスク１２０は、ＦＤＴＩ１１の形成位置に開口１２０ａを有する。たとえば、ハードマスク１２０上にレジストを塗布する。また、フォトリソグラフィ技術によってＦＤＴＩ１１の形成位置が開口するようにレジストのパターニングを行って、レジストパターンを形成する。その後、レジストパターンをマスクとしてエッチングを行うことによって、開口１２０ａを有するハードマスク１２０が形成される。ハードマスク１２０として、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
ついで、図１９−１（ｂ）に示されるように、ハードマスク１２０をマスクとしてＲＩＥ法などのエッチング技術を用いて、所定の深さのトレンチ１２１を形成する。その後、図１９−１（ｃ）に示されるように、開口１２０ａの大きさが所定の大きさの開口１２０ｂとなるように、ハードマスク１２０をエッチングする。すなわち、開口を広げる。たとえば、ウエットエッチングによって等方的にハードマスク１２０のみをエッチングする条件でエッチングを行う。ハードマスク１２０がシリコン酸化膜の場合にはフッ酸系の溶液が用いられる。また、ハードマスク１２０がシリコン窒化膜の場合にはリン酸系の溶液が用いられる。ついで、開口１２０ｂを有するハードマスク１２０をマスクとしてＲＩＥ法などのエッチング技術を用いて半導体基板１をエッチングする。これによって、トレンチ１２１の上部に、延在方向に垂直な方向に幅広のトレンチ１２２が形成される。
その後、図１９−１（ｄ）に示されるように、トレンチ１２１，１２２内にシリコン酸化膜を埋め込むとともに、ハードマスク１２０を除去する。これによって、ＦＤＴＩ１１が形成される。たとえば、ＬＰＣＶＤ法でＴＥＯＳ膜を形成することで、トレンチ１２１，１２２内にシリコン酸化膜を埋め込むことができる。その後、半導体基板１上面よりも上側に形成されたシリコン酸化膜を、ＣＭＰ法を用いて研磨しながら除去する。
ついで、図１９−１（ｅ）に示されるように、トレンチ１２２内に埋め込まれたシリコン酸化膜を除去する。たとえば、半導体基板１がエッチングされにくい条件でＲＩＥ法などのエッチング技術を用いてシリコン酸化膜を除去する。これによって、ＦＤＴＩ１１の上部にトレンチ１２２が形成される。
その後、図１９−１（ｆ）に示されるように、ＣＶＤ法などの成膜技術を用いて、半導体基板１の第１主面上にアモルファスシリコン膜を形成する。アモルファスシリコン膜はトレンチ１２２内に埋め込まれるように形成される。ついで、半導体基板１を熱処理する。これによって、アモルファスシリコン膜は、トレンチ１２２内で露出した半導体基板１をシードとした固相成長が行われる。その結果、アモルファスシリコン膜は、結晶化したポリシリコン膜となる。
その後、半導体基板１の第１主面よりも上に堆積したポリシリコン膜を除去する。ポリシリコン酸化膜の除去は、たとえばＣＭＰ法または異方性エッチング技術を用いたエッチバックによって行うことができる。これによって、トレンチ１２２内に活性領域５５が形成される。また、活性領域５５の上面の位置は、半導体基板１の上面の位置と同じとなる。
ついで、図１９−２（ａ）に示されるように、素子内に拡散領域を形成する。具体的には、半導体基板１の内部に光電変換素子ＰＤを形成する。この例では、ＦＤＴＩ１１の周囲に所定の深さの範囲でＰ型領域２１を形成し、Ｐ型領域２１で囲まれる所定の深さの範囲にＮ型領域２２を形成する。また、活性領域５５間の所定の領域には、Ｎ型拡散層からなるフローティングディフュージョン部４１を形成する。
ついで、図１９−２（ｂ）に示されるように、ＦＤＴＩ１１で区画される半導体基板１に転送トランジスタＴTRのゲート電極用のトレンチ３０を形成する。その後、半導体基板１の第１主面上に、ゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、トレンチ３０の側壁および底面を被覆するように形成される。
ついで、図１９−２（ｃ）に示されるように、ゲート絶縁膜３２上に導電膜を形成する。導電膜として、ポリシリコン膜または金属膜などを用いることができる。その後、ゲート絶縁膜と導電膜とを、リソグラフィ技術とエッチング技術とを用いて、所定形状にパターニングする。ここでは、転送トランジスタＴTRのゲート電極は、トレンチ３０を含む領域に形成される。また、リセットトランジスタＴRSのゲート電極３４と増幅トランジスタＴAMのゲート電極３５は、それぞれ活性領域５５上に配置されるように形成される。
転送トランジスタＴTRが形成される半導体基板１の上面の位置と、増幅トランジスタＴAMおよびリセットトランジスタＴRSが形成される活性領域５５の上面の位置とは一致している。そのため、転送トランジスタＴTR、増幅トランジスタＴAMおよびリセットトランジスタＴRSのゲート電極３３，３４，３５の上面の位置も一致する。
ついで、増幅トランジスタＴAMおよびリセットトランジスタＴRSのソース／ドレイン領域６１，６２が形成される。たとえば、増幅トランジスタＴAMおよびリセットトランジスタＴRSの各ゲート電極をマスクとして、ゲート電極のゲート長方向両側の領域に所定の導電型の不純物をイオン注入または固相拡散などの方法によってドープする。
その後、図１８に示されるように、素子を形成した半導体基板１の第１主面上に層間絶縁膜８２を形成する。ついで、層間絶縁膜８２に素子の電極と活性領域５５とに通じるコンタクトホールを形成する。そして、コンタクトホール内に導電性材料を埋め込み、素子の電極と活性領域５５に接続されるコンタクト７１を形成する。
上記したように、転送トランジスタＴTRが形成される半導体基板１の上面の位置と、増幅トランジスタＴAMおよびリセットトランジスタＴRSが形成される活性領域５５の上面の位置とは一致している。そのため、各トランジスタのソース／ドレイン領域に接続するためのコンタクトホールの深さは一致することになる。また、転送トランジスタＴTR、増幅トランジスタＴAMおよびリセットトランジスタＴRSのゲート電極３３，３４，３５の上面の位置も一致している。そのため、各トランジスタのゲート電極３３〜３５に接続するためのコンタクトホールの深さは一致することになる。
その後は、半導体基板１が所定の厚さとなるまで、半導体基板１の第２主面側から研磨する。ここでは、ＦＤＴＩ１１が露出するまで研磨する。この研磨には、たとえばＣＭＰ法が用いられる。そして、半導体基板１の第２主面側の各画素上に、カラーフィルタとマイクロレンズとを配置する。以上によって、第５の実施形態による固体撮像素子が得られる。
第５の実施形態では、ＦＤＴＩ１１の上部に素子を設ける場合に、素子を形成する活性領域５５の上面が半導体基板１の上面と一致するようにＦＤＴＩ１１の上部とその周囲に活性領域５５を形成した。これによって、各素子に形成するコンタクトホールの深さが同一となり、コンタクトホール形成時の深さの制御が第４の実施形態よりも容易になるという効果を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体基板、１１，５２ ＦＤＴＩ、２１ Ｐ型領域、２２ Ｎ型領域、３０ トレンチ、３１ チャネル領域、３１Ｗ Ｐ型ウェル、３２ ゲート絶縁膜、３３，３４，３５ ゲート電極、４１ フローティングディフュージョン部、４２ Ｎ型領域、５１，５４ 基板コンタクト用電極、５１ａ ポリシリコン膜、５２ａ，５３ 金属膜、５５，５５Ａ，５５Ｂ，５５Ｃ 活性領域、６１，６２ ソース／ドレイン領域、７１ コンタクト、７２，７３ 基板コンタクト、８１ 配線パターン、８２ 層間絶縁膜、１０１ ストッパ膜、１０２，１０４，１０５，１１１，１２１，１２２ トレンチ、１２０ ハードマスク、１２０ａ，１２０ｂ 開口、Ｐ１，Ｐ２，Ｐ３，Ｐ４ 画素、ＰＤ 光電変換素子、ＴAM 増幅トランジスタ、ＴRS リセットトランジスタ、ＴTR 転送トランジスタ。

Claims (5)

  1. 半導体基板の第１主面から第２主面に貫通する第１トレンチに埋め込まれた素子分離膜と、
    前記素子分離膜で分離された画素領域内に埋め込まれ、前記第１トレンチに沿って前記第２主面側に形成されるＰ型領域と、前記Ｐ型領域で囲まれる領域に形成されるＮ型領域と、を有する光電変換素子と、
    前記第１主面に形成され、前記光電変換素子の電荷を転送する転送トランジスタと、
    前記転送された電荷を用いて所定の処理を実行する素子と、
    を備え、
    前記素子分離膜の前記第１主面側の一部が活性領域で構成されることを特徴とする固体撮像素子。
  2. 前記活性領域は、前記半導体基板を接地電位にする基板コンタクトに接続されることを特徴とする請求項１に記載の固体撮像素子。
  3. 前記素子は、前記活性領域上に形成されることを特徴とする請求項１に記載の固体撮像素子。
  4. 半導体基板の第１主面から第２主面に貫通する第１トレンチに埋め込まれた素子分離膜と、
    前記素子分離膜で分離された画素領域内に埋め込まれ、前記第１トレンチに沿って前記第２主面側に形成されるＰ型領域と、前記Ｐ型領域で囲まれる領域に形成されるＮ型領域と、を有する光電変換素子と、
    前記第１主面に形成され、前記光電変換素子の電荷を転送する転送トランジスタと、
    前記転送された電荷を用いて所定の処理を実行する素子と、
    を備え、
    前記素子分離膜の前記第１主面側の一部または前記素子分離膜の全部は、金属膜からなることを特徴とする固体撮像素子。
  5. 半導体基板の第１主面から第２主面に貫通する第１トレンチに埋め込まれた素子分離膜によって分離された画素が、複数隣接して前記半導体基板に配置された固体撮像素子において、
    前記画素は、
    前記素子分離膜で分離された画素領域内に埋め込まれ、前記第１トレンチに沿って前記第２主面側に形成されるＰ型領域と、前記Ｐ型領域で囲まれる領域に形成されるＮ型領域と、を有する光電変換素子と、
    前記第１主面に形成され、前記光電変換素子の電荷を転送する転送トランジスタと、
    前記転送された電荷を用いて所定の処理を実行する素子と、
    を有し、
    隣接する２つの前記画素間で、２つの前記画素間に配置される前記素子分離膜をまたいで設けられる基板コンタクト用電極を備えることを特徴とする固体撮像素子。
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