WO2021149380A1 - 撮像装置及び撮像装置の製造方法、電子機器 - Google Patents

撮像装置及び撮像装置の製造方法、電子機器 Download PDF

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insulating film
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semiconductor substrate
gate insulating
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貴哉 山中
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present disclosure relates to an imaging device, a manufacturing method of the imaging device, and an electronic device.
  • Patent Document 1 A technique for forming a vertical transistor and a planar transistor on the same substrate is known (see, for example, Patent Document 1).
  • the gate electrode of the vertical transistor is embedded in the trench. Since the depth of the trench is, for example, several ⁇ m, even if impurities are ion-implanted into the electrode material in the trench, the impurities do not reach the lower part of the electrode material (that is, near the bottom of the trench). Therefore, the introduction of impurities into the electrode material in the trench is performed in situ during the formation of the gate electrode, not by ion implantation. Further, the gate electrode of the vertical transistor and the gate electrode of the planar transistor are formed at the same time in the same process. Therefore, even in the planar transistor, the introduction of impurities into the gate electrode is performed in situ.
  • the electrode material into which impurities have been introduced by In-situ tends to become single crystal when heat is applied, and the crystal grain size tends to increase, as compared with the electrode material into which impurities have been introduced by ion implantation.
  • An electrode material having a large crystal grain size has few crystal grain boundaries and has the same crystal orientation, so that impurities can easily penetrate when ion-implanted.
  • impurities are ion-implanted using the gate electrode of the planar transistor as a mask. If the crystal grain size of the gate electrode is large, ion-implanted impurities may penetrate the gate electrode. Due to this, the characteristics of the planar transistor (for example, the threshold voltage) may fluctuate.
  • an object of the present invention is to provide an imaging device, a manufacturing method of the imaging device, and an electronic device capable of suppressing fluctuations in characteristics.
  • the image pickup apparatus includes a semiconductor substrate, a planar transistor provided on the semiconductor substrate, and a vertical transistor provided on the semiconductor substrate.
  • the planar transistor has a first gate insulating film provided on the first surface of the semiconductor substrate, and a first gate electrode provided on the first gate insulating film.
  • the vertical transistor has a second gate insulating film provided in a trench opened on the first surface side of the semiconductor substrate and a second gate embedded in the trench via the second gate insulating film. It has an electrode and.
  • the first gate electrode includes a first shunt fault that divides crystal grains in the thickness direction of the first gate electrode.
  • the first minute fault can reduce the average particle size of the crystal grains of the first gate electrode and increase the grain boundaries (that is, the interface between the crystal particles) in the first gate electrode. be able to. Due to the first fault, many grain boundaries are present in the first gate electrode. As a result, the gate electrode 12 functions more effectively as a mask for ion implantation when the imaging device 100 is manufactured.
  • the first gate electrode is implanted.
  • the impurities are ion-implanted, many grain boundaries are present in the traveling direction of the ion-implanted impurities. Therefore, the ion-implanted impurities easily collide with and scatter at the crystal grain boundaries in the first gate electrode, easily lose kinetic energy, and do not easily penetrate through the first gate electrode.
  • the image pickup apparatus can suppress fluctuations in the characteristics of the planar transistor (for example, the threshold voltage).
  • the method for manufacturing an image pickup device is a method for manufacturing an image pickup device in which a planar transistor and a vertical transistor are provided on the same semiconductor substrate, and the first surface side of the semiconductor substrate is etched.
  • the first surface side of the semiconductor substrate is thermally oxidized to form a first gate insulating film of the planar transistor on the first surface, and the vertical direction is formed in the trench.
  • An electrode is formed on the first surface of the semiconductor substrate on which the first gate insulating film and the second gate insulating film are formed by a step of forming a second gate insulating film of a type transistor and a chemical vapor phase growth method.
  • the step of forming the second gate electrode of the vertical transistor via the gate insulating film is included.
  • a dividing fault that divides the crystal grains is formed inside the electrode material.
  • the average particle size of the crystal grains of the first gate electrode can be reduced, and the crystal grain boundaries in the first gate electrode can be increased. Due to the first tomographic fault, many grain boundaries can be formed in the first gate electrode, and the gate electrode 12 can function more effectively as a mask for ion implantation.
  • a step of ion-implanting a first conductive type impurity using the first gate electrode as a mask such as a step of forming a source region and a drain region of a planar transistor
  • the impurity penetrates through the first gate electrode. It can be suppressed.
  • the electronic device includes an optical component, an image pickup device in which light transmitted through the optical component is incident, and a signal processing circuit for processing a signal output from the image pickup device.
  • the image pickup apparatus includes a semiconductor substrate, a planar transistor provided on the semiconductor substrate, and a vertical transistor provided on the semiconductor substrate.
  • the planar transistor has a first gate insulating film provided on the first surface of the semiconductor substrate, and a first gate electrode provided on the first gate insulating film.
  • the vertical transistor has a second gate insulating film provided in a trench opened on the first surface side of the semiconductor substrate and a second gate embedded in the trench via the second gate insulating film. It has an electrode and.
  • the first gate electrode includes a first shunt fault that divides crystal grains in the thickness direction of the first gate electrode.
  • FIG. 1 is a diagram showing a configuration example of an imaging device according to the first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view of the image pickup apparatus according to the first embodiment of the present disclosure, showing a configuration example of a pixel transistor, a transfer transistor, and a peripheral portion thereof.
  • FIG. 3 is a cross-sectional view showing a configuration example of a gate electrode of the pixel transistor according to the first embodiment of the present disclosure.
  • FIG. 4A is a cross-sectional view showing the manufacturing method of the image pickup apparatus according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 4B is a cross-sectional view showing the manufacturing method of the image pickup apparatus according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 1 is a diagram showing a configuration example of an imaging device according to the first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view of the image pickup apparatus according to the first embodiment of the present disclosure, showing a configuration example of
  • FIG. 4C is a cross-sectional view showing the manufacturing method of the image pickup apparatus according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 4D is a cross-sectional view showing the manufacturing method of the image pickup apparatus according to the first embodiment of the present disclosure in the order of processes.
  • FIG. 5 is a timing chart showing a sequence of the electrode material film forming method according to the first embodiment of the present disclosure.
  • FIG. 6A is a cross-sectional view schematically showing the configuration of the electrode layer according to the embodiment of the present disclosure immediately after film formation.
  • FIG. 6B is a cross-sectional view schematically showing the configuration of the electrode layer according to the embodiment of the present disclosure at the time of ion implantation.
  • FIG. 7 is a flowchart showing a verification process of the ion penetration prevention technique of the present disclosure.
  • FIG. 8A is a cross-sectional view schematically showing the configuration of the electrode layer according to the comparative example of the present disclosure immediately after film formation.
  • FIG. 8B is a cross-sectional view schematically showing the configuration of the electrode layer according to the comparative example of the present disclosure at the time of ion implantation.
  • FIG. 9 is a graph showing the verification results of the examples and comparative examples of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a configuration example of a pixel transistor, a transfer transistor, and a peripheral portion thereof in the image pickup apparatus according to the second embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a configuration example of a pixel transistor, a transfer transistor, and a peripheral portion thereof in the image pickup apparatus according to the second embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view showing a configuration example of a pixel transistor, a transfer transistor, and a peripheral portion thereof in the image pickup apparatus according to the third embodiment of the present disclosure.
  • FIG. 12 is a conceptual diagram showing an example in which the technology according to the present disclosure (the present technology) is applied to an electronic device.
  • FIG. 13 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 14 is a block diagram showing an example of the functional configuration of the camera head and the CCU shown in FIG.
  • FIG. 15 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • FIG. 16 is a diagram showing an example of an installation position of the imaging unit.
  • the definition of the vertical direction in the following description is merely a definition for convenience of explanation, and does not limit the technical idea of the present disclosure. For example, if the object is rotated by 90 ° and observed, the top and bottom are converted to left and right and read, and if the object is rotated by 180 ° and observed, the top and bottom are reversed and read.
  • + and-attached to the p-type and n-type in the following description mean that they are semiconductor regions having a relatively high or low impurity concentration as compared with the semiconductor regions to which + and-are not added. do. However, even if the semiconductor regions have the same p and p, it does not mean that the impurity concentrations in the respective semiconductor regions are exactly the same.
  • FIG. 1 is a diagram showing a configuration example of the image pickup apparatus 100 according to the first embodiment of the present disclosure.
  • the image sensor 100 shown in FIG. 1 is, for example, a CMOS solid-state image sensor.
  • a pixel region in which pixels 102 including a plurality of photoelectric conversion elements are regularly arranged two-dimensionally on a semiconductor substrate 111 (for example, a silicon substrate). ) 103 and a peripheral circuit unit.
  • the pixel 102 has a photodiode serving as a photoelectric conversion element and a plurality of pixel transistors.
  • the plurality of pixel transistors can be composed of three transistors, a transfer transistor, a reset transistor, and an amplification transistor.
  • the plurality of pixel transistors may be composed of four transistors by adding a selection transistor to the above three transistors. Since the equivalent circuit of a unit pixel is the same as usual, detailed description thereof will be omitted.
  • the pixel 102 may have a shared pixel structure.
  • the shared pixel structure is composed of a plurality of photodiodes, a plurality of transfer transistors, one shared floating diffusion, and one shared other pixel transistor. That is, in the shared pixel structure, the photodiode and the transfer transistor constituting the plurality of unit pixels are configured to share one pixel transistor other than the transfer transistor.
  • the peripheral circuit unit includes a vertical drive circuit 104, a column signal processing circuit 105, a horizontal drive circuit 106, an output circuit 107, a control circuit 108, and the like.
  • the control circuit 108 receives the input clock and data instructing the operation mode, etc., and outputs data such as internal information of the imaging device. That is, the control circuit 108 generates a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 104, the column signal processing circuit 105, the horizontal drive circuit 106, etc., based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. do. Then, the control circuit 108 inputs these signals to the vertical drive circuit 104, the column signal processing circuit 105, the horizontal drive circuit 106, and the like.
  • the vertical drive circuit 104 is composed of, for example, a shift register, selects a pixel drive wiring, supplies a pulse for driving the pixel to the selected pixel drive wiring, and drives the pixel in line units. That is, the vertical drive circuit 104 sequentially selectively scans each pixel 102 of the pixel region 103 in the vertical direction in line units, passes through the vertical signal line 109, and generates a signal charge in the photoelectric conversion element of each pixel 102 according to the amount of light received. The pixel signal based on the above is supplied to the column signal processing circuit 105.
  • the column signal processing circuit 105 is arranged for each column of pixels 102, for example, and performs signal processing such as noise removal for each pixel string of signals output from the pixels 102 for one row. That is, the column signal processing circuit 105 performs signal processing such as CDS for removing fixed pattern noise peculiar to the pixel 102, signal amplification, and AD conversion.
  • a horizontal selection switch (not shown) is provided in the output stage of the column signal processing circuit 105 so as to be connected to the horizontal signal line 110.
  • the horizontal drive circuit 106 is composed of, for example, a shift register, sequentially outputs horizontal scanning pulses to sequentially select each of the column signal processing circuits 105, and outputs pixel signals from each of the column signal processing circuits 105 to horizontal signal lines. Output to 110.
  • the output circuit 107 performs signal processing on signals sequentially supplied from each of the column signal processing circuits 105 through the horizontal signal line 110 and outputs the signals.
  • the output circuit 107 may only perform buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
  • the input / output terminal 112 exchanges signals with the outside.
  • FIG. 2 shows the image pickup apparatus 100 according to the first embodiment of the present disclosure, wherein the pixel transistor Tr1 (an example of the “planar transistor” of the present disclosure) and the transfer transistor Tr2 (an example of the “vertical transistor” of the present disclosure) It is sectional drawing which shows the structural example of and the peripheral part.
  • the image pickup apparatus 100 has, for example, a back surface light receiving type pixel structure that captures incident light from the back surface 111b side of the semiconductor substrate 111.
  • a plurality of photodiodes PD are provided on the back surface 111b side of the semiconductor substrate 111.
  • a color filter layer and a microlens layer are provided on the back surface 111b side of the semiconductor substrate 111 via a translucent insulating film.
  • a pixel transistor Tr1 is used, for example, as a reset transistor, an amplification transistor, or a selection transistor.
  • the semiconductor substrate 111 is a silicon layer formed by polishing a silicon wafer by CMP (Chemical Mechanical Polishing). Alternatively, the semiconductor substrate 111 may be a single crystal silicon layer formed on a silicon wafer by an epitaxial growth method.
  • the thickness of the semiconductor substrate 111 may be arbitrarily set according to the wavelength of the received light. For example, the thickness of the semiconductor substrate 111 is 5 ⁇ m or more and 15 ⁇ m or less when receiving visible light, 15 ⁇ m or more and 50 ⁇ m or less when receiving infrared light, and 3 ⁇ m or more and 7 ⁇ m or less when receiving ultraviolet light. be.
  • the photodiode PD is composed of, for example, an n-type impurity diffusion layer.
  • a p-type well separation layer 51 provided on the semiconductor substrate 111 is provided on the side of the photodiode PD.
  • the well separation layer 51 is arranged so as to surround the photodiode PD in a state of being adjacent to the photodiode PD.
  • Each of the plurality of photodiode PDs is electrically separated from the other photodiode PDs by the well separation layer 51.
  • a p-type impurity diffusion layer 52 is provided on the photodiode PD.
  • the p-type impurity diffusion layer 52 is a HAD (Hole Accumulation Diode). Crystal defects are likely to occur on the surface 111a of the semiconductor substrate 111 (an example of the "first surface” of the present disclosure), and electrons are likely to escape through the crystal defects. Even when crystal defects occur on the surface 111a of the semiconductor substrate 111, the generation of dark current is suppressed by the p-type impurity diffusion layer 52.
  • the pixel transistor Tr1 is provided on the surface 111a side of the semiconductor substrate 111 in a region electrically separated from the surroundings by the element separation layer 53.
  • the pixel transistor Tr1 is a planar NMOS transistor.
  • the pixel transistor Tr1 includes a gate insulating film 11 provided on the surface 111a of the semiconductor substrate 111 (an example of the "first gate insulating film” of the present disclosure) and a gate electrode 12 (this) provided on the gate insulating film 11.
  • An example of the disclosed "first gate electrode” a sidewall 13 provided on the side surface of the gate electrode 12, and a source region 14 provided on both sides of the gate electrode 12 on the surface 111a side of the semiconductor substrate 111.
  • the element separation layer 53 is made of, for example, a silicon oxide film.
  • the gate insulating film 11 is made of, for example, a silicon oxide film.
  • the gate electrode 12 is made of, for example, phosphorus-doped amorphous silicon (PDAS: Phosphorus Doped Amorphous Silicon).
  • the sidewall 13 is made of, for example, a silicon oxide film.
  • the source region 14 and the drain region 15 are each composed of a high-concentration n-type impurity diffusion layer (n + layer). Note that FIG. 2 shows a case where the source region 14 is arranged on the lower right side of the gate electrode 12 and the drain region 15 is arranged on the lower left side of the gate electrode 12, but this is just an example. In FIG.
  • the drain region 15 may be arranged on the lower right side of the gate electrode 12, and the source region 14 may be arranged on the lower left side of the gate electrode 12. Further, the source region 14 and the drain region 15 may have a so-called LDD (Lightly Doped Drain) structure in which a low-concentration n-type impurity diffusion layer (n ⁇ layer) is arranged on the gate electrode 12 side.
  • LDD Lightly Doped Drain
  • FIG. 3 is a cross-sectional view showing a configuration example of the gate electrode 12 of the pixel transistor Tr1 according to the first embodiment of the present disclosure.
  • the gate electrode 12 is an example of a lower electrode layer 121 (an example of the “first electrode layer” of the present disclosure) and an upper electrode layer 122 (an example of the “second electrode layer” of the present disclosure). ), And a fractional fault 123 sandwiched between the lower electrode layer 121 and the upper electrode layer 122 (an example of the "first fractional fault" of the present disclosure).
  • the lower electrode layer 121 is located between the gate insulating film 11 and the split fault 123.
  • the upper electrode layer 122 is located on the opposite side of the lower electrode layer 121 with the split fault 123 in between.
  • the split fault 123 is located between the lower electrode layer 121 and the upper electrode layer 122, and divides the crystal grains in the thickness direction of the gate electrode 12.
  • the gate electrode 12 has an upper surface 12a and a lower surface 12b.
  • the upper surface 12a is a surface to which the contact electrode 56 (see FIG. 2) is joined.
  • the lower surface 12b is a surface in contact with the gate insulating film 11.
  • the thickness direction of the gate electrode 12 is a direction connecting the upper surface 12a and the lower surface 12b at the shortest distance, for example, the normal direction of the upper surface 12a or the normal direction of the lower surface 12b.
  • the split fault 123 is composed of an electrode material (for example, PDAS) containing impurities of the first conductive type (for example, n type). Further, the split fault 123 contains at least one or more elements of carbon (C), oxygen (O) and nitrogen (N) as additives at a concentration of 1 ⁇ 10 20 / cm 3 or more.
  • the lower electrode layer 121 and the upper electrode layer 122 are composed of an electrode material (for example, PDAS) containing impurities of the first conductive type (for example, n type), but the above additives are substantially present. Not included in.
  • the concentration of the above-mentioned additives in the lower electrode layer 121 and the upper electrode layer 122 is 1 ⁇ 10 16 / cm 3 or more and 1 ⁇ 10 18 / cm 3 or less.
  • 1 ⁇ 10 16 / cm 3 is a detectable lower limit value or a value close to the lower limit value.
  • the split fault 123 is different in composition from the lower electrode layer 121 and the upper electrode layer 122 in that it contains, for example, the above additives. Crystal grains of the lower electrode layer 121 and the upper electrode layer 122 grow by heat treatment after film formation. During this growth, the split fault 123 prevents continuous crystal growth between the lower electrode layer 121 and the upper electrode layer 122 due to the difference in the above composition.
  • the thickness of the lower electrode layer 121 is thinner than the thickness of the upper electrode layer 122.
  • the thickness of the gate electrode 12 is T
  • the thickness of the lower electrode layer 121 is t1
  • the thickness of the upper electrode layer 122 is t2
  • the thickness of the split fault 123 is t3.
  • the electrode material constituting the lower electrode layer 121 and the electrode material constituting the upper electrode layer 122 have the same composition, the thicker the electrode layer, the larger the average particle size of the crystal grains in the electrode layer.
  • “t1 ⁇ t2”, and the average particle size ⁇ 1 of the crystal grains of the lower electrode layer 121 is smaller than the average particle size ⁇ 2 of the crystal grains of the upper electrode layer 122.
  • the smaller the average grain size of the crystal grains the larger the crystal interface per unit volume tends to be.
  • the crystal interface per unit volume in the lower electrode layer 121 is increased by setting “ ⁇ 1 ⁇ 2”.
  • the method for measuring the average particle size is not particularly limited, and examples thereof include observation with a scanning electron microscope (SEM) or a transmission electron microscope (TEM).
  • SEM scanning electron microscope
  • TEM transmission electron microscope
  • the average particle size can be measured by the EBSD (Electron backscatter diffraction) method.
  • the split fault 123 is located between the center position C12 in the thickness direction of the gate electrode 12 (that is, the position of 1/2 of the thickness T of the gate electrode 12) and the lower surface 12b. In FIG. 3, “t1 + t3 ⁇ 1/2 ⁇ T”. Further, the split fault 123 may be located between the position of 1/3 of the thickness T of the gate electrode 12 and the lower surface 12b. In FIG. 3, it may be “t1 + t3 ⁇ 1/3 ⁇ T”. As a result, the lower electrode layer 121 can be further thinned, and the average particle size ⁇ 1 of the crystal grains of the lower electrode layer 121 can be further reduced.
  • the thickness t3 of the branch fault 123 is preferably, for example, 1 nm or more and 5 nm or less.
  • the resistivity of the split fault 123 may be increased by containing the above additives. However, when the thickness of the split fault 123 is 1 nm or more and 5 nm or less, the electric resistance between the lower electrode layer 121 and the upper electrode layer 122 can be suppressed to a low level.
  • the transfer transistor Tr2 is provided on the surface 111a side of the semiconductor substrate 111.
  • the transfer transistor Tr2 is a vertical NMOS transistor.
  • the transfer transistor Tr2 passes through a gate insulating film 21 (an example of the "second gate insulating film” of the present disclosure) provided in the trench H provided on the surface 111a side of the semiconductor substrate 111 and the gate insulating film 21. It has a gate electrode 22 provided in the trench H (an example of the “second gate electrode” of the present disclosure) and a sidewall 23 provided on the side surface of the gate electrode 22.
  • the source region of the transfer transistor Tr2 is the photodiode PD, and the drain region is the floating diffusion FD.
  • the floating diffusion FD is composed of a high-concentration n-type impurity diffusion layer (n + layer).
  • the floating diffusion FD is a region in which the electric charge read from the photodiode PD by the operation of the transfer transistor Tr2 is accumulated.
  • the gate insulating film 21 is made of, for example, a silicon oxide film.
  • the gate insulating film 21 is continuously provided on the inner side surface and the bottom surface of the trench H.
  • the gate electrode 22 is made of, for example, phosphorus-doped amorphous silicon (PDAS).
  • the sidewall 23 is made of, for example, a silicon oxide film.
  • the gate electrode 22 includes a lower electrode layer 221, an upper electrode layer 222, and a split fault 223 sandwiched between the lower electrode layer 221 and the upper electrode layer 222 (an example of the "second split fault" of the present disclosure).
  • the lower electrode layer 221 is located between the gate insulating film 21 and the branch fault 223.
  • the upper electrode layer 222 is located on the opposite side of the lower electrode layer 221 with the split fault 223 in between.
  • the split fault 223 is located between the lower electrode layer 221 and the upper electrode layer 222, and divides the crystal grains in the thickness direction of the gate electrode 22.
  • the gate electrode 22 is formed at the same time as the gate electrode 12 of the pixel transistor Tr1 in the same process. Therefore, the gate electrode 22 has the same layer structure as the gate electrode 12. Specifically, the lower electrode layer 221 of the gate electrode 22 has the same composition as the lower electrode layer 121 of the gate electrode 12. The upper electrode layer 222 of the gate electrode 22 has the same composition as the upper electrode layer 122 of the gate electrode 12. The split fault 223 has the same composition as the split fault 123 of the gate electrode 12. The split fault 223 contains at least one element of carbon (C), oxygen (O) and nitrogen (N) as an additive at a concentration of 1 ⁇ 10 20 / cm 3 or more. The thickness of the branch fault 223 is 1 nm or more and 5 nm or less. The number of split faults 223 at the gate electrode 22 and the number of split faults 123 at the gate electrode 12 are the same, and in the first embodiment, the number is 1.
  • An interlayer insulating film 55 is provided on the surface 111a side of the semiconductor substrate 111.
  • the interlayer insulating film 55 is made of, for example, a silicon oxide film. Further, the interlayer insulating film 55 is provided with a plurality of contact holes. A plurality of contact electrodes 56, 57, and 58 are provided in the plurality of contact holes, respectively.
  • the contact electrode 56 is connected to the gate electrode 12 of the pixel transistor Tr1.
  • the contact electrode 57 is connected to the gate electrode 22 of the transfer transistor Tr2.
  • the contact electrode 58 is connected to the floating diffusion FD.
  • the imaging apparatus 100 includes a film forming apparatus (including an epitaxial growth apparatus, a CVD (Chemical Vapor Deposition) apparatus, a thermal oxidation furnace, a sputtering apparatus, a resist coating apparatus), an exposure apparatus, an ion injection apparatus, an annealing apparatus, and an etching apparatus. It is manufactured using various devices such as a device and a CMP (Chemical Vapor Deposition) device. Hereinafter, these devices are collectively referred to as manufacturing devices.
  • the manufacturing apparatus includes, for example, a photodiode PD, a p-type well separation layer 51, a p-type impurity diffusion layer 52, and an element separation layer 53 on a p-type semiconductor substrate 111. It forms a floating diffusion FD.
  • the semiconductor substrate 111 may be, for example, a single crystal silicon substrate or a single crystal silicon layer formed by an epitaxial growth method on a semiconductor substrate (not shown).
  • the order of formation of the photodiode PD, the p-type well separation layer 51, the p-type impurity diffusion layer 52, the element separation layer 53, and the floating diffusion FD is arbitrary and is not particularly limited.
  • the manufacturing apparatus forms the trench H on the surface 111a side of the semiconductor substrate 111 in the region where the transfer transistor Tr2 (see FIG. 2) is formed.
  • the manufacturing apparatus thermally oxidizes the surface 111a of the semiconductor substrate 111 to simultaneously form the gate insulating films 11 and 21.
  • the bottom surface and the inner surface of the trench H are covered with the gate insulating film 11.
  • the region on the surface 111a side of the semiconductor substrate 111 on which the pixel transistor Tr1 (see FIG. 2) is formed is a low-concentration p-type layer (p ⁇ layer) 54.
  • a channel of the pixel transistor Tr1 is formed on the p -layer 54.
  • the manufacturing apparatus ion-implants p-type impurities (for example, phosphorus) or n-type impurities (for example, boron) on the surface 111a side of the semiconductor substrate 111 to form the p - layer 54.
  • the concentration may be adjusted.
  • the threshold value of the pixel transistor Tr1 is adjusted.
  • the manufacturing apparatus forms an electrode material 12'on the gate insulating film 11'by a CVD (chemical vapor deposition) method and embeds the trench H.
  • the electrode material 12' is, for example, phosphorus-doped amorphous silicon (PDAS).
  • the manufacturing apparatus includes a PDAS layer 121'which is substantially free of additives, a PDAS layer (hereinafter referred to as a split fault) 123' which contains additives, and a PDAS layer 122' which is substantially free of additives. Form continuously in order.
  • the additive contained in the split fault 123' is at least one or more elements of carbon (C), oxygen (O) and nitrogen (N).
  • the introduction of the additive into the electrode material 12'for forming the split fault 123' is done by in situ rather than ion implantation.
  • FIG. 5 is a timing chart showing a sequence of film forming methods for the electrode material 12'according to the first embodiment of the present disclosure.
  • the manufacturing apparatus uses, for example, silane (SiH 4 ) and phosphine (PH 3 ) as the raw material gas of the electrode material 12', and ethylene (C 2 H 4 ) as an additive to be added to the raw material gas. Is used.
  • PH 3 is an example of a source of phosphorus (P).
  • C 2 H 4 is an example of a source of carbon (C).
  • oxygen (O) may be used as an additive, and in that case, O 2 may be used as a source of oxygen (O).
  • nitrogen (N) may be used as an additive, and in that case, N 2 may be used as a source of nitrogen (N).
  • C 2 H 4 , O 2 and N 2 gases may be used alone or in combination.
  • the manufacturing apparatus supplies the raw material gases SiH 4 and PH 3 into the chamber to form the PDAS layer 121'(period P1).
  • the manufacturing apparatus supplies carbon (C) into the chamber by supplying the raw material gases silane (SiH 4 ) and phosphine (PH 3 ) and the additive ethylene (C 2 H 4).
  • a component fault 123'including the component fault 123' is formed (period P2).
  • the manufacturing apparatus supplies the raw material gases SiH 4 and PH 3 into the chamber to form the PDAS layer 122'(period P3).
  • the raw material gases silane (SiH 4 ) and phosphine (PH 3 ) are supplied into the chamber at a constant flow rate.
  • the additive ethylene (C 2 H 4 ) is supplied into the chamber only during period P2.
  • a split fault 123' is formed by temporarily adding ethylene (C 2 H 4 ) as an additive to silane (SiH 4 ) and phosphine (PH 3 ), which are raw material gases, during the film formation of PDAS. do.
  • the total required time of the periods P1 and P2 is preferably 1/2 or less of the total required time of the combined periods P1, P2 and P3.
  • the PDAS layer 121' which is the lower part of the electrode material 12', can be formed thinner than the PDAS layer 122', which is the upper part of the electrode material 12'.
  • the total required time of the periods P1 and P2 is more preferably 1/3 or less of the total required time of the combined periods P1, P2 and P3.
  • the PDAS layer 121' which is the lower part of the electrode material 12', can be formed thinner than the PDAS layer 122', which is the upper part of the electrode material 12'.
  • the manufacturing apparatus applies a heat treatment for crystallization to the electrode material 12'.
  • the split fault 123' is different in composition from the PDAS layers 121' and 122' in that it contains, for example, carbon (C). Due to this difference in composition, the split fault 123'prevents continuous crystal growth between the PDAS layer 121' and the PDAS layer 122'. After the heat treatment, crystal grains are separated between the PDAS layer 121'and the PDAS layer 122' by the split fault 123.
  • the manufacturing apparatus patterns the electrode material 12'to form the gate electrodes 12 and 22 as shown in FIG. 4C.
  • the lower electrode layer 121 and 221 are formed from the PDAS layer 121'
  • the upper electrode layers 122 and 222 are formed from the PDAS layer 122'
  • the branch faults 123 and 223 are formed from the split fault 123'.
  • the manufacturing apparatus forms an insulating film on the surface 111a of the semiconductor substrate 111 and etches back the formed insulating film. As a result, as shown in FIG. 4D, sidewalls 13 and 23 are formed at the same time.
  • the manufacturing apparatus forms a resist pattern PR on the surface 111a of the semiconductor substrate 111 to cover the p-type impurity diffusion layer 52.
  • the manufacturing apparatus ion-implants an n-type impurity (for example, phosphorus) into the surface 111a side of the semiconductor substrate 111 using the resist pattern PR and the gate electrodes 12 and 22 as masks.
  • n-type impurity for example, phosphorus
  • the gate electrode 12 used as a mask has a split fault 123 between the lower electrode layer 121 and the upper electrode layer 122. Since the crystal grains are divided by the split fault 123, the average grain size of the crystal grains is small and the grain boundaries (that is, the interfaces between the crystal grains) are increased. For example, there are many grain boundaries between the lower electrode layer 121 and the upper electrode layer 122. As a result, the n-type impurities ion-implanted into the gate electrode 12 easily collide with and scatter at the grain boundaries in the gate electrode 12, easily lose kinetic energy, and do not easily penetrate the gate electrode 12.
  • the gate electrode 22 has a split fault 223 between the lower electrode layer 221 and the upper electrode layer 222. Since the crystal grains are divided by the split fault 223, the average grain size of the crystal grains is small and the grain boundaries are increased. For example, there are many grain boundaries between the lower electrode layer 221 and the upper electrode layer 222.
  • the manufacturing apparatus removes the resist pattern PR. Next, the manufacturing apparatus heat-treats the semiconductor substrate 111 to activate the ion-implanted n-type impurities. As a result, as shown in FIG. 4D, the source region 14 and the drain region 15 of the pixel transistor Tr1 and the floating diffusion FD are formed.
  • the manufacturing apparatus may separately form the source region 14 and the drain region 15 and the floating diffusion FD.
  • the manufacturing apparatus protects the region where the pixel transistor Tr1 is formed with a resist pattern or the like, and ions are not implanted into the region where the pixel transistor Tr1 is formed. To do so.
  • the manufacturing apparatus forms a film of the interlayer insulating film 55 (see FIG. 2) and flattens the surface of the interlayer insulating film 55.
  • the manufacturing apparatus forms a contact hole in the interlayer insulating film 55 whose surface is flattened, and forms contact electrodes 56, 57, 58 (see FIG. 2) in the contact hole.
  • the image pickup apparatus 100 shown in FIG. 2 is completed.
  • the image pickup apparatus 100 includes a semiconductor substrate 111, a planar pixel transistor Tr1 provided on the semiconductor substrate 111, and a vertical transfer provided on the semiconductor substrate 111. It includes a transistor Tr2.
  • the pixel transistor Tr1 has a gate insulating film 11 provided on the surface 111a of the semiconductor substrate 111, and a gate electrode 12 provided on the gate insulating film 11.
  • the transfer transistor Tr2 has a gate insulating film 21 provided in the trench H opened on the surface 111a side of the semiconductor substrate 111, and a gate electrode 22 embedded in the trench H via the gate insulating film 21.
  • the gate electrode 12 of the pixel transistor Tr1 includes a dividing fault 123 that divides crystal grains in the thickness direction of the gate electrode 12.
  • the split fault 123 can reduce the average particle size of the crystal grains of the gate electrode 12, and can increase the grain boundaries in the gate electrode 12. Due to the split fault 123, many grain boundaries are present in the gate electrode 12. As a result, the gate electrode 12 functions more effectively as a mask for ion implantation when the imaging device 100 is manufactured.
  • n-type impurities such as phosphorus (P) are ion-implanted into the gate electrode 12 in the process of forming the source region 14 and the drain region 15, there are many grain boundaries in the traveling direction of the ion-implanted n-type impurities. exist. Therefore, the ion-implanted n-type impurities easily collide with and scatter at the grain boundaries in the gate electrode 12, easily lose kinetic energy, and do not easily penetrate the gate electrode 12. As a result, the image pickup apparatus 100 can suppress fluctuations in the characteristics (for example, the threshold voltage) of the planar pixel transistor Tr1.
  • the average particle size ⁇ 1 of the crystal grains of the lower electrode layer 121 is smaller than the average particle size ⁇ 2 of the crystal grains of the upper electrode layer 122 ( ⁇ 1 ⁇ 2).
  • the n-type impurities ion-implanted into the gate electrode 12 can be effectively scattered in the process of forming the source region 14 and the drain region 15. More specifically, by setting ⁇ 1 ⁇ 2, the crystal interface per unit volume in the lower electrode layer 121 can be increased as compared with the upper electrode layer 122.
  • the n-type impurities ion-implanted into the gate electrode 12 penetrate the upper electrode layer 122 and the fractional fault 123 and reach the lower electrode layer 121 than immediately after the ion implantation into the upper electrode layer 122.
  • the kinetic energy is small. The smaller the kinetic energy, the easier it is for the traveling direction to change when it collides with the crystal interface. Therefore, by setting ⁇ 1 ⁇ 2, the n-type impurities injected into the gate electrode 12 can be effectively scattered.
  • the method of manufacturing the image pickup apparatus 100 is a method of manufacturing the image pickup apparatus 100 in which the planar pixel transistor Tr1 and the vertical transfer transistor Tr2 are provided on the same semiconductor substrate 111, and is a semiconductor.
  • An electrode material 12' is formed on the surface 111a of the semiconductor substrate 111 in which the gate insulating film 11 and the gate insulating film 21 are formed by the step of forming the gate insulating film 21 of the transfer transistor Tr2 and the CVD method.
  • the gate electrode 12 of the pixel transistor Tr1 is formed on the gate insulating film 11, and the transfer transistor Tr2 is formed in the trench H via the gate insulating film 21.
  • the step of forming the gate electrode 22 is included.
  • a split fault 123 that divides the crystal grains is formed inside the electrode material 12'.
  • the average particle size of the crystal grains of the gate electrode 12 can be reduced, and the crystal grain boundaries in the gate electrode 12 can be increased. Due to the split fault 123, many grain boundaries can be formed in the gate electrode 12, and the gate electrode 12 can function more effectively as a mask for ion implantation. For example, in the step of forming the source region 14 and the drain region 15 of the pixel transistor Tr1, it is possible to prevent this impurity from penetrating through the gate electrode 12. As a result, it is possible to manufacture the image pickup apparatus 100 in which fluctuations in the characteristics (for example, threshold voltage) of the pixel transistor Tr1 are suppressed.
  • the method of forming a split fault is not limited to the above.
  • plasma nitriding treatment or Wet oxidation may be performed on the surface of the PDAS, and then the PDAS film may be formed again. Even with such a method, a split fault can be formed in the PDAS.
  • the present inventor has created and verified an electrode layer according to an example and an electrode layer according to a comparative example for the ion penetration prevention technique of the present disclosure.
  • FIG. 6A is a cross-sectional view schematically showing the configuration of the electrode layer 70 according to the embodiment of the present disclosure immediately after film formation.
  • FIG. 6B is a cross-sectional view schematically showing the configuration of the electrode layer 70 according to the embodiment of the present disclosure at the time of ion implantation.
  • FIG. 7 is a flowchart showing a verification process of the ion penetration prevention technique of the present disclosure.
  • the electrode layer 70 is the lower electrode layer 71 (an example of the “first electrode layer” of the present disclosure) and the upper electrode layer 72 (the “second electrode layer” of the present disclosure).
  • An example and a branch fault 73 (an example of the "first branch fault” of the present disclosure) located between the lower electrode layer 71 and the upper electrode layer 72.
  • the lower electrode layer 71 and the upper electrode layer 72 are composed of PDAS that is substantially free of additives such as carbon (C).
  • the split fault 73 is a PDAS layer containing additives.
  • the electrode layer 70 shown in FIG. 6A is formed through steps S1 and S2 of the process flow shown in FIG. 7.
  • step S1 the Si substrate 60 was thermally oxidized to form a silicon oxide film (SiO 2 film) 61.
  • step S2 PDAS was formed on the SiO 2 film 61 to form the electrode layer 70.
  • step S2 an additive was added during the film formation of PDAS to create a structure in which the lower electrode layer 71, the split fault 73, and the upper electrode layer 72 were laminated in this order.
  • the electrode layer 70 shown in FIG. 6B is formed from step S2 and further through steps S3 to S5.
  • step S3 the electrode layer 70 is annealed and crystallized.
  • the crystal grains are separated between the lower electrode layer 71 and the upper electrode layer 72.
  • the (100) plane crystal grains contained in the lower electrode layer 71 and the (100) plane crystal grains contained in the upper electrode layer 72 are separated by the dividing fault 73.
  • the (110) plane crystal grains contained in the lower electrode layer 71 and the (110) plane crystal grains contained in the upper electrode layer 72 are also separated by the split fault 73.
  • the (110) plane crystal grains contained in the upper electrode layer 72 may be present directly above the (100) plane crystal grains contained in the lower electrode layer via the split fault 73.
  • the crystal grains on the (100) plane contained in the upper electrode layer 72 may be present via the split fault 73.
  • each plane of (010), (001), (-100), (0-10) and (00-1) can be mentioned.
  • the (100) plane for convenience of explanation, not only the (100) plane but also the crystal plane equivalent to the (100) plane is referred to as the (100) plane.
  • the (110) plane not only the (110) plane but also the crystal plane equivalent to the (110) plane is simply referred to as the (110) plane.
  • step S4 a SiO 2 film (not shown) was formed on the electrode layer 70.
  • step S5 phosphorus (P) was ion-implanted from above the electrode layer 70 toward the electrode layer 70.
  • the average grain size of the crystal grains is small and the grain boundaries are increased.
  • the phosphorus (P) ion-implanted into the electrode layer 70 easily collides with and scatters the crystal grain boundaries in the electrode layer 70, easily loses kinetic energy, and does not easily penetrate the electrode layer 70.
  • step S6 a silicon nitride film (SiN film; not shown) was formed on the electrode layer 70 via the SiO 2 film.
  • step S7 the entire Si substrate 60 including the electrode layer 70 is annealed to activate the ion-implanted phosphorus (P).
  • step S8 the phosphorus (P) concentration near the interface between the electrode layer 70 and the Si substrate 60 was measured by secondary ion mass spectrometry (SIMS (Secondary Ion Mass Spectrometry)).
  • SIMS Secondary Ion mass spectrometry
  • FIG. 8A is a cross-sectional view schematically showing the configuration of the electrode layer 90 according to the comparative example of the present disclosure immediately after film formation.
  • FIG. 8B is a cross-sectional view schematically showing the configuration of the electrode layer 90 according to the comparative example of the present disclosure at the time of ion implantation.
  • the electrode layer 90 according to the comparative example is composed only of PDAS which does not substantially contain additives such as carbon (C).
  • the electrode layer 90 shown in FIG. 8A is formed through steps S1 and S2 of the process flow shown in FIG. 7. In the comparative example, in step S2, no additive was added during the film formation.
  • the electrode layer 90 shown in FIG. 8B is formed from step S2 and further through steps S3 to S5. Since the electrode layer 90 of the comparative example does not have the split fault 73, the average particle size of the crystals is larger than that of the examples. In step S5, phosphorus (P) was ion-implanted from above the electrode layer 90 toward the electrode layer 90. Since the electrode layer 90 does not have a split fault 73 and has a small grain boundary, phosphorus (P) ion-implanted into the electrode layer 90 is unlikely to collide with the crystal grain boundary and easily penetrates the electrode layer 90.
  • step S8 the phosphorus (P) concentration near the interface between the electrode layer 90 and the Si substrate 60 was measured by SIMS.
  • FIG. 9 is a graph showing the verification results of the examples and comparative examples of the present disclosure.
  • the vertical axis of FIG. 9 is a value obtained by measuring the phosphorus (P) concentration near the interface between the electrode layer 90 and the Si substrate 60 by SIMS, and means the amount of phosphorus (P) penetrating [atoms / cm 3].
  • SIMS the amount of phosphorus
  • FIG. 9 as a result of the measurement by SIMS, it was confirmed that the amount of phosphorus (P) penetrating in the examples was smaller than that in the comparative example.
  • the amount of phosphorus (P) penetrating in the examples was about 1/40 of the amount of phosphorus (P) penetrating in the comparative example.
  • FIG. 10 is a cross-sectional view showing a configuration example of the pixel transistor Tr1 and the transfer transistor Tr2 and their peripheral portions in the image pickup apparatus 100A according to the second embodiment of the present disclosure.
  • the split fault 223 sandwiched between the lower electrode layer 221 and the upper electrode layer 222 has entered the inside of the trench H.
  • the split fault 123 can reduce the average particle size of the crystal grains of the gate electrode 12 and increase the crystal grain boundaries in the gate electrode 12.
  • Impurities for example, phosphorus (P)
  • ion-implanted into the gate electrode 12 easily collide with and scatter at the grain boundaries in the gate electrode 12, easily lose kinetic energy, and do not easily penetrate the gate electrode 12.
  • the image pickup apparatus 100A can suppress fluctuations in the characteristics (for example, the threshold voltage) of the planar pixel transistor Tr1.
  • FIG. 11 is a cross-sectional view showing a configuration example of the pixel transistor Tr1 and the transfer transistor Tr2 and their peripheral portions in the image pickup apparatus 100B according to the third embodiment of the present disclosure.
  • the gate electrodes 12 of the pixel transistor Tr1 are the lower electrode layer 121, the middle electrode layer 124, the upper electrode layer 122, and the split faults 123A and 123B (the "first" of the present disclosure. An example of a "1 minute fault") and.
  • the lower electrode layer 121, the middle electrode layer 124, and the upper electrode layer 122 are composed of PDAS that is substantially free of at least one additive of carbon (C), oxygen (O), and nitrogen (N). ing.
  • the split faults 123A and 123B are composed of PDAS containing additives such as carbon (C).
  • the middle electrode layer 124 has the same composition as the lower electrode layer 121 and the upper electrode layer 122.
  • the split faults 123A and 123B have the same composition and the same film thickness as the split fault 123 described in the first embodiment.
  • a split fault 123A, a central electrode layer 124, and a split fault 123B are arranged between the lower electrode layer 121 and the upper electrode layer 122.
  • a split fault 123A is arranged between the upper electrode layer 122 and the middle electrode layer 124.
  • the split fault 123A divides the crystal grains between the lower electrode layer 121 and the middle electrode layer 124.
  • a split fault 123B is arranged between the middle electrode layer 124 and the upper electrode layer 122.
  • the split fault 123B divides the crystal grains between the middle electrode layer 124 and the upper electrode layer 122.
  • the size relationship between the thickness of the lower electrode layer 121, the middle electrode layer 124, and the upper electrode layer 122 is not particularly limited, but for example, the lower electrode layer 121 is preferably the thinnest.
  • the average particle size of the crystal grains in the lower electrode layer 121 can be minimized, and the crystal interface per unit volume in the lower electrode layer 121 can be increased most.
  • the image pickup apparatus 100B can effectively scatter impurities (for example, phosphorus (P)) ion-implanted into the gate electrode 12.
  • the thickness of the middle electrode layer 124 is thin next to the lower electrode layer 121.
  • the average particle size of the crystal grains in the middle electrode layer 124 can be reduced next to the lower electrode layer 121, and the crystal interface per unit volume in the middle electrode layer 124 can be increased.
  • the image pickup apparatus 100B can more effectively scatter impurities (for example, phosphorus (P)) ion-implanted into the gate electrode 12.
  • the gate electrode 22 of the transfer transistor Tr2 includes a lower electrode layer 221, a middle electrode layer 224, an upper electrode layer 222, and a split fault 223A and 223B (an example of the "second split fault" of the present disclosure). And have.
  • the lower electrode layer 221 and the middle electrode layer 224, and the upper electrode layer 222 are composed of a PDAS that is substantially free of at least one additive of carbon (C), oxygen (O), and nitrogen (N). ing.
  • the split faults 223A and 223B are composed of PDAS containing additives such as carbon (C).
  • the middle electrode layer 224 has the same composition as the lower electrode layer 221 and the upper electrode layer 222.
  • the split faults 223A and 223B have the same composition and the same film thickness as the split fault 223 described in the first embodiment.
  • a split fault 223A, a middle electrode layer 224, and a split fault 223B are arranged between the lower electrode layer 221 and the upper electrode layer 222.
  • a split fault 223A is arranged between the upper electrode layer 222 and the middle electrode layer 224.
  • the split fault 223A divides the crystal grains between the lower electrode layer 221 and the middle electrode layer 224.
  • a split fault 223B is arranged between the middle electrode layer 224 and the upper electrode layer 222.
  • the split fault 223B divides the crystal grains between the middle electrode layer 224 and the upper electrode layer 222.
  • the gate electrodes 12 and 22 may be formed at the same time in the same step.
  • the split faults 123A and 223A can be formed at the same time by adding an additive such as carbon (C) to the raw material gas in situ during the film formation of PDAS. Further, by stopping the addition of the additive to the raw material gas and adding the additive such as carbon (C) again in situ during the subsequent film formation of PDAS, the split faults 123B and 223B are formed at the same time. can do.
  • the split faults 123A and 123B can reduce the average particle size of the crystal grains of the gate electrode 12 and increase the crystal grain boundaries in the gate electrode 12.
  • Impurities for example, phosphorus (P)
  • ion-implanted into the gate electrode 12 easily collide with and scatter at the grain boundaries in the gate electrode 12, easily lose kinetic energy, and do not easily penetrate the gate electrode 12.
  • the image pickup apparatus 100B can suppress fluctuations in the characteristics (for example, the threshold voltage) of the planar pixel transistor Tr1.
  • the gate electrode 12 As the number of stacked faults increases, the average particle size of the crystal grains of the gate electrode 12 can be reduced, and the grain boundaries per unit volume can be increased. In the image pickup apparatus 100B, since the gate electrode 12 has a plurality of stacked tomographic faults, the penetration of impurities can be further suppressed.
  • the present technology may be applied to a semiconductor device instead of an imaging device.
  • the "planar transistor” and the “vertical transistor” of the present disclosure may be incorporated in any integrated circuit such as a logic circuit, an analog circuit, or a memory circuit.
  • the technology includes, for example, an imaging system of a digital still camera, a digital video camera, etc. (hereinafter, collectively referred to as a camera), a mobile device such as a mobile phone having an imaging function, or an imaging function. It can be applied to various electronic devices such as other devices equipped with.
  • FIG. 12 is a conceptual diagram showing an example in which the technology according to the present disclosure (the present technology) is applied to the electronic device 300.
  • the electronic device 300 is, for example, a camera, and includes a solid-state image sensor 301, an optical lens 310, a shutter device 311, a drive circuit 312, and a signal processing circuit 313.
  • the optical lens 310 is an example of the "optical component" of the present disclosure.
  • the light transmitted through the optical lens 310 is incident on the solid-state image sensor 301.
  • the optical lens 310 forms an image light (incident light) from the subject on the image pickup surface of the solid-state image pickup device 301.
  • signal charges are accumulated in the solid-state image sensor 301 for a certain period of time.
  • the shutter device 311 controls the light irradiation period and the light blocking period of the solid-state image sensor 301.
  • the drive circuit 312 supplies a drive signal for controlling the transfer operation of the solid-state image sensor 301 and the shutter operation of the shutter device 311.
  • the signal transfer of the solid-state image sensor 301 is performed by the drive signal (timing signal) supplied from the drive circuit 312.
  • the signal processing circuit 313 performs various signal processing.
  • the signal processing circuit 313 processes the signal output from the solid-state image sensor 301.
  • the video signal after signal processing is stored in a storage medium such as a memory or output to a monitor.
  • the shutter operation in the electronic device 300 may be realized by an electronic shutter (for example, a global shutter) by the solid-state image sensor 301 instead of the mechanical shutter.
  • the shutter operation in the electronic device 300 is realized by the electronic shutter, the shutter device 311 in FIG. 12 may be omitted.
  • any one or more of the above-mentioned image pickup devices 100, 100A, and 100B is applied to the solid-state image pickup device 301. As a result, it is possible to obtain the electronic device 300 with improved performance.
  • the electronic device 300 is not limited to the camera.
  • the electronic device 300 may be a mobile device such as a mobile phone having an imaging function, or another device having an imaging function.
  • FIG. 13 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 13 illustrates how the surgeon (doctor) 11131 is performing surgery on patient 11132 on patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as an abdominal tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 equipped with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 in which a region having a predetermined length from the tip is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid mirror having a rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101 to be an objective. It is irradiated toward the observation target in the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to the camera control unit (CCU: Camera Control Unit) 11201.
  • CCU Camera Control Unit
  • the CCU11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and comprehensively controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processing on the image signal for displaying an image based on the image signal, such as development processing (demosaic processing).
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on the image signal processed by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of, for example, a light source such as an LED (Light Emitting Diode), and supplies irradiation light to the endoscope 11100 when photographing an operating part or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for cauterizing, incising, sealing a blood vessel, or the like of a tissue.
  • the pneumoperitoneum device 11206 uses a gas in the pneumoperitoneum tube 11111 to inflate the body cavity of the patient 11132 for the purpose of securing the field of view by the endoscope 11100 and securing the work space of the operator.
  • the recorder 11207 is a device capable of recording various information related to surgery.
  • the printer 11208 is a device capable of printing various information related to surgery in various formats such as texts, images, and graphs.
  • the light source device 11203 that supplies the irradiation light to the endoscope 11100 when photographing the surgical site can be composed of, for example, an LED, a laser light source, or a white light source composed of a combination thereof.
  • a white light source is configured by combining RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the laser light from each of the RGB laser light sources is irradiated to the observation target in a time-division manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing to correspond to each of RGB. It is also possible to capture the image in a time-division manner. According to this method, a color image can be obtained without providing a color filter on the image sensor.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changing the light intensity to acquire an image in a time-divided manner and synthesizing the image, so-called high dynamic without blackout and overexposure. A range image can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue to irradiate light in a narrow band as compared with the irradiation light (that is, white light) in normal observation, the surface layer of the mucous membrane.
  • a so-called narrow band imaging is performed in which a predetermined tissue such as a blood vessel is photographed with high contrast.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating with excitation light.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is injected. It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be capable of supplying narrow band light and / or excitation light corresponding to such special light observation.
  • FIG. 14 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • CCU11201 includes a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and CCU11201 are communicatively connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 11402 is composed of an image pickup element.
  • the image sensor constituting the image pickup unit 11402 may be one (so-called single plate type) or a plurality (so-called multi-plate type).
  • each image pickup element may generate an image signal corresponding to each of RGB, and a color image may be obtained by synthesizing them.
  • the image pickup unit 11402 may be configured to have a pair of image pickup elements for acquiring image signals for the right eye and the left eye corresponding to 3D (Dimensional) display, respectively.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the biological tissue in the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each image pickup element.
  • the imaging unit 11402 does not necessarily have to be provided on the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and the zoom lens and focus lens of the lens unit 11401 are moved by a predetermined distance along the optical axis under the control of the camera head control unit 11405. As a result, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the image pickup unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and / or information to specify the magnification and focus of the captured image, and the like. Contains information about the condition.
  • the above-mentioned imaging conditions such as frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of CCU11201 based on the acquired image signal. good.
  • the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • Image signals and control signals can be transmitted by telecommunications, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site and the like by the endoscope 11100 and the display of the captured image obtained by the imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display an image captured by the surgical unit or the like based on the image signal processed by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image by using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edge of an object included in the captured image to remove surgical tools such as forceps, a specific biological part, bleeding, and mist when using the energy treatment tool 11112. Can be recognized.
  • the control unit 11413 may superimpose and display various surgical support information on the image of the surgical unit by using the recognition result. By superimposing and displaying the surgical support information and presenting it to the surgeon 11131, it is possible to reduce the burden on the surgeon 11131 and to allow the surgeon 11131 to proceed with the surgery reliably.
  • the transmission cable 11400 that connects the camera head 11102 and CCU11201 is an electric signal cable that supports electric signal communication, an optical fiber that supports optical communication, or a composite cable thereof.
  • the communication is performed by wire using the transmission cable 11400, but the communication between the camera head 11102 and the CCU11201 may be performed wirelessly.
  • the above is an example of an endoscopic surgery system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the endoscope 11100, the image pickup unit 11402 of the camera head 11102, the image processing unit 11412 of the CCU 11201, and the like among the configurations described above.
  • any one or more of the above-mentioned imaging devices 100, 100A, and 100B can be applied to the imaging unit 10402.
  • a clearer surgical site image can be obtained, so that the operator can perform the operation. It becomes possible to confirm the part reliably.
  • the surgical site image can be obtained with lower latency. It becomes possible to perform the treatment with the same feeling as when the person is observing the surgical site by touch.
  • the technique according to the present disclosure may be applied to other, for example, a microscopic surgery system.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 15 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and an image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 16 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has image pickup units 12101, 12102, 12103, 12104, 12105 as the image pickup unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 16 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is used via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above. Specifically, any one or more of 100, 100A, and 100B described above can be applied to the imaging unit 12031.
  • the technique according to the present disclosure it is possible to obtain a photographed image that is easier to see, and thus it is possible to reduce driver fatigue.
  • the present disclosure may also have the following structure.
  • the planar transistor is A first gate insulating film provided on the first surface of the semiconductor substrate and It has a first gate electrode provided on the first gate insulating film, and has.
  • the vertical transistor is A second gate insulating film provided in a trench opened on the first surface side of the semiconductor substrate, and a second gate insulating film. It has a second gate electrode embedded in the trench via the second gate insulating film.
  • the first gate electrode is an imaging device including a first tomographic fault that divides crystal grains in the thickness direction of the first gate electrode.
  • the first gate electrode is A first electrode layer located between the first gate insulating film and the first tomographic fault, Includes a second electrode layer located on the opposite side of the first electrode layer across the first fault.
  • the thickness of the first electrode layer is thinner than the thickness of the second electrode layer.
  • (3) The average particle size of the crystal grains in the first electrode layer is smaller than the average particle size of the crystal grains in the second electrode layer.
  • the sum of the thickness of the first electrode layer and the thickness of the first dividing fault is 1/3 or less of the thickness of the first gate electrode.
  • the first gate electrode has a plurality of the first shunt faults.
  • the thickness of the first fault is 1 nm or more and 5 nm or less.
  • the first fault contains at least one element of carbon, oxygen and nitrogen at a concentration of 1 ⁇ 10 20 / cm 3 or more.
  • the first gate electrode is made of phosphorus-doped amorphous polysilicon.
  • the second gate electrode includes a second fault that divides crystal grains in the thickness direction of the second gate electrode.
  • the second gate electrode has a plurality of second faults and has a plurality of second faults.
  • the number of the first-part faults at the first gate electrode and the number of the second-part faults at the second gate electrode are the same.
  • the imaging device according to (9) above. (11) The thickness of the second fault is 1 nm or more and 5 nm or less.
  • the second fault contains at least one or more elements of carbon, oxygen and nitrogen at a concentration of 1 ⁇ 10 20 / cm 3 or more.
  • the second gate electrode is made of phosphorus-doped amorphous silicon.
  • (14) A method for manufacturing an image pickup apparatus in which a planar transistor and a vertical transistor are provided on the same semiconductor substrate.
  • the process of forming A step of forming an electrode material on the first surface of the semiconductor substrate on which the first gate insulating film and the second gate insulating film are formed by a chemical vapor deposition method and embedding the trench.
  • the electrode material is patterned to form the first gate electrode of the planar transistor on the first gate insulating film, and the second gate electrode of the vertical transistor is formed in the trench via the second gate insulating film.
  • a method for manufacturing an imaging device in which a dividing fault that divides crystal grains is formed inside the electrode material in the step of forming the electrode material.
  • the fractional fault is formed by temporarily adding an additive to the raw material gas during the film formation of the electrode material.
  • the raw material gas contains phosphorus and silane, and contains phosphorus and silane.
  • the additive comprises at least one or more elements of carbon, oxygen and nitrogen.
  • (17) Optical parts and An image pickup device in which light transmitted through the optical component is incident, and A signal processing circuit for processing a signal output from the image pickup apparatus is provided.
  • the image pickup device With a semiconductor substrate A planar transistor provided on the semiconductor substrate and A vertical transistor provided on the semiconductor substrate is provided.
  • the planar transistor is A first gate insulating film provided on the first surface of the semiconductor substrate and It has a first gate electrode provided on the first gate insulating film, and has.
  • the vertical transistor is A second gate insulating film provided in a trench opened on the first surface side of the semiconductor substrate, and a second gate insulating film. It has a second gate electrode embedded in the trench via the second gate insulating film.
  • the first gate electrode is an electronic device including a first split fault that divides crystal grains in the thickness direction of the first gate electrode.
  • the present disclosure may further have the following structure.
  • Semiconductor substrate and A planar transistor provided on the semiconductor substrate and A vertical transistor provided on the semiconductor substrate is provided.
  • the planar transistor is A first gate insulating film provided on the first surface of the semiconductor substrate and It has a first gate electrode provided on the first gate insulating film, and has.
  • the vertical transistor is A second gate insulating film provided in a trench opened on the first surface side of the semiconductor substrate, and a second gate insulating film. It has a second gate electrode embedded in the trench via the second gate insulating film.
  • the first gate electrode is a semiconductor device including a first dividing fault that divides crystal grains in the thickness direction of the first gate electrode.

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Abstract

特性の変動を抑制可能な撮像装置及び撮像装置の製造方法、電子機器を提供する。撮像装置は、半導体基板と、前記半導体基板に設けられた平面型トランジスタと、前記半導体基板に設けられた縦型トランジスタと、を備える。前記平面型トランジスタは、前記半導体基板の第１面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有する。前記縦型トランジスタは、前記半導体基板の前記第１面側に開口するトレンチ内に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第２ゲート電極と、を有する。前記第１ゲート電極は、前記第１ゲート電極の厚さ方向において結晶粒を分断する第１分断層を内部に含む。

Description

撮像装置及び撮像装置の製造方法、電子機器
　本開示は、撮像装置及び撮像装置の製造方法、電子機器に関する。
　縦型トランジスタと平面型トランジスタとを同一基板に形成する技術が知られている（例えば、特許文献１参照）。
特開２０１０－２８３０８６号公報
　縦型トランジスタのゲート電極は、トレンチ内に埋め込まれている。トレンチの深さは例えば数μｍであり深いので、トレンチ内の電極材に不純物をイオン注入しても、不純物は電極材の下部（すなわち、トレンチの底部付近）まで届かない。このため、トレンチ内の電極材への不純物導入は、イオン注入ではなく、ゲート電極成膜時にＩｎ－ｓｉｔｕで行われる。また、縦型トランジスタのゲート電極と平面型トランジスタのゲート電極は、同一工程で同時に形成される。このため、平面型トランジスタにおいても、ゲート電極への不純物導入は、Ｉｎ－ｓｉｔｕで行われる。
　Ｉｎ－ｓｉｔｕで不純物が導入された電極材は、イオン注入で不純物が導入された電極材と比べて、熱が加えられると単結晶化し易く、結晶粒径が大きくなり易い傾向がある。結晶粒径が大きい電極材は、結晶粒界が少なく、結晶方位が揃っているので、イオン注入すると不純物が突き抜けし易い。
　平面型トランジスタのソース、ドレイン形成工程では、平面型トランジスタのゲート電極をマスクに用いて不純物がイオン注入される。ゲート電極の結晶粒径が大きいと、イオン注入された不純物がゲート電極を突き抜ける可能性がある。これが原因で、平面型トランジスタの特性（例えば、閾値電圧）が変動する可能性がある。
　本開示はこのような事情に鑑みてなされたもので、特性の変動を抑制可能な撮像装置及び撮像装置の製造方法、電子機器を提供することを目的とする。
　本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板に設けられた平面型トランジスタと、前記半導体基板に設けられた縦型トランジスタと、を備える。前記平面型トランジスタは、前記半導体基板の第１面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有する。前記縦型トランジスタは、前記半導体基板の前記第１面側に開口するトレンチ内に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第２ゲート電極と、を有する。前記第１ゲート電極は、前記第１ゲート電極の厚さ方向において結晶粒を分断する第１分断層を内部に含む。
　これによれば、第１分断層は、第１ゲート電極の結晶粒の平均粒径を小さくすることができ、第１ゲート電極内の結晶粒界（すなわち、結晶粒子間の界面）を増大させることができる。第１分断層によって、第１ゲート電極内には結晶粒界が多く存在する。これにより、ゲート電極１２は、撮像装置１００を製造する際にイオン注入のマスクとして、より有効に機能する。
　例えば、平面型トランジスタのソース領域及びドレイン領域を形成する工程など、第１ゲート電極をマスクに用いて第１導電型（例えば、ｎ型）の不純物をイオン注入する工程で、第１ゲート電極に上記不純物がイオン注入されても、イオン注入された上記不純物の進行方向には結晶粒界が多く存在する。このため、イオン注入された上記不純物は、第１ゲート電極内の結晶粒界に衝突、散乱し易く、運動エネルギを失い易く、第１ゲート電極を突き抜け難い。これにより、撮像装置は、平面型トランジスタの特性（例えば、閾値電圧）が変動することを抑制することができる。
　本開示の一態様に係る撮像装置の製造方法は、平面型トランジスタと縦型トランジスタとを同一の半導体基板に備える、撮像装置の製造方法であって、前記半導体基板の第１面側をエッチングしてトレンチを形成する工程と、前記半導体基板の前記第１面側を熱酸化して、前記第１面上に前記平面型トランジスタの第１ゲート絶縁膜を形成するとともに、前記トレンチ内に前記縦型トランジスタの第２ゲート絶縁膜を形成する工程と、化学気相成長法により、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とが形成された前記半導体基板の前記第１面上に電極材を成膜して前記トレンチを埋め込む工程と、前記電極材をパターニングして、前記第１ゲート絶縁膜上に前記平面型トランジスタの第１ゲート電極を形成するとともに、前記トレンチ内に前記第２ゲート絶縁膜を介して前記縦型トランジスタの第２ゲート電極を形成する工程と、を含む。前記電極材を成膜する工程では、前記電極材の内部に結晶粒を分断する分断層を形成する。
　これによれば、第１ゲート電極の結晶粒の平均粒径を小さくすることができ、第１ゲート電極内の結晶粒界を増大させることができる。第１分断層によって、第１ゲート電極内には結晶粒界を多く形成することができ、ゲート電極１２をイオン注入のマスクとして、より有効に機能させることが可能となる。例えば、平面型トランジスタのソース領域及びドレイン領域を形成する工程など、第１ゲート電極をマスクに用いて第１導電型の不純物をイオン注入する工程で、この不純物が第１ゲート電極を突き抜けることを抑制することができる。これにより、平面型トランジスタの特性（例えば、閾値電圧）変動が抑制された撮像装置を製造することができる。
　本開示の一態様に係る電子機器は、光学部品と、前記光学部品を透過した光が入射する撮像装置と、前記撮像装置から出力される信号を処理する信号処理回路と、を備える。撮像装置は、半導体基板と、前記半導体基板に設けられた平面型トランジスタと、前記半導体基板に設けられた縦型トランジスタと、を備える。前記平面型トランジスタは、前記半導体基板の第１面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有する。前記縦型トランジスタは、前記半導体基板の前記第１面側に開口するトレンチ内に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第２ゲート電極と、を有する。前記第１ゲート電極は、前記第１ゲート電極の厚さ方向において結晶粒を分断する第１分断層を内部に含む。
　これによれば、平面型トランジスタの特性（例えば、閾値電圧）の変動が抑制された撮像装置を備え、性能の向上が図られた電子機器を提供することができる。
図１は、本開示の実施形態１に係る撮像装置の構成例を示す図である。 図２は、本開示の実施形態１に係る撮像装置であって、画素トランジスタ及び転送トランジスタとその周辺部の構成例を示す断面図である。 図３は、本開示の実施形態１に係る画素トランジスタのゲート電極の構成例を示す断面図である。 図４Ａは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図４Ｂは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図４Ｃは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図４Ｄは、本開示の実施形態１に係る撮像装置の製造方法を工程順に示す断面図である。 図５は、本開示の実施形態１に係る電極材の成膜方法のシーケンスを示すタイミングチャートである。 図６Ａは、本開示の実施例に係る電極層の成膜直後の構成を模式的に示す断面図である。 図６Ｂは、本開示の実施例に係る電極層のイオン注入時の構成を模式的に示す断面図である。 図７は、本開示のイオンの突き抜け防止技術の検証プロセスを示すフローチャートである。 図８Ａは、本開示の比較例に係る電極層の成膜直後の構成を模式的に示す断面図である。 図８Ｂは、本開示の比較例に係る電極層のイオン注入時の構成を模式的に示す断面図である。 図９は、本開示の実施例及び比較例の検証結果を示すグラフである。 図１０は、本開示の実施形態２に係る撮像装置であって、画素トランジスタ及び転送トランジスとその周辺部の構成例を示す断面図である。 図１１は、本開示の実施形態３に係る撮像装置であって、画素トランジスタ及び転送トランジスタとその周辺部の構成例を示す断面図である。 図１２は、本開示に係る技術（本技術）を電子機器に適用した例を示す概念図である。 図１３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。 図１４は、図１３に示すカメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図１６は、撮像部の設置位置の例を示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚さや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の説明におけるｐ型、ｎ型に付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じｐとｐとが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
＜実施形態１＞
（全体の構成例）
　図１は、本開示の実施形態１に係る撮像装置１００の構成例を示す図である。図１に示す撮像装置１００は、例えば、ＣＭＯＳ固体撮像装置である。図１に示すように、撮像装置１００は、半導体基板１１１（例えば、シリコン基板）に、複数の光電変換素子を含む画素１０２が規則的に２次元的に配列された画素領域（いわゆる、撮像領域）１０３と、周辺回路部とを有して構成される。画素１０２は、光電変換素子となるフォトダイオードと、複数の画素トランジスタとを有する。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。複数の画素トランジスタは、上記３つのトランジスタに選択トランジスタ追加して、４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。
　画素１０２は、共有画素構造とすることもできる。共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフュージョンと、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素構造では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、転送トランジスタを除く他の１つずつの画素トランジスタを共有して構成される。
　周辺回路部は、垂直駆動回路１０４と、カラム信号処理回路１０５と、水平駆動回路１０６と、出力回路１０７と、制御回路１０８などを有して構成される。
　制御回路１０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像装置の内部情報などのデータを出力する。すなわち、制御回路１０８は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、これらの信号を垂直駆動回路１０４、カラム信号処理回路１０５及び水平駆動回路１０６等に入力する。
　垂直駆動回路１０４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路１０４は、画素領域１０３の各画素１０２を行単位で順次垂直方向に選択走査し、垂直信号線１０９を通して、各画素１０２の光電変換素子において受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路１０５に供給する。
　カラム信号処理回路１０５は、画素１０２の例えば列ごとに配置されており、１行分の画素１０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路１０５は、画素１０２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路１０５の出力段には水平選択スイッチ（図示せず）が水平信号線１１０との間に接続されて設けられる。
　水平駆動回路１０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から画素信号を水平信号線１１０に出力させる。
　出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、出力回路１０７は、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などを行う場合もある。入出力端子１１２は、外部と信号のやりとりをする。
（画素トランジスタ及び転送トランジスタの構造）
　図２は、本開示の実施形態１に係る撮像装置１００であって、画素トランジスタＴｒ１（本開示の「平面型トランジスタ」の一例）及び転送トランジスタＴｒ２（本開示の「縦型トランジスタ」の一例）とその周辺部の構成例を示す断面図である。撮像装置１００は、例えば、半導体基板１１１の裏面１１１ｂ側から入射光を取り込む裏面受光型の画素構造を有する。図２に示すように、半導体基板１１１の裏面１１１ｂ側に複数のフォトダイオードＰＤが設けられている。図示しないが、半導体基板１１１の裏面１１１ｂ側に、透光性の絶縁膜を介して、カラーフィルタ層とマイクロレンズ層とが設けられている。
　また、半導体基板１１１の表面１１１ａ側には、画素トランジスタＴｒ１と、転送トランジスタＴｒ２と、素子分離層５３と、フローティングディフュージョンＦＤと、が設けられている。画素トランジスタＴｒ１は、例えば、リセットトランジスタ、増幅トランジスタ又は選択トランジスタとして用いられる。
　半導体基板１１１は、シリコンウェハをＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって研磨することにより形成されたシリコン層である。あるいは、半導体基板１１１は、シリコンウェハ上にエピタキシャル成長法で形成された、単結晶のシリコン層であってもよい。半導体基板１１１の厚さは、受光する光の波長に応じて任意に設定してよい。一例を挙げると、半導体基板１１１の厚さは、可視光を受光する場合は５μｍ以上１５μｍ以下、赤外光を受光する場合は１５μｍ以上５０μｍ以下、紫外光を受光する場合は３μｍ以上７μｍ以下である。
　フォトダイオードＰＤは、例えばｎ型の不純物拡散層で構成されている。フォトダイオードＰＤの側方には、半導体基板１１１に設けられたｐ型のウェル分離層５１が設けられている。例えば、ウェル分離層５１は、フォトダイオードＰＤに隣接した状態でフォトダイオードＰＤの周囲を囲むように配置されている。複数のフォトダイオードＰＤの各々は、ウェル分離層５１によって他のフォトダイオードＰＤから電気的に分離されている。
　フォトダイオードＰＤ上には、ｐ型の不純物拡散層５２が設けられている。ｐ型の不純物拡散層５２は、ＨＡＤ（Ｈｏｌｅ　Ａｃｃｕｍｕｌａｔｉｏｎ　Ｄｉｏｄｅ）である。半導体基板１１１の表面１１１ａ（本開示の「第１面」の一例）には結晶欠陥が生じ易く、結晶欠陥を介して電子が抜け易い。半導体基板１１１の表面１１１ａに結晶欠陥が生じている場合でも、ｐ型の不純物拡散層５２によって暗電流の発生が抑制される。
　画素トランジスタＴｒ１は、半導体基板１１１の表面１１１ａ側であって、素子分離層５３によって周囲から電気的に分離された領域に設けられている。画素トランジスタＴｒ１は、平面型のＮＭＯＳトランジスタである。画素トランジスタＴｒ１は、半導体基板１１１の表面１１１ａ上に設けられたゲート絶縁膜１１（本開示の「第１ゲート絶縁膜」の一例）と、ゲート絶縁膜１１上に設けられたゲート電極１２（本開示の「第１ゲート電極」の一例）と、ゲート電極１２の側面に設けられたサイドウォール１３と、半導体基板１１１の表面１１１ａ側であってゲート電極１２の両側下に設けられたソース領域１４及びドレイン領域１５と、を有する。素子分離層５３は、例えばシリコン酸化膜で構成されている。
　ゲート絶縁膜１１は、例えばシリコン酸化膜で構成されている。ゲート電極１２は、例えばリンがドープされたアモルファスシリコン（ＰＤＡＳ：Ｐｈｏｓｐｈｏｒｕｓ　Ｄｏｐｅｄ　Ａｍｏｒｐｈｏｕｓ　Ｓｉｌｉｃｏｎ）で構成されている。サイドウォール１３は、例えばシリコン酸化膜で構成されている。ソース領域１４、ドレイン領域１５は、それぞれ、高濃度のｎ型の不純物拡散層（ｎ＋層）で構成されている。なお、図２では、ゲート電極１２の右側下にソース領域１４が配置され、ゲート電極１２の左側下にドレイン領域１５が配置される場合を示しているが、これはあくまで一例である。図２において、ゲート電極１２の右側下にドレイン領域１５が配置され、ゲート電極１２の左側下にソース領域１４が配置されていてもよい。また、ソース領域１４及びドレイン領域１５は、ゲート電極１２側に低濃度のｎ型の不純物拡散層（ｎ－層）が配置された、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有してもよい。
　図３は、本開示の実施形態１に係る画素トランジスタＴｒ１のゲート電極１２の構成例を示す断面図である。図２及び図３に示すように、ゲート電極１２は、下部電極層１２１（本開示の「第１電極層」の一例）と、上部電極層１２２（本開示の「第２電極層）の一例）と、下部電極層１２１と上部電極層１２２とに挟まれた分断層１２３（本開示の「第１分断層」の一例）と、を有する。ゲート絶縁膜１１と分断層１２３との間に下部電極層１２１が位置する。分断層１２３を挟んで下部電極層１２１の反対側に上部電極層１２２が位置する。分断層１２３は、下部電極層１２１と上部電極層１２２との間に位置し、ゲート電極１２の厚さ方向において結晶粒を分断している。
　図３に示すように、ゲート電極１２は、上面１２ａと、下面１２ｂとを有する。上面１２ａは、コンタクト電極５６（図２参照）が接合される面である。下面１２ｂは、ゲート絶縁膜１１と接する面である。ゲート電極１２の厚さ方向とは、上面１２ａと下面１２ｂとを最短距離で結ぶ方向であり、例えば上面１２ａの法線方向、又は、下面１２ｂの法線方向である。
　分断層１２３は、第１導電型（例えば、ｎ型）の不純物を含む電極材（例えば、ＰＤＡＳ）で構成されている。また、分断層１２３は、添加物として、炭素（Ｃ）、酸素（Ｏ）及び窒素（Ｎ）の少なくとも１種以上の元素を１×１０２０／ｃｍ３以上の濃度で含む。これに対し、下部電極層１２１及び上部電極層１２２は、第１導電型（例えば、ｎ型）の不純物を含む電極材（例えば、ＰＤＡＳ）で構成されているが、上記の添加物は実質的に含まない。下部電極層１２１及び上部電極層１２２における上記の添加物濃度は、１×１０１６／ｃｍ３以上、１×１０１８／ｃｍ３以下である。１×１０１６／ｃｍ３は、検出可能な下限値、または下限値に近い値である。
　分断層１２３は、例えば上記の添加物を含む点で、下部電極層１２１及び上部電極層１２２とは組成が異なる。下部電極層１２１と上部電極層１２２は成膜後の熱処理により結晶粒が成長する。この成長の際に、分断層１２３は、上記の組成に違いにより、下部電極層１２１と上部電極層１２２との間での連続した結晶成長を妨げる。
　実施形態１において、下部電極層１２１の厚さは上部電極層１２２の厚さよりも薄い。例えば、図３に示すように、ゲート電極１２の厚さをＴとし、下部電極層１２１の厚さをｔ１とし、上部電極層１２２の厚さをｔ２とし、分断層１２３の厚さをｔ３とすると、「Ｔ＝ｔ１＋ｔ２＋ｔ３」であり、「ｔ１＜ｔ２」である。
　また、下部電極層１２１を構成する電極材と上部電極層１２２を構成する電極材とが同じ組成を有する場合、電極層の厚さが厚いほど、電極層の結晶粒の平均粒径は大きくなる傾向がある。実施形態１では「ｔ１＜ｔ２」であり、下部電極層１２１の結晶粒の平均粒径φ１は、上部電極層１２２の結晶粒の平均粒径φ２よりも小さくなっている。結晶粒の平均粒径が小さいほど、単位体積当たりの結晶界面は増大する傾向がある。本実施形態では、「φ１＜φ２」であることにより、下部電極層１２１における単位体積当たりの結晶界面を増やしている。これにより、後述のソース領域１４及びドレイン領域１５の形成工程で、ゲート電極１２にイオン注入されるｎ型不純物などを効果的に散乱させることができる。なお、本開示において、平均粒径の測定方法は特に限定されないが、一例を挙げると、走査電子顕微鏡（ＳＥＭ）又は透過電子顕微鏡（ＴＥＭ）による観察が挙げられる。ＳＥＭで観察する場合は、ＥＢＳＤ（Ｅｌｅｃｔｒｏｎ　ｂａｃｋｓｃａｔｔｅｒ　ｄｉｆｆｒａｃｔｉｏｎ）法により、平均粒径を測定することができる。
　分断層１２３は、ゲート電極１２の厚さ方向の中心位置Ｃ１２（すなわち、ゲート電極１２の厚さＴの１／２の位置）と下面１２ｂとの間にある。図３において、「ｔ１＋ｔ３＜１／２×Ｔ」となっている。また、分断層１２３は、ゲート電極１２の厚さＴの１／３の位置と下面１２ｂとの間にあってもよい。図３において、「ｔ１＋ｔ３＜１／３×Ｔ」であってもよい。これにより、下部電極層１２１をさらに薄くすることができ、下部電極層１２１の結晶粒の平均粒径φ１はさらに小さくすることができる。
　なお、分断層１２３の厚さｔ３は、例えば１ｎｍ以上５ｎｍ以下であることが好ましい。分断層１２３は、上記の添加物を含むことによって抵抗率が増大する可能性がある。しかし、分断層１２３の厚さが１ｎｍ以上５ｎｍ以下であれば、下部電極層１２１と上部電極層１２２との間の電気抵抗を低く抑えることができる。
　図２に示すように、転送トランジスタＴｒ２は、半導体基板１１１の表面１１１ａ側に設けられている。転送トランジスタＴｒ２は、縦型のＮＭＯＳトランジスタである。転送トランジスタＴｒ２は、半導体基板１１１の表面１１１ａ側に設けられたトレンチＨ内に設けられたゲート絶縁膜２１（本開示の「第２ゲート絶縁膜」の一例）と、ゲート絶縁膜２１を介してトレンチＨ内に設けられたゲート電極２２（本開示の「第２ゲート電極」の一例）と、ゲート電極２２の側面に設けられたサイドウォール２３と、を有する。例えば、転送トランジスタＴｒ２のソース領域はフォトダイオードＰＤであり、ドレイン領域はフローティングディフュージョンＦＤである。
　フローティングディフュージョンＦＤは、高濃度のｎ型の不純物拡散層（ｎ＋層）で構成されている。フローティングディフュージョンＦＤは、転送トランジスタＴｒ２の動作によってフォトダイオードＰＤから読み出された電荷が蓄積される領域である。
　ゲート絶縁膜２１は、例えばシリコン酸化膜で構成されている。ゲート絶縁膜２１は、トレンチＨの内側面と底面とに連続して設けられている。ゲート電極２２は、例えばリンがドープされたアモルファスシリコン（ＰＤＡＳ）で構成されている。サイドウォール２３は、例えばシリコン酸化膜で構成されている。
　ゲート電極２２は、下部電極層２２１と、上部電極層２２２と、下部電極層２２１と上部電極層２２２とに挟まれた分断層２２３（本開示の「第２分断層」の一例）と、を有する。ゲート絶縁膜２１と分断層２２３との間に下部電極層２２１が位置する。分断層２２３を挟んで下部電極層２２１の反対側に上部電極層２２２が位置する。分断層２２３は、下部電極層２２１と上部電極層２２２との間に位置し、ゲート電極２２の厚さ方向において結晶粒を分断している。
　ゲート電極２２は、画素トランジスタＴｒ１　のゲート電極１２と同一工程で同時に形成される。このため、ゲート電極２２は、ゲート電極１２と同じ層構造を有する。具体的には、ゲート電極２２の下部電極層２２１は、ゲート電極１２の下部電極層１２１と同一の組成を有する。ゲート電極２２の上部電極層２２２は、ゲート電極１２の上部電極層１２２と同一の組成を有する。分断層２２３は、ゲート電極１２の分断層１２３と同一の組成を有する。分断層２２３は、添加物として、炭素（Ｃ）、酸素（Ｏ）及び窒素（Ｎ）の少なくとも１種以上の元素を、１×１０２０／ｃｍ３以上の濃度で含む。また、分断層２２３の厚さは、１ｎｍ以上５ｎｍ以下である。ゲート電極２２における分断層２２３の数と、ゲート電極１２における分断層１２３の数は互いに同じであり、実施形態１において、その数は１である。
　半導体基板１１１の表面１１１ａ側には層間絶縁膜５５が設けられている。層間絶縁膜５５は、例えばシリコン酸化膜で構成されている。また、層間絶縁膜５５には、複数のコンタクトホールが設けられている。複数のコンタクトホール内に複数のコンタクト電極５６、５７、５８がそれぞれ設けられている。例えば、コンタクト電極５６は、画素トランジスタＴｒ１のゲート電極１２に接続している。コンタクト電極５７は、転送トランジスタＴｒ２のゲート電極２２に接続している。コンタクト電極５８は、フローティングディフュージョンＦＤに接続している。
（製造方法）
　次に、図２に示した撮像装置１００の製造方法を説明する。撮像装置１００は、成膜装置（エピタキシャル成長装置、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図４Ａから図４Ｄは、本開示の実施形態１に係る撮像装置１００の製造方法を工程順に示す断面図である。図４Ａに示すように、製造装置は、例えばｐ－型の半導体基板１１１に、フォトダイオードＰＤと、ｐ型のウェル分離層５１と、ｐ型の不純物拡散層５２と、素子分離層５３と、フローティングディフュージョンＦＤとを形成する。半導体基板１１１は、例えば、単結晶のシリコン基板であってもよいし、図示しない半導体基板上にエピタキシャル成長法で形成された単結晶のシリコン層であってもよい。また、フォトダイオードＰＤ、ｐ型のウェル分離層５１、ｐ型の不純物拡散層５２、素子分離層５３、フローティングディフュージョンＦＤの形成順は任意であり、特に限定されない。
　次に、製造装置は、半導体基板１１１の表面１１１ａ側であって、転送トランジスタＴｒ２（図２参照）が形成される領域にトレンチＨを形成する。次に、製造装置は、半導体基板１１１の表面１１１ａを熱酸化して、ゲート絶縁膜１１、２１を同時に形成する。ゲート絶縁膜１１によって、トレンチＨの底面及び内側面が覆われる。
　なお、半導体基板１１１の表面１１１ａ側であって、画素トランジスタＴｒ１（図２参照）が形成される領域は、低濃度のｐ型層（ｐ－層）５４となっている。ｐ－層５４に、画素トランジスタＴｒ１のチャネルが形成される。製造装置は、ゲート絶縁膜１１’の形成前に、半導体基板１１１の表面１１１ａ側にｐ型不純物（例えば、リン）又はｎ型不純物（例えば、ボロン）をイオン注入して、ｐ－層５４の濃度を調整してもよい。これにより、画素トランジスタＴｒ１のしきい値が調整される。
　次に、図４Ｂに示すように、製造装置は、ＣＶＤ（化学気相成長）法により、ゲート絶縁膜１１’上に電極材１２’を成膜して、トレンチＨを埋め込む。電極材１２’は、例えばリンがドープされたアモルファスシリコン（ＰＤＡＳ）である。製造装置は、添加物を実質的に含まないＰＤＡＳ層１２１’と、添加物を含むＰＤＡＳ層（以下、分断層）１２３’と、添加物を実質的に含まないＰＤＡＳ層１２２’とを、この順で連続して形成する。分断層１２３’に含まれる添加物は、炭素（Ｃ）、酸素（Ｏ）及び窒素（Ｎ）の少なくとも１種以上の元素である。分断層１２３’を形成するための、電極材１２’への添加物の導入は、イオン注入ではなく、Ｉｎ－ｓｉｔｕで行われる。
　図５は、本開示の実施形態１に係る電極材１２’の成膜方法のシーケンスを示すタイミングチャートである。図５に示すように、製造装置は、例えば、電極材１２’の原料ガスとしてシラン（ＳｉＨ４）及びホスフィン（ＰＨ３）を用い、原料ガスに添加する添加物としてエチレン（Ｃ２Ｈ４）を用いる。ＰＨ３は、リン（Ｐ）の供給源の一例である。Ｃ２Ｈ４は、炭素（Ｃ）の供給源の一例である。
　なお、本開示において、添加物として酸素（Ｏ）を用いてもよく、その場合は、酸素（Ｏ）の供給源としてＯ２を用いてもよい。また、添加物として窒素（Ｎ）を用いてもよく、その場合は、窒素（Ｎ）の供給源としてＮ２を用いてもよい。これらの供給源として、Ｃ２Ｈ４、Ｏ２、Ｎ２のガスを単独で、又は混合して用いてもよい。
　製造装置は、チャンバ内に原料ガスであるＳｉＨ４及びＰＨ３を供給して、ＰＤＡＳ層１２１’を成膜する（期間Ｐ１）。次に、製造装置は、チャンバ内に、原料ガスであるシラン（ＳｉＨ４）及びホスフィン（ＰＨ３）と、添加物であるエチレン（Ｃ２Ｈ４）とを供給して、炭素（Ｃ）を含む分断層１２３’を成膜する（期間Ｐ２）。次に、製造装置は、チャンバ内に原料ガスであるＳｉＨ４及びＰＨ３を供給して、ＰＤＡＳ層１２２’を成膜する（期間Ｐ３）。
　期間Ｐ１からＰ３の間、原料ガスであるシラン（ＳｉＨ４）及びホスフィン（ＰＨ３）は一定の流量でチャンバ内に供給される。添加物であるエチレン（Ｃ２Ｈ４）は、期間Ｐ２においてのみ、チャンバ内に供給される。ＰＤＡＳの成膜途中で、原料ガスであるシラン（ＳｉＨ４）及びホスフィン（ＰＨ３）に、添加物であるエチレン（Ｃ２Ｈ４）を一時的に添加することによって、分断層１２３’を形成する。
　期間Ｐ１、Ｐ２を合わせた所要時間は、期間Ｐ１、Ｐ２、Ｐ３を合わせた全所要時間の１／２以下であることが好ましい。これにより、電極材１２’の下部であるＰＤＡＳ層１２１’を、電極材１２’の上部であるＰＤＡＳ層１２２’よりも薄く成膜することができる。また、期間Ｐ１、Ｐ２を合わせた所要時間は、期間Ｐ１、Ｐ２、Ｐ３を合わせた全所要時間の１／３以下であることがさらに好ましい。これにより、電極材１２’の下部であるＰＤＡＳ層１２１’を、電極材１２’の上部であるＰＤＡＳ層１２２’よりもさらに薄く成膜することができる。
　次に、製造装置は、電極材１２’に結晶化のための熱処理を加える。分断層１２３’は、例えば炭素（Ｃ）を含む点で、ＰＤＡＳ層１２１’、１２２’とは組成が異なる。この組成に違いにより、分断層１２３’は、ＰＤＡＳ層１２１’とＰＤＡＳ層１２２’との間での連続した結晶成長を妨げる。熱処理後、ＰＤＡＳ層１２１’とＰＤＡＳ層１２２’との間は、分断層１２３によって結晶粒が分断されている。
　次に、製造装置は、電極材１２’をパターニングして、図４Ｃに示すようにゲート電極１２、２２を形成する。ＰＤＡＳ層１２１’から下部電極層１２１、２２１が形成され、ＰＤＡＳ層１２２’から上部電極層１２２、２２２が形成され、分断層１２３’から分断層１２３、２２３が形成される。
　次に、製造装置は、製造装置は、半導体基板１１１の表面１１１ａ上に絶縁膜を成膜し、成膜された絶縁膜をエッチバックする。これにより、図４Ｄに示すように、サイドウォール１３、２３を同時に形成する。次に、製造装置は、半導体基板１１１の表面１１１ａ上にレジストパターンＰＲを形成して、ｐ型の不純物拡散層５２を覆う。次に、製造装置は、レジストパターンＰＲと、ゲート電極１２、２２とをマスクに用いて、半導体基板１１１の表面１１１ａ側にｎ型不純物（例えば、リン）をイオン注入する。
　上述したように、マスクとして用いられるゲート電極１２は、下部電極層１２１と上部電極層１２２との間に分断層１２３を有する。分断層１２３によって結晶粒は分断されているので、結晶粒の平均粒径は小さくなり、結晶粒界（すなわち、結晶粒子間の界面）は増大している。例えば、下部電極層１２１と上部電極層１２２との間に結晶粒界が多く存在する。これにより、ゲート電極１２にイオン注入されるｎ型不純物は、ゲート電極１２内の結晶粒界に衝突、散乱し易く、運動エネルギを失い易く、ゲート電極１２を突き抜け難い。
　同様に、ゲート電極２２は、下部電極層２２１と上部電極層２２２との間に分断層２２３を有する。分断層２２３によって結晶粒は分断されているので、結晶粒の平均粒径は小さくなり、結晶粒界は増大している。例えば、下部電極層２２１と上部電極層２２２との間に結晶粒界が多く存在する。
　ｎ型不純物がイオン注入された後、製造装置はレジストパターンＰＲを除去する。次に、製造装置は、半導体基板１１１に熱処理を加えて、イオン注入されたｎ型不純物を活性化する。これにより、図４Ｄに示すように、画素トランジスタＴｒ１のソース領域１４及びドレイン領域１５と、フローティングディフュージョンＦＤとが形成される。
　なお、製造装置は、ソース領域１４及びドレイン領域１５と、フローティングディフュージョンＦＤとを別々に形成してもよい。この場合は、フローティングディフュージョンＦＤを形成するためのイオン注入工程で、製造装置は、画素トランジスタＴｒ１が形成される領域をレジストパターン等で保護し、画素トランジスタＴｒ１が形成される領域にイオンが注入されないようにする。
　その後、製造装置は、層間絶縁膜５５（図２参照）を成膜し、層間絶縁膜５５の表面を平坦化する。次に、製造装置は、表面が平坦化された層間絶縁膜５５にコンタクトホールを形成し、コンタクトホール内にコンタクト電極５６、５７、５８（図２参照）を形成する。以上の工程を経て、図２に示した撮像装置１００が完成する。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係る撮像装置１００は、半導体基板１１１と、半導体基板１１１に設けられた平面型の画素トランジスタＴｒ１と、半導体基板１１１に設けられた縦型の転送トランジスタＴｒ２と、を備える。画素トランジスタＴｒ１は、半導体基板１１１の表面１１１ａ上に設けられたゲート絶縁膜１１と、ゲート絶縁膜１１上に設けられたゲート電極１２と、を有する。転送トランジスタＴｒ２は、半導体基板１１１の表面１１１ａ側に開口するトレンチＨ内に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１を介してトレンチＨ内に埋め込まれたゲート電極２２と、を有する。画素トランジスタＴｒ１のゲート電極１２は、ゲート電極１２の厚さ方向において結晶粒を分断する分断層１２３を内部に含む。
　これによれば、分断層１２３は、ゲート電極１２の結晶粒の平均粒径を小さくすることができ、ゲート電極１２内の結晶粒界を増大させることができる。分断層１２３によって、ゲート電極１２内には結晶粒界が多く存在する。これにより、ゲート電極１２は、撮像装置１００を製造する際にイオン注入のマスクとして、より有効に機能する。
　例えばソース領域１４及びドレイン領域１５の形成工程で、ゲート電極１２にリン（Ｐ）等のｎ型不純物がイオン注入されても、イオン注入されたｎ型不純物の進行方向には結晶粒界が多く存在する。このため、イオン注入されたｎ型不純物は、ゲート電極１２内の結晶粒界に衝突、散乱し易く、運動エネルギを失い易く、ゲート電極１２を突き抜け難い。これにより、撮像装置１００は、平面型である画素トランジスタＴｒ１の特性（例えば、閾値電圧）が変動することを抑制することができる。
　また、下部電極層１２１の結晶粒の平均粒径φ１は、上部電極層１２２の結晶粒の平均粒径φ２よりも小さい（φ１＜φ２）。これにより、ソース領域１４及びドレイン領域１５の形成工程で、ゲート電極１２にイオン注入されるｎ型不純物を効果的に散乱させることができる。より詳しく説明すると、φ１＜φ２とすることにより、上部電極層１２２と比べて、下部電極層１２１における単位体積当たりの結晶界面を増やすことができる。ゲート電極１２にイオン注入されるｎ型不純物は、上部電極層１２２にイオン注入された直後よりも、上部電極層１２２と分断層１２３とを突き抜けて下部電極層１２１に到達したときの方が、運動エネルギが小さい。運動エネルギが小さいほど結晶界面に衝突したときに進行方向が変わり易い傾向がある。このため、φ１＜φ２とすることにより、ゲート電極１２に注入されるｎ型不純物を効果的に散乱させることができる。
　本開示の実施形態１に係る撮像装置１００の製造方法は、平面型の画素トランジスタＴｒ１と縦型の転送トランジスタＴｒ２とを同一の半導体基板１１１に備える、撮像装置１００の製造方法であって、半導体基板１１１の表面１１１ａ側をエッチングしてトレンチＨを形成する工程と、半導体基板１１１の表面１１１ａ側を熱酸化して、表面１１１ａ上に画素トランジスタＴｒ１のゲート絶縁膜１１を形成するとともに、トレンチＨ内に転送トランジスタＴｒ２のゲート絶縁膜２１を形成する工程と、ＣＶＤ法により、ゲート絶縁膜１１とゲート絶縁膜２１とが形成された半導体基板１１１の表面１１１ａ上に電極材１２’を成膜してトレンチＨを埋め込む工程と、電極材１２’をパターニングして、ゲート絶縁膜１１上に画素トランジスタＴｒ１のゲート電極１２を形成するとともに、トレンチＨ内にゲート絶縁膜２１を介して転送トランジスタＴｒ２のゲート電極２２を形成する工程と、を含む。電極材１２’を成膜する工程では、電極材１２’の内部に結晶粒を分断する分断層１２３を形成する。
　これによれば、ゲート電極１２の結晶粒の平均粒径を小さくすることができ、ゲート電極１２内の結晶粒界を増大させることができる。分断層１２３によって、ゲート電極１２内には結晶粒界を多く形成することができ、ゲート電極１２をイオン注入のマスクとして、より有効に機能させることが可能となる。例えば、画素トランジスタＴｒ１のソース領域１４及びドレイン領域１５を形成する工程で、この不純物がゲート電極１２を突き抜けることを抑制することができる。これにより、画素トランジスタＴｒ１の特性（例えば、閾値電圧）変動が抑制された撮像装置１００を製造することができる。
（変形例）
　上記の実施形態１では、ＰＤＡＳの成膜途中で原料ガスに添加物を一時的に添加して、分断層１２３、２２３を形成することを説明した。しかしながら、本開示の実施形態において、分断層の形成方法は上記に限定されない。本開示の実施形態では、例えば、ＰＤＡＳを一度成膜した後に、ＰＤＡＳの表面にプラズマ窒化処理又はＷｅｔ酸化を行ない、その後、再度ＰＤＡＳを成膜しても良い。このような方法であっても、ＰＤＡＳ内に分断層を形成することができる。
（検証）
　本発明者は、本開示のイオンの突き抜け防止技術について、実施例に係る電極層と比較例に係る電極層とを作成して検証した。
（ａ）実施例
　図６Ａは、本開示の実施例に係る電極層７０の成膜直後の構成を模式的に示す断面図である。図６Ｂは、本開示の実施例に係る電極層７０のイオン注入時の構成を模式的に示す断面図である。図７は、本開示のイオンの突き抜け防止技術の検証プロセスを示すフローチャートである。
　図６Ａに示すように、実施例に係る電極層７０は、下部電極層７１（本開示の「第１電極層」の一例）と、上部電極層７２（本開示の「第２電極層」の一例）と、下部電極層７１と上部電極層７２との間に位置する分断層７３（本開示の「第１分断層」の一例）と、を有する。下部電極層７１と上部電極層７２は、炭素（Ｃ）等の添加物を実質的に含まないＰＤＡＳで構成されている。分断層７３は、添加物を含むＰＤＡＳ層である。
　図６Ａに示す電極層７０は、図７に示す工程フローのステップＳ１及びＳ２を経て形成される。ステップＳ１では、Ｓｉ基板６０を熱酸化してシリコン酸化膜（ＳｉＯ２膜）６１を形成した。ステップＳ２では、ＳｉＯ２膜６１上にＰＤＡＳを成膜して電極層７０を形成した。ステップＳ２では、ＰＤＡＳの成膜途中で添加物を添加することにより、下部電極層７１と分断層７３と上部電極層７２とがこの順で積層された構造を作成した。
　図６Ｂに示す電極層７０は、ステップＳ２からさらに、ステップＳ３からＳ５を経て形成される。ステップＳ３では、電極層７０をアニールして結晶化させる。実施例の電極層７０では、下部電極層７１と上部電極層７２との間に分断層７３があるため、下部電極層７１と上部電極層７２との間で結晶粒は分断される。
　具体的には、下部電極層７１に含まれる（１００）面の結晶粒と、上部電極層７２に含まれる（１００）面の結晶粒は、分断層７３で分断される。同様に、下部電極層７１に含まれる（１１０）面の結晶粒と、上部電極層７２に含まれる（１１０）面の結晶粒も、分断層７３で分断される。下部電極層に含まれる（１００）面の結晶粒の直上に、分断層７３を介して、上部電極層７２に含まれる（１１０）面の結晶粒が存在する場合がある。下部電極層に含まれる（１１０）面の結晶粒の直上には、分断層７３を介して、上部電極層７２に含まれる（１００）面の結晶粒が存在する場合もある。
　なお、（１００）面と等価な結晶面として、（０１０）、（００１）、（－１００）、（０－１０）及び（００－１）の各面が挙げられる。本明細書では、説明の便宜上から、（１００）だけでなく、（１００）面と等価な結晶面も（１００）面という。同様に、（１１０）面だけでなく、（１１０）面と等価な結晶面も単に（１１０）面という。
　ステップＳ４では、電極層７０上にＳｉＯ２膜（図示せず）を成膜した。ステップＳ５では、電極層７０の上方から、電極層７０に向けてリン（Ｐ）をイオン注入した。図６Ｂに示すように、電極層７０では分断層７３によって結晶粒は分断されているので、結晶粒の平均粒径は小さくなり、結晶粒界は増大している。これにより、電極層７０にイオン注入されたリン（Ｐ）は、電極層７０内の結晶粒界に衝突、散乱し易く、運動エネルギを失い易く、電極層７０を突き抜け難い。
　これ以降は、ステップＳ６からＳ８を経て、後述の図９に示す検証結果を得た。ステップＳ６では、ＳｉＯ２膜を介して電極層７０上にシリコン窒化膜（ＳｉＮ膜；図示せず）を成膜した。ステップＳ７では、電極層７０を含むＳｉ基板６０全体をアニールして、イオン注入されたリン（Ｐ）を活性化させる。ステップＳ８では、電極層７０とＳｉ基板６０との界面付近におけるリン（Ｐ）濃度を、二次イオン質量分析法（ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ））で測定した。
（比較例）
　図８Ａは、本開示の比較例に係る電極層９０の成膜直後の構成を模式的に示す断面図である。図８Ｂは、本開示の比較例に係る電極層９０のイオン注入時の構成を模式的に示す断面図である。図８Ａに示すように、比較例に係る電極層９０は、炭素（Ｃ）等の添加物を実質的に含まないＰＤＡＳのみで構成されている。
　図８Ａに示す電極層９０は、図７に示す工程フローのステップＳ１及びＳ２を経て形成される。比較例では、ステップＳ２において、成膜途中での添加物の添加は行わなかった。
　図８Ｂに示す電極層９０は、ステップＳ２からさらに、ステップＳ３からＳ５を経て形成される。比較例の電極層９０には分断層７３はないため、実施例と比較して結晶の平均粒径は大きい。ステップＳ５では、電極層９０の上方から、電極層９０に向けてリン（Ｐ）をイオン注入した。電極層９０には分断層７３はなく結晶粒界は少ないため、電極層９０にイオン注入されたリン（Ｐ）は、結晶粒界と衝突しにくく、電極層９０を突き抜け易い。
　これ以降は、ステップＳ６からＳ８を経て、後述の図９に示す検証結果を得た。ステップＳ８では、電極層９０とＳｉ基板６０との界面付近におけるリン（Ｐ）濃度をＳＩＭＳで測定した。
（検証結果）
　図９は、本開示の実施例及び比較例の検証結果を示すグラフである。図９の縦軸は、電極層９０とＳｉ基板６０との界面付近におけるリン（Ｐ）濃度をＳＩＭＳで測定した値であり、リン（Ｐ）の突き抜け量［ａｔｏｍｓ／ｃｍ３］を意味する。図９に示すように、ＳＩＭＳによる測定の結果、実施例は比較例よりもリン（Ｐ）の突き抜け量が小さいことが確認された。本検証では、実施例におけるリン（Ｐ）の突き抜け量は、比較例におけるリン（Ｐ）の突き抜け量の約１／４０であることが確認された。
　この検証結果から、本開示のイオンの突き抜け防止技術を平面型トランジスタに適用することによって、平面型トランジスタの特性（例えば、閾値電圧）変動を抑制することができる、ということがわかる。
＜実施形態２＞
　図１０は、本開示の実施形態２に係る撮像装置１００Ａであって、画素トランジスタＴｒ１及び転送トランジスタＴｒ２とその周辺部の構成例を示す断面図である。図１０に示すように、撮像装置１００Ａの転送トランジスタＴｒ２では、下部電極層２２１と上部電極層２２２とに挟まれた分断層２２３が、トレンチＨの内側に入り込んでいる。
　撮像装置１００Ａにおいても、分断層１２３は、ゲート電極１２の結晶粒の平均粒径を小さくすることができ、ゲート電極１２内の結晶粒界を増大させることができる。ゲート電極１２にイオン注入される不純物（例えば、リン（Ｐ））は、ゲート電極１２内の結晶粒界に衝突、散乱し易く、運動エネルギを失い易く、ゲート電極１２を突き抜け難い。これにより、撮像装置１００Ａは、平面型である画素トランジスタＴｒ１の特性（例えば、閾値電圧）が変動することを抑制することができる。
＜実施形態３＞
　上記の実施形態１、２では、ゲート電極１２、２２が分断層１２３、２２３をそれぞれ１層ずつ有する場合を説明した。しかしながら、本開示において、ゲート電極１２、２２が有する分断層の数は、１層に限定されない。ゲート電極１２、２２が有する分断層の数は、２層以上であってもよい。
　図１１は、本開示の実施形態３に係る撮像装置１００Ｂであって、画素トランジスタＴｒ１及び転送トランジスタＴｒ２とその周辺部の構成例を示す断面図である。図１１に示すように、撮像装置１００Ｂにおいて、画素トランジスタＴｒ１のゲート電極１２は、下部電極層１２１と、中部電極層１２４と、上部電極層１２２と、分断層１２３Ａ、１２３Ｂ（本開示の「第１分断層」の一例）と、を有する。
　下部電極層１２１と、中部電極層１２４と、上部電極層１２２は、炭素（Ｃ）、酸素（Ｏ）及び窒素（Ｎ）の少なくとも１種以上の添加物を実質的に含まないＰＤＡＳで構成されている。分断層１２３Ａ、１２３Ｂは、炭素（Ｃ）等の添加物を含むＰＤＡＳで構成されている。例えば、中部電極層１２４は、下部電極層１２１及び上部電極層１２２と同じ組成を有する。分断層１２３Ａ、１２３Ｂは、実施形態１で説明した分断層１２３と同じ組成で、同じ膜厚を有する。
　下部電極層１２１と上部電極層１２２との間に、分断層１２３Ａと、中部電極層１２４と、分断層１２３Ｂとが配置されている。上部電極層１２２と中部電極層１２４との間に分断層１２３Ａが配置されている。分断層１２３Ａによって、下部電極層１２１と中部電極層１２４との間の結晶粒が分断されている。中部電極層１２４と上部電極層１２２との間に分断層１２３Ｂが配置されている。分断層１２３Ｂによって、中部電極層１２４と上部電極層１２２との間の結晶粒が分断されている。
　実施形態３において、下部電極層１２１と、中部電極層１２４、上部電極層１２２の厚さの大小関係は特に限定されないが、一例を挙げると、下部電極層１２１が最も薄いことが好ましい。これにより、下部電極層１２１の結晶粒の平均粒径を最も小さくすることができ、下部電極層１２１における単位体積当たりの結晶界面を最も増やすことができる。これにより、撮像装置１００Ｂは、ゲート電極１２にイオン注入される不純物（例えば、リン（Ｐ））を効果的に散乱させることができる。
　また、下部電極層１２１の次に、中部電極層１２４の厚さが薄いことがさらに好ましい。これにより、下部電極層１２１の次に、中部電極層１２４の結晶粒の平均粒径を小さくすることができ、中部電極層１２４における単位体積当たりの結晶界面を増やすことができる。これにより、撮像装置１００Ｂは、ゲート電極１２にイオン注入される不純物（例えば、リン（Ｐ））をさらに効果的に散乱させることができる。
　撮像装置１００Ｂにおいて、転送トランジスタＴｒ２のゲート電極２２は、下部電極層２２１と、中部電極層２２４と、上部電極層２２２と、分断層２２３Ａ、２２３Ｂ（本開示の「第２分断層」の一例）と、を有する。
　下部電極層２２１と、中部電極層２２４と、上部電極層２２２は、炭素（Ｃ）、酸素（Ｏ）及び窒素（Ｎ）の少なくとも１種以上の添加物を実質的に含まないＰＤＡＳで構成されている。分断層２２３Ａ、２２３Ｂは、炭素（Ｃ）等の添加物を含むＰＤＡＳで構成されている。例えば、中部電極層２２４は、下部電極層２２１及び上部電極層２２２と同じ組成を有する。分断層２２３Ａ、２２３Ｂは、実施形態１で説明した分断層２２３と同じ組成で、同じ膜厚を有する。
　下部電極層２２１と上部電極層２２２との間に、分断層２２３Ａと、中部電極層２２４と、分断層２２３Ｂとが配置されている。上部電極層２２２と中部電極層２２４との間に分断層２２３Ａが配置されている。分断層２２３Ａによって、下部電極層２２１と中部電極層２２４との間の結晶粒が分断されている。中部電極層２２４と上部電極層２２２との間に分断層２２３Ｂが配置されている。分断層２２３Ｂによって、中部電極層２２４と上部電極層２２２との間の結晶粒が分断されている。
　実施形態１と同様に、実施形態３においても、ゲート電極１２、２２は、同一工程で同時に形成してよい。例えば、ＰＤＡＳの成膜途中で、原料ガスに炭素（Ｃ）等の添加物をＩｎ－ｓｉｔｕで添加することによって、分断層１２３Ａ、２２３Ａを同時に形成することができる。また、原料ガスへの添加物の添加を止め、その後に続くＰＤＡＳの成膜途中で再度、炭素（Ｃ）等の添加物をＩｎ－ｓｉｔｕで添加することによって、分断層１２３Ｂ、２２３Ｂを同時に形成することができる。
　撮像装置１００Ｂにおいて、分断層１２３Ａ、１２３Ｂは、ゲート電極１２の結晶粒の平均粒径を小さくすることができ、ゲート電極１２内の結晶粒界を増大させることができる。ゲート電極１２にイオン注入される不純物（例えば、リン（Ｐ））は、ゲート電極１２内の結晶粒界に衝突、散乱し易く、運動エネルギを失い易く、ゲート電極１２を突き抜け難い。これにより、撮像装置１００Ｂは、平面型である画素トランジスタＴｒ１」の特性（例えば、閾値電圧）が変動することを抑制することができる。
　ゲート電極１２において、積層される分断層の数が増えるほど、ゲート電極１２の結晶粒の平均粒径を小さくすることができ、単位体積当たりの結晶粒界を増やすことができる。撮像装置１００Ｂにおいて、ゲート電極１２は積層された複数の分断層を有するため、不純物の突き抜けをさらに抑制することができる。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本開示に係る技術（本技術）はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　また、本技術は撮像装置ではなく、半導体装置に適用してしてもよい。この場合、本開示の「平面型トランジスタ」と「縦型トランジスタ」は、ロジック回路、アナログ回路又はメモリ回路など、任意の集積回路に組み込まれていてもよい。
＜電子機器への適用例＞
　本開示に係る技術（本技術）は、例えば、デジタルスチルカメラやデジタルビデオカメラなど（以下、カメラと総称する。）の撮像システム、撮像機能を備えた携帯電話機等のモバイル機器、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１２は、本開示に係る技術（本技術）を電子機器３００に適用した例を示す概念図である。図１２に示すように、電子機器３００は、例えばカメラであり、固体撮像装置３０１、光学レンズ３１０、シャッタ装置３１１、駆動回路３１２、及び、信号処理回路３１３を有する。光学レンズ３１０は、本開示の「光学部品」の一例である。
　光学レンズ３１０を透過した光が固体撮像装置３０１に入射する。例えば、光学レンズ３１０は、被写体からの像光（入射光）を固体撮像装置３０１の撮像面上に結像させる。これにより固体撮像装置３０１内に、一定期間、信号電荷が蓄積される。シャッタ装置３１１は、固体撮像装置３０１への光照射期間及び遮光期間を制御する。駆動回路３１２は、固体撮像装置３０１の転送動作等及びシャッタ装置３１１のシャッタ動作を制御する駆動信号を供給する。駆動回路３１２から供給される駆動信号（タイミング信号）により、固体撮像装置３０１の信号転送を行う。信号処理回路３１３は、各種の信号処理を行う。例えば、信号処理回路３１３は、固体撮像装置３０１から出力される信号を処理する。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、あるいは、モニタに出力される。
　なお、電子機器３００におけるシャッタ動作は、機械式シャッタではなく、固体撮像装置３０１による電子式シャッタ（例えば、グローバルシャッタ）で実現されてもよい。電子機器３００におけるシャッタ動作が電子式シャッタで実現される場合、図１２のシャッタ装置３１１は省略されてもよい。
　電子機器３００では、上述した撮像装置１００、１００Ａ、１００Ｂのいずれか１つ以上が固体撮像装置３０１に適用される。これにより、性能の向上が図られた電子機器３００を得ることができる。なお、電子機器３００は、カメラに限られるものではない。電子機器３００は、撮像機能を備えた携帯電話機等のモバイル機器、または、撮像機能を備えた他の機器であってもよい。
＜内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギ処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギ処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１４は、図１３に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギ処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２、ＣＣＵ１１２０１の画像処理部１１４１２等に適用され得る。具体的には、上述した撮像装置１００、１００Ａ、１００Ｂのいずれか１つ以上を撮像部１０４０２に適用することができる。内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２、ＣＣＵ１１２０１の画像処理部１１４１２等に本開示に係る技術を適用することにより、より鮮明な術部画像を得ることができるため、術者が術部を確実に確認することが可能になる。また、内視鏡１１１００や、カメラヘッド１１１０２の撮像部１１４０２、ＣＣＵ１１２０１の画像処理部１１４１２等に本開示に係る技術を適用することにより、より低レイテンシで術部画像を得ることができるため、術者が術部を触接観察している場合と同様の感覚で処置を行うことが可能になる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１６は、撮像部１２０３１の設置位置の例を示す図である。
　図１６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、上述した１００、１００Ａ、１００Ｂのいずれか１つ以上を撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本開示は以下のような構成も取ることができる。
（１）半導体基板と、
　前記半導体基板に設けられた平面型トランジスタと、
　前記半導体基板に設けられた縦型トランジスタと、を備え、
　前記平面型トランジスタは、
　前記半導体基板の第１面上に設けられた第１ゲート絶縁膜と、
　前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有し、
　前記縦型トランジスタは、
　前記半導体基板の前記第１面側に開口するトレンチ内に設けられた第２ゲート絶縁膜と、
　前記第２ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第２ゲート電極と、を有し、
　前記第１ゲート電極は、前記第１ゲート電極の厚さ方向において結晶粒を分断する第１分断層を内部に含む、撮像装置。
（２）前記第１ゲート電極は、
　前記第１ゲート絶縁膜と前記第１分断層との間に位置する第１電極層と、
　前記第１分断層を挟んで第１電極層の反対側に位置する第２電極層と、を含み、
　前記第１電極層の厚さは前記第２電極層の厚さよりも薄い、
前記（１）に記載の撮像装置。
（３）前記第１電極層の結晶粒の平均粒径は、前記第２電極層の結晶粒の平均粒径よりも小さい、
前記（２）に記載の撮像装置。
（４）前記第１電極層の厚さと前記第１分断層の厚さの和は、前記第１ゲート電極の厚さの１／３以下である、
前記（２）又は（３）に記載の撮像装置。
（５）前記第１ゲート電極は、前記第１分断層を複数有する、
前記（１）に記載の撮像装置。
（６）前記第１分断層の厚さは、１ｎｍ以上５ｎｍ以下である、
前記（１）から（５）のいずれか１項に記載の撮像装置。
（７）前記第１分断層は、炭素、酸素及び窒素の少なくとも１種以上の元素を、１×１０２０／ｃｍ３以上の濃度で含む、
前記（１）から（６）のいずれか１項に記載の撮像装置。
（８）前記第１ゲート電極は、リンがドープされたアモルファスポリシリコンで構成されている、
前記（１）から（７）のいずれか１項に記載の撮像装置。
（９）前記第２ゲート電極は、前記第２ゲート電極の厚さ方向において結晶粒を分断する第２分断層を含む、
前記（１）から（８）のいずれか１項に記載の撮像装置。
（１０）前記第２ゲート電極は第２分断層を複数有し、
　前記第１ゲート電極における前記第１分断層の数と、前記第２ゲート電極における前記第２分断層の数は互いに同じである、
前記（９）に記載の撮像装置。
（１１）前記第２分断層の厚さは、１ｎｍ以上５ｎｍ以下である、
前記（９）又は（１０）に記載の撮像装置。
（１２）前記第２分断層は、炭素、酸素及び窒素の少なくとも１種以上の元素を、１×１０２０／ｃｍ３以上の濃度で含む、
前記（９）から（１１）のいずれか１項に記載の撮像装置。
（１３）前記第２ゲート電極は、リンがドープされたアモルファスシリコンで構成されている、
前記（９）から（１２）のいずれか１項に記載の撮像装置。
（１４）平面型トランジスタと縦型トランジスタとを同一の半導体基板に備える、撮像装置の製造方法であって、
　前記半導体基板の第１面側をエッチングしてトレンチを形成する工程と、
　前記半導体基板の前記第１面側を熱酸化して、前記第１面上に前記平面型トランジスタの第１ゲート絶縁膜を形成するとともに、前記トレンチ内に前記縦型トランジスタの第２ゲート絶縁膜を形成する工程と、
　化学気相成長法により、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とが形成された前記半導体基板の前記第１面上に電極材を成膜して前記トレンチを埋め込む工程と、
　前記電極材をパターニングして、前記第１ゲート絶縁膜上に前記平面型トランジスタの第１ゲート電極を形成するとともに、前記トレンチ内に前記第２ゲート絶縁膜を介して前記縦型トランジスタの第２ゲート電極を形成する工程と、を含み、
　前記電極材を成膜する工程では、前記電極材の内部に結晶粒を分断する分断層を形成する、撮像装置の製造方法。
（１５）前記電極材を成膜する工程では、前記電極材の成膜途中で原料ガスに添加物を一時的に添加することによって前記分断層を形成する、
前記（１４）に記載の撮像装置の製造方法。
（１６）前記原料ガスは、リンとシランとを含み、
　前記添加物は、炭素、酸素及び窒素の少なくとも１種以上の元素を含む、
前記（１５）に記載の撮像装置の製造方法。
（１７）光学部品と、
　前記光学部品を透過した光が入射する撮像装置と、
　前記撮像装置から出力される信号を処理する信号処理回路と、を備え、
　前記撮像装置は、
　半導体基板と、
　前記半導体基板に設けられた平面型トランジスタと、
　前記半導体基板に設けられた縦型トランジスタと、を備え、
　前記平面型トランジスタは、
　前記半導体基板の第１面上に設けられた第１ゲート絶縁膜と、
　前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有し、
　前記縦型トランジスタは、
　前記半導体基板の前記第１面側に開口するトレンチ内に設けられた第２ゲート絶縁膜と、
　前記第２ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第２ゲート電極と、を有し、
　前記第１ゲート電極は、前記第１ゲート電極の厚さ方向において結晶粒を分断する第１分断層を内部に含む、電子機器。
　本開示はさらに、以下のような構成も取ることができる。
（１８）半導体基板と、
　前記半導体基板に設けられた平面型トランジスタと、
　前記半導体基板に設けられた縦型トランジスタと、を備え、
　前記平面型トランジスタは、
　前記半導体基板の第１面上に設けられた第１ゲート絶縁膜と、
　前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有し、
　前記縦型トランジスタは、
　前記半導体基板の前記第１面側に開口するトレンチ内に設けられた第２ゲート絶縁膜と、
　前記第２ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第２ゲート電極と、を有し、
　前記第１ゲート電極は、前記第１ゲート電極の厚さ方向において結晶粒を分断する第１分断層を内部に含む、半導体装置。
１１、１１’、２１　ゲート絶縁膜
１２、２２　ゲート電極
１２’　電極材
１２ａ　上面
１２ｂ　下面
１３、２３　サイドウォール
１４　ソース領域
１５　ドレイン領域
５１　ウェル分離層
５２　不純物拡散層
５３　素子分離層
５４　ｐ－層
５５　層間絶縁膜
５６、５７、５８　コンタクト電極
６０　Ｓｉ基板
６１　ＳｉＯ２膜
７０、９０　電極層
７１、１２１、２２１　下部電極層
７２、１２２、２２２　上部電極層
７３、１２３、１２３’、１２３Ａ、１２３Ｂ、２２３、２２３Ａ、２２３Ｂ　分断層
１００、１００Ａ、１００Ｂ　撮像装置
１０２　画素
１０３　画素領域
１０４　垂直駆動回路
１０５　カラム信号処理回路
１０６　水平駆動回路
１０７　出力回路
１０８　制御回路
１０９　垂直信号線
１１０　水平信号線
１１１　半導体基板
１１１ａ　表面
１１１ｂ　裏面
１１２　入出力端子
１２１’、１２２’　ＰＤＡＳ層
１２４，２２４　中部電極層
３００　電子機器
３０１　固体撮像装置
３１０　光学レンズ
３１１　シャッタ装置
３１２　駆動回路
３１３　信号処理回路
１０４０２　撮像部
１１０００　内視鏡手術システム
１１１００　内視鏡
１１１０１　鏡筒
１１１０２　カメラヘッド
１１１１０　術具
１１１１１　気腹チューブ
１１１１２　エネルギ処置具
１１１２０　支持アーム装置
１１１３１　術者（医師）
１１１３２　患者
１１１３３　患者ベッド
１１２００　カート
１１２０１　カメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）
１１２０２　表示装置
１１２０３　光源装置
１１２０４　入力装置
１１２０５　処置具制御装置
１１２０６　気腹装置
１１２０７　レコーダ
１１２０８　プリンタ
１１４００　伝送ケーブル
１１４０１　レンズユニット
１１４０２　撮像部
１１４０３　駆動部
１１４０４　通信部
１１４０５　カメラヘッド制御部
１１４１１　通信部
１１４１２　画像処理部
１１４１３　制御部
１２０００　車両制御システム
１２００１　通信ネットワーク
１２０１０　駆動系制御ユニット
１２０２０　ボディ系制御ユニット
１２０３０　車外情報検出ユニット
１２０３１　撮像部
１２０４０　車内情報検出ユニット
１２０４１　運転者状態検出部
１２０５０　統合制御ユニット
１２０５１　マイクロコンピュータ
１２０５２　音声画像出力部
１２０６１　オーディオスピーカ
１２０６２　表示部
１２０６３　インストルメントパネル
１２１００　車両
１２１０１　撮像部
１２１０２　撮像部
１２１０３　撮像部
１２１０４　撮像部
１２１０５　撮像部
１２１１１　撮像範囲
１２１１２　撮像範囲
１２１１３　撮像範囲
１２１１４　撮像範囲
Ｃ１２　中心位置
ＣＣＵ１１２０１　撮像部
ＣＣＵ１１２０１　カメラヘッド
ＦＤ　フローティングディフュージョン
Ｈ　トレンチ
Ｉ　車載ネットワーク
ＩＣＧ　インドシアニングリーン
ＰＤ　フォトダイオード
ＰＲ　レジストパターン
Ｔｒ１　画素トランジスタ
Ｔｒ２　転送トランジスタ

Claims (17)

  1. 　半導体基板と、
    　前記半導体基板に設けられた平面型トランジスタと、
    　前記半導体基板に設けられた縦型トランジスタと、を備え、
    　前記平面型トランジスタは、
    　前記半導体基板の第１面上に設けられた第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有し、
    　前記縦型トランジスタは、
    　前記半導体基板の前記第１面側に開口するトレンチ内に設けられた第２ゲート絶縁膜と、
    　前記第２ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第２ゲート電極と、を有し、
    　前記第１ゲート電極は、前記第１ゲート電極の厚さ方向において結晶粒を分断する第１分断層を内部に含む、撮像装置。
  2. 　前記第１ゲート電極は、
    　前記第１ゲート絶縁膜と前記第１分断層との間に位置する第１電極層と、
    　前記第１分断層を挟んで第１電極層の反対側に位置する第２電極層と、を含み、
    　前記第１電極層の厚さは前記第２電極層の厚さよりも薄い、請求項１に記載の撮像装置。
  3. 　前記第１電極層の結晶粒の平均粒径は、前記第２電極層の結晶粒の平均粒径よりも小さい、請求項２に記載の撮像装置。
  4. 　前記第１電極層の厚さと前記第１分断層の厚さの和は、前記第１ゲート電極の厚さの１／３以下である、請求項２に記載の撮像装置。
  5. 　前記第１ゲート電極は、前記第１分断層を複数有する、請求項１に記載の撮像装置。
  6. 　前記第１分断層の厚さは、１ｎｍ以上５ｎｍ以下である、請求項１に記載の撮像装置。
  7. 　前記第１分断層は、炭素、酸素及び窒素の少なくとも１種以上の元素を、１×１０２０／ｃｍ３以上の濃度で含む、請求項１に記載の撮像装置。
  8. 　前記第１ゲート電極は、リンがドープされたアモルファスポリシリコンで構成されている、請求項１に記載の撮像装置。
  9. 　前記第２ゲート電極は、前記第２ゲート電極の厚さ方向において結晶粒を分断する第２分断層を含む、請求項１に記載の撮像装置。
  10. 　前記第２ゲート電極は第２分断層を複数有し、
    　前記第１ゲート電極における前記第１分断層の数と、前記第２ゲート電極における前記第２分断層の数は互いに同じである、請求項９に記載の撮像装置。
  11. 　前記第２分断層の厚さは、１ｎｍ以上５ｎｍ以下である、請求項９に記載の撮像装置。
  12. 　前記第２分断層は、炭素、酸素及び窒素の少なくとも１種以上の元素を、１×１０２０／ｃｍ３以上の濃度で含む、請求項９に記載の撮像装置。
  13. 　前記第２ゲート電極は、リンがドープされたアモルファスシリコンで構成されている、請求項９に記載の撮像装置。
  14. 　平面型トランジスタと縦型トランジスタとを同一の半導体基板に備える、撮像装置の製造方法であって、
    　前記半導体基板の第１面側をエッチングしてトレンチを形成する工程と、
    　前記半導体基板の前記第１面側を熱酸化して、前記第１面上に前記平面型トランジスタの第１ゲート絶縁膜を形成するとともに、前記トレンチ内に前記縦型トランジスタの第２ゲート絶縁膜を形成する工程と、
    　化学気相成長法により、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とが形成された前記半導体基板の前記第１面上に電極材を成膜して前記トレンチを埋め込む工程と、
    　前記電極材をパターニングして、前記第１ゲート絶縁膜上に前記平面型トランジスタの第１ゲート電極を形成するとともに、前記トレンチ内に前記第２ゲート絶縁膜を介して前記縦型トランジスタの第２ゲート電極を形成する工程と、を含み、
    　前記電極材を成膜する工程では、前記電極材の内部に結晶粒を分断する分断層を形成する、撮像装置の製造方法。
  15. 　前記電極材を成膜する工程では、前記電極材の成膜途中で原料ガスに添加物を一時的に添加することによって前記分断層を形成する、請求項１４に記載の撮像装置の製造方法。
  16. 　前記原料ガスは、リンとシランとを含み、
    　前記添加物は、炭素、酸素及び窒素の少なくとも１種以上の元素を含む、請求項１５に記載の撮像装置の製造方法。
  17. 　光学部品と、
    　前記光学部品を透過した光が入射する撮像装置と、
    　前記撮像装置から出力される信号を処理する信号処理回路と、を備え、
    　前記撮像装置は、
    　半導体基板と、
    　前記半導体基板に設けられた平面型トランジスタと、
    　前記半導体基板に設けられた縦型トランジスタと、を備え、
    　前記平面型トランジスタは、
    　前記半導体基板の第１面上に設けられた第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有し、
    　前記縦型トランジスタは、
    　前記半導体基板の前記第１面側に開口するトレンチ内に設けられた第２ゲート絶縁膜と、
    　前記第２ゲート絶縁膜を介して前記トレンチ内に埋め込まれた第２ゲート電極と、を有し、
    　前記第１ゲート電極は、前記第１ゲート電極の厚さ方向において結晶粒を分断する第１分断層を内部に含む、電子機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023074215A1 (ja) * 2021-10-28 2023-05-04 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62177919A (ja) * 1986-01-21 1987-08-04 モトロ−ラ・インコ−ポレ−テツド 多結晶半導体層を安定化させる半導体装置及び方法
JPH01173713A (ja) * 1987-12-28 1989-07-10 Mitsubishi Electric Corp 半導体装置
JPH1098187A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体装置の製造方法
JPH11214683A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2000031475A (ja) * 1998-07-10 2000-01-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000133797A (ja) * 1998-10-22 2000-05-12 Nec Corp Ｍｏｓ型半導体装置及びその製造方法
JP2000183152A (ja) * 1998-12-16 2000-06-30 Nec Corp 半導体装置の製造方法
JP2001210593A (ja) * 2000-01-24 2001-08-03 Fuji Film Microdevices Co Ltd 多結晶シリコン膜の形成方法及び半導体装置
JP2003037266A (ja) * 2001-07-25 2003-02-07 Toshiba Corp 半導体装置及びその製造方法
JP2010283086A (ja) * 2009-06-03 2010-12-16 Sony Corp 半導体装置及びその製造方法、固体撮像素子
JP2012084610A (ja) * 2010-10-07 2012-04-26 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び電子機器
JP2016039315A (ja) * 2014-08-08 2016-03-22 株式会社東芝 固体撮像素子

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62177919A (ja) * 1986-01-21 1987-08-04 モトロ−ラ・インコ−ポレ−テツド 多結晶半導体層を安定化させる半導体装置及び方法
JPH01173713A (ja) * 1987-12-28 1989-07-10 Mitsubishi Electric Corp 半導体装置
JPH1098187A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体装置の製造方法
JPH11214683A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
JP2000031475A (ja) * 1998-07-10 2000-01-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000133797A (ja) * 1998-10-22 2000-05-12 Nec Corp Ｍｏｓ型半導体装置及びその製造方法
JP2000183152A (ja) * 1998-12-16 2000-06-30 Nec Corp 半導体装置の製造方法
JP2001210593A (ja) * 2000-01-24 2001-08-03 Fuji Film Microdevices Co Ltd 多結晶シリコン膜の形成方法及び半導体装置
JP2003037266A (ja) * 2001-07-25 2003-02-07 Toshiba Corp 半導体装置及びその製造方法
JP2010283086A (ja) * 2009-06-03 2010-12-16 Sony Corp 半導体装置及びその製造方法、固体撮像素子
JP2012084610A (ja) * 2010-10-07 2012-04-26 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び電子機器
JP2016039315A (ja) * 2014-08-08 2016-03-22 株式会社東芝 固体撮像素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023074215A1 (ja) * 2021-10-28 2023-05-04 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置

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