CN109346467A - 半导体结构、驱动芯片和半导体结构的制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构、驱动芯片和半导体结构的制造方法，其中，所述半导体结构的隔离部件可以阻挡大部分的所述第一区域的第一载流子流到所述第二区域中，以及阻挡大部分第二区域中的第二载流子流到所述第一区域中，因此所述第一区域和第二区域中可以不设置的P型隔离环和N型隔离环，从而可以有效的减小所述隔离区域的面积，从而降低了整个所述半导体结构的面积。

Description

半导体结构、驱动芯片和半导体结构的制造方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种半导体结构、驱动芯片和半导体结构的制造方法。
背景技术
诸如电机等驱动芯片的内部，往往都会存在多个半桥电路，两个半桥电路之间会连接有感性负载。如图1所示，其为现有的电机驱动芯片的局部结构示意，该驱动芯片的多个半桥电路中的其中一个半桥电路的高压侧HS MOSFET通过电感L与另一个半桥电路的低压侧LS MOSFET相连，其中，在图1中，高压侧HS MOSFET与低压侧LS MOSFET均位于N型阱区Nwell，二者均包括位于阱区Nwell中的P型体区Pbody、位于Pbody中的源极区N+和体接触区P+、栅介质层(图1中未标记)、位于栅介质层上的栅极导体Poly以漏极区N+，高压侧HSMOSFET的漏电极D接输入电压VIN，源电极S与衬底电极相连的节点通过电感L与低压侧LSMOSFET的漏电极D相连，低压侧LS MOSFET的衬底电极相连的节点接参考地电压GND。在图1所示的驱动芯片正常工作时，两路半桥电路会通过中间的电感L来实现正向MOSFET的导通和反向体二极管的续流过程。其中，在反向体二极管的续流过程中，高压侧HS MOSFET和低压侧LS MOSFET之间寄生的PNPN结构处于正向偏置状态，并伴随着PNP(Pbody-Nwell-Psub)的导通，以及伴随着NPN(Nwell-Psub-Nwell)的导通，当高压侧PNP的集电极电流(也可表述为空穴载流子)到达低压侧并作为低压侧NPN的基极电流且促进低压侧的Nwell向Psub注入电子的时候，当低侧NPN的集电极电流(也可以表述为电子载流子)到达高压侧的Nwell并作为高压侧PNP的基极电流的时候，就会导致PNPN晶闸管开启并导致驱动芯片内部电流不受控而坏死。
对于上述驱动芯片存在的问题，常规的解决方案是在高压侧HS MOSFET和低压侧LS MOSFET之间设置隔离区ISO，并在隔离区ISO形成如图1所示的P型隔离环Pring和N型隔离环Nring，P型隔离环Pring用于吸收高压侧注入的空穴载流子，N型隔离环Nring用于吸收低压侧注入的电子载流子，但这往往需要耗费非常大的面积，才可以保证芯片在额定电压额定电流下不触发内部正偏的PNPN晶闸管开启。
发明内容
有鉴于此，本发明提供一种一种半导体结构、驱动芯片和半导体结构的制造方法，以将驱动芯片的高压侧晶体管和低压侧晶体管之间的隔离区域的面积，并可确保驱动芯片在额定电压额定电流下不触发内部晶闸管的开启。
一种半导体结构，包括：
半导体衬底，所述半导体衬底具有第一区域、第二区域以及位于所述第一区域和第二区域之间隔离区域，
位于所述隔离区域中的隔离部件，所述隔离部件用于复合由所述第一区域向所述第二区域方向流动的第一载流子，且用于抽取由所述第二区域向所述第一区域方向流动的第二载流子。
优选地，所述第一载流子为空穴载流子，第二载流子为电子载流子，
所述隔离部件,与所述半导体衬底相邻部分为N型掺杂，且所述隔离部件接的电位高于所述半导体衬底的电位。
优选地，所述半导体衬底为P型半导体衬底，所述第一区域具有N型的第一阱区，所述第一阱区和第二区域中分别设置有第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管，
位于所述第一N型金属氧化物半导体场效应晶体管的源极区域中的P型体区、所述第一阱区以及所述半导体衬底构成寄生的PNP晶体管，
所述第一阱区、半导体衬底以及所述第二N型金属氧化物半导体场效应晶体管中的N型区域构成寄生的NPN晶体管，所述N型区域与所述半导体衬底相邻，
当所述PNP晶体管导通时，所述第一载流子由经所述PNP晶体管向所述第二区域方向流动，
当所述NPN晶体管导通时，所述第二载流子由经所述NPN晶体管向所述第一区域方向流动。
优选地，所述第二区域中具有N型的第二阱区，所述第二N型金属氧化物半导体场效应晶体管设置在所述第二阱区中，
所述N型区域为所述第二阱区。
优选地，所述第一N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极，
所述第二N型金属氧化物半导体场效应晶体管的漏电极接第二电位，
所述第一电位大于所述第二电位。
优选地，所述第一N型金属氧化物半导体场效应晶体管为第一半桥电路的高压侧晶体管，所述第二N型金属氧化物半导体场效应晶体管所述第二半桥电路的低压压侧晶体管，
所述第一N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极。
优选地，所述第一N型金属氧化物半导体场效应晶体管的源极位于所述P型体区中。
优选地，所述隔离部件所接的电位与所述第一电位相同。
优选地，所述隔离部件包括：
沿厚度方向，由所述隔离区域表面向所述半导体衬底内部延伸的沟槽，
以及填充在所述沟槽中的N型掺杂的多晶硅，
沿所述厚度方向，所述隔离部件在所述半导体衬底中延伸的深度大于所述第一阱区在所述半导体衬底中的延伸深度。
优选地，所述隔离部件还包括位于所述隔离区域表面且与所述沟槽接触的N型接触区。
优选地，所述第一载流子为电子载流子，第二载流子为空穴载流子，
所述隔离部件与所述半导体衬底相邻部分为P型掺杂或为包含金属的导电材料，
所述隔离部件所接的电位不高于所述半导体衬底所接的电位。
优选地，所述半导体衬底为P型半导体衬底，所述第二区域具有N型的第二阱区，所述第二阱区和第一区域中分别设置有第二N型金属氧化物半导体场效应晶体管和第一N型金属氧化物半导体场效应晶体管，
位于所述第二N型金属氧化物半导体场效应晶体管的源极区域中的P型体区、所述第二阱区以及所述半导体衬底构成寄生的PNP晶体管，
所述第二阱区、半导体衬底以及所述第一N型金属氧化物半导体场效应晶体管中的N型区域构成寄生的NPN晶体管，所述N型区域与所述半导体衬底相邻，
当所述PNP晶体管导通时，所述第二载流子由经所述PNP晶体管向所述第一区域方向流动，
当所述NPN晶体管导通时，所述第一载流子由经所述NPN晶体管向所述第二区域方向流动。
优选地，所述第一区域中具有N型的第一阱区，所述第一N型金属氧化物半导体场效应晶体管设置在所述第一阱区中，
所述N型区域为所述第一阱区。
优选地，所述第二N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极，
所述第一N型金属氧化物半导体场效应晶体管的漏电极接第二电位，
所述第一电位大于所述第二电位。
优选地，所述第二N型金属氧化物半导体场效应晶体管为第二半桥电路的高压侧晶体管，所述第一N型金属氧化物半导体场效应晶体管所述第一半桥电路的低压侧晶体管，
所述第二N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极。
优选地，所述第二N型金属氧化物半导体场效应晶体管的源极位于所述P型体区中。
优选地，沿所述半导体衬底的厚度方向，所述隔离部件在所述半导体衬底中延伸的深度大于所述第二阱区在所述半导体衬底中的延伸深度。
优选地，所述隔离部件包括：
沿所述半导体衬底的厚度方向，由所述隔离区域表面向所述半导体衬底内部延伸的沟槽，
以及填充在所述沟槽中的P型掺杂的多晶硅或包含金属的导电材料。
优选地，所述包含金属的导电材料包含Ti和Ti/N。
优选地，所述隔离部件包括：
沿所述半导体衬底的厚度方向，由所述隔离区域表面向所述半导体衬底内部延伸的沟槽，所述沟槽为顶部宽度大于底部宽度的梯形沟槽，
位于所述沟槽侧壁和底部的P型掺杂层，
填充在沟槽内部的填充材料。
优选地，所述隔离部件还包括：
位于所述隔离区表面且与所述沟槽相接触的P型接触区。
优选地，所述隔离区域中不包括用于吸收电子载流子的P型隔离环和用于吸收空穴载流子的N型隔离环。
优选地，所述隔离部件与隔离电极电连接，所述隔离电极接收预定电位，使得所述第二载流子在流动至所述隔离部件时，大部分由经所述隔离器件被抽取到所述隔离电极端后被泄放。
优选地，沿所述半导体衬底厚度方向，所述隔离部件在所述半导体衬底中延伸的深度大于所述第一区域中的半导体器件的延伸深度，且所述隔离部件在所述半导体衬底中延伸的深度大于所述第二区域中的半导体器件的延伸深度。
优选地，所述隔离部件所接的电位与所述半导体衬底所接的电位相同。
一种驱动芯片，包括权利要求3所述的半导体结构和感性元件，
所述第一N型金属氧化物半导体场效应晶体管为所述驱动芯片中第一半桥电路的高压侧晶体管，
所述第二N型金属氧化物半导体场效应晶体管为所述驱动芯片中第二半桥电路的低压侧晶体管，
所述第一N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极。
一种驱动芯片，包括权利要求12所述的半导体结构和感性元件，
所述第二N型金属氧化物半导体场效应晶体管为所述驱动芯片中第二半桥电路的高压侧晶体管，
所述第一N型金属氧化物半导体场效应晶体管为所述驱动芯片中第一半桥电路的低压侧晶体管，
所述第二N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极。
一种半导体结构的制造方法，包括：
提供一半导体衬底，所述半导体衬底具有第一区域、第二区域以及位于所述第一区域和第二区域之间隔离区域，
在所述隔离区域中形成隔离部件，使得当所述第一载流子从所述第一区域向所述第二区域方向流动到所述隔离部件时，所述隔离部件复合所述第一载流子，以及使得当所述第二载流子从所述第二区域向所述第一区域方向流动到所述隔离部件时，所述隔离部件抽取所述第二载流子。
优选地，形成所述隔离部件的步骤为：
以所述隔离区域的表面作为蚀刻起点蚀刻所述半导体衬底，以形成由所述半导体衬底表面延伸至所述半导体衬底内部的沟槽，
至少在所述沟槽的侧壁和底部形成掺杂区或包含金属的导体区，
将所述半导体区或导体区接预定电位，使得所述隔离部件可以复合所述第一载流子以及抽取所述第二载流子。
优选地，还包括在所述第一区域中形成第一N型金属氧化物半导体场效应晶体管以及在所述区域中第二N型金属氧化物半导体场效应晶体管。
优选地，在所述第一区域和第二区域中分别形成N型掺杂的第一阱区和第二阱区，
在所述第一阱区和第二阱区中分别形成所述第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管，
所述第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管均包括位于各自源极区域的P型体区，位于各自漏极区域的N型漏极和位于各自P型体区中的N型源极区。
优选地，使所述第一N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极，且使得第二N型金属氧化物半导体场效应晶体管的漏电极接第二电位，所述第一电位大于第二电位，
所述第一载流子为空穴载流子，所述第二载流子为电子载流子，至少在所述沟槽侧壁和底部的形成N型掺杂区，且使所述预定电位大于所述半导体衬底所接的电位。
优选地，使所述第二N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极，且使得第一N型金属氧化物半导体场效应晶体管的漏电极接第二电位，所述第一电位大于第二电位，
所述第一载流子为电子载流子，所述第二载流子为空穴载流子，至少在所述沟槽侧壁和底部的形成P型掺杂区或包含金属的导体区，且使所述预定电位不高于所述半导体衬底所接的电位。
优选地，在所述半导体衬底的表面设置第一掩膜，所述第一掩模裸露部分所述隔离区域，
蚀刻被所述第一掩膜裸露的所述隔离区域，以形成所述沟槽，所述沟槽为顶部大底部小的梯形沟槽，
由经所述第一掩膜，在所述梯形沟槽中注入掺杂剂，以在所述梯形沟槽的侧壁和底部形成所述掺杂区，
并用填充材料填充侧壁和底部形成有所述掺杂区的沟槽。
优选地，还包括：
在所述隔离区域的表面形成与所述掺杂区掺杂类型相同的接触区，所述接触区与所述掺杂区接触，
形成与所述接触区电连接的接触电极，所述接触电极接收所述预定电位。
由上可见，所述半导体结构的隔离部件可以阻挡大部分的所述第一区域的第一载流子流到所述第二区域中，以及阻挡大部分第二区域中的第二载流子流到所述第一区域中，因此所述第一区域和第二区域中可以不设置的P型隔离环和N型隔离环，从而可以有效的减小所述隔离区域的面积，从而降低了整个所述半导体结构的面积。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1现有的电机驱动芯片的局部结构示意图；
图2为依据本发明实施例一的半导体结构剖面图；
图3为依据本发明实施例二的半导体结构剖面图；
图4为依据本发明实施例三的半导体结构剖面图；
图5为依据本发明实施例四的半导体结构剖面图；
图6a-图6d为所述制造方法中形成所述隔离部件的一个实施例中各个步骤形成的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明提供的半导体结构主要包括半导体衬底和位于所述半导体衬底的隔离区域中的隔离部件，其中，所述半导体衬底还具有第一区域和第二区域，所述隔离区域位于所述第一区域和第二区域之间，所述隔离部件用于复合由所述第一区域向所述第二区域方向流动的第一载流子，且用于抽取由所述第二区域向所述第一区域方向流动的第二载流子。所述隔离部件与隔离电极电连接，所述隔离电极接收预定电位，使得所述第二载流子在流动至所述隔离部件时，大部分由经所述隔离部件被抽取到所述隔离电极端后被泄放。此外为了使所述隔离部件能更多的阻止所述第一载流子和第二载流子在所述第一区域和第二区域之间的流动，所述沿所述半导体衬底厚度方向，所述隔离部件在所述半导体衬底中延伸的深度大于所述第一区域中的半导体器件的延伸深度，且所述隔离部件在所述半导体衬底中延伸的深度大于所述第二区域中的半导体器件的延伸深度。其中所述半导体衬底的厚度方向与所述第一区域、隔离区域和第二区域的排列方向垂直的区域。
由于本发明提供的半导体结构的隔离部件可以阻挡大部分的所述第一区域的第一载流子流到所述第二区域中，以及阻挡大部分第二区域中的第二载流子流到所述第一区域中，因此所述第一区域和第二区域中可以不设置的用于吸收电子载流子的N型隔离环和用于吸收空穴载流子的P型隔离环，从而可以有效的减小所述隔离区域的面积，从而降低了整个所述半导体结构的面积。
为了进一步详细的阐述本发明提供的半导体结构，图2-图5分别示出了依据本发明各实施例的半导体结构剖面图。下面将结合图2-图5进一步解释本发明提供的半导体结构。
实施例一
依据本发明实施例一的半导体结构剖面图如图2所示，在实施例一中，所述的第一载流子为空穴载流子，第二载流子为电子载流子，则所述隔离部件与所述半导体衬底相邻的部分为N型掺杂，且所述隔离部件接的电位高于所述半导体衬底所接的电位，这样当空穴载流子在向所述第二区域方向流动时，当流动到所述隔离部件所在的位置，就会被所述隔离部件中的N型掺杂部分中的多子复合掉，而电子载流子在向所述第一区域方向流动时，由于所述隔离部件接的电位高于所述半导衬底接的电位，电子会朝着电位更高的方向流动，因而会大部分流动到所述隔离部件中，被所述隔离部件抽取到隔离部件所接的隔离电极端被泄放掉，即大部分所述电子载流子均可以通过所述隔离部件抽取到所述半导体衬底之外，以避免了大量的所述电子载流子流向所述第一区域，同时还能避免大量的所述空穴载流子流向所述第二区域。
如图2所示，实施例一中，所述半导体衬底为P型半导体衬底Psub，所述半导体衬底Psub的第一区域Ⅰ中具有N型的第一阱区Nwell，可选择的，所述半导体衬底Psub的第二区域Ⅱ中还可具有N的第二阱区Nwell，第一阱区Nwell和第二阱区Nwell中分别设置有第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管。所述第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管均可包括位于源极区域(晶体管的源极所在的区域)的P型体区Pbody，位于Pbody中的N型源极区N+，以及位于漏极区域(晶体管的漏极所在的区域)中的漏极区N+，位于所述半导衬底Psub的表面的栅氧化层(图中未标记)和位于栅氧化层上的栅极导体Poly，此外，还均包括位于P型体区Pbody中的P型体接触区P+，其可以与所述源极区N+接相同的电位。在实施例一中，所述第一N型金属氧化物半导体场效应晶体管相对于第二N型金属氧化物半导体场效应晶体管而言，为高压晶体管，即所述第一N型金属氧化物半导体场效应晶体管上所加的电压大于第二N型金属氧化物半导体场效应晶体管上的电压，例如，所述第一N型金属氧化物半导体场效应晶体管为第一半桥电路的高压侧晶体管，所述第二N型金属氧化物半导体场效应晶体管为第二半桥电路的低压侧晶体管。因此，第一N型金属氧化物半导体场效应晶体管的漏电极D接的第一电位大于第二N型金属氧化物半导体场效应晶体管的源电极S接的第二电位，而第一N型金属氧化物半导体场效应晶体管的源电极S例如通过一个感性元件电感L耦合到第二N型金属氧化物半导体场效应晶体管的漏电极D。在实施例一中，所述第一电位可以为输入电源VIN的电位，所述第二电位可以为参考地GND的电位。
由图2可以看出，所述第一N型金属氧化物半导体场效应晶体管的P型体区Pbody、所述第一阱区Nwell以及所述半导体衬底Psub构成寄生的PNP晶体管，而所述第一阱区Nwell、半导体衬底Psub以及所述第二N型金属氧化物半导体场效应晶体管中的N型区域构成寄生的NPN晶体管。其中，所述N型区域与所述半导体衬底Psub相邻，例如在实施例一中为第二阱区Nwell，在其它实施例中，若所述第二区域Ⅱ中不包括第二阱区Nwell的话，所述N型区域也可以为第二N型金属氧化物半导体场效应晶体管的漏极区N+。当所述第一N型金属氧化物半导体场效应晶体管与第二N型金属氧化物半导体场效应晶体管均处于关断状态下，且电感L通过第一N型金属氧化物半导体场效应晶体管体二极管和第二N型金属氧化物半导体场效应晶体管的体二极管续流期间，有所述PNP晶体管和NPN晶体管构成的寄生的PNPN晶闸管处于正向偏置状态下时，伴随着所述PNP晶体管和NPN晶体管的导通，所述第一载流子由经所述PNP晶体管向所述第二区域方向流动，当所述NPN晶体管导通时，所述第二载流子由经所述NPN晶体管向所述第一区域方向流动。若此时，不阻止所述第一载流子向所述第二区域方向流动，以及不阻止所述第二载流子向所述第一区域方向电流动的话，所述第一载流子到达所述第二区域会进一步促进所述第二阱区Nwell向半导体衬底Psub注入更多的所述第二载流子，更多的所述第二载流子到达所述第一区域时，会导致所述PNPN晶闸管的开启并导致所述半导体结构因内部的电流不受控而失效。
而在实施例一中，所述隔离部件为N型掺杂，其主要包括沿厚度方向，由所述隔离区域ISO表面向半导体衬底Psub内部延伸的沟槽T，以及填充在沟槽中的N型掺杂的多晶硅N-Poly，沟槽T的深度可以根据所述半导体结构的所需要承受的电压和电流来决定，所述电压和电流越大，沟槽的深度也需要越大，一般而言，为了使得所述隔离部件能够更好的复合所述第一载流子以及抽取所述第二载流子，沿半导体衬底Psub的厚度方向，所述隔离部件在半导体衬底Psub中延伸的深度需要大于第一阱区Nwell在半导体衬底Psub中的延伸深度，即沟槽T在半导体衬底Psub中延伸的深度需要大于第一阱区Nwell在半导体衬底Psub中的延伸深度。由于沟槽T的宽度较小，填充在其内部的N-Poly不便于直接与所述隔离电极I接触，因此在实施例一中，所述隔离部件还包括位于所述隔离区域表面且与沟槽T接触的N型接触区N+，其中，接触区N+可以直接位于沟槽T的顶部，以用于与隔离电极I接触，隔离电极所接的电位可以与所述第一电位相同。沟槽T的个数也不局限为只有一个，可以依需求，设置多个，且在图2中，各个漏电极D、源电极S以及隔离电极I均仅用连接端子示意，并未画出各个电极的具体结构图。
实施例二
依据本发明实施例二的半导体结构剖面图如图3所示，在实施例二中，所述的第一载流子为电子载流子，第二载流子为空穴载流子，所述隔离部件与所述半导体衬底相邻的部分为P型掺杂，且所述隔离部件接的电位不高于所述半导体衬底所接的电位，这样当电子载流子在向所述第二区域方向流动时，当流动到所述隔离部件所在的位置，就会被所述隔离部件中的P型掺杂部分中的多子复合掉，而空穴载流子在向所述第一区域方向流动时，例如，所述隔离部件接的电位与所述半导衬底接的电位相同，空穴载流子会朝着低电位的方向流动，因而会大部分流动到所述隔离部件中，被所述隔离部件抽取到隔离部件所接的隔离电极端被泄放掉，即大部分所述空穴载流子均可以通过所述隔离部件抽取到所述半导体衬底之外，以避免了大量的所述空穴载流子流向所述第一区域，同时还能避免大量的所述电子载流子流向所述第二区域。
如图3所示，在实施例一中，所述半导体衬底也为P型衬底Psub，在P型衬底Psub第二区域Ⅱ中也设置N型掺杂的第二阱区Nwell，且可选择的在所述在P型衬底Psub第一区域Ⅰ中，可以设置第一阱区Nwell。第一阱区Nwell和第二阱区Nwell中分别设置有第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管。所述第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管的具体结构可以与实施例一的相同，只是在实施例二中，所述第二N型金属氧化物半导体场效应晶体管相对于第一N型金属氧化物半导体场效应晶体管而言，为高压晶体管，即所述第二N型金属氧化物半导体场效应晶体管上所加的电压大于第一N型金属氧化物半导体场效应晶体管上的电压，例如，所述第二N型金属氧化物半导体场效应晶体管为第二半桥电路的高压侧晶体管，所述第一N型金属氧化物半导体场效应晶体管为第一半桥电路的低压侧晶体管。因此，第二N型金属氧化物半导体场效应晶体管的漏电极D接的第一电位大于第一N型金属氧化物半导体场效应晶体管的源电极S接的第二电位，而第二N型金属氧化物半导体场效应晶体管的源电极S例如通过一个感性元件电感L耦合到第一N型金属氧化物半导体场效应晶体管的漏电极D。在实施例一中，所述第一电位可以为输入电源VIN的电位，所述第二电位可以为参考地GND的电位。
由图3可以看出，所述第二N型金属氧化物半导体场效应晶体管的P型体区Pbody、所述第二阱区Nwell以及所述半导体衬底构Psub成寄生的PNP晶体管，而所述第二阱区Nwell、半导体衬底Psub以及所述第一N型金属氧化物半导体场效应晶体管中的N型区域构成寄生的NPN晶体管。其中，所述N型区域与所述半导体衬底Psub相邻，例如在实施例二中为第一阱区Nwell，在其它实施例中，若所述第一区域Ⅰ中不包括第一阱区Nwell的话，所述N型区域也可以为第一N型金属氧化物半导体场效应晶体管的漏极区N+。同样，当所述第一N型金属氧化物半导体场效应晶体管与第二N型金属氧化物半导体场效应晶体管均处于关断状态下，且电感L通过第一N型金属氧化物半导体场效应晶体管体二极管和第二N型金属氧化物半导体场效应晶体管的体二极管续流期间，由所述PNP晶体管和NPN晶体管构成的寄生的PNPN晶闸管处于正向偏至状态下时，伴随着所述PNP晶体管和NPN晶体管的导通，所述第一载流子由经所述PNP晶体管向所述第二区域方向流动，当所述NPN晶体管导通时，所述第二载流子由经所述NPN晶体管向所述第一区域方向流动。
所述隔离部件均为P型掺杂，其主要包括沿厚度方向，由所述隔离区域ISO表面向半导体衬底Psub内部延伸的沟槽T，以及填充在沟槽中的P型掺杂的多晶硅P-Poly，同样，沟槽T的深度可以根据所述半导体结构的所需要承受的电压和电流来决定，所述电压和电流越大，沟槽的深度也需要越大，一般而言，为了使得所述隔离部件能够更好的复合所述第一载流子以及抽取所述第二载流子，沿半导体衬底Psub的厚度方向，所述隔离部件在半导体衬底Psub中延伸的深度需要大于第二阱区Nwell在半导体衬底Psub中的延伸深度，即沟槽T在在半导体衬底Psub中延伸的深度需要大于第二阱区Nwell在半导体衬底Psub中的延伸深度。同样，所述隔离部件还包括位于所述隔离区域表面且与沟槽T接触的P型接触区P+，其中，接触区P+可以直接位于沟槽T的顶部，以用于与隔离电极I接触。且沟槽T的个数也不局限为只有一个，可以依需求，设置多个，且在图3中，各个漏电极D、源电极S以及隔离电极I也均仅用连接端子示意，并未画出各个电极的具体结构图。
实施三
图4为依据本发明实施例三提供的半导体结构剖面示意图，如图4所示，实施例三与实施例二所示的半导体结构基本相同，不同的是，所述隔离部件的构成不同。在实施二中，所述隔离部件的沟槽T中全部填充P型多晶硅P-Poly，这就需要含P型掺杂剂的靶材，然而这样的靶材大部分有毒，不利于生产。因此，在实施例三中，为了实现所述隔离部件与半导体衬底Psub相邻的区域为P型掺杂区，可以在仅在沟槽T的侧壁和底部注入P型掺杂剂来使得沟槽T的侧壁和底部为P型区P，然后再用填充材料填充沟槽T即可，所述填充材料可以为氧化物O等绝缘材料。所述隔离部件还包括位于所述隔离区域ISO的表面，且与沟槽T中的P型区接触的接触区P+，在本实施例中，接触区P+可以位于沟槽T的两侧，且为了在沟槽侧壁更好的注入P型掺杂剂以形成P型区，实施例三中的沟槽T可以为顶部宽度大，底部宽度小的梯形沟槽。此外，在其它实施例中，形成于沟槽T侧壁和底部的P型区还可以用包含金属的导电材料替代，该导电材料能够复合电子载流子。
实施例四
图5为依据本发明实施例四提供的半导体结构剖面示意图，如图5所示，实施例四与实施例二所示的半导体结构基本相同，不同的是，所述隔离部件的构成不同。在实施例四中，沟槽T中填充的并非为P型多晶硅P-Poly，而是填充包含金属的导电材料，例如包含Ti和TiN的导电材料，所述导电材料能够复合电子载流子。
本发明还提供了一种驱动芯片，例如电机驱动芯片，其通常包括第一半桥电路和第二半桥电路，包括例如实施例一中所述的半导体结构和感性元件，其中，实施例一中的第一N型金属氧化物半导体场效应晶体管为所述驱动芯片中第一半桥电路的高压侧晶体管，实施例一中的第二N型金属氧化物半导体场效应晶体管为所述驱动芯片中第二半桥电路的低压侧晶体管，其中，第一N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到第二N型金属氧化物半导体场效应晶体管的漏电极。
本发明还提供了另一种驱动芯片，同样也可以为电机驱动芯片，该驱动芯片可以包括权利实施例二至实施例五中任意一个所述的半导体结构和感性元件，实施例二至实施例五中的第二N型金属氧化物半导体场效应晶体管为所述驱动芯片中第二半桥电路的高压侧晶体管，实施例二至实施例五中第一N型金属氧化物半导体场效应晶体管为所述驱动芯片中第一半桥电路的低压侧晶体管，其中，第二N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极。
此外，本发明还提供了一种半导体结构的制造方法，其主要包括提供一半导体衬底，所述半导体衬底具有第一区域，第二区域以及位于所述第一区域和第二区域之间隔离区域，以及在所述隔离区域中形成隔离部件，使得当所述第一载流子从所述第一区域向所述第二区域方向流动到所述隔离部件时，所述隔离部件复合所述第一载流子，以及使得当所述第二载流子从所述第二区域向所述第一区域方向流动到所述隔离部件时，所述隔离部件抽取所述第二载流子。其中，形成所述隔离部件的步骤为：以所述隔离区域的表面作为蚀刻起点蚀刻所述半导体衬底，以形成由所述半导体衬底表面延伸至所述半导体衬底内部的沟槽，且至少在所述沟槽的侧壁和底部形成掺杂区或包含金属的导体区，再将所述半导体区或导体区接预定电位，使得所述隔离部件可以复合所述第一载流子以及抽取所述第二载流子。
在形成所述隔离部件之前，还包括在所述第一区域中形成第一N型金属氧化物半导体场效应晶体管以及在所述二区域中形成第二N型金属氧化物半导体场效应晶体管，该步骤可包括：在所述第一区域和第二区域中分别形成N形掺杂的第一阱区和第二阱区，在所述第一阱区和第二阱区中分别形成所述第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管，所述第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管均包括位于各自源极区域的P型体区，位于各自漏极区域的N型漏极和位于各自P型体区中的N型源极区。
可以使所述第一N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极，且使得第二N型金属氧化物半导体场效应晶体管的漏电极接第二电位，所述第一电位大于第二电位，则所述第一载流子为空穴载流子，所述第二载流子为电子载流子，至少在所述沟槽侧壁和底部的形成N型掺杂区，且使所述预定电位大于所述半导体衬底所接的电位。
也可以使所述第二N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极，且使得第一N型金属氧化物半导体场效应晶体管的漏电极接第二电位，所述第一电位大于第二电位，则所述第一载流子为电子载流子，所述第二载流子为空穴载流子，至少在所述沟槽侧壁和底部的形成P型掺杂区或包含金属的导体区，且使所述预定电位不高于所述半导体衬底所接的电位，例如可以使得所述预定电位等于所述半导体衬底所接的电位。
图6a-图6d为所述制造方法中形成所述隔离部件的一个实施例中各个步骤形成的结构图，各图中仅示出的隔离部件所在的区域，而省略了其它区域。
由图6a-图6d所示，形成所述隔离部件主要包括：
步骤1：，在所述半导体衬底Psub的表面设置第一掩模Mask，第一掩模Mask裸露部分所述隔离区域，并蚀刻被第一掩模Mask裸露的所述隔离区域，以形成所述沟槽T，沟槽T为顶部大底部小的梯形沟槽，
步骤2：由经第一掩模Mask，在所述梯形沟槽中中注入掺杂剂，以在所述梯形沟槽的侧壁和底部形成所述掺杂区，例如在图6b中注入的为P型掺杂剂，形成的为P型掺杂区，而在其它实施例中，也可以注入N型掺杂剂形成N型掺杂区。
步骤3：可以采用填充材料填充在沟槽T，所述填充材料可以为氧化物O等绝缘材料。
步骤4：在所述隔离区域的表面形成与所述掺杂区掺杂类型相同的接触区，如P形接触区P+，所述接触区与所述掺杂区接触。
此外，还需要进一步形成与所述接触区电连接的接触电极，所述接触电极接收所述预定电位。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (35)

1.一种半导体结构，包括：
半导体衬底，所述半导体衬底具有第一区域、第二区域以及位于所述第一区域和第二区域之间隔离区域，
位于所述隔离区域中的隔离部件，所述隔离部件用于复合由所述第一区域向所述第二区域方向流动的第一载流子，且用于抽取由所述第二区域向所述第一区域方向流动的第二载流子。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一载流子为空穴载流子，第二载流子为电子载流子，
所述隔离部件,与所述半导体衬底相邻部分为N型掺杂，且所述隔离部件接的电位高于所述半导体衬底的电位。
3.根据权利要求2所述的半导体结构，其特征在于，所述半导体衬底为P型半导体衬底，所述第一区域具有N型的第一阱区，所述第一阱区和第二区域中分别设置有第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管，
位于所述第一N型金属氧化物半导体场效应晶体管的源极区域中的P型体区、所述第一阱区以及所述半导体衬底构成寄生的PNP晶体管，
所述第一阱区、半导体衬底以及所述第二N型金属氧化物半导体场效应晶体管中的N型区域构成寄生的NPN晶体管，所述N型区域与所述半导体衬底相邻，
当所述PNP晶体管导通时，所述第一载流子由经所述PNP晶体管向所述第二区域方向流动，
当所述NPN晶体管导通时，所述第二载流子由经所述NPN晶体管向所述第一区域方向流动。
4.根据权利要求3所述的半导体结构，其特征在于，所述第二区域中具有N型的第二阱区，所述第二N型金属氧化物半导体场效应晶体管设置在所述第二阱区中，
所述N型区域为所述第二阱区。
5.根据权利要求3所述的半导体结构，其特征在于，所述第一N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极，
所述第二N型金属氧化物半导体场效应晶体管的漏电极接第二电位，
所述第一电位大于所述第二电位。
6.根据权利要求4所述的半导体结构，其特征在于，
所述第一N型金属氧化物半导体场效应晶体管为第一半桥电路的高压侧晶体管，所述第二N型金属氧化物半导体场效应晶体管所述第二半桥电路的低压压侧晶体管，
所述第一N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极。
7.根据权利要求3所述的半导体结构，其特征在于，所述第一N型金属氧化物半导体场效应晶体管的源极位于所述P型体区中。
8.根据权利要求5所述的半导体结构，其特征在于，所述隔离部件所接的电位与所述第一电位相同。
9.根据权利要求3所述的半导体结构，其特征在于，所述隔离部件包括：
沿厚度方向，由所述隔离区域表面向所述半导体衬底内部延伸的沟槽，
以及填充在所述沟槽中的N型掺杂的多晶硅，
沿所述厚度方向，所述隔离部件在所述半导体衬底中延伸的深度大于所述第一阱区在所述半导体衬底中的延伸深度。
10.根据权利要求9所述的半导体结构，其特征在于，所述隔离部件还包括位于所述隔离区域表面且与所述沟槽接触的N型接触区。
11.根据权利要求1所述的半导体结构，其特征在于，所述第一载流子为电子载流子，第二载流子为空穴载流子，
所述隔离部件与所述半导体衬底相邻部分为P型掺杂或为包含金属的导电材料，
所述隔离部件所接的电位不高于所述半导体衬底所接的电位。
12.根据权利要求11所述的半导体结构，其特征在于，所述半导体衬底为P型半导体衬底，所述第二区域具有N型的第二阱区，所述第二阱区和第一区域中分别设置有第二N型金属氧化物半导体场效应晶体管和第一N型金属氧化物半导体场效应晶体管，
位于所述第二N型金属氧化物半导体场效应晶体管的源极区域中的P型体区、所述第二阱区以及所述半导体衬底构成寄生的PNP晶体管，
所述第二阱区、半导体衬底以及所述第一N型金属氧化物半导体场效应晶体管中的N型区域构成寄生的NPN晶体管，所述N型区域与所述半导体衬底相邻，
当所述PNP晶体管导通时，所述第二载流子由经所述PNP晶体管向所述第一区域方向流动，
当所述NPN晶体管导通时，所述第一载流子由经所述NPN晶体管向所述第二区域方向流动。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一区域中具有N型的第一阱区，所述第一N型金属氧化物半导体场效应晶体管设置在所述第一阱区中，
所述N型区域为所述第一阱区。
14.根据权利要求12所述的半导体结构，其特征在于，所述第二N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极，
所述第一N型金属氧化物半导体场效应晶体管的漏电极接第二电位，
所述第一电位大于所述第二电位。
15.根据权利要求13所述的半导体结构，其特征在于，
所述第二N型金属氧化物半导体场效应晶体管为第二半桥电路的高压侧晶体管，所述第一N型金属氧化物半导体场效应晶体管所述第一半桥电路的低压侧晶体管，
所述第二N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极。
16.根据权利要求12所述的半导体结构，其特征在于，所述第二N型金属氧化物半导体场效应晶体管的源极位于所述P型体区中。
17.根据权利要求12所述的半导体结构，其特征在于，沿所述半导体衬底的厚度方向，所述隔离部件在所述半导体衬底中延伸的深度大于所述第二阱区在所述半导体衬底中的延伸深度。
18.根据权利要求11所述的半导体结构，其特征在于，所述隔离部件包括：
沿所述半导体衬底的厚度方向，由所述隔离区域表面向所述半导体衬底内部延伸的沟槽，
以及填充在所述沟槽中的P型掺杂的多晶硅或包含金属的导电材料。
19.根据权利要求18所述的半导体结构，其特征在于，所述包含金属的导电材料包含Ti和Ti/N。
20.根据权利要求11所述的半导体结构，其特征在于，所述隔离部件包括：
沿所述半导体衬底的厚度方向，由所述隔离区域表面向所述半导体衬底内部延伸的沟槽，所述沟槽为顶部宽度大于底部宽度的梯形沟槽，
位于所述沟槽侧壁和底部的P型掺杂层，
填充在沟槽内部的填充材料。
21.根据权利要求18或20所述的半导体结构，其特征在于，所述隔离部件还包括：
位于所述隔离区表面且与所述沟槽相接触的P型接触区。
22.根据权利要求1所述的半导体结构，其特征在于，所述隔离区域中不包括用于吸收电子载流子的P型隔离环和用于吸收空穴载流子的N型隔离环。
23.根据权利要求1所述的半导体结构，其特征在于，所述隔离部件与隔离电极电连接，所述隔离电极接收预定电位，使得所述第二载流子在流动至所述隔离部件时，大部分由经所述隔离器件被抽取到所述隔离电极端后被泄放。
24.根据权利要求1所述的半导体结构，其特征在于，沿所述半导体衬底厚度方向，所述隔离部件在所述半导体衬底中延伸的深度大于所述第一区域中的半导体器件的延伸深度，且所述隔离部件在所述半导体衬底中延伸的深度大于所述第二区域中的半导体器件的延伸深度。
25.根据权利要求11所述的半导体结构，其特征在于，所述隔离部件所接的电位与所述半导体衬底所接的电位相同。
26.一种驱动芯片，包括权利要求3所述的半导体结构和感性元件，
所述第一N型金属氧化物半导体场效应晶体管为所述驱动芯片中第一半桥电路的高压侧晶体管，
所述第二N型金属氧化物半导体场效应晶体管为所述驱动芯片中第二半桥电路的低压侧晶体管，
所述第一N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极。
27.一种驱动芯片，包括权利要求12所述的半导体结构和感性元件，
所述第二N型金属氧化物半导体场效应晶体管为所述驱动芯片中第二半桥电路的高压侧晶体管，
所述第一N型金属氧化物半导体场效应晶体管为所述驱动芯片中第一半桥电路的低压侧晶体管，
所述第二N型金属氧化物半导体场效应晶体管的源电极通过感性元件耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极。
28.一种半导体结构的制造方法，包括：
提供一半导体衬底，所述半导体衬底具有第一区域、第二区域以及位于所述第一区域和第二区域之间隔离区域，
在所述隔离区域中形成隔离部件，使得当所述第一载流子从所述第一区域向所述第二区域方向流动到所述隔离部件时，所述隔离部件复合所述第一载流子，以及使得当所述第二载流子从所述第二区域向所述第一区域方向流动到所述隔离部件时，所述隔离部件抽取所述第二载流子。
29.根据权利要求28所述的制造方法，其特征在于，形成所述隔离部件的步骤为：
以所述隔离区域的表面作为蚀刻起点蚀刻所述半导体衬底，以形成由所述半导体衬底表面延伸至所述半导体衬底内部的沟槽，
至少在所述沟槽的侧壁和底部形成掺杂区或包含金属的导体区，
将所述半导体区或导体区接预定电位，使得所述隔离部件可以复合所述第一载流子以及抽取所述第二载流子。
30.根据权利要求29所述的制造方法，其特征在于，还包括在所述第一区域中形成第一N型金属氧化物半导体场效应晶体管以及在所述区域中第二N型金属氧化物半导体场效应晶体管。
31.根据权利要求30所述的制造方法，其特征在于，在所述第一区域和第二区域中分别形成N型掺杂的第一阱区和第二阱区，
在所述第一阱区和第二阱区中分别形成所述第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管，
所述第一N型金属氧化物半导体场效应晶体管和第二N型金属氧化物半导体场效应晶体管均包括位于各自源极区域的P型体区，位于各自漏极区域的N型漏极和位于各自P型体区中的N型源极区。
32.根据权利要求30所述的制造方法，其特征在于，
使所述第一N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第二N型金属氧化物半导体场效应晶体管的漏电极，且使得第二N型金属氧化物半导体场效应晶体管的漏电极接第二电位，所述第一电位大于第二电位，
所述第一载流子为空穴载流子，所述第二载流子为电子载流子，至少在所述沟槽侧壁和底部的形成N型掺杂区，且使所述预定电位大于所述半导体衬底所接的电位。
33.根据权利要求30所述的制造方法，其特征在于，使所述第二N型金属氧化物半导体场效应晶体管的漏电极接第一电位，源电极耦合到所述第一N型金属氧化物半导体场效应晶体管的漏电极，且使得第一N型金属氧化物半导体场效应晶体管的漏电极接第二电位，所述第一电位大于第二电位，
所述第一载流子为电子载流子，所述第二载流子为空穴载流子，至少在所述沟槽侧壁和底部的形成P型掺杂区或包含金属的导体区，且使所述预定电位不高于所述半导体衬底所接的电位。
34.根据权利要求29所述的制造方法，其特征在于，在所述半导体衬底的表面设置第一掩膜，所述第一掩模裸露部分所述隔离区域，
蚀刻被所述第一掩膜裸露的所述隔离区域，以形成所述沟槽，所述沟槽为顶部大底部小的梯形沟槽，
由经所述第一掩膜，在所述梯形沟槽中注入掺杂剂，以在所述梯形沟槽的侧壁和底部形成所述掺杂区，
并用填充材料填充侧壁和底部形成有所述掺杂区的沟槽。
35.根据权利要求34所述的制造方法，其特征在于，还包括：
在所述隔离区域的表面形成与所述掺杂区掺杂类型相同的接触区，所述接触区与所述掺杂区接触，
形成与所述接触区电连接的接触电极，所述接触电极接收所述预定电位。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113419591A (zh) * 2021-07-23 2021-09-21 深圳英集芯科技股份有限公司 基于带隙集电极的漏电流补偿结构、方法、装置及设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109346466B (zh) * 2018-08-17 2020-10-16 矽力杰半导体技术(杭州)有限公司 半导体结构和驱动芯片
US11183452B1 (en) * 2020-08-12 2021-11-23 Infineon Technologies Austria Ag Transfering informations across a high voltage gap using capacitive coupling with DTI integrated in silicon technology
CN113629982B (zh) * 2021-07-02 2023-07-14 华为技术有限公司 一种桥臂开关管的驱动电路、驱动电路及功率变换器
TWI797796B (zh) * 2021-10-25 2023-04-01 大陸商常州欣盛半導體技術股份有限公司 閘極驅動電路及包含其之驅動晶片

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69128936T2 (de) * 1991-11-25 1998-07-16 St Microelectronics Srl Hochstrom-MOS-Transistor enthaltende integrierte Brückenstruktur mit optimierten Übertragungsleistungsverlusten
US5420061A (en) * 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
US6781212B1 (en) * 1998-08-31 2004-08-24 Micron Technology, Inc Selectively doped trench device isolation
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7220633B2 (en) 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7163856B2 (en) 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US7074659B2 (en) 2003-11-13 2006-07-11 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
KR100589489B1 (ko) 2003-12-31 2006-06-14 동부일렉트로닉스 주식회사 횡형 디모스의 제조방법
US8253196B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7230302B2 (en) 2004-01-29 2007-06-12 Enpirion, Inc. Laterally diffused metal oxide semiconductor device and method of forming the same
US7868378B1 (en) 2005-07-18 2011-01-11 Volterra Semiconductor Corporation Methods and apparatus for LDMOS transistors
TWI347675B (en) 2006-12-07 2011-08-21 Vanguard Int Semiconduct Corp Laterally diffused metal oxide semiconductor transistors
KR100819711B1 (ko) * 2006-12-27 2008-04-04 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조 방법
US7999318B2 (en) 2007-12-28 2011-08-16 Volterra Semiconductor Corporation Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same
KR100974697B1 (ko) 2008-07-09 2010-08-06 주식회사 동부하이텍 Ｌｄｍｏｓ 소자 및 ｌｄｍｏｓ 소자의 제조 방법
US8119507B2 (en) 2008-10-23 2012-02-21 Silergy Technology Lateral double-diffused metal oxide semiconductor (LDMOS) transistors
TWI397180B (zh) 2008-12-17 2013-05-21 Vanguard Int Semiconduct Corp 在積體電路中具靜電放電防護能力的水平擴散金氧半導體電晶體（ｌｄｍｏｓ）元件
US8319283B2 (en) 2009-05-29 2012-11-27 Freescale Semiconductor, Inc. Laterally diffused metal oxide semiconductor (LDMOS) device with multiple gates and doped regions
US8138049B2 (en) 2009-05-29 2012-03-20 Silergy Technology Fabrication of lateral double-diffused metal oxide semiconductor (LDMOS) devices
US8318574B2 (en) * 2010-07-30 2012-11-27 International Business Machines Corporation SOI trench DRAM structure with backside strap
FR2974238A1 (fr) * 2011-04-12 2012-10-19 St Microelectronics Crolles 2 Procede de realisation d'un capteur d'images a eclairement par la face arriere
CN102684457B (zh) * 2012-05-15 2014-10-22 上海先进半导体制造股份有限公司 高压桥式电路及其制作方法
US9121661B2 (en) * 2012-11-02 2015-09-01 Ardesa, S.A. Inline hammerless percussion firing system for muzzleloader firearms
US9082846B2 (en) 2013-04-25 2015-07-14 Globalfoundries Singapore Pte. Ltd. Integrated circuits with laterally diffused metal oxide semiconductor structures
JP6208579B2 (ja) * 2013-12-26 2017-10-04 トヨタ自動車株式会社 半導体装置
JP2016039315A (ja) * 2014-08-08 2016-03-22 株式会社東芝 固体撮像素子
FR3027156A1 (fr) * 2014-10-10 2016-04-15 St Microelectronics Crolles 2 Sas Photodiode pincee a faible courant d'obscurite
JP2016187007A (ja) * 2015-03-27 2016-10-27 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
JP6488204B2 (ja) * 2015-07-07 2019-03-20 株式会社豊田中央研究所 半導体装置の製造方法
US9887288B2 (en) * 2015-12-02 2018-02-06 Texas Instruments Incorporated LDMOS device with body diffusion self-aligned to gate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113419591A (zh) * 2021-07-23 2021-09-21 深圳英集芯科技股份有限公司 基于带隙集电极的漏电流补偿结构、方法、装置及设备

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CN110429083B (zh) 2022-05-24
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US20220384427A1 (en) 2022-12-01
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