WO2023013138A1 - 光検出装置、光検出装置の製造方法、及び電子機器 - Google Patents

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region
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layer
channel
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暢也 中崎
英樹 三成
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Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetector, a method of manufacturing a photodetector, and an electronic device, and more particularly to a photodetector having a charge storage region, a method of manufacturing the photodetector, and an electronic device.
  • the image sensor transfers signal charges obtained by photoelectric conversion with a photodiode (PD) to a transfer channel having a transfer gate (TG). may be temporarily accumulated in a charge accumulation region such as a floating diffusion (FD) region.
  • PD photodiode
  • TG transfer gate
  • the transfer path of signal charges from the PD to the FD region is concentrated in the FD area by expanding the width of the TG in the plan view of the image sensor from the PD toward the FD area.
  • the transfer path is extended to the silicon substrate side by forming the TG with a Fin-type transistor.
  • the FD region and transfer channel are formed in a common semiconductor substrate with the PD.
  • the volume of the PD may be damaged, and the saturation charge accumulation amount in the pixel may decrease as the pixel is miniaturized.
  • An object of the present technology is to provide a photodetector, a method for manufacturing the photodetector, and an electronic device capable of suppressing a decrease in the saturated charge accumulation amount.
  • a photodetector includes a first semiconductor layer including a photoelectric conversion unit, one surface of which is a light incident surface and the other surface of which is a first surface; a second semiconductor layer that is stacked and has a charge storage region; and a gate electrode capable of forming a channel extending in the stacking direction of the two semiconductor layers.
  • a method for manufacturing a photodetector includes preparing a first semiconductor layer, and forming a second semiconductor on a first surface opposite to a light incident surface of the first semiconductor layer. Layers are stacked, the second semiconductor layer is partitioned into an island shape in a plan view, and a photoelectric conversion portion provided in the first semiconductor layer is provided in a region adjacent to the second semiconductor layer with an insulating film interposed therebetween.
  • a gate electrode capable of forming a channel communicating in the lamination direction of the first semiconductor layer and the second semiconductor layer is formed between the charge storage region provided in the second semiconductor layer.
  • An electronic device includes the photodetector and an optical system that forms an image of light from a subject on the photodetector.
  • FIG. 1 is a chip layout diagram showing a configuration example of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is a block diagram showing a configuration example of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is an equivalent circuit diagram of a pixel of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is a longitudinal sectional view of a photodetector according to a first embodiment of the present technology
  • FIG. FIG. 4B is a cross-sectional view showing a cross-section of the photodetector when cross-sectionally viewed along the AA section line of FIG. 4A;
  • FIG. 4B is a cross-sectional view showing a cross-section of the photodetector when cross-sectionally viewed along the BB section line of FIG. 4A; It is process sectional drawing which shows the manufacturing method of the photon detection apparatus which concerns on 1st Embodiment of this technique.
  • FIG. 6 is a process cross-sectional view subsequent to FIG. 5 ;
  • FIG. 7 is a process cross-sectional view showing a cross section following FIG. 6 ;
  • FIG. 7 is a process cross-sectional view showing a vertical cross section following FIG. 6 ;
  • FIG. 7B is a process cross-sectional view showing a vertical cross section, continued from FIG. 7B;
  • FIG. 8B is a process cross-sectional view subsequent to FIG. 8B;
  • FIG. 10 is a process cross-sectional view subsequent to FIG. 9;
  • FIG. 11 is a process cross-sectional view subsequent to FIG. 10 ;
  • FIG. 12 is a process cross-sectional view subsequent to FIG. 11;
  • FIG. 13 is a process cross-sectional view subsequent to FIG. 12 ;
  • FIG. 14 is a process cross-sectional view subsequent to FIG. 13 ;
  • FIG. 4 is a vertical cross-sectional view of a photodetector according to a comparative example; It is a longitudinal cross-sectional view of a photodetector according to Modification 2 of the first embodiment of the present technology.
  • FIG. 10 is a process cross-sectional view subsequent to FIG. 9
  • FIG. 11 is a process cross-sectional view subsequent to FIG. 10
  • FIG. 12 is a process cross-sectional view subsequent to FIG. 11
  • FIG. 13 is a process cross-section
  • FIG. 16B is a cross-sectional view showing a cross section of the photodetector when viewed along the BB section line of FIG. 16A; It is a longitudinal cross-sectional view of a photodetector according to Modification 3 of the first embodiment of the present technology.
  • FIG. 17B is a cross-sectional view showing a cross-section of the photodetector when cross-sectionally viewed along the AA section line of FIG. 17A;
  • FIG. 17B is a cross-sectional view showing a cross-section of the photodetector when cross-sectionally viewed along the BB section line of FIG. 17A; It is a longitudinal section of a photodetector concerning modification 4 of a 1st embodiment of this art.
  • FIG. 17B is a cross-sectional view showing a cross section of the photodetector when viewed along the BB section line of FIG. 16A; It is a longitudinal section of a photodetector concerning modification 4 of a 1s
  • FIG. 18B is a cross-sectional view showing a cross-section of the photodetector when cross-sectionally viewed along the AA section line of FIG. 18A; It is process sectional drawing which shows the manufacturing method of the photodetector based on the modification 5 of 1st Embodiment of this technique.
  • 19B is a process cross-sectional view following FIG. 19A;
  • FIG. It is a vertical cross-sectional view of a photodetector according to Example 1 of the second embodiment of the present technology.
  • It is a longitudinal cross-sectional view of a photodetector according to Example 2 of the second embodiment of the present technology.
  • FIG. 12 is a vertical cross-sectional view of a photodetector according to Example 4 of the second embodiment of the present technology; It is a longitudinal cross-sectional view of a photodetector according to a third embodiment of the present technology. It is a vertical cross-sectional view of a photodetector according to a fourth embodiment of the present technology. It is a figure showing a schematic structure of electronic equipment concerning a 5th embodiment of this art.
  • CMOS complementary metal oxide semiconductor
  • the photodetector 1 As shown in FIG. 1, the photodetector 1 according to the first embodiment of the present technology mainly includes a semiconductor chip 2 having a square two-dimensional planar shape when viewed from above. That is, the photodetector 1 is mounted on the semiconductor chip 2 . As shown in FIG. 26, the photodetector 1 takes in image light (incident light 106) from a subject through an optical system (optical lens) 102, and the amount of incident light 106 formed on an imaging plane is is converted into an electric signal for each pixel and output as a pixel signal.
  • image light incident light 106
  • optical system optical lens
  • a semiconductor chip 2 on which a photodetector 1 is mounted has a rectangular pixel region 2A provided in the center and a rectangular pixel region 2A in a two-dimensional plane including X and Y directions that intersect with each other.
  • a peripheral region 2B is provided outside the pixel region 2A so as to surround the pixel region 2A.
  • the pixel region 2A is a light receiving surface that receives light condensed by the optical system 102 shown in FIG. 26, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are arranged repeatedly in each of the X and Y directions that intersect each other within a two-dimensional plane.
  • the X direction and the Y direction are orthogonal to each other as an example.
  • a direction orthogonal to both the X direction and the Y direction is the Z direction (thickness direction or lamination direction of the photodetector 1 and each layer constituting it).
  • a plurality of bonding pads 14 are arranged in the peripheral region 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of four sides in the two-dimensional plane of the semiconductor chip 2 .
  • Each of the plurality of bonding pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 includes a logic circuit 13 including a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the logic circuit 13 is composed of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical driving circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives the pixels 3 in row units. That is, the vertical drive circuit 4 sequentially selectively scans the pixels 3 in the pixel region 2A in the vertical direction row by row, and outputs signals from the pixels 3 based on the signal charges generated by the photoelectric conversion elements of the pixels 3 according to the amount of received light.
  • a pixel signal is supplied to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 3, and performs signal processing such as noise removal on the signals output from the pixels 3 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • a horizontal selection switch (not shown) is connected between the output stage of the column signal processing circuit 5 and the horizontal signal line 12 .
  • the horizontal driving circuit 6 is composed of, for example, a shift register.
  • the horizontal driving circuit 6 sequentially outputs a horizontal scanning pulse to the column signal processing circuit 5 to select each of the column signal processing circuits 5 in order, and the pixels subjected to the signal processing from each of the column signal processing circuits 5 are selected.
  • a signal is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • FIG. 3 is an equivalent circuit diagram showing a configuration example of the pixel 3.
  • the pixel 3 includes a photoelectric conversion element PD, a charge accumulation area FD for accumulating (holding) signal charges photoelectrically converted by the photoelectric conversion element PD, and a charge accumulation area storing signal charges photoelectrically converted by the photoelectric conversion element PD. and a transfer transistor TR for transferring to the FD.
  • the pixel 3 also includes a readout circuit 15 electrically connected to the charge accumulation region FD.
  • the photoelectric conversion element PD generates signal charges according to the amount of light received.
  • the photoelectric conversion element PD also temporarily accumulates (holds) the generated signal charges.
  • the photoelectric conversion element PD has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • a photodiode for example, is used as the photoelectric conversion element PD.
  • the drain region of the transfer transistor TR is electrically connected to the charge storage region FD.
  • a gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the charge accumulation region FD temporarily accumulates and holds signal charges transferred from the photoelectric conversion element PD via the transfer transistor TR.
  • the readout circuit 15 reads out the signal charge accumulated in the charge accumulation region FD and outputs a pixel signal based on the signal charge.
  • the readout circuit 15 includes, but is not limited to, pixel transistors such as an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST. These transistors (AMP, SEL, RST) have a gate insulating film made of, for example, a silicon oxide film ( SiO2 film), a gate electrode, and a pair of main electrode regions functioning as a source region and a drain region. It consists of MOSFETs.
  • These transistors may be MISFETs (Metal Insulator Semiconductor FETs) whose gate insulating film is a silicon nitride film (Si 3 N 4 film), or a laminated film of a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FETs
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor.
  • a gate electrode of the amplification transistor AMP is electrically connected to the charge storage region FD and the source region of the reset transistor RST.
  • the selection transistor SEL has a source region electrically connected to the vertical signal line 11 (VSL) and a drain region electrically connected to the source region of the amplification transistor AMP.
  • a gate electrode of the select transistor SEL is electrically connected to a select transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the reset transistor RST has a source region electrically connected to the charge storage region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • a gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the photodetection device 1 (semiconductor chip 2) has a photoelectric conversion section, which will be described later, and a first semiconductor layer having a first surface S1 and a second surface S2 located on opposite sides of each other.
  • a third surface S3 and a fourth surface S4 located on opposite sides of each other, a second semiconductor layer 30 stacked on the first surface S1, and having a charge storage region which will be described later;
  • a first wiring layer 40 superimposed on a surface (fourth surface S4) opposite to a surface (third surface S3) of the layer 30 on the side of the first semiconductor layer 20;
  • the second wiring layer 50 superimposed on the surface (fifth surface S5) opposite to the surface on the second semiconductor layer 30 side, and the surface of the second wiring layer 50 on the first wiring layer 40 side (sixth surface S5). and a third semiconductor layer 60 overlaid on the surface opposite to the surface S6).
  • the second semiconductor layer 30 and the first wiring layer 40 are laminated on the first semiconductor layer 20
  • the second wiring layer 50 is laminated on the third semiconductor layer 60, and then the first wiring is formed. It can be realized by overlapping and bonding the fifth surface S5 of the layer 40 and the sixth surface S6 of the second wiring layer 50 .
  • the second surface S2 side which is one surface of the first semiconductor layer 20, is referred to as a light incident surface or a back surface, and the other surface of the first semiconductor layer 20, that is, the side opposite to the second surface S2.
  • the first surface S1 which is a surface, is sometimes called an element formation surface or a main surface.
  • the photodetector device 1 semiconductor chip 2 includes a condensing layer 70 laminated on the second surface S2.
  • the condensing layer 70 includes, for example, an insulating layer 71, a light shielding layer 72, a planarizing film 73, a color filter 74, and an on-chip lens 75 from the second surface S2 side. It has a layered structure in which layers are stacked in order.
  • the insulating layer 71 is an insulating film laminated on the second surface S2 side of the first semiconductor layer 20 by, for example, a CVD (Chemical Vapor Deposition) method.
  • the insulating layer 71 can be made of, but not limited to, a material such as silicon oxide (SiO 2 ).
  • the light shielding layer 72 is laminated on the insulating layer 71 .
  • the light shielding layer 72 is arranged in the boundary region of the pixels 3 and shields stray light leaking from adjacent pixels.
  • the light shielding layer 72 may be made of a material that shields light, but a material that has a strong light shielding property and can be processed with high precision by microfabrication, for example, etching, may be aluminum (Al), tungsten (W), or copper (W). It may be formed of a metal film such as Cu).
  • planarizing film 73 is provided so as to cover the insulating layer 71 and the light shielding layer 72, and planarizes the surface on which the color filters 74 are provided.
  • the color filter 74 color-separates incident light that enters from the light incident surface side of the photodetector 1 and passes through the on-chip lens 75 , and supplies the color-separated incident light to the pixels 3 .
  • the color filter 74 includes, but is not limited to, multiple types of filters that separate different colors such as red, blue, and green. The color filter 74 then supplies different colors of light for each pixel.
  • the on-chip lens 75 has a function of condensing incident light onto the photoelectric conversion section 22 .
  • This on-chip lens 75 is arranged for each pixel 3 .
  • the on-chip lens 75 can be made of organic materials such as, but not limited to, styrene-based resins, acrylic-based resins, styrene-acrylic-based resins, and siloxane-based resins.
  • the first semiconductor layer 20 is composed of a single crystal silicon substrate. As shown in FIG. 4A, the first semiconductor layer 20 includes a semiconductor region 21 of a first conductivity type, eg, p-type, and a semiconductor region 22 of a second conductivity type, eg, n-type, embedded in the semiconductor region 21 . and
  • the first semiconductor layer 20 has island-shaped photoelectric conversion regions 23 partitioned by isolation regions 25 . That is, the photoelectric conversion regions 23 are separated from each other by the separation regions 25 . Between the semiconductor region 22 and the isolation region 25, a semiconductor region 21c of a conductivity type different from that of the semiconductor region 22, for example, a p-type, is provided. A photoelectric conversion region 23 is provided for each pixel 3 .
  • the number of pixels 3 is not limited to the illustrated number.
  • the photoelectric conversion region 23 includes the semiconductor regions 21 and 22 described above. When light is incident on the semiconductor region 22, the semiconductor region 22 photoelectrically converts the incident light to generate signal charges. This semiconductor region 22 is hereinafter referred to as a photoelectric conversion section 22 .
  • the photoelectric conversion element PD shown in FIG. 3 is configured in a region including the semiconductor region 21 and the photoelectric conversion portion 22 shown in FIG. 4A. Also, the photoelectric conversion unit 22 shown in FIG. 4A functions as the source region of the transfer transistor TR shown in FIG.
  • the isolation region 25 has a trench structure in which a groove 24 is formed in the first semiconductor layer 20 and the second semiconductor layer 30 and a material such as an insulating material is embedded in the groove 24 . Also, the isolation region 25 is provided so as to penetrate between the fourth surface S4 of the second semiconductor layer 30 and the second surface S2 of the first semiconductor layer 20 . That is, the isolation region 25 is FTI (Full Trench Isolation).
  • the second semiconductor layer 30 is a semiconductor layer stacked on the first surface S1.
  • the second semiconductor layer 30 has a laminated structure in which a first layer 31 and a second layer 32 are laminated in this order from the first surface S1.
  • the first layer 31 is a silicon germanium (SiGe) layer epitaxially grown on the first surface S1, and is a semiconductor region of the first conductivity type, for example, p-type.
  • the second layer 32 is a silicon (Si) layer epitaxially grown on the surface of the first layer 31 opposite to the first semiconductor layer 20 side.
  • the second semiconductor layer 30 has island-shaped element forming regions 33 partitioned by the isolation regions 25 .
  • An element formation region 33 is provided for each pixel 3 .
  • the element formation region 33 includes the first layer 31 and the second layer 32 described above. More specifically, the element formation region 33 has a channel portion 34 composed of the first layer 31 and an accumulation portion 35 composed of the second layer 32 .
  • a transfer gate electrode 38 is provided in the element formation region 33 .
  • the storage section 35 has a semiconductor region 36 of a first conductivity type, eg, p-type, and a semiconductor region 37 of a second conductivity type, eg, n-type.
  • the semiconductor region 37 has the same conductivity type as the photoelectric conversion portion 22, that is, the second conductivity type.
  • the semiconductor region 37 is a floating diffusion region that temporarily accumulates signal charges transferred from the photoelectric conversion section 22 . This semiconductor region 37 is hereinafter referred to as a charge accumulation region 37 .
  • the charge accumulation region 37 shown in FIG. 4A functions as the drain region of the transfer transistor TR shown in FIG.
  • the element formation region 33 of the second semiconductor layer 30 has the channel portion 34 and the storage portion 35 in that order from the first semiconductor layer 20 side, as described above. That is, the element forming region 33 has a laminated structure in which the channel portion 34 and the accumulation portion 35 are laminated in this order from the first semiconductor layer 20 side.
  • the charge accumulation region 37 is provided only in the accumulation portion 35 of the channel portion 34 and the accumulation portion 35 . That is, the charge storage region 37 is provided at a position closer to the surface of the second semiconductor layer 30 on the side opposite to the first semiconductor layer 20 side.
  • the periphery of the charge accumulation region 37 is surrounded by a semiconductor region 36 of conductivity type different from that of the charge accumulation region 37 .
  • a semiconductor region 36 of conductivity type different from that of the charge accumulation region 37 .
  • the semiconductor region 36 is interposed between the charge storage region 37 and the channel portion 34 .
  • a portion of the charge accumulation region 37 faces the fourth surface S4.
  • the channel portion 34 is provided between the accumulation portion 35 and the first semiconductor layer 20 in the Z direction. As shown in FIG. 4C, the channel portion 34 is positioned inside the storage portion 35 in plan view. That is, the diameter of the channel portion 34 is set to be smaller than the diameter of the storage portion 35 in plan view. Note that the diameter is the distance between the sides, and the planar shape of the channel portion 34 and the storage portion 35 does not matter.
  • the channel portion 34 shown in FIG. 4A can function as the channel of the transfer transistor TR shown in FIG. More specifically, the channel portion 34 is modulated by a transfer gate electrode 38, which will be described later, from the side surface 34a.
  • the side surface 34a of the channel portion 34 is a surface facing the direction intersecting the stacking direction (Z direction).
  • the transfer gate electrode 38 shown in FIG. 4A functions as the gate electrode of the transfer transistor TR shown in FIG.
  • the transfer gate electrode 38 is adjacent to the channel portion 34, the storage portion 35, and the first surface S1 of the first semiconductor layer 20 via an insulating film 39 functioning as a gate insulating film of the transfer transistor TR.
  • the transfer gate electrode 38 extends along the thickness direction of the second semiconductor layer 30 and is between the photoelectric conversion section 22 and the charge storage region 37 in the stacking direction ( It is a gate electrode capable of forming a channel leading in the thickness direction).
  • the transfer gate electrode 38 has a first portion 381 adjacent to the side surface 35a of the storage portion 35 with the insulating film 39 interposed therebetween and a second portion 382 adjacent to the side surface 34a of the channel portion 34 with the insulating film 39 interposed therebetween. include.
  • the inner diameter of the second portion 382 is smaller than the inner diameter of the first portion 381 . It should be noted that the inner diameter is the distance between the inner circumferential surfaces sandwiching the center, and the planar shape of the transfer gate electrode 38 does not matter.
  • the transfer transistor TR transfers signal charges obtained by photoelectric conversion of the photoelectric conversion unit 22 to the charge accumulation region 37 . More specifically, the transfer transistor TR modulates the potential of the semiconductor region according to the voltage between the gate and the source to form a channel. More specifically, the transfer transistor TR forms a channel by modulating the potential of the semiconductor region including the semiconductor region 21, the channel portion 34, and the semiconductor region 36 of the accumulation portion 35. FIG. Thereby, the transfer transistor TR transfers signal charges from the photoelectric conversion portion 22 functioning as the source region to the charge accumulation region 37 functioning as the drain region through the channel.
  • the transfer gate electrode 38 surrounds the element formation region 33 of the second semiconductor layer 30 in the entire circumferential direction in plan view.
  • the transfer gate electrode 38 modulates the element formation region 33 from the side surface. More specifically, the transfer gate electrode 38 surrounds the storage section 35 and the channel section 34 in plan view, and has a side surface 35a of the storage section 35, a bottom surface 35b of the storage section 35, and a side surface of the channel section 34. 34a and the first surface S1 with an insulating film 39 interposed therebetween.
  • the transfer gate electrode 38 modulates the potential of the semiconductor region via these planes in response to the gate-source voltage.
  • the channel part 34 is modulated from the entire circumferential direction by the side surface 34a, a wider area is modulated compared to the case where the channel part 34 is not enclosed. Further, the channel portion 34 is etched from the side 34a side to reduce the diameter. Thereby, the channel portion 34 is modulated, for example, but not limited to, near the center, more preferably to the center. The channel portion 34 is modulated by the transfer gate electrode 38 along the direction perpendicular to the Z direction.
  • the transfer gate electrode 38 is made of, for example, a metal such as aluminum (Al) or copper (Cu), or a material such as polysilicon (Poly-Si). Although not limited to this, it is assumed here that the transfer gate electrode 38 is made of aluminum (Al).
  • the first wiring layer 40 includes an interlayer insulating film 41 , a metal layer 42 , first connection pads 43 , contacts 44 and vias 45 .
  • the metal layer 42 and the first connection pad 43 are stacked with the interlayer insulating film 41 interposed therebetween as shown.
  • One end of the contact 44 in the Z direction is connected to the charge accumulation region 37 .
  • the contact 44 may be connected to the metal layer 42 at the other end in the Z direction.
  • the vias 45 connect the metal layers 42 to each other and connect the metal layers 42 to the first connection pads 43 .
  • the first connection pads 43 face the fifth surface S ⁇ b>5 of the first wiring layer 40 .
  • the second wiring layer 50 includes an interlayer insulating film 51 , a metal layer 52 , second connection pads 53 and vias 54 .
  • the metal layer 52 and the second connection pad 53 are laminated via the interlayer insulating film 51 as shown.
  • the vias 54 connect the metal layers 52 together and the metal layers 52 and the second connection pads 53 .
  • the second connection pads 53 face the sixth surface S ⁇ b>6 of the second wiring layer 50 and are joined to the first connection pads 43 . Thereby, the metal layers of the first wiring layer 40 and the second wiring layer 50 are electrically connected to each other.
  • the second wiring layer 50 may be provided with the gate electrode 55 of the transistor provided in the third semiconductor layer 60 .
  • the third semiconductor layer 60 is composed of, for example, a single crystal silicon substrate, although not limited to this.
  • a pixel transistor of the readout circuit 15 is provided in the third semiconductor layer 60 .
  • the third semiconductor layer 60 may be provided with a transistor that constitutes the logic circuit 13 . Although these transistors are not limited to this, here, it is assumed that they are provided at positions closer to the second wiring layer 50 side of the third semiconductor layer 60 .
  • the electron transfer path R extends from the photoelectric conversion portion 22 to the charge accumulation region 37 in the extending direction of the transfer gate electrode 38, that is, along the Z direction. Also, the charge storage region 37 is connected to the contact 44, and the signal charge is transferred to its destination via the contact 44.
  • the charge accumulation regions 37 are electrically isolated from each other. Then, as shown in FIG. 3, one charge accumulation region 37 is connected to one readout circuit 15, and signal charges are read out from each charge accumulation region 37 independently. Therefore, the transfer of the signal charge may be performed by modulating all the channel portions 34 simultaneously (global shutter operation) or sequentially modulating the channel portions 34 (rolling shutter operation).
  • a first semiconductor layer 20 made of silicon is prepared. 30 is laminated by epitaxial growth. More specifically, the first layer 31 and the second layer 32 as the second semiconductor layer 30 are laminated in this order on the first surface S1 by epitaxial growth. At this time, the first layer 31 and the second layer 32 are laminated while maintaining the crystallinity. In addition, when laminating the first layer 31 and the second layer 32, they are laminated while being impregnated with impurities. More specifically, as the first layer 31, p-type silicon germanium is deposited on the first surface S1. Then, as the second layer 32 , p-type silicon is deposited on the first layer 31 , that is, on the surface of the first layer 31 opposite to the first semiconductor layer 20 .
  • the film thickness needs to be smaller than the critical film thickness (film thickness at which stacking faults occur) in order to suppress the occurrence of stacking faults.
  • the critical film thickness film thickness at which stacking faults occur
  • silicon and silicon germanium are used, and it is necessary to make the film thickness of silicon germanium thinner than the critical film thickness.
  • the critical film thickness of silicon germanium is about 30 nm, the film thickness of silicon germanium may be formed thinner than 30 nm.
  • impurities are implanted into the first semiconductor layer 20 to form p-type semiconductor regions 21a and 21b and an n-type semiconductor region 22a. These semiconductor regions are formed in order of the semiconductor region 21a, the semiconductor region 22a, and the semiconductor region 21b along the Z direction from the first surface S1 side.
  • the second semiconductor layer 30 is formed with lattice-shaped grooves 30a recessed in the Z direction.
  • the groove 30 a penetrates the second semiconductor layer 30 in the thickness direction, and more specifically extends to the interface between the first layer 31 and the first semiconductor layer 20 .
  • the second semiconductor layer 30 is partitioned into island-shaped element forming regions 33 in plan view.
  • the groove 30a is filled with a sacrificial layer 30b.
  • the material forming the sacrificial layer 30 b has etching selectivity with respect to the material forming the first semiconductor layer 20 , the second semiconductor layer 30 and the isolation region 25 .
  • the material forming the sacrificial layer 30b has a higher etching rate than the material forming the isolation region 25 .
  • unnecessary portions of the sacrificial layer 30b may be removed by a known etch-back technique.
  • FIGS. 8A and 8B using known lithography technology and etching technology, grid-shaped grooves 24 recessed in the Z direction are formed in the region where the sacrificial layer 30b is provided.
  • the groove 24 penetrates the sacrificial layer 30 b in the thickness direction and reaches the semiconductor region 21 b of the first semiconductor layer 20 .
  • the first semiconductor layer 20 is partitioned into island-shaped photoelectric conversion regions 23 in plan view.
  • p-type semiconductor regions 21c are formed along the sidewalls of trenches 24.
  • This semiconductor region 21c functions as a pinning layer.
  • the p-type semiconductor region 21 includes these semiconductor regions 21a, 21b and 21c. A remaining part of the semiconductor region 22 a surrounded by the semiconductor region 21 corresponds to the n-type semiconductor region 22 .
  • isolation regions 25 are formed by filling the grooves 24 with a material such as an insulating material. Further, using known lithography technology and ion implantation technology, impurities are implanted into the second layer 32 in the element formation region 33 to form an n-type semiconductor region, that is, a charge storage region 37 . A portion of the second layer 32 remaining as a p-type semiconductor region corresponds to the semiconductor region 36 .
  • the sacrificial layer 30b is removed as shown in FIG.
  • the first layer 31 in the element forming region 33 is selectively etched. More specifically, using the difference in etching rate of the material forming the first semiconductor layer 20, the material forming the first layer 31, and the material forming the second layer 32 with respect to the selected etchant, The first layer 31 among the first semiconductor layer 20, the first layer 31 and the second layer 32 is selectively etched.
  • the material forming the first layer 31 is silicon germanium, which has a higher etching rate in the selected etchant than silicon forming the first semiconductor layer 20 and the second layer 32 .
  • the material forming the first layer 31 is etched from the surface facing the direction perpendicular to the stacking direction, that is, the side surface 31a.
  • the material forming the first layer 31 is etched from a direction perpendicular to the stacking direction of the first layer 31 .
  • the first layer 31 after etching corresponds to the channel portion 34 .
  • the side surface 31a retreats by this process. Therefore, as shown in the vertical cross-sectional view of FIG. 12, the groove 30a has a shape in which the portion adjacent to the channel portion 34 widens in the direction perpendicular to the Z direction.
  • an insulating film 39m forming the insulating film 39 and a gate material 38m forming the transfer gate electrode 38 are applied to the exposed surfaces of the first semiconductor layer 20 and the second semiconductor layer 30. are sequentially laminated in this order.
  • the trench 30a is filled with the gate material 38m via the insulating film 39m.
  • aluminum which is a metal, is laminated as the gate material 38m. Metals have good embeddability. Therefore, even if the portion of the trench 30a adjacent to the channel portion 34 extends in the direction perpendicular to the Z direction, the gate material 38m can be well embedded.
  • the transfer gate electrode 38 is formed in the region adjacent to the second semiconductor layer 30 (the first layer 31 and the second layer 32) with the insulating film 39 interposed therebetween.
  • the transfer gate electrode 38 is provided between the photoelectric conversion section 22 provided in the first semiconductor layer 20 and the charge accumulation region 37 provided in the second semiconductor layer 30, between the first semiconductor layer 20 and the second semiconductor layer 30. Channels leading in the stacking direction can be formed.
  • the step of removing unnecessary portions of the insulating film 39m may be performed before laminating the gate material 38m.
  • the first wiring layer 40 shown in FIG. 4A is formed.
  • the contact 44 of the first wiring layer 40 is formed such that one end in the Z direction is electrically connected to the charge accumulation region 37 .
  • the first semiconductor layer 20 is polished from the light incident surface side by CMP (Chemical Mechanical Polishing) or the like to be thinned, and then the light collecting layer 70 is formed on the light incident surface side.
  • CMP Chemical Mechanical Polishing
  • the photodetector 1 is formed in each of a plurality of chip forming regions partitioned by scribe lines (dicing lines) on a semiconductor substrate. By dividing the plurality of chip forming regions along scribe lines, the semiconductor chips 2 on which the photodetecting device 1 is mounted are formed.
  • the charge accumulation region 27 of the second conductivity type for example n-type, is provided in the first semiconductor layer 20 in the same manner as the photoelectric conversion section 22 . That is, the charge accumulation region 27 is one region of the first semiconductor layer 20, like the photoelectric conversion portion 22. As shown in FIG. Since both the charge storage region 27 and the photoelectric conversion section 22 are provided in the first semiconductor layer 20, the transfer channel of the transfer transistor TR is also formed in the first semiconductor layer 20.
  • the charge storage region 27, the transfer channel, and the photoelectric conversion section 22 are all formed within the first semiconductor layer 20. Therefore, the volume occupied by the photoelectric conversion section 22 within the first semiconductor layer 20 is In some cases, the saturation charge storage amount (Qs) in the pixel decreases with the miniaturization of the pixel.
  • the impurity concentration difference between the semiconductor region 21 of the first conductivity type, e.g., p-type, and the photoelectric conversion portion 22 of the second conductivity type, e.g., n-type is increased.
  • there is a method of deepening the potential of the photoelectric conversion unit 22 in this case, the signal charge is first transferred from a deep potential position of the photoelectric conversion portion 22 to a first conductivity type, for example, a p-type semiconductor region 26 provided near the first surface S1 along the transfer path R1 shown in FIG. had to be transferred to After that, the signal charge is transferred toward the charge accumulation region 27 along the transfer route R2 different from the transfer route R1.
  • both the charge storage region 27 and the photoelectric conversion section 22 are formed in the first semiconductor layer 20 and formed by implanting impurities, so the boundary between the two is It is not clear, and even if the semiconductor layer is not modulated, there is a possibility that the signal charge will flow to the charge storage region 27 as leakage current. Then, in the photodetector 1', there is a possibility that the S/N ratio deteriorates.
  • the first layer 31 and the second layer 32 are laminated in this order as the second semiconductor layer 30 on the first semiconductor layer 20, and the The first layer 31 is used as a channel portion 34 in which the channel of the transfer transistor TR is formed, and the second layer 32 is provided with a charge accumulation region 37 .
  • the channel portion 34 where the channel is formed and the charge accumulation region 37 are provided in a region other than the first semiconductor layer 20, reduction in the volume of the photoelectric conversion portion 22 can be suppressed. Thereby, even if the pixel 3 is miniaturized, the reduction of Qs can be suppressed.
  • the photoelectric conversion section 22, the channel section 34, and the charge accumulation region 37 are provided in this order along the Z direction. Therefore, the direction in which the signal charges are collected from the position where the potential of the photoelectric conversion unit 22 is deep and the direction in which the collected signal charges are transferred to the charge accumulation region 37 are the same. Since it is in the parallel direction, the signal charges can flow smoothly.
  • the material forming the channel section 34 is different from the material forming the photoelectric conversion section 22 and the charge accumulation region 37 . Therefore, in addition to potential control by the transfer transistor TR, the difference in band structure between different materials is used to suppress the flow of signal charges.
  • the photoelectric conversion portion 22, the channel portion 34, and the charge accumulation region 37 are provided in separate semiconductor layers, their boundaries are clear. Therefore, when the transfer transistor TR is in the OFF state, the flow of signal charges can be further suppressed. Thereby, it is possible to suppress the occurrence of leakage current.
  • the transfer gate electrode 38 is provided so as to surround the channel portion 34 in plan view. As a result, since the channel portion 34 is modulated from the entire circumferential direction of the side surface 34a, a wider area is modulated. Therefore, the flow of signal charges can be made smooth.
  • the diameter of the channel portion 34 is set to be smaller than the diameter of the storage portion 35, and the transfer gate electrode 38 is adjacent to the side surface 34a of the channel portion 34.
  • the inner diameter of the second portion 382 is made smaller than the inner diameter of the first portion 381 adjacent to the side surface 35a of the storage portion 35 with the insulating film 39 interposed therebetween. Therefore, the modulation for the channel section 34 can be more controlled. More specifically, since the channel portion 34 can be subjected to modulation control up to the vicinity of the center, more preferably up to the center, the flow of signal charges can be made smoother. The control to stop is also easier.
  • the diameter of the accumulation portion 35 is larger than the diameter of the channel portion 34, it is possible to prevent the area occupied by the charge accumulation region 37 from becoming smaller. As a result, the amount of signal charges accumulated in the charge accumulation region 37 can be suppressed from decreasing.
  • the charge accumulation region 37 and the transfer gate electrode 38 are relatively separated. Therefore, the influence of the control of the transfer gate electrode 38 on the charge accumulation region 37 and the pn junction between the n-type charge accumulation region 37 and the surrounding p-type semiconductor region 36 can be reduced.
  • the charge accumulation region 37 is surrounded by the semiconductor region 36 exhibiting a conductivity type different from that of the charge accumulation region 37 . Therefore, it is possible to prevent electrons generated at the interface of the semiconductor region from flowing into the charge accumulation region 37 as dark current.
  • Modification 1 of the first embodiment of the present technology will be described below.
  • the photodetector 1 according to Modification 1 of the first embodiment differs from the photodetector 1 according to the above-described first embodiment in that the material forming the first semiconductor layer 20 and the second semiconductor layer 30 are
  • the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the above-described first embodiment except for the constituent materials.
  • symbol is attached
  • FIGS. 4A to 4C of the first embodiment are used.
  • a material for forming the first semiconductor layer 20 may be selected according to the wavelength of light to be detected.
  • the photodetector 1 can detect light of a desired wavelength by selecting a material specialized for that light.
  • the material constituting the first semiconductor layer 20 is not limited to this, but for example, silicon can be used when detecting visible light, and silicon germanium can be used when detecting infrared light.
  • a material that can be combined with the material for forming the first semiconductor layer 20 and that can selectively etch the first layer 31 may be selected.
  • the material forming the first layer 31 is not limited to this, but can be selected from the viewpoint of crystal structure and lattice number, for example. More specifically, although not limited to this, for example, a material capable of epitaxial growth with respect to the material forming the first semiconductor layer 20 can be selected from the viewpoint of crystal structure and lattice number.
  • the film thickness of the first layer 31 may be determined according to the combination of the material forming the first semiconductor layer 20 and the material forming the first layer 31, for example. In general, the larger the lattice number difference between the materials, the thinner the film reaches the critical film thickness. Therefore, the film thickness should be adjusted according to the materials to be combined.
  • a material for forming the second layer 32 As a material for forming the second layer 32, a material that can be combined with a material for forming the first layer 31 and that can selectively etch the first layer 31 can be used.
  • Example> Several examples of combinations of the material forming the first semiconductor layer 20, the material forming the channel portion 34, and the material forming the charge storage region 37 are shown below, although not limited thereto.
  • the combination of the material forming the first semiconductor layer 20, the material forming the channel portion 34, and the material forming the charge storage region 37 is a combination of Group IV semiconductors containing Group IV elements.
  • Representative group IV elements include, but are not limited to, carbon (C), silicon (Si), germanium (Ge), and tin (Sn).
  • the combination of the material forming the first semiconductor layer 20, the material forming the channel portion 34, and the material forming the charge storage region 37 is a combination of Group IV semiconductors. .
  • Other combinations of Group IV semiconductors include combinations shown in Examples 2 to 4 below.
  • the first semiconductor layer 20 and the charge storage region 37 are made of silicon germanium, and the channel portion 34 is made of silicon.
  • the etching rate of silicon forming the channel portion 34 can be made higher than the etching rate of silicon germanium forming the first semiconductor layer 20 and the charge storage region 37 .
  • the photoelectric conversion unit 22 is made of silicon germanium, it can be applied to the photodetector 1 that detects light other than visible light, more specifically, infrared light.
  • the first semiconductor layer 20, the channel portion 34, and the charge storage region 37 are all made of silicon.
  • the impurity concentration of silicon forming the channel portion 34 is different from the impurity concentration of silicon forming the first semiconductor layer 20 and the charge storage region 37 .
  • the etching rate of the material forming the channel portion 34 can be made higher than the etching rate of the material forming the first semiconductor layer 20 and the charge storage region 37 with the selected etchant. Therefore, in the step of selectively etching the first layer 31 in FIG. 12, the channel portion 34 can be formed by selectively etching the first layer 31 . Since the first semiconductor layer 20, the channel portion 34, and the charge storage region 37 are all made of silicon, it is possible to suppress an increase in the materials constituting the photodetector 1 and facilitate the manufacturing process.
  • the first semiconductor layer 20, the first layer 31, and the second layer 32 Boundaries are distinct from each other. More specifically, the boundaries of impurity concentrations are distinct from each other. In this way, since the boundaries of the impurity concentrations are clearly defined, it is possible to suppress the flow of signal charges across the boundaries when the transfer transistor TR is in the off state. Thereby, it is possible to suppress the occurrence of leakage current.
  • the first semiconductor layer 20, the channel portion 34, and the charge storage region 37 are all made of silicon. Further, here, the surface of the material forming the channel portion 34 facing the direction perpendicular to the stacking direction has a higher etching rate in the selected etchant than the first surface S1 of the material forming the first semiconductor layer 20. is high. Therefore, in the step of selectively etching the first layer 31 in FIG. 12, the channel portion 34 can be formed by selectively etching the first layer 31 .
  • the first surface S1 of the first semiconductor layer 20 and the side surface 31a of the first layer 31 shown in FIG. 12 exhibit different plane orientations of silicon crystals. Therefore, the side surface 31a can be selectively etched with respect to the first surface S1 by anisotropic etching utilizing the anisotropy of the plane orientation with respect to the selected etchant. Further, since the first semiconductor layer 20, the channel portion 34, and the charge storage region 37 are all made of silicon, it is possible to suppress an increase in the materials constituting the photodetector 1 and facilitate the manufacturing process.
  • the first semiconductor layer 20, the first layer 31, and the second layer 32 Boundaries are distinct from each other. More specifically, the boundaries of impurity concentrations are distinct from each other. In this way, since the boundaries of the impurity concentrations are clearly defined, it is possible to suppress the flow of signal charges across the boundaries when the transfer transistor TR is in the off state. Thereby, it is possible to suppress the occurrence of leakage current.
  • the combination of the material forming the first semiconductor layer 20, the material forming the channel portion 34, and the material forming the charge storage region 37 is a group III-V compound semiconductor containing a group III element and a group V element.
  • group III elements include, but are not limited to, boron (B), aluminum (Al), gallium (Ga), and indium (In).
  • representative V group elements include nitrogen (N), phosphorus (P), arsenic (As), and antimony (Sb).
  • III-V group compound semiconductors examples include, but are not limited to, the first semiconductor layer 20 made of indium gallium arsenide (InGaAs) and the channel portion 34 and the charge storage region 37 made of indium phosphide (InGaAs). InP). Indium gallium arsenide and indium phosphide can be lattice matched. Therefore, generation of defects during lamination can be reduced, and noise can be suppressed. Further, when electrons are used as signal charges, the conduction band of indium phosphide as opposed to the conduction band of indium gallium arsenide serves as a barrier for electrons, so leakage in the channel can be suppressed.
  • the conduction band of indium phosphide as opposed to the conduction band of indium gallium arsenide serves as a barrier for electrons, so leakage in the channel can be suppressed.
  • the combination of the material forming the first semiconductor layer 20, the material forming the channel portion 34, and the material forming the charge storage region 37 is a combination of the IV group semiconductor and the III-V group compound semiconductor.
  • the material forming the first semiconductor layer 20, the material forming the channel portion 34, and the material forming the charge accumulation region 37 are individually selected.
  • the options for designing the photodetector 1 can be increased. For example, by changing the material forming the first semiconductor layer 20 provided with the photoelectric conversion section 22, the photodetector 1 can detect light of different wavelengths. Even in such a case, the channel portion 34 can be selectively etched by changing the manufacturing method.
  • Modification 2 of the first embodiment Modification 2 of the first embodiment of the present technology shown in FIGS. 16A and 16B will be described below.
  • the photodetector 1 according to Modification 2 of the first embodiment differs from the photodetector 1 according to the above-described first embodiment in that a plurality of channel portions are provided.
  • the configuration of the detection device 1 is basically the same as that of the photodetection device 1 of the first embodiment described above.
  • symbol is attached
  • Note that the cross-sectional view showing the cross-sectional structure along the line AA of FIG. 16A is the same as that of FIG. 4B, so the illustration is omitted here.
  • the photodetector 1 has a plurality of channel portions 34 for each element formation region 33 (pixel 3).
  • a plurality of channel portions 34 are provided with respect to one storage portion 35 so as to be spaced apart from each other in plan view.
  • FIG. 16B shows an example in which the photodetector 1 has four channel units 341, 342, 343, and 344, but the number of channel units is not limited to this, and may be two or more.
  • the channel portions 341 , 342 , 343 and 344 are surrounded by the transfer gate electrodes 38 in the entire circumferential direction.
  • the channel portions 341 , 342 , 343 and 344 function as channels for transferring signal charges between one photoelectric conversion portion 22 and one charge accumulation region 37 when modulated by the transfer gate electrode 38 .
  • the channel portions 341, 342, 343, and 344 are simply referred to as the channel portion 34 when not distinguished.
  • the dimension of the diameter 34 b of the channel portion 34 is not particularly limited as long as the plurality of channel portions 34 can be accommodated within one element forming region 33 .
  • the region where the signal charge flows in the channel portion 34 is basically the portion near the side surface (peripheral surface) of the channel portion 34, that is, the region near the insulating film 39 functioning as the gate insulating film of the transfer transistor TR. be.
  • the effective channel area can be increased.
  • the side surface area is increased and the effective channel area is increased compared to the case where there is only one channel portion 34. ing. Therefore, in the modification 2 of the first embodiment, the amount of flowing signal charges can be increased as compared with the case where there is only one channel portion 34 .
  • the quantum confinement effect can be utilized. More specifically, depending on the semiconductor material, the quantum confinement effect can be utilized by setting the diameter 34b to, for example, 20 nm or less. When the diameter 34b of the channel portion 34 is reduced in this way, the quantum confinement effect can further suppress the occurrence of leak current when the transfer transistor TR is in the off state. By utilizing this quantum confinement effect, the channel can be turned off even when no impurity is implanted into the channel portion 34 .
  • the diameter 34b of the channel portion 34 is made thinner, the region used as the channel is also made thinner, so the amount of signal charge flowing through one channel portion 34 is reduced. However, since a plurality of channel portions 34 are provided, a decrease in the total amount of flowing signal charges is suppressed.
  • the side surface area is increased compared to the case where there is only one channel portion 34, and the effective channel area is is increasing.
  • the amount of flowing signal charges can be increased as compared with the case where there is only one channel portion 34 .
  • the width 34b of the channel portion 34 is set to several tens of nanometers or less. signal charge flow can be further suppressed. That is, in addition to control other than the voltage between the gate and source of the transfer transistor TR, the shape of the channel portion 34 can be used to control the flow of signal charges, more specifically, control to stop the flow of signal charges. . As a result, the occurrence of leak current can be further suppressed.
  • Modification 3 of the first embodiment Modification 3 of the first embodiment of the present technology shown in FIGS. 17A, 17B, and 17C will be described below.
  • the photodetector 1 according to Modification 3 of the first embodiment differs from the photodetector 1 according to the above-described first embodiment in that one contact 44a is shared by a plurality of charge accumulation regions 37. Except for this point, the configuration of the photodetector 1 is basically the same as that of the above-described first embodiment.
  • symbol is attached
  • FIG. 17B shows an example in which four pixels 3a, 3b, 3c, 3d, i.e., four charge storage regions 37a, 37b, 37c, 37d share one contact 44a.
  • the number of charge accumulation regions is not limited to this, and may be two or more.
  • pixels 3 When there is no need to distinguish between the pixels 3a, 3b, 3c, and 3d, they are simply referred to as pixels 3 without distinction.
  • charge accumulation regions 37a, 37b, 37c, and 37d they are simply referred to as charge accumulation regions 37 without distinction.
  • Signal charge transfer is performed by sequentially modulating the channel portions 345, 346, 347, and 348 (see FIG. 17C) of the pixels 3a, 3b, 3c, and 3d one by one. Even if one contact 44a is shared by a plurality of charge accumulation regions 37, by sequentially modulating the channel portions 345, 346, 347, and 348 one by one, signal charges can be generated without mixing between pixels. can be transferred. When there is no need to distinguish between the channel sections 345, 346, 347, and 348, they are simply referred to as the channel section 34 without distinction.
  • the charge accumulation region 37 and the channel portion 34 are provided at positions near the contact 44a in plan view, but this is not the only option. 4B and 4C. In that case, the planar view area of the contact 44a may be increased to the extent that the charge storage regions can share the same.
  • Modification 4 of the first embodiment of the present technology shown in FIGS. 18A and 18B will be described below.
  • the photodetector 1 according to Modification 4 of the first embodiment differs from the first embodiment described above in that the diameter of the storage portion and the diameter of the channel portion are the same.
  • the configuration of the photodetector 1 is basically the same as that of the first embodiment described above.
  • symbol is attached
  • the cross-sectional view showing the cross-sectional structure along the line BB of FIG. 18A is the same as FIG. 4C, so the illustration is omitted here.
  • the photodetector 1 has a storage section 351 . As shown in FIG. 18A, the diameter 351c of the accumulation portion 351 is the same size as the diameter of the channel portion 34. As shown in FIG. 18A, the diameter 351c of the accumulation portion 351 is the same size as the diameter of the channel portion 34. As shown in FIG. 18A, the diameter 351c of the accumulation portion 351 is the same size as the diameter of the channel portion 34.
  • Such an accumulation portion 351 can be obtained by forming the groove 30a so that the diameter of the island-shaped element forming region 33 becomes the width 351c in the steps shown in FIGS. 7A and 7B. Then, the step of selectively etching the first layer 31 shown in FIG. 12 is not performed.
  • the inner diameter of the second portion 382 of the transfer gate electrode 38 is the same as the inner diameter of the first portion 381 .
  • the step of selectively etching the first layer 31 is not performed. Therefore, when selecting a material for forming the first semiconductor layer 20, a material for forming the channel portion 34, and a material for forming the charge accumulation region 37, etching for selectively etching the first layer 31 is performed. There is no need to consider the rate, and the range of material selection is widened.
  • the second semiconductor layer 30 is composed of two semiconductor layers, the first layer 31 and the second layer 32. may be composed of a semiconductor layer of
  • the diameter of the accumulation portion 351 is the same as the diameter of the channel portion 34, but the present invention is not limited to this.
  • the diameter of the channel portion 34 may be the same as the diameter of the storage portion 35 of the first embodiment, or the diameters of the channel portion 34 and the storage portion 35 may be set to sizes other than those described above.
  • Modification 5 of First Embodiment Modification 5 of the first embodiment of the present technology shown in FIGS. 19A and 19B will be described below.
  • the photodetector 1 according to Modification 5 of the first embodiment differs from the above-described first embodiment in the step of laminating the first layer 31 and the second layer 32, and the other photodetector. 1 is basically the same as that of the above-described first embodiment.
  • symbol is attached
  • a semiconductor layer 201 is prepared separately from the first semiconductor layer 20, and the second layer 32 and the first layer 31 are laminated on the semiconductor layer 201 in this order by epitaxial growth.
  • the exposed surface of the first layer 31 is overlaid on the first surface S1 of the first semiconductor layer 20, and the two are bonded.
  • the semiconductor layer 201 is separated from the second layer 32 .
  • the first layer 31 and the second layer 32 are laminated in this order on the first surface S1.
  • the first semiconductor layer 20 in which the second semiconductor layer 30 is epitaxially grown as shown in FIG. 5 is obtained.
  • the photodetector 1 according to the second embodiment differs from the photodetector 1 according to the first embodiment described above in the separation structure between the pixels 3.
  • the configuration of the photodetector 1 is as follows. It basically has the same configuration as the photodetector 1 of the first embodiment described above.
  • symbol is attached
  • the first semiconductor layer 20 of the photodetector 1 has a semiconductor region 21c1 of the second conductivity type, eg, p-type.
  • the semiconductor region 21c1 is formed by introducing impurities into the first semiconductor layer 20 using a known ion implantation technique.
  • the photodetector 1 has a separation region 25a and a separation region 25b.
  • the isolation region 25a separates the element forming regions 33 from each other.
  • the isolation region 25a is a trench isolation (STI, Shallow Trench Isolation) provided so as to penetrate between the third surface S3 and the fourth surface S4 of the second semiconductor layer 30 .
  • STI Shallow Trench Isolation
  • the separation regions 25b separate the photoelectric conversion regions 23 from each other.
  • the isolation region 25 is a DTI (Deep Trench Isolation) provided to the first semiconductor layer 20 from the second surface S2 side and does not penetrate the first semiconductor layer 20 .
  • the element formation region 33 has a p-type semiconductor region 21c formed using a known plasma doping technique. At least part of the p-type semiconductor region 21 functions as an isolation region (impurity isolation region) that separates the photoelectric conversion regions 23 (photoelectric conversion units 22) from each other.
  • Example 3 is a combination of Example 1 and Example 2 described above.
  • the first semiconductor layer 20 of the photodetector 1 has the semiconductor region 21c1 described in the first embodiment. Further, the photodetector 1 has the isolation region 25a and the isolation region 25b described in the second embodiment. At least part of the p-type semiconductor region 21 functions as an isolation region (impurity isolation region) that separates the photoelectric conversion regions 23 (photoelectric conversion units 22) from each other.
  • the photodetector 1 has the isolation region 25a described in the third embodiment.
  • the first semiconductor layer 20 of the photodetector 1 has a semiconductor region 21c2 (21) of the second conductivity type, for example, p-type, instead of the trench isolation.
  • the semiconductor region 21c2 is an isolation region (impurity isolation region) that partitions the photoelectric conversion regions 23 from each other, and is formed by introducing impurities into the first semiconductor layer 20 using a known ion implantation technique.
  • the photodetector 1 according to the third embodiment is a combination of the second modified example of the first embodiment and the third example of the second embodiment.
  • the photodetector 1 according to the third embodiment is different from the photodetector 1 according to the above-described first embodiment.
  • the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the first embodiment described above.
  • symbol is attached
  • the configuration of the second semiconductor layer 30 is the same as the configuration of the second semiconductor layer 30 described in Modification 2 of the first embodiment, and the photodetectors 1 are spaced apart from each other in plan view. It has a plurality of channel portions 34 .
  • the isolation structure between the pixels 3 is the same as the isolation structure described in Example 3 of the second embodiment, and the photodetector 1 has an isolation region 25a, an isolation region 25b, and a semiconductor region 21c1. .
  • the pixels 3 are separated from each other by the separation region 25b, which is the DTI, instead of the separation region 25, which is the FTI. Cost can be reduced.
  • the photodetector 1 according to the fourth embodiment is a combination of the modification 3 of the first embodiment and the example 3 of the second embodiment.
  • the photodetector 1 according to the fourth embodiment is different from the photodetector 1 according to the above-described first embodiment.
  • the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the first embodiment described above.
  • symbol is attached
  • the configuration of the second semiconductor layer 30 is the same as the configuration of the second semiconductor layer 30 described in Modification 3 of the first embodiment, and the photodetector 1 shares one contact 44a between the pixels 3. are doing.
  • the isolation structure between the pixels 3 is the same as the isolation structure described in Example 3 of the second embodiment, and the photodetector 1 has an isolation region 25a, an isolation region 25b, and a semiconductor region 21c1. .
  • the pixels 3 are separated from each other by the separation region 25b, which is the DTI, instead of the separation region 25, which is the FTI. Cost can be reduced.
  • An electronic device 100 according to the fifth embodiment includes a photodetector (solid-state imaging device) 101 , an optical lens 102 , a shutter device 103 , a drive circuit 104 and a signal processing circuit 105 .
  • the electronic device 100 of the fifth embodiment shows an embodiment in which the photodetector 1 described above is used as the photodetector 101 in an electronic device (for example, a camera).
  • An optical lens (optical system) 102 forms an image of image light (incident light 106 ) from a subject on the imaging surface of the photodetector 101 .
  • image light incident light 106
  • the shutter device 103 controls a light irradiation period and a light shielding period for the photodetector 101 .
  • a drive circuit 104 supplies drive signals for controlling the transfer operation of the photodetector 101 and the shutter operation of the shutter device 103 .
  • a drive signal (timing signal) supplied from the drive circuit 104 is used to perform signal transfer of the photodetector 101 .
  • the signal processing circuit 105 performs various signal processing on the signal (pixel signal) output from the photodetector 101 .
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the decrease in the saturated charge accumulation amount in the photodetector 101 is suppressed, so that the image quality of the video signal can be improved.
  • the electronic device 100 to which the photodetector 1 can be applied is not limited to cameras, and can be applied to other electronic devices.
  • the present invention may be applied to imaging devices such as camera modules for mobile devices such as mobile phones.
  • the photodetector 101 may be the photodetector 1 according to any one of the first to fourth embodiments and their modifications and examples, or a combination of two or more of them.
  • this technology can be applied not only to solid-state imaging devices as image sensors, but also to light detection devices in general, including ranging sensors that measure distance, also known as ToF (Time of Flight) sensors.
  • a ranging sensor emits irradiation light toward an object, detects the reflected light that is reflected from the surface of the object, and then detects the reflected light from the irradiation light until the reflected light is received. It is a sensor that calculates the distance to an object based on time.
  • the light-receiving pixel structure of this distance measuring sensor the structure of the pixel 3 described above can be adopted.
  • the present technology may be configured as follows. (1) a first semiconductor layer having a photoelectric conversion part, one surface of which is a light incident surface and the other surface of which is a first surface; a second semiconductor layer stacked on the first surface and having a charge storage region; a gate adjacent to the second semiconductor layer with an insulating film interposed therebetween and capable of forming a channel communicating in the stacking direction of the first semiconductor layer and the second semiconductor layer between the photoelectric conversion portion and the charge storage region; an electrode; A photodetector device comprising: (2) The photodetector according to (1), wherein the charge accumulation region is provided at a position near the surface of the second semiconductor layer opposite to the first semiconductor layer.
  • the second semiconductor layer has a laminated structure in which a channel portion and an accumulation portion are laminated in this order from the first semiconductor layer side;
  • the photodetector according to (1) wherein the charge accumulation region is provided only in the accumulation portion of the channel portion and the accumulation portion.
  • the photodetector according to (3) wherein the diameter of the channel portion is smaller than the diameter of the storage portion.
  • the gate electrode includes a first portion adjacent to the side surface of the storage portion with the insulating film interposed therebetween and a second portion adjacent to the side surface of the channel portion with the insulating film interposed therebetween;
  • the photodetector according to (4) wherein the inner diameter of the second portion is smaller than the inner diameter of the first portion.
  • the photodetector according to (4) wherein the material forming the channel section has a higher etching rate in an arbitrary etchant than the material forming the first semiconductor layer and the material forming the accumulation section. (7) (4) a surface of the material forming the channel portion, which faces in a direction perpendicular to the stacking direction, has a higher etching rate in an arbitrary etchant than the first surface of the material forming the first semiconductor layer; 3.
  • the combination of the material forming the first semiconductor layer, the material forming the channel portion, and the material forming the accumulation portion is a combination of group IV semiconductors or a combination of group III-V compound semiconductors.
  • the photodetector is a first semiconductor layer having a photoelectric conversion part, one surface of which is a light incident surface and the other surface of which is a first surface; a second semiconductor layer stacked on the first surface and having a charge storage region; a gate adjacent to the second semiconductor layer with an insulating film interposed therebetween and capable of forming a channel communicating in the stacking direction of the first semiconductor layer and the second semiconductor layer between the photoelectric conversion portion and the charge storage region; having an electrode; Electronics.

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Abstract

飽和電荷蓄積量の減少を抑制することが可能な光検出装置を提供する。光検出装置は、光電変換部を有し、一方の面が光入射面であり他方の面が第１の面である第１半導体層と、第１の面に積層され、電荷蓄積領域を有する第２半導体層と、絶縁膜を介して第２半導体層に隣接し、光電変換部と電荷蓄積領域との間に、第１半導体層及び第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極と、を備える。

Description

光検出装置、光検出装置の製造方法、及び電子機器
　本技術（本開示に係る技術）は、光検出装置、光検出装置の製造方法、及び電子機器に関し、特に、電荷蓄積領域を有する光検出装置、光検出装置の製造方法、及び電子機器に関する。
　イメージセンサは、画素毎に信号電荷読出しのタイミングを制御するため、フォトダイオード（Photo Diode：ＰＤ）で光電変換して得られた信号電荷を、転送ゲート（Transfer Gate：ＴＧ）を有した転送チャネルを介して、フローティングディフュージョン（Floating Diffusion：ＦＤ）領域のような電荷蓄積領域へ一時的に蓄積する場合がある。
　そして、ＰＤからＦＤ領域への信号電荷の転送経路に対し、様々な工夫が提案されている。例えば、特許文献１では、イメージセンサを平面視したときのＴＧの幅を、ＰＤからＦＤ領域の方向に向かって拡げることで、転送経路をＦＤ領域へと集中させている。また、特許文献２では、ＴＧをＦｉｎ型のトランジスタで形成することで、転送経路をシリコン基板側に拡張している。
特開２０２０－１７７５３号公報 特開２０１７－２７９８２号公報
　上述のような一般的なイメージセンサでは、ＦＤ領域および転送チャネルは、ＰＤと共通の半導体基板内に形成されていた。そのため、ＰＤの体積が損なわれ、画素の微細化に伴い画素内の飽和電荷蓄積量が減少する場合があった。
　本技術は、飽和電荷蓄積量の減少を抑制することが可能な光検出装置、光検出装置の製造方法、及び電子機器を提供することを目的とする。
　本技術の一態様に係る光検出装置は、光電変換部を有し、一方の面が光入射面であり他方の面が第１の面である第１半導体層と、上記第１の面に積層され、電荷蓄積領域を有する第２半導体層と、絶縁膜を介して上記第２半導体層に隣接し、上記光電変換部と上記電荷蓄積領域との間に、上記第１半導体層及び上記第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極と、を備える。
　本技術の一態様に係る光検出装置の製造方法は、第１半導体層を準備し、上記第１半導体層の光入射面側とは反対側の面である第１の面に、第２半導体層を積層し、上記第２半導体層を、平面視で島状に区画し、絶縁膜を介して上記第２半導体層に隣接する領域に、上記第１半導体層に設けられた光電変換部と上記第２半導体層に設けられた電荷蓄積領域との間に上記第１半導体層及び上記第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極を形成する。
　本技術の一態様に係る電子機器は、上記光検出装置と、上記光検出装置に被写体からの像光を結像させる光学系と、を備える。
本技術の第１実施形態に係る光検出装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る光検出装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る光検出装置の画素の等価回路図である。 本技術の第１実施形態に係る光検出装置の縦断面図である。 図４ＡのＡ－Ａ切断線に沿って断面視した時の光検出装置の断面を示す横断面図である。 図４ＡのＢ－Ｂ切断線に沿って断面視した時の光検出装置の断面を示す横断面図である。 本技術の第１実施形態に係る光検出装置の製造方法を示す工程断面図である。 図５に引き続く工程断面図である。 図６に引き続く、横断面を示す工程断面図である。 図６に引き続く、縦断面を示す工程断面図である。 図７Ａに引き続く、横断面を示す工程断面図である。 図７Ｂに引き続く、縦断面を示す工程断面図である。 図８Ｂに引き続く工程断面図である。 図９に引き続く工程断面図である。 図１０に引き続く工程断面図である。 図１１に引き続く工程断面図である。 図１２に引き続く工程断面図である。 図１３に引き続く工程断面図である。 比較例に係る光検出装置の縦断面図である。 本技術の第１実施形態の変形例２に係る光検出装置の縦断面図である。 図１６ＡのＢ－Ｂ切断線に沿って断面視した時の光検出装置の断面を示す横断面図である。 本技術の第１実施形態の変形例３に係る光検出装置の縦断面図である。 図１７ＡのＡ－Ａ切断線に沿って断面視した時の光検出装置の断面を示す横断面図である。 図１７ＡのＢ－Ｂ切断線に沿って断面視した時の光検出装置の断面を示す横断面図である。 本技術の第１実施形態の変形例４に係る光検出装置の縦断面図である。 図１８ＡのＡ－Ａ切断線に沿って断面視した時の光検出装置の断面を示す横断面図である。 本技術の第１実施形態の変形例５に係る光検出装置の製造方法を示す工程断面図である。 図１９Ａに引き続く工程断面図である。 本技術の第２実施形態の実施例１に係る光検出装置の縦断面図である。 本技術の第２実施形態の実施例２に係る光検出装置の縦断面図である。 本技術の第２実施形態の実施例３に係る光検出装置の縦断面図である。 本技術の第２実施形態の実施例４に係る光検出装置の縦断面図である。 本技術の第３実施形態に係る光検出装置の縦断面図である。 本技術の第４実施形態に係る光検出装置の縦断面図である。 本技術の第５実施形態に係る電子機器の概略構成を示す図である。
　以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
　以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
　説明は以下の順序で行う。
１．第１実施形態
２．第２実施形態
３．第３実施形態
４．第４実施形態
５．第５実施形態
　［第１実施形態］
　この第１実施形態では、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである光検出装置に本技術を適用した一例について説明する。
　≪光検出装置の全体構成≫
　まず、光検出装置１の全体構成について説明する。図１に示すように、本技術の第１実施形態に係る光検出装置１は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、光検出装置１は、半導体チップ２に搭載されている。この光検出装置１は、図２６に示すように、光学系（光学レンズ）１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、光検出装置１が搭載された半導体チップ２は、互いに交差するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
　画素領域２Ａは、例えば図２６に示す光学系１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに交差するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。なお、本実施形態においては、一例としてＸ方向とＹ方向とが直交している。また、Ｘ方向とＹ方向との両方に直交する方向がＺ方向（光検出装置１及びそれを構成する各層の厚み方向又は積層方向）である。
　図１に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　＜ロジック回路＞
　図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１２との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素＞
　図３は、画素３の一構成例を示す等価回路図である。画素３は、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を蓄積（保持）する電荷蓄積領域ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、画素３は、電荷蓄積領域ＦＤに電気的に接続された読出し回路１５を備えている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤはまた、生成された信号電荷を一時的に蓄積（保持）する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
　転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　読出し回路１５は、電荷蓄積領域ＦＤに蓄積された信号電荷を読み出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、例えば、酸化シリコン膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。
　増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷蓄積領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が電荷蓄積領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　≪光検出装置の具体的な構成≫
　次に、光検出装置１の具体的な構成について、図４Ａ、図４Ｂ、及び図４Ｃを用いて説明する。
　＜光検出装置の積層構造＞
　図４Ａに示すように、光検出装置１（半導体チップ２）は、後述の光電変換部を有し、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する第１半導体層２０と、互いに反対側に位置する第３の面Ｓ３及び第４の面Ｓ４を有し、第１の面Ｓ１に積層され、後述の電荷蓄積領域を有する第２半導体層３０と、第２半導体層３０の第１半導体層２０側の面（第３の面Ｓ３）とは反対側の面（第４の面Ｓ４）に重ね合わされている第１配線層４０と、第１配線層４０の第２半導体層３０側の面とは反対側の面（第５の面Ｓ５）に重ね合わされている第２配線層５０と、第２配線層５０の第１配線層４０側の面（第６の面Ｓ６）と反対側の面に重ね合わされている第３半導体層６０と、を備える。このような積層構造は、例えば、第１半導体層２０に第２半導体層３０と第１配線層４０とを積層し、第３半導体層６０に第２配線層５０を積層したのち、第１配線層４０の第５の面Ｓ５と第２配線層５０の第６の面Ｓ６とを重ね合わせて接合することにより、実現できる。
　ここで、第１半導体層２０の一方の面である第２の面Ｓ２側を光入射面又は裏面と呼び、第１半導体層２０の他方の面、すなわち第２の面Ｓ２とは反対側の面である第１の面Ｓ１を素子形成面又は主面と呼ぶこともある。さらに、光検出装置１（半導体チップ２）は、第２の面Ｓ２に積層された集光層７０を備える。
　＜集光層＞
　集光層７０は、これに限定されないが、例えば、第２の面Ｓ２側から、絶縁層７１と、遮光層７２と、平坦化膜７３と、カラーフィルタ７４と、オンチップレンズ７５とがその順で積層された積層構造を有する。
　（絶縁層）
　絶縁層７１は、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法等により、第１半導体層２０の第２の面Ｓ２側に積層された絶縁膜である。絶縁層７１は、これに限定されないが、例えば、酸化シリコン（ＳｉＯ２）等の材料により構成することができる。
　（遮光層）
　遮光層７２は、絶縁層７１に積層されている。遮光層７２は、画素３の境界の領域に配置され、隣接する画素から漏れ込む迷光を遮蔽する。この遮光層７２は、光を遮光する材料であれば良いが、遮光性が強く、かつ微細加工、例えばエッチングで精度よく加工できる材料として、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、或いは銅（Ｃｕ）などの金属膜で形成しても良い。
　（平坦化膜）
　平坦化膜７３は、絶縁層７１及び遮光層７２を覆うように設けられていて、カラーフィルタ７４が設けられる面を平坦化している。
　（カラーフィルタ）
　カラーフィルタ７４は、例えば光検出装置１の光入射面側から入射して、オンチップレンズ７５を通過した入射光を色分離し、色分離された入射光を画素３に供給する。カラーフィルタ７４は、これに限定されないが、例えば、赤、青、緑のように異なる色を分離する複数種類のフィルタを有している。そして、カラーフィルタ７４は、画素ごとに異なる色の光を供給する。
　（オンチップレンズ）
　オンチップレンズ７５は、入射光を光電変換部２２に集光させる機能を有する。このオンチップレンズ７５は、画素３毎に配置されている。オンチップレンズ７５は、これに限定されないが、例えば、スチレン系樹脂、アクリル系樹脂、スチレン－アクリル系樹脂およびシロキサン系樹脂等の有機材料により構成することができる。
　＜第１半導体層＞
　第１半導体層２０は、単結晶シリコン基板で構成されている。図４Ａに示すように、第１半導体層２０は、第１導電型、例えばｐ型の半導体領域２１と、半導体領域２１の内部に埋設された、第２導電型、例えばｎ型の半導体領域２２とを有する。
　（光電変換領域）
　第１半導体層２０は、分離領域２５で区画された島状の光電変換領域２３を有している。すなわち、光電変換領域２３同士は、分離領域２５により分離されている。また、半導体領域２２と分離領域２５との間には、半導体領域２２とは異なる導電型、例えばｐ型の半導体領域２１ｃが設けられている。光電変換領域２３は、画素３毎に設けられている。画素３の数は、図示の数に限定されるものではない。
　光電変換領域２３は、上述の半導体領域２１及び半導体領域２２を含んでいる。半導体領域２２は、光が入射すると入射した光を光電変換し、信号電荷を生成する。以下、この半導体領域２２を、光電変換部２２と呼ぶ。図３に示した光電変換素子ＰＤは、図４Ａに示す半導体領域２１と光電変換部２２とを含む領域に構成されている。また、図４Ａに示す光電変換部２２は、図３に示す転送トランジスタＴＲのソース領域として機能する。
　（分離領域）
　分離領域２５は、第１半導体層２０及び第２半導体層３０に溝２４を形成し、この溝２４内に絶縁材料等の材料を埋め込んだトレンチ構造になっている。また、分離領域２５は、第２半導体層３０の第４の面Ｓ４と第１半導体層２０の第２の面Ｓ２との間を貫通するように設けられている。すなわち、分離領域２５は、ＦＴＩ（Full Trench Isolation）である。
　＜第２半導体層＞
　図４Ａに示すように、第２半導体層３０は、第１の面Ｓ１に積層された半導体層である。第２半導体層３０は、第１の面Ｓ１から、第１層３１と第２層３２とをこの順で積層した積層構造を有している。第１層３１は、第１の面Ｓ１にエピタキシャル成長させたシリコンゲルマニウム（ＳｉＧｅ）層であり、第１導電型、例えばｐ型の半導体領域である。第２層３２は、第１層３１の第１半導体層２０側とは反対側の面にエピタキシャル成長させたシリコン（Ｓｉ）層である。
　（素子形成領域）
　第２半導体層３０は、分離領域２５で区画された島状の素子形成領域３３を有している。素子形成領域３３は、画素３毎に設けられている。そして、素子形成領域３３は、上述の第１層３１及び第２層３２を含んでいる。より具体的には、素子形成領域３３は、第１層３１により構成されたチャネル部３４と、第２層３２により構成された蓄積部３５とを有する。また、素子形成領域３３には、転送ゲート電極３８が設けられている。
　（蓄積部）
　蓄積部３５は、第１導電型、例えばｐ型の半導体領域３６と、第２導電型、例えばｎ型の半導体領域３７とを有する。半導体領域３７は、光電変換部２２と同じ導電型、すなわち第２導電型を呈している。半導体領域３７は、光電変換部２２から転送されて来た信号電荷を一時的に蓄積する浮遊拡散領域である。以下、この半導体領域３７を、電荷蓄積領域３７と呼ぶ。図４Ａに示す電荷蓄積領域３７は、図３に示す転送トランジスタＴＲのドレイン領域として機能する。
　第２半導体層３０の素子形成領域３３は、上述のように第１半導体層２０側からチャネル部３４と蓄積部３５とをその順に有している。すなわち、素子形成領域３３は、第１半導体層２０側からチャネル部３４と蓄積部３５とがこの順で積層された積層構造を有している。電荷蓄積領域３７は、チャネル部３４と蓄積部３５とのうちの蓄積部３５のみに設けられている。すなわち、電荷蓄積領域３７は、第２半導体層３０の第１半導体層２０側とは反対側の面寄りの位置に設けられている。
　電荷蓄積領域３７の周囲は、電荷蓄積領域３７とは異なる導電型の半導体領域３６によって囲まれている。電荷蓄積領域３７の周囲を半導体領域３６によって囲むことにより、電荷蓄積領域３７にノイズが流入することを防止している。さらに、半導体領域３６は、電荷蓄積領域３７とチャネル部３４との間に介在している。また、電荷蓄積領域３７の一部は、第４の面Ｓ４に臨んでいる。
　（チャネル部）
　図４Ａに示すように、チャネル部３４は、Ｚ方向において、蓄積部３５と第１半導体層２０との間に設けられている。図４Ｃに示すように、平面視で、チャネル部３４は、蓄積部３５の内側に位置している。つまり、平面視で、チャネル部３４の直径を蓄積部３５の直径より小さく設けている。なお、直径とは側面間距離であり、チャネル部３４及び蓄積部３５の平面形状を問わない。
　図４Ａに示すチャネル部３４は、図３に示す転送トランジスタＴＲのチャネルとして機能可能である。より具体的には、チャネル部３４は、側面３４ａ側から、後述の転送ゲート電極３８による変調を受ける。ここで、チャネル部３４の側面３４ａは、積層方向（Ｚ方向）と交差する方向を向く面である。
　（転送ゲート電極）
　図４Ａに示す転送ゲート電極３８は、図３に示す転送トランジスタＴＲのゲート電極として機能する。転送ゲート電極３８は、転送トランジスタＴＲのゲート絶縁膜として機能する絶縁膜３９を介して、チャネル部３４と、蓄積部３５と、第１半導体層２０の第１の面Ｓ１とに隣接している。転送ゲート電極３８は、第２半導体層３０の厚み方向に沿って延在し、光電変換部２２と電荷蓄積領域３７との間に、第１半導体層２０及び第２半導体層３０の積層方向（厚み方向）に通じるチャネルを形成可能なゲート電極である。
　また、転送ゲート電極３８は、絶縁膜３９を介して蓄積部３５の側面３５ａに隣接する第１部分３８１と、絶縁膜３９を介してチャネル部３４の側面３４ａに隣接する第２部分３８２とを含む。第２部分３８２の内径は、第１部分３８１の内径より小さく設けられている。なお、内径とは中心を挟んだ内周面間距離であり、転送ゲート電極３８の平面形状を問わない。
　転送トランジスタＴＲは、光電変換部２２の光電変換により得られた信号電荷を電荷蓄積領域３７に転送する。より具体的には、転送トランジスタＴＲは、ゲート―ソース間の電圧に応じて、半導体領域のポテンシャルを変調してチャネルを形成する。より具体的には、転送トランジスタＴＲは、半導体領域２１と、チャネル部３４と、蓄積部３５の半導体領域３６とに亘る半導体領域のポテンシャルを変調してチャネルを形成する。これにより、転送トランジスタＴＲは、ソース領域として機能する光電変換部２２からドレイン領域として機能する電荷蓄積領域３７へ、チャネルを介して信号電荷を転送する。
　また、図４Ｂ及び図４Ｃに示すように、転送ゲート電極３８は、平面視で第２半導体層３０の素子形成領域３３を周方向の全域で囲んでいる。転送ゲート電極３８は、側面側から素子形成領域３３を変調する。より具体的には、転送ゲート電極３８は、平面視で、蓄積部３５とチャネル部３４とを囲んでいて、蓄積部３５の側面３５ａと、蓄積部３５の下面３５ｂと、チャネル部３４の側面３４ａと、第１の面Ｓ１とに、絶縁膜３９を介して隣接している。転送ゲート電極３８は、ゲート―ソース間の電圧に応じて、これらの面を介して半導体領域のポテンシャルを変調する。
　チャネル部３４は、側面３４ａによって周方向の全域から変調を受けるので、囲われていない場合と比べて、より広い領域が変調される。さらに、チャネル部３４は側面３４ａ側からエッチングされて、直径が小さくなっている。これにより、チャネル部３４は、これに限定されないが、例えば中心付近まで、より好ましくは中心まで変調を受ける。チャネル部３４は、Ｚ方向に垂直な方向に沿って、転送ゲート電極３８からの変調を受ける。
　転送ゲート電極３８は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属や、ポリシリコン（Ｐｏｌｙ－Ｓｉ）等の材料を用いて構成されている。これには限定されないが、ここでは、転送ゲート電極３８がアルミニウム（Ａｌ）で構成されているとする。
　＜第１配線層＞
　図４Ａに示すように、第１配線層４０は、層間絶縁膜４１と、メタル層４２と、第１接続パッド４３と、コンタクト４４と、ビア４５とを含む。メタル層４２及び第１接続パッド４３は、図示のように層間絶縁膜４１を介して積層されている。コンタクト４４は、Ｚ方向の一端が電荷蓄積領域３７に接続されている。コンタクト４４は、Ｚ方向の他端がメタル層４２に接続されていても良い。ビア４５は、メタル層４２同士及びメタル層４２と第１接続パッド４３とを接続している。第１接続パッド４３は、第１配線層４０の第５の面Ｓ５に臨んでいる。
　＜第２配線層＞
　第２配線層５０は、層間絶縁膜５１と、メタル層５２と、第２接続パッド５３と、ビア５４とを含む。メタル層５２及び第２接続パッド５３は、図示のように層間絶縁膜５１を介して積層されている。ビア５４は、メタル層５２同士及びメタル層５２と第２接続パッド５３とを接続している。第２接続パッド５３は、第２配線層５０の第６の面Ｓ６に臨んでいて、第１接続パッド４３と接合されている。これにより、第１配線層４０及び第２配線層５０のメタル層同士が電気的に接続されている。また、第２配線層５０は、第３半導体層６０に設けられたトランジスタのゲート電極５５が設けられていても良い。
　＜第３半導体層＞
　第３半導体層６０は、これに限定されないが、例えば、単結晶シリコン基板で構成されている。第３半導体層６０には、読出し回路１５の画素トランジスタが設けられている。また、これに限定されないが、第３半導体層６０には、ロジック回路１３を構成するトランジスタが設けられていても良い。これらのトランジスタは、これに限定されないが、ここでは第３半導体層６０の第２配線層５０側寄りの位置に設けられているとして説明する。
　＜作用＞
　以下、光検出装置１の作用について、説明する。光検出装置１のオンチップレンズ７５側に光が照射されると、光電変換部２２で光電変換が行われ、信号電荷が生成される。その後、転送トランジスタＴＲがオンすることで、光電変換部２２と電荷蓄積領域３７との間の半導体領域のポテンシャル、すなわち、半導体領域２１ａ、チャネル部３４、及び半導体領域３６のポテンシャルが変調されてＺ方向に通じるチャネルが形成される。そして、光電変換部２２から電荷蓄積領域３７まで、形成されたチャネルを介して信号電荷が転送される。このとき、図４Ａに示すように、電子の転送経路Ｒは、光電変換部２２から電荷蓄積領域３７まで、転送ゲート電極３８の延在方向、すなわちＺ方向に沿う方向となる。また、電荷蓄積領域３７はコンタクト４４と接続されていて、信号電荷はコンタクト４４を介してその先に転送される。
　光検出装置１では、電荷蓄積領域３７同士が電気的に分離されている。そして、図３に示すように、１つの電荷蓄積領域３７が１つの読出し回路１５に接続されていて、信号電荷は、各電荷蓄積領域３７から独立して読み出される。そこで、信号電荷の転送は、チャネル部３４を全て同時に変調（グローバルシャッタ動作）しても、チャネル部３４を順番に変調（ローリングシャッタ動作）しても良い。
　≪光検出装置の製造方法≫
　以下、図５から図１４までを参照して、光検出装置１の製造方法について説明する。まず、図５に示すように、シリコンからなる第１半導体層２０を準備し、第１半導体層２０の光入射面側とは反対側の面である第１の面Ｓ１に、第２半導体層３０をエピタキシャル成長により積層する。より具体的には、第１の面Ｓ１に、第２半導体層３０としての第１層３１及び第２層３２をこの順でエピタキシャル成長により積層する。この時、第１層３１及び第２層３２は、結晶性を保った状態で積層されている。なお、第１層３１及び第２層３２を積層する際に、それぞれ不純物を含ませて積層する。より具体的には、第１層３１として、ｐ型を呈するシリコンゲルマニウムを第１の面Ｓ１に堆積する。そして、第２層３２として、ｐ型を呈するシリコンを第１層３１に、すなわち第１層３１の第１半導体層２０とは反対側の面に堆積する。
　ここで、一般的に、格子状が異なる材料同士を積層する場合、積層欠陥の発生を抑制するために、膜厚を臨界膜厚（積層欠陥が生じる膜厚）より薄くする必要がある。ここでは、シリコンとシリコンゲルマニウムとの２種類の材料を用いており、シリコンゲルマニウムの膜厚を臨界膜厚より薄くする必要がある。ここで、これに限定されないが、例えばシリコンゲルマニウムにおけるゲルマニウムの含有量が１０パーセントである場合（Si0.9Ge0.1）を考える。その場合、シリコンゲルマニウムの臨界膜厚は３０ｎｍ程度であるため、シリコンゲルマニウムの膜厚を３０ｎｍより薄く形成すればよい。
　次いで、図６に示すように、第１半導体層２０に不純物注入を行い、ｐ型の半導体領域２１ａ，２１ｂとｎ型の半導体領域２２ａとを形成する。これらの半導体領域は、第１の面Ｓ１側からＺ方向に沿って、半導体領域２１ａ、半導体領域２２ａ、半導体領域２１ｂの順となるように形成されている。
　その後、図７Ａ及び図７Ｂに示すように、公知のリソグラフィ技術及びエッチング技術を用い、第２半導体層３０に、Ｚ方向に凹んだ格子状の溝３０ａを形成する。溝３０ａは、第２半導体層３０を厚み方向に貫通していて、より具体的には、第１層３１と第１半導体層２０との界面まで延在している。そして、これにより、第２半導体層３０を平面視で島状の素子形成領域３３に区画している。そして、溝３０ａに、犠牲層３０ｂを埋め込む。この犠牲層３０ｂを構成する材料は、第１半導体層２０、第２半導体層３０、及び分離領域２５を構成する材料に対するエッチング選択性を有する。すなわち、犠牲層３０ｂを構成する材料は、分離領域２５を構成する材料よりエッチングレートが高い。また、犠牲層３０ｂのうち不要な部分は公知のエッチバック技術により除去しても良い。
　そして、図８Ａ及び図８Ｂに示すように、公知のリソグラフィ技術及びエッチング技術を用い、犠牲層３０ｂが設けられた領域に、Ｚ方向に凹んだ格子状の溝２４を形成する。溝２４は、犠牲層３０ｂを厚み方向に貫通し、第１半導体層２０の半導体領域２１ｂ内にまで達している。これにより、第１半導体層２０を、平面視で島状の光電変換領域２３に区画している。
　次に、図９に示すように、公知のプラズマドーピング技術を用いて、溝２４の側壁に対して不純物を導入する。これにより、溝２４の側壁に沿ってｐ型の半導体領域２１ｃが形成される。この半導体領域２１ｃは、ピニング層として機能する。そして、ｐ型の半導体領域２１は、これら半導体領域２１ａ，２１ｂ，２１ｃを含んでいる。また、半導体領域２２ａのうち半導体領域２１に囲まれて残った部分がｎ型の半導体領域２２に相当する。
　そして、図１０に示すように、溝２４に絶縁材料等の材料を埋め込むことにより、分離領域２５を形成する。さらに、公知のリソグラフィ技術及びイオン注入技術を用いて、素子形成領域３３の第２層３２に対して不純物を注入して、ｎ型の半導体領域、すなわち電荷蓄積領域３７を形成する。そして、第２層３２のうちｐ型の半導体領域として残った部分が半導体領域３６に相当する。
　その後、図１１に示すように犠牲層３０ｂを除去する。そして、図１２に示すように、素子形成領域３３の第１層３１を、選択的にエッチングする。より具体的には、第１半導体層２０を構成する材料、第１層３１を構成する材料、及び第２層３２を構成する材料の、選択されたエッチャントに対するエッチングレートの差を利用して、第１半導体層２０、第１層３１、及び第２層３２のうちの第１層３１を選択的にエッチングする。ここでは、第１層３１を構成する材料はシリコンゲルマニウムであり、第１半導体層２０及び第２層３２を構成するシリコンより、選択されたエッチャントにおけるエッチングレートが高い。また、このとき、第１層３１を構成する材料は、積層方向と垂直な方向を向く面、すなわち側面３１ａからエッチングされる。換言すると、第１層３１を構成する材料を、第１層３１の積層方向と垂直な方向からエッチングする。そして、エッチング後の第１層３１は、チャネル部３４に相当する。また、この工程により側面３１ａが後退する。そのため、図１２の縦断面図に示すように、溝３０ａは、チャネル部３４に隣接する部分が、Ｚ方向に垂直な方向に広がった形状になる。
　次に、図１３に示すように、第１半導体層２０及び第２半導体層３０の露出した面に対して、絶縁膜３９を構成する絶縁膜３９ｍと転送ゲート電極３８を構成するゲート材料３８ｍとをこの順で順次積層する。これにより、溝３０ａ内には絶縁膜３９ｍを介してゲート材料３８ｍが埋め込まれる。なお、本第１実施形態ではゲート材料３８ｍとして、金属であるアルミニウムが積層される。金属は埋込性が良好である。そのため、溝３０ａのチャネル部３４に隣接する部分がＺ方向に垂直な方向に広っていても、ゲート材料３８ｍを良好に埋め込むことができる。
　そして、図１４に示すように、これに限定されないが、例えばエッチバックのような公知の方法を用いて、絶縁膜３９ｍとゲート材料３８ｍとのうち不要な部分を除去する。これらの工程により、絶縁膜３９を介して第２半導体層３０（第１層３１及び第２層３２）に隣接する領域に、転送ゲート電極３８を形成する。転送ゲート電極３８は、第１半導体層２０に設けられた光電変換部２２と第２半導体層３０に設けられた電荷蓄積領域３７との間に、第１半導体層２０及び第２半導体層３０の積層方向に通じるチャネルを形成可能である。なお、絶縁膜３９ｍの不要な部分を除去する工程は、ゲート材料３８ｍを積層する前に行っても良い。
　その後、図４Ａに示す第１配線層４０を形成する。第１配線層４０のコンタクト４４は、Ｚ方向の一端が電荷蓄積領域３７に電気的に接続されるように形成される。そして、第１半導体層２０を、光入射面側からＣＭＰ法（Chemical Mechanical Polishing）等により研磨して薄くし、その後、光入射面側に集光層７０を形成する。
　その後、第１配線層４０の第５の面Ｓ５を、別途準備した、第３半導体層６０に積層された第２配線層５０の第６の面Ｓ６に重ね合わせて接合する。これにより、光検出装置１がほぼ完成する。光検出装置１は、半導体基板にスクライブライン（ダイシングライン）で区画された複数のチップ形成領域の各々に形成される。そして、この複数のチップ形成領域をスクライブラインに沿って個々に分割することにより、光検出装置１を搭載した半導体チップ２が形成される。
　≪第１実施形態の主な効果≫
　以下、第１実施形態の主な効果を説明するが、その前にまず、図１５を参照して、比較例に係る光検出装置１’について、説明する。
　光検出装置１’では、第２導電型、例えばｎ型の電荷蓄積領域２７は、光電変換部２２と同様に、第１半導体層２０内に設けられている。すなわち、電荷蓄積領域２７は、光電変換部２２と同様に、第１半導体層２０の一領域である。電荷蓄積領域２７と光電変換部２２との両方が第１半導体層２０に設けられていたので、転送トランジスタＴＲの転送チャネルについても、第１半導体層２０内に形成されていた。
　光検出装置１’では、電荷蓄積領域２７、転送チャネル、及び光電変換部２２の全てが第１半導体層２０内に形成されるため、第１半導体層２０内において光電変換部２２が占める体積が損なわれ、画素の微細化に伴い画素内の飽和電荷蓄積量（Ｑｓ）が減少する場合があった。
　Ｑｓの減少を抑制する方法として、第１半導体層２０の厚み方向に沿って、光電変換部２２が占める領域を広げる方法がある。しかし、この方法では、光電変換部２２を形成するために、第１半導体層２０の厚み方向の深い位置まで不純物を注入する必要があった。その場合、高いエネルギーで不純物を第１半導体層２０に注入する必要があった。高いエネルギーで不純物を注入すると、半導体層に欠陥が生じ、白点及び暗電流などのノイズ特性が劣化する可能性があった。そして、第１半導体層２０の厚み方向のどの位置まで不純物を注入できるかは、不純物を注入する装置に依存していた。
　また、Ｑｓの減少を抑制する他の方法として、第１導電型、例えばｐ型の半導体領域２１と、第２導電型、例えばｎ型の光電変換部２２との不純物の濃度差を大きくして、光電変換部２２のポテンシャルを深くする方法がある。その場合、信号電荷は、まず光電変換部２２のポテンシャルの深い位置から図１５に示す転送経路Ｒ１に沿って第１の面Ｓ１寄りに設けられた第１導電型、例えばｐ型の半導体領域２６に向けて転送される必要があった。そして、その後、信号電荷は、転送経路Ｒ１と異なる転送経路Ｒ２に沿って電荷蓄積領域２７に向けて転送されていた。
　しかし、光電変換部２２のポテンシャルを単に深くすると、信号電荷の転送不良が生じる可能性があった。より具体的には、転送経路Ｒ１に沿った信号電荷の転送不良が生じる可能性があった。そして、そのような転送不良を抑制するためには、転送トランジスタＴＲの転送ゲート電極ＴＧによる半導体層のポテンシャルの変調量を制御して、光電変換部２２のより深い位置まで変調が及ぶようにする必要があった。ところが、半導体層のポテンシャルの変調量を多くすると、信号電荷の転送の制御性が劣化する可能性があった。これについて、以下により具体的に説明する。
　光検出装置１’では、転送ゲート電極ＴＧと電荷蓄積領域２７とが隣接しているため、転送ゲート電極ＴＧの制御時（変調時、転送トランジスタＴＲがオン状態）の強電荷によって、暗電流ノイズが生じる可能性があった。より具体的には、ｐ型の半導体領域２６とｎ型の電荷蓄積領域２７との間で不純物濃度の濃度差が大きく、そこに電荷蓄積領域２７に隣接した転送ゲート電極ＴＧの制御時の強電荷が影響して、暗電流ノイズが生じる可能性があった。転送トランジスタＴＲのオン、オフにより、半導体領域２６と電荷蓄積領域２７とのｐｎ接合電位が変化し、ノイズ特性に影響していた。
　また、半導体領域を変調していない時、すなわち転送トランジスタＴＲをオフ状態にした場合であっても、電荷蓄積領域２７へ向けてリーク電流が流れる可能性があった。より具体的には、光検出装置１’では、電荷蓄積領域２７と光電変換部２２との両方が第１半導体層２０内に形成され、且つ不純物注入により形成されているので、両者の境界は明確ではなく、半導体層が変調されていなくても、信号電荷がリーク電流として電荷蓄積領域２７へ流れる可能性があった。そして、光検出装置１’では、Ｓ／Ｎ比が劣化する可能性があった。
　このように、光検出装置１’では、画素の微細化が進んだ場合に、Ｑｓの確保と転送特性との両立が難しくなる可能性があった。
　これに対して、本技術の第１実施形態に係る光検出装置１では、第１半導体層２０に第２半導体層３０として第１層３１と第２層３２とをこの順で積層し、第１層３１を転送トランジスタＴＲのチャネルが形成されるチャネル部３４とし、第２層３２に電荷蓄積領域３７を設けている。このように、チャネルが形成されるチャネル部３４と電荷蓄積領域３７とが第１半導体層２０以外の領域に設けられたので、光電変換部２２の体積の減少を抑制できる。これにより、画素３が微細化されてもＱｓの減少を抑制できる。
　また、本技術の第１実施形態に係る光検出装置１では、光電変換部２２と、チャネル部３４と、電荷蓄積領域３７とがＺ方向に沿ってこの順で設けられている。そのため、信号電荷を光電変換部２２のポテンシャルの深い位置から集める方向と、集められた信号電荷を電荷蓄積領域３７へ転送する方向とが一致している、すなわち両方とも図４Ａの転送経路Ｒに沿った方向であるので、信号電荷を滞りなく流すことができる。
　さらに、本技術の第１実施形態に係る光検出装置１では、チャネル部３４を構成する材料と、光電変換部２２及び電荷蓄積領域３７を構成する材料とを異なる材料にしている。そのため、転送トランジスタＴＲによる電位制御に加えて、異なる材料同士のバンド構造の違いを利用して、信号電荷の流れを抑制する。加えて、光電変換部２２とチャネル部３４と電荷蓄積領域３７とを別個の半導体層に設けているので、互いの境界が明確である。そのため、転送トランジスタＴＲがオフ状態である場合に、信号電荷の流れをより抑制することができる。これにより、リーク電流が生じるのを抑制できる。
　また、本技術の第１実施形態に係る光検出装置１では、平面視でチャネル部３４を囲むように、転送ゲート電極３８を設けている。これにより、チャネル部３４は、側面３４ａ周方向の全域から変調されるので、より広い領域が変調を受ける。そのため、信号電荷の流れを滞りなくすることができる。
　さらに、本技術の第１実施形態に係る光検出装置１では、チャネル部３４の直径を蓄積部３５の直径より小さく設け、且つ、転送ゲート電極３８のうち、チャネル部３４の側面３４ａに隣接する第２部分３８２の内径を、絶縁膜３９を介して蓄積部３５の側面３５ａに隣接する第１部分３８１の内径より小さく設けている。そのため、チャネル部３４に対する変調をより制御することができる。より具体的には、チャネル部３４は、中心付近まで、より好ましくは中心まで変調の制御を受けることができるので、信号電荷の流れをより滞りなくすることができ、さらには、信号電荷の流れを止める制御もより容易になる。加えて、蓄積部３５の直径はチャネル部３４の直径より大きいので、電荷蓄積領域３７が占める領域が小さくなることを抑制できる。これにより、電荷蓄積領域３７に蓄積される信号電荷の量が減少するのを抑制できる。
　また、本技術の第１実施形態に係る光検出装置１では、電荷蓄積領域３７と転送ゲート電極３８とが比較的離れている。そのため、転送ゲート電極３８の制御が電荷蓄積領域３７や、ｎ型の電荷蓄積領域３７とその周囲のｐ型の半導体領域３６とのｐｎ接合に与える影響を低減できる。
　さらに、本技術の第１実施形態に係る光検出装置１では、電荷蓄積領域３７の周囲が、電荷蓄積領域３７とは異なる導電型を呈する半導体領域３６によって囲まれている。そのため、半導体領域の界面に生じた欠陥で生じた電子が、暗電流として電荷蓄積領域３７に流れ込むことを防止できる。
　［第１実施形態の変形例１］
　本技術の第１実施形態の変形例１について、以下に説明する。本第１実施形態の変形例１に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、第１半導体層２０を構成する材料と第２半導体層３０を構成する材料とであり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。なお、本第１実施形態の変形例１では、第１実施形態の図４Ａから図４Ｃまでを流用する。
　（第１半導体層を構成する材料）
　光電変換部２２を構成する材料を変えると、光の波長に対する感度が変わる。そこで、検出したい光の波長に応じて第１半導体層２０（光電変換部２２）を構成する材料を選択すれば良い。例えば可視光、赤外光などの光に対し、それに特化した材料を選ぶことにより、光検出装置１は、所望の波長の光を検出することができる。第１半導体層２０を構成する材料として、これに限定されないが、例えば、可視光を検出する場合にはシリコンを使用し、赤外光を検出する場合にはシリコンゲルマニウムを使用することができる。
　（第１層を構成する材料）
　第１層３１を構成する材料としては、第１半導体層２０を構成する材料と組み合わせ可能であり、且つ第１層３１を選択的にエッチング可能な材料を選べば良い。第１層３１を構成する材料は、これに限定されないが、例えば、結晶構造及び格子状数の観点から選択することができる。より具体的には、これに限定されないが、例えば、結晶構造及び格子状数の観点から、第１半導体層２０を構成する材料に対してエピタキシャル成長可能である材料を選択することができる。
　また、第１層３１の膜厚については、例えば、第１半導体層２０を構成する材料と第１層３１とを構成する材料との組み合わせに応じて決めれば良い。一般的に、材料同士の格子状数の差が大きければ大きい程、より薄い段階で臨界膜厚を迎えることになる。そこで、組み合わせる材料に応じて、膜厚を調整すれば良い。
　（第２層を構成する材料）
　第２層３２を構成する材料としては、第１層３１を構成する材料と組み合わせ可能であり、第１層３１を選択的にエッチング可能な材料を使用することができる。
　＜実施例＞
　以下、第１半導体層２０を構成する材料と、チャネル部３４を構成する材料と、電荷蓄積領域３７を構成する材料との組み合わせについて、これに限定されないが、いくつかの実施例を示す。
　（実施例１）
　第１半導体層２０を構成する材料と、チャネル部３４を構成する材料と、電荷蓄積領域３７を構成する材料との組み合わせは、ＩＶ族元素を含むＩＶ族半導体同士の組合せである。これには限定されないが、代表的なＩＶ族元素として、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）が挙げられる。上述の第１実施形態においても、第１半導体層２０を構成する材料と、チャネル部３４を構成する材料と、電荷蓄積領域３７を構成する材料との組み合わせは、ＩＶ族半導体同士の組合せである。なお、ＩＶ族半導体同士の他の組合せとして、以下の実施例２から実施例４までに示す組み合わせもある。
　（実施例２）
　第１半導体層２０及び電荷蓄積領域３７をシリコンゲルマニウムにより構成し、チャネル部３４をシリコンにより構成する。エッチャントを変えることにより、チャネル部３４を構成するシリコンのエッチングレートを、第１半導体層２０及び電荷蓄積領域３７を構成するシリコンゲルマニウムのエッチングレートより高くすることができる。また、光電変換部２２がシリコンゲルマニウムで構成されているので、可視光以外の光、より具体的には赤外光を検出する光検出装置１に応用できる。
　（実施例３）
　第１半導体層２０、チャネル部３４、及び電荷蓄積領域３７の全てをシリコンにより構成する。ここでは、チャネル部３４を構成するシリコンの不純物濃度を、第１半導体層２０及び電荷蓄積領域３７を構成するシリコンの不純物濃度と異なる濃度にしている。不純物濃度を変えることにより、選択されたエッチャントにおいて、チャネル部３４を構成する材料のエッチングレートを、第１半導体層２０及び電荷蓄積領域３７を構成する材料のエッチングレートより高くすることができる。そのため、図１２の第１層３１を選択的にエッチングする工程において、第１層３１を選択的にエッチングしてチャネル部３４を形成することができる。第１半導体層２０、チャネル部３４、及び電荷蓄積領域３７の全てをシリコンにより構成するので、光検出装置１を構成する材料が増えることを抑制でき、製造工程を容易にできる。
　また、第１半導体層２０、第１層３１、第２層３２の全ての半導体層をシリコンにより形成した場合であっても、第１半導体層２０、第１層３１、及び第２層３２の境界が互いに明確になっている。より具体的には、不純物濃度の境界が互いに明確になっている。このように、不純物濃度の境界が互いに明確になっているので、転送トランジスタＴＲがオフ状態であるの場合に、その境界を越える信号電荷の流れを抑制することができる。これにより、リーク電流が生じるのを抑制できる。
　（実施例４）
　第１半導体層２０、チャネル部３４、及び電荷蓄積領域３７の全てをシリコンにより構成する。また、ここでは、チャネル部３４を構成する材料のうちの積層方向と垂直な方向を向く面は、第１半導体層２０を構成する材料の第１の面Ｓ１より、選択されたエッチャントにおけるエッチングレートが高い。そのため、図１２の第１層３１を選択的にエッチングする工程において、第１層３１を選択的にエッチングしてチャネル部３４を形成することができる。
　より具体的には、第１半導体層２０の第１の面Ｓ１と図１２に示す第１層３１の側面３１ａとは、シリコン結晶の異なる面方位を呈する。そのため、選択されたエッチャントに対する面方位の異方性を利用した異方性エッチングにより、側面３１ａを第１の面Ｓ１に対して選択的にエッチングすることができる。そして、第１半導体層２０、チャネル部３４、及び電荷蓄積領域３７の全てをシリコンにより構成するので、光検出装置１を構成する材料が増えることを抑制でき、製造工程を容易にできる。
　また、第１半導体層２０、第１層３１、第２層３２の全ての半導体層をシリコンにより形成した場合であっても、第１半導体層２０、第１層３１、及び第２層３２の境界が互いに明確になっている。より具体的には、不純物濃度の境界が互いに明確になっている。このように、不純物濃度の境界が互いに明確になっているので、転送トランジスタＴＲがオフ状態であるの場合に、その境界を越える信号電荷の流れを抑制することができる。これにより、リーク電流が生じるのを抑制できる。
　（実施例５）
　第１半導体層２０を構成する材料と、チャネル部３４を構成する材料と、電荷蓄積領域３７を構成する材料との組み合わせは、ＩＩＩ族元素とＶ族元素とを含むＩＩＩ－Ｖ族化合物半導体同士の組合せである。これには限定されないが、代表的なＩＩＩ族元素として、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）が挙げられる。また、これには限定されないが、代表的なＶ族元素として、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）が挙げられる。
　ＩＩＩ－Ｖ族化合物半導体同士の組合せの例として、これには限定されないが、例えば、第１半導体層２０をインジウムガリウムヒ素（ＩｎＧａＡｓ）により構成し、チャネル部３４及び電荷蓄積領域３７をインジウムリン（ＩｎＰ）により構成することができる。インジウムガリウムヒ素とインジウムリンとは格子整合が可能である。そのため、積層時の欠陥生成を低減することができ、ノイズの発生を抑制することができる。また、電子を信号電荷とする場合、インジウムガリウムヒ素の伝導帯に対するインジウムリンの伝導帯が、電子にとってのバリアとなるため、チャネルでのリークを抑制することができる。
　（実施例６）
　第１半導体層２０を構成する材料と、チャネル部３４を構成する材料と、電荷蓄積領域３７を構成する材料との組み合わせは、ＩＶ族半導体と、ＩＩＩ－Ｖ族化合物半導体との組合せである。
　≪第１実施形態の変形例１の主な効果≫
　この第１実施形態の変形例１に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　さらに、この第１実施形態の変形例１に係る光検出装置１では、第１半導体層２０を構成する材料と、チャネル部３４を構成する材料と、電荷蓄積領域３７を構成する材料とを個別に選定することにより、光検出装置１の設計の選択肢を増やすことができる。例えば、光電変換部２２が設けられた第１半導体層２０を構成する材料を変えることにより、光検出装置１は、異なる波長の光を検出できるようになる。そして、そのような場合であっても、製造方法を変えることにより、チャネル部３４を選択的にエッチングすることができる。
　［第１実施形態の変形例２］
　図１６Ａ及び図１６Ｂに示す本技術の第１実施形態の変形例２について、以下に説明する。本第１実施形態の変形例２に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、チャネル部が複数設けられている点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。なお、図１６ＡのＡ－Ａ切断線に沿った断面構造を示す横断面図は図４Ｂと同様であるため、ここでは図示を省略する。
　（チャネル部）
　図１６Ａに示すように、光検出装置１は、素子形成領域３３（画素３）毎にチャネル部３４を複数有している。チャネル部３４は、一の蓄積部３５に対して、平面視で互いに離間して複数設けられている。図１６Ｂは、光検出装置１が４つのチャネル部３４１、３４２、３４３、３４４を有する例を示しているが、チャネル部の数はこれに限定されず、２以上であれば良い。そして、チャネル部３４１、３４２、３４３、３４４は、転送ゲート電極３８により周方向の全域が囲まれている。チャネル部３４１、３４２、３４３、３４４は転送ゲート電極３８からの変調を受けると、一の光電変換部２２と一の電荷蓄積領域３７との間で信号電荷を転送するチャネルとして機能する。なお、チャネル部３４１、３４２、３４３、３４４を区別しない場合、単にチャネル部３４と呼ぶ。チャネル部３４の直径３４ｂの寸法は、一の素子形成領域３３内に複数のチャネル部３４が収まる範囲であれば、特に限定されない。
　ここで、チャネル部３４において信号電荷が流れる領域は、基本的に、チャネル部３４の側面（周面）に近い部分、つまり、転送トランジスタＴＲのゲート絶縁膜として機能する絶縁膜３９に近い領域である。そのため、チャネル部３４の側面の面積を増やすことにより、信号電荷が流れる領域、すなわち実効的なチャネル領域を増やすことができる。本第１実施形態の変形例２では、一の蓄積部３５に対してチャネル部３４を複数設けることにより、チャネル部３４が１本の場合より側面の面積を増やし、実効的なチャネル領域を増やしている。そのため、本第１実施形態の変形例２では、チャネル部３４が１本の場合より、流れる信号電荷の量を増加させることができる。
　また、チャネル部３４の直径３４ｂを、数十ｎｍ以下に設けることにより、量子閉じ込め効果を利用することができる。より具体的には、半導体材料にもよるが、直径３４ｂを、例えば、２０ｎｍ以下の大きさに設けることにより、量子閉じ込め効果を利用することができる。このように、チャネル部３４の直径３４ｂを細くすると、量子閉じ込め効果により、転送トランジスタＴＲがオフ状態の下でのリーク電流の発生を、より抑制することができる。そして、この量子閉じ込め効果を利用すると、チャネル部３４に不純物が注入されていない状態であってもチャネルのオフ動作が可能になる。ここで、チャネル部３４の直径３４ｂを細くすると、チャネルとして利用される領域も細くなるので、一のチャネル部３４を流れる信号電荷の量は減少する。しかし、チャネル部３４を複数設けているので、流れる信号電荷の全体量が減少するのは抑制されている。
　≪第１実施形態の変形例２の主な効果≫
　この第１実施形態の変形例２に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　また、この第１実施形態の変形例２では、一の蓄積部３５に対してチャネル部３４を複数設けることにより、チャネル部３４が１本の場合より側面の面積を増やし、実効的なチャネル領域を増やしている。これにより、チャネル部３４が１本の場合より、流れる信号電荷の量を増加させることができる。
　さらに、この第１実施形態の変形例２に係る光検出装置１では、チャネル部３４の幅３４ｂを数十ｎｍ以下に設けているので、量子閉じ込め効果により、転送トランジスタＴＲがオフ状態の下での信号電荷の流れを、より抑制することができる。すなわち、転送トランジスタＴＲのゲート―ソース間の電圧以外の制御に加えて、チャネル部３４の形状によって、信号電荷の流れの制御、より具体的には信号電荷の流れを止める制御を行うことができる。これにより、リーク電流の発生を、より抑制することができる。
　［第１実施形態の変形例３］
　図１７Ａ、図１７Ｂ、及び図１７Ｃに示す本技術の第１実施形態の変形例３について、以下に説明する。本第１実施形態の変形例３に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、複数の電荷蓄積領域３７で１つのコンタクト４４ａを共有している点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　光検出装置１は、画素３同士で１つのコンタクト４４ａを共有している。つまり、異なる画素３に設けられた電荷蓄積領域３７同士が１つのコンタクト４４ａにより電気的に接続されている。図１７Ｂは、４つの画素３ａ，３ｂ，３ｃ、３ｄ、すなわち４つの電荷蓄積領域３７ａ，３７ｂ，３７ｃ，３７ｄで１つのコンタクト４４ａを共有する例を示しているが、１つのコンタクト４４ａを共有する電荷蓄積領域の数はこれに限定されず、２以上であれば良い。なお、画素３ａ，３ｂ，３ｃ、３ｄを区別する必要が無い場合には、これらを区別せず、単に画素３と呼ぶ。さらに、電荷蓄積領域３７ａ，３７ｂ，３７ｃ，３７ｄを区別する必要が無い場合には、これらを区別せず、単に電荷蓄積領域３７と呼ぶ。
　信号電荷の転送は、画素３ａ，３ｂ，３ｃ、３ｄのチャネル部３４５，３４６，３４７，３４８（図１７Ｃ参照）を1つずつ順番に変調することにより行われる。複数の電荷蓄積領域３７で１つのコンタクト４４ａを共有していても、チャネル部３４５，３４６，３４７，３４８を１つずつ順番に変調すれば、画素間で信号電荷が混ざり合うことなく信号電荷を転送できる。なお、チャネル部３４５，３４６，３４７，３４８を区別する必要が無い場合には、これらを区別せず、単にチャネル部３４と呼ぶ。
　≪第１実施形態の変形例３の主な効果≫
　この第１実施形態の変形例３に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　また、この第１実施形態の変形例３に係る光検出装置１では、信号電荷の転送の駆動方法の他の方法を採用できるので、光検出装置１の設計の選択肢を増やすことができる。
　なお、この第１実施形態の変形例３では、図１７Ｂ及び図１７Ｃに示すように、電荷蓄積領域３７及びチャネル部３４が平面視でコンタクト４４ａ寄りの位置に設けられていたが、これに限定されず、図４Ｂ及び図４Ｃに示す位置に設けられていても良い。その場合には、電荷蓄積領域同士で共有できる程度に、コンタクト４４ａの平面視の面積を大きくすれば良い。
　［第１実施形態の変形例４］
　図１８Ａ及び図１８Ｂに示す本技術の第１実施形態の変形例４について、以下に説明する。本第１実施形態の変形例４に係る光検出装置１が上述の第１実施形態と相違するのは、蓄積部の直径と、チャネル部の直径とが同じである点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。なお、図１８ＡのＢ－Ｂ切断線に沿った断面構造を示す横断面図は図４Ｃと同様であるため、ここでは図示を省略する。
　光検出装置１は、蓄積部３５１を有する。図１８Ａに示すように、蓄積部３５１の直径３５１ｃは、チャネル部３４の直径と同じ寸法に設けられている。
　このような蓄積部３５１は、図７Ａ及び図７Ｂに示す工程において、島状の素子形成領域３３の直径が幅３５１ｃになるように、溝３０ａを形成すれば良い。そして、図１２に示す、第１層３１を選択的にエッチングする工程を行わない。
　また、転送ゲート電極３８の第２部分３８２の内径は、第１部分３８１の内径と同じである。
　≪第１実施形態の変形例４の主な効果≫
　この第１実施形態の変形例４に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　また、第１実施形態の変形例４に係る光検出装置１では、第１層３１を選択的にエッチングする工程を行わない。そのため、第１半導体層２０を構成する材料と、チャネル部３４を構成する材料と、電荷蓄積領域３７を構成する材料とを選定する際に、第１層３１を選択的にエッチングするためのエッチングレートについて考慮する必要がなく、材料の選択の幅が広がる。
　なお、この第１実施形態の変形例４では、第２半導体層３０を第１層３１と第２層３２との２層の半導体層により構成していたが、これに限定されず、１層の半導体層により構成しても良い。
　また、この第１実施形態の変形例４では、蓄積部３５１の直径をチャネル部３４の直径と同じ寸法に設けていたが、これに限定されない。チャネル部３４の直径を第１実施形態の蓄積部３５の直径と同じ寸法に設けても良いし、チャネル部３４及び蓄積部３５の直径を、上述以外の寸法に設けても良い。
　［第１実施形態の変形例５］
　図１９Ａ及び図１９Ｂに示す本技術の第１実施形態の変形例５について、以下に説明する。本第１実施形態の変形例５に係る光検出装置１が上述の第１実施形態と相違するのは、第１層３１及び第２層３２を積層する工程であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　まず、図１９Ａに示すように、第１半導体層２０とは別に半導体層２０１を準備し、半導体層２０１に第２層３２及び第１層３１をこの順でエピタキシャル成長により積層する。次いで、図１９Ｂに示すように、第１層３１の露出した面を第１半導体層２０の第１の面Ｓ１に重ね合わせ、両者を接合する。その後、半導体層２０１を第２層３２から剥離する。このようにして、第１の面Ｓ１に、第１層３１及び第２層３２をこの順で積層する。これにより、図５に示す、第２半導体層３０がエピタキシャル成長された第１半導体層２０を得る。
　≪第１実施形態の変形例５の主な効果≫
　この第１実施形態の変形例５に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第２実施形態］
　本技術の第２実施形態について、以下に説明する。本第２実施形態に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、画素３同士の分離構造であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　＜実施例＞
　以下、画素３同士の分離について、これに限定されないが、いくつかの実施例を示す。
　（実施例１）
　図２０に示すように、光検出装置１の第１半導体層２０は、第２導電型、例えばｐ型の半導体領域２１ｃ１を有する。半導体領域２１ｃ１は、公知のイオン注入技術を用い、第１半導体層２０に対して不純物を導入することにより形成されている。
　（実施例２）
　図２１に示すように、光検出装置１は、分離領域２５ａと分離領域２５ｂとを有する。このうち、分離領域２５ａは素子形成領域３３同士を区画している。分離領域２５ａは、第２半導体層３０の第３の面Ｓ３と第４の面Ｓ４との間を貫通するように設けられたトレンチ分離（STI，Shallow Trench Isolation）である。
　一方、分離領域２５ｂは光電変換領域２３同士を区画している。分離領域２５は、第２の面Ｓ２側から第１半導体層２０に対して設けられたＤＴＩ（Deep Trench Isolation）であり、第１半導体層２０を貫通していない。また、素子形成領域３３は、公知のプラズマドーピング技術を用いて形成されたｐ型の半導体領域２１ｃを有する。ｐ型の半導体領域２１の少なくとも一部は、光電変換領域２３（光電変換部２２）同士を分離する分離領域（不純物分離領域）として機能する。
　（実施例３）
　図２２に示すように、本実施例３は、上述の実施例１と実施例２との組み合わせである。光検出装置１の第１半導体層２０は、実施例１において説明した半導体領域２１ｃ１を有する。さらに、光検出装置１は、実施例２において説明した分離領域２５ａと分離領域２５ｂとを有する。ｐ型の半導体領域２１の少なくとも一部は、光電変換領域２３（光電変換部２２）同士を分離する分離領域（不純物分離領域）として機能する。
　（実施例４）
　図２３に示すように、光検出装置１は、実施例３において説明した分離領域２５ａを有する。また、光検出装置１の第１半導体層２０は、トレンチ分離に代えて、第２導電型、例えばｐ型の半導体領域２１ｃ２（２１）を有する。半導体領域２１ｃ２は、光電変換領域２３同士を区画する分離領域（不純物分離領域）であり、公知のイオン注入技術を用い、第１半導体層２０に対して不純物を導入することにより形成されている。
　≪第２実施形態の主な効果≫
　この第２実施形態に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第３実施形態］
　図２４に示す本技術の第３実施形態について、以下に説明する。本第３実施形態に係る光検出装置１は、上述の第１実施形態の変形例２と第２実施形態の実施例３との組み合わせである。この点において、本第３実施形態に係る光検出装置１は上述の第１実施形態に係る光検出装置１と相違する。それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　第２半導体層３０の構成は、上述の第１実施形態の変形例２で説明した第２半導体層３０の構成と同じであり、光検出装置１は、平面視で互いに離間して設けられた複数のチャネル部３４を有している。画素３同士の分離構造は、上述の第２実施形態の実施例３で説明した分離構造と同じであり、光検出装置１は、分離領域２５ａと、分離領域２５ｂと、半導体領域２１ｃ１とを有する。
　≪第３実施形態の主な効果≫
　この第３実施形態に係る光検出装置１であっても、上述の第１実施形態の変形例２に係る光検出装置１と同様の効果が得られる。
　また、この第３実施形態に係る光検出装置１では、ＦＴＩである分離領域２５の代わりにＤＴＩである分離領域２５ｂにより画素３同士を分離しているので、製造工程を容易化でき、さらに製造コストを低減することができる。
　［第４実施形態］
　図２５に示す本技術の第４実施形態について、以下に説明する。本第４実施形態に係る光検出装置１は、上述の第１実施形態の変形例３と第２実施形態の実施例３との組み合わせである。この点において、本第４実施形態に係る光検出装置１は上述の第１実施形態に係る光検出装置１と相違する。それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。
　第２半導体層３０の構成は、上述の第１実施形態の変形例３で説明した第２半導体層３０の構成と同じであり、光検出装置１は、画素３同士で１つのコンタクト４４ａを共有している。画素３同士の分離構造は、上述の第２実施形態の実施例３で説明した分離構造と同じであり、光検出装置１は、分離領域２５ａと、分離領域２５ｂと、半導体領域２１ｃ１とを有する。
　≪第４実施形態の主な効果≫
　この第４実施形態に係る光検出装置１であっても、上述の第１実施形態の変形例３に係る光検出装置１と同様の効果が得られる。
　また、この第４実施形態に係る光検出装置１では、ＦＴＩである分離領域２５の代わりにＤＴＩである分離領域２５ｂにより画素３同士を分離しているので、製造工程を容易化でき、さらに製造コストを低減することができる。
　［第５実施形態］
　＜電子機器への応用例＞
　次に、図２６に示す本技術の第５実施形態に係る電子機器について説明する。第５実施形態に係る電子機器１００は、光検出装置（固体撮像装置）１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。第５実施形態の電子機器１００は、光検出装置１０１として、上述の光検出装置１を電子機器（例えば、カメラ）に用いた場合の実施形態を示す。
　光学レンズ（光学系）１０２は、被写体からの像光（入射光１０６）を光検出装置１０１の撮像面上に結像させる。これにより、光検出装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、光検出装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、光検出装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、光検出装置１０１の信号転送を行う。信号処理回路１０５は、光検出装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第５実施形態の電子機器１００では、光検出装置１０１において飽和電荷蓄積量の減少が抑制されるため、映像信号の画質の向上を図ることができる。
　なお、光検出装置１を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、光検出装置１０１は、第１実施形態から第４実施形態までの実施形態及びその変形例や実施例のいずれか又はそのうちの２以上の組み合わせに係る光検出装置１であっても良い。
　［その他の実施形態］
　上記のように、本技術は第１実施形態から第５実施形態までによって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第１実施形態から第５実施形態までの実施形態、変形例、及び実施例において説明したそれぞれの技術的思想を互いに組み合わせることも可能である。例えば、上述の第１実施形態の変形例１の各実施例に記載の材料を、第１実施形態の変形例２から変形例５まで、第２実施形態の各変形例、第３実施形態、及び第４実施形態に適用する等、それぞれの技術的思想に沿った種々の組み合わせが可能である。
　また、本技術は、イメージセンサとしての固体撮像装置の他、ToF（Time of Flight）センサともよばれる距離を測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの受光画素構造として、上述した画素３の構造を採用することができる。
　このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に記載された発明特定事項によってのみ定められるものである。
　また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があっても良い。
　なお、本技術は、以下のような構成としてもよい。
（１）
　光電変換部を有し、一方の面が光入射面であり他方の面が第１の面である第１半導体層と、
　前記第１の面に積層され、電荷蓄積領域を有する第２半導体層と、
　絶縁膜を介して前記第２半導体層に隣接し、前記光電変換部と前記電荷蓄積領域との間に、前記第１半導体層及び前記第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極と、
　を備えた光検出装置。
（２）
　前記電荷蓄積領域は、前記第２半導体層の前記第１半導体層側とは反対側の面寄りの位置に設けられている、（１）に記載の光検出装置。
（３）
　前記第２半導体層は、前記第１半導体層側からチャネル部と蓄積部とがこの順で積層された積層構造を有し、
　前記電荷蓄積領域は、前記チャネル部と前記蓄積部とのうちの前記蓄積部のみに設けられている、（１）に記載の光検出装置。
（４）
　前記チャネル部の直径は前記蓄積部の直径より小さい、（３）に記載の光検出装置。
（５）
　前記ゲート電極は、前記絶縁膜を介して前記蓄積部の側面に隣接する第１部分と、前記絶縁膜を介して前記チャネル部の側面に隣接する第２部分とを含み、
　前記第２部分の内径は、前記第１部分の内径より小さい、（４）に記載の光検出装置。（６）
　前記チャネル部を構成する材料は、前記第１半導体層を構成する材料及び前記蓄積部を構成する材料より、任意のエッチャントにおけるエッチングレートが高い、（４）に記載の光検出装置。
（７）
　前記チャネル部を構成する材料のうちの積層方向と垂直な方向を向く面は、前記第１半導体層を構成する材料の前記第１の面より、任意のエッチャントにおけるエッチングレートが高い、（４）に記載の光検出装置。
（８）
　前記第１半導体層を構成する材料と、前記チャネル部を構成する材料と、前記蓄積部を構成する材料との組み合わせは、ＩＶ族半導体同士の組合せ、又は、ＩＩＩ－Ｖ族化合物半導体同士の組合せである、（３）から（７）のいずれかに記載の光検出装置。
（９）
　前記チャネル部は、一の前記蓄積部に対して、平面視で互いに離間して複数設けられている、（３）から（８）のいずれかに記載の光検出装置。
（１０）
　前記ゲート電極は、平面視で前記第２半導体層を周方向の全域で囲んでいる、（１）から（９）のいずれかに記載の光検出装置。
（１１）
　前記光電変換部同士は、分離領域により分離されていて、
　前記分離領域は、絶縁材料と不純物が注入された半導体領域とのうちの少なくとも一方を含む、（１）から（１０）のいずれかに記載の光検出装置。
（１２）
　第１半導体層を準備し、
　前記第１半導体層の光入射面側とは反対側の面である第１の面に、第２半導体層を積層し、
　前記第２半導体層を、平面視で島状に区画し、
　絶縁膜を介して前記第２半導体層に隣接する領域に、前記第１半導体層に設けられた光電変換部と前記第２半導体層に設けられた電荷蓄積領域との間に前記第１半導体層及び前記第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極を形成する、
　光検出装置の製造方法。
（１３）
　前記第１の面に、前記第２半導体層として第１層及び第２層をこの順で積層し、
　前記第２半導体層を平面視で島状に区画した後、前記第１半導体層、前記第１層、及び前記第２層のうちの前記第１層を、前記第１層の積層方向と垂直な方向から選択的にエッチングし、
　前記絶縁膜を介して前記第１層及び前記第２層に隣接する領域に、前記ゲート電極を形成する、（１２）に記載の光検出装置の製造方法。
（１４）
　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
　前記光検出装置は、
　光電変換部を有し、一方の面が光入射面であり他方の面が第１の面である第１半導体層と、
　前記第１の面に積層され、電荷蓄積領域を有する第２半導体層と、
　絶縁膜を介して前記第２半導体層に隣接し、前記光電変換部と前記電荷蓄積領域との間に、前記第１半導体層及び前記第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極と、を有する、
　電子機器。
　１　光検出装置
　２　半導体チップ
　２Ａ　画素領域
　２Ｂ　周辺領域
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１１　垂直信号線
　１２　水平信号線
　１３　ロジック回路
　１５　読出し回路
　２０　第１半導体層
　２１，２１ａ，２１ｂ，２１ｃ，２１ｃ１，２１ｃ２　半導体領域
　２２　光電変換部
　２３　光電変換領域
　２５，２５ａ，２５ｂ　分離領域
　分離領域
　分離領域
　３０　第２半導体層
　３１　第１層
　３１ａ側面
　３２　第２層
　３３　素子形成領域
　３４　チャネル部
　３４ａ　側面
　３４ｂ　直径
　３４ｂ　幅
　３５　蓄積部
　３５ａ　側面
　３５ｂ　下面
　３６　半導体領域
　３７，３７ａ，３７ｂ，３７ｃ，３７ｄ　電荷蓄積領域
　３８　転送ゲート電極
　３９　絶縁膜
　４０　第１配線層
　４４，４４ａ　コンタクト
　５０　第２配線層
　６０　第３半導体層
　７０　集光層
　１００　電子機器
　１０２　光学レンズ（光学系）
 

Claims (14)

  1. 　光電変換部を有し、一方の面が光入射面であり他方の面が第１の面である第１半導体層と、
    　前記第１の面に積層され、電荷蓄積領域を有する第２半導体層と、
    　絶縁膜を介して前記第２半導体層に隣接し、前記光電変換部と前記電荷蓄積領域との間に、前記第１半導体層及び前記第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極と、
    　を備えた光検出装置。
  2. 　前記電荷蓄積領域は、前記第２半導体層の前記第１半導体層側とは反対側の面寄りの位置に設けられている、請求項１に記載の光検出装置。
  3. 　前記第２半導体層は、前記第１半導体層側からチャネル部と蓄積部とがこの順で積層された積層構造を有し、
    　前記電荷蓄積領域は、前記チャネル部と前記蓄積部とのうちの前記蓄積部のみに設けられている、請求項１に記載の光検出装置。
  4. 　前記チャネル部の直径は前記蓄積部の直径より小さい、請求項３に記載の光検出装置。
  5. 　前記ゲート電極は、前記絶縁膜を介して前記蓄積部の側面に隣接する第１部分と、前記絶縁膜を介して前記チャネル部の側面に隣接する第２部分とを含み、
    　前記第２部分の内径は、前記第１部分の内径より小さい、請求項４に記載の光検出装置。
  6. 　前記チャネル部を構成する材料は、前記第１半導体層を構成する材料及び前記蓄積部を構成する材料より、任意のエッチャントにおけるエッチングレートが高い、請求項４に記載の光検出装置。
  7. 　前記チャネル部を構成する材料のうちの積層方向と垂直な方向を向く面は、前記第１半導体層を構成する材料の前記第１の面より、任意のエッチャントにおけるエッチングレートが高い、請求項４に記載の光検出装置。
  8. 　前記第１半導体層を構成する材料と、前記チャネル部を構成する材料と、前記蓄積部を構成する材料との組み合わせは、ＩＶ族半導体同士の組合せ、又は、ＩＩＩ－Ｖ族化合物半導体同士の組合せである、請求項３に記載の光検出装置。
  9. 　前記チャネル部は、一の前記蓄積部に対して、平面視で互いに離間して複数設けられている、請求項３に記載の光検出装置。
  10. 　前記ゲート電極は、平面視で前記第２半導体層を周方向の全域で囲んでいる、請求項１に記載の光検出装置。
  11. 　前記光電変換部同士は、分離領域により分離されていて、
    　前記分離領域は、絶縁材料と不純物が注入された半導体領域とのうちの少なくとも一方を含む、請求項１に記載の光検出装置。
  12. 　第１半導体層を準備し、
    　前記第１半導体層の光入射面側とは反対側の面である第１の面に、第２半導体層を積層し、
    　前記第２半導体層を、平面視で島状に区画し、
    　絶縁膜を介して前記第２半導体層に隣接する領域に、前記第１半導体層に設けられた光電変換部と前記第２半導体層に設けられた電荷蓄積領域との間に前記第１半導体層及び前記第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極を形成する、
    　光検出装置の製造方法。
  13. 　前記第１の面に、前記第２半導体層として第１層及び第２層をこの順で積層し、
    　前記第２半導体層を平面視で島状に区画した後、前記第１半導体層、前記第１層、及び前記第２層のうちの前記第１層を、前記第１層の積層方向と垂直な方向から選択的にエッチングし、
    　前記絶縁膜を介して前記第１層及び前記第２層に隣接する領域に、前記ゲート電極を形成する、請求項１２に記載の光検出装置の製造方法。
  14. 　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
    　前記光検出装置は、
    　光電変換部を有し、一方の面が光入射面であり他方の面が第１の面である第１半導体層と、
    　前記第１の面に積層され、電荷蓄積領域を有する第２半導体層と、
    　絶縁膜を介して前記第２半導体層に隣接し、前記光電変換部と前記電荷蓄積領域との間に、前記第１半導体層及び前記第２半導体層の積層方向に通じるチャネルを形成可能なゲート電極と、を有する、
    　電子機器。
     
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