KR102661315B1 - 촬상 소자 - Google Patents

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KR102661315B1
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토모유키 히라노
료지 스즈키
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 기술은, 소자의 배치의 자유도를 늘릴 수 있도록 하는 촬상 소자에 관한 것이다. 광전변환을 행하는 광전변환부와, 반도체 기판을 깊이 방향으로 관통하고, 광전변환부를 포함하는 화소의 사이에 형성된 관통 트렌치와, 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을 구비하고, 관통 트렌치는, 일부 개구 부분을 가지며. 개구 부분에는, P형 영역이 형성되어 있다. 광전변환을 행하는 광전변환부와, 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와, 반도체 기판을 깊이 방향으로 관통하고, 광전변환부와 유지부 사이에 형성된 관통 트렌치와, 관통 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을 구비하고, 관통 트렌치는, 일부 개구 부분을 가지며. 개구 부분에는, 광전변환부로부터 전하를 판독하는 판독 게이트가 형성되어 있다. 본 기술은, 예를 들면 촬상 소자에 적용할 수 있다.

Description

촬상 소자
본 기술은, 촬상 소자에 관한 것으로, 특히, 각 화소 사이에 형성한 화소 사이 차광벽의 측벽에 P형 고상(固相) 확산층과 N형 고상 확산층을 형성하여 강전계(强電界) 영역을 이루고, 전하를 유지시킴에 의해 각 화소의 포화 전하량(Qs)을 향상시켜, 콘택트수를 적게 함으로써, 소자의 배치의 자유도가 늘리도록 한 촬상 소자에 관한 것이다.
종래, 고체 촬상 장치의 각 화소의 포화 전하량(Qs)을 향상시키는 것을 목적으로 하여, 각 화소 사이에 형성한 트렌치의 측벽에 P형 확산층과 N형 확산층을 형성하여 강전계 영역을 이루어, 전하를 유지시키는 기술이 알려져 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 : 특개2015-162603호 공보
그렇지만, 특허 문헌 1이 개시하는 구조에서는 Si(실리콘) 기판의 광 입사측의 피닝이 약체화되어, 발생한 전하가 포토 다이오드에 유입하여 Dark 특성이 악화하고, 예를 들면, 백점이 생기거나, 암전류가 발생하거나 할 가능성이 있다.
또한 각 화소가 트렌치에 의해 완전히 분리되어 버리면, 각 화소에 그라운드 전위를 공급하는 웰 콘택트를 형성할 필요가 있다. 또한, 화소 사이에 트렌치를 형성하면, 화소 사이에 걸처서 화소 트랜지스터 등의 소자를 둘(置く) 수가 없어서, 소자의 배치에 제약이 있다.
본 기술은, 이와 같은 상황을 감안하여 이루어진 것으로, Dark 특성의 악화를 억제하고, 소자의 배치의 자유도를 늘릴 수 있도록 하는 것이다.
본 기술의 한 측면의 제1의 촬상 소자는, 광전변환을 행하는 광전변환부와, 반도체 기판을 깊이 방향으로 관통하고, 상기 광전변환부를 포함하는 화소의 사이에 형성된 관통 트렌치와, 상기 관통 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을 구비하고, 상기 관통 트렌치는, 일부 개구 부분을 가지며. 상기 개구 부분에는, 상기 P형 영역이 형성되어 있다.
본 기술의 한 측면의 제2의 촬상 소자는, 광전변환을 행하는 광전변환부와, 상기 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와, 도체 기판을 깊이 방향으로 관통하고, 상기 광전변환부와 상기 유지부 사이에 형성된 관통 트렌치와, 상기 관통 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을 구비하고, 상기 관통 트렌치는, 일부 개구 부분을 가지며. 상기 개구 부분에는, 상기 광전변환부로부터 전하를 판독하는 판독 게이트가 형성되어 있다.
본 기술의 한 측면의 제1의 촬상 소자에서는, 광전변환을 행하는 광전변환부와, 반도체 기판을 깊이 방향으로 관통하고, 광전변환부를 포함하는 화소의 사이에 형성된 관통 트렌치와, 관통 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역이 구비되어 있다. 관통 트렌치는, 일부 개구 부분을 가지며. 개구 부분에는, P형 영역이 형성되어 있다.
본 기술의 한 측면의 제2의 촬상 소자에서는, 광전변환을 행하는 광전변환부와, 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와, 도체 기판을 깊이 방향으로 관통하고, 광전변환부와 유지부 사이에 형성된 관통 트렌치와, 관통 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역이 구비되어 있다. 관통 트렌치는, 일부 개구 부분을 가지며. 개구 부분에는, 광전변환부로부터 전하를 판독하는 판독 게이트가 형성되어 있다.
본 기술의 한 측면에 의하면, Dark 특성의 악화를 억제하고, 소자의 배치의 자유도를 늘릴 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에
기재된 어느 하나의 효과라도 좋다.
도 1은 촬상 장치의 구성례를 도시하는 도면.
도 2는 촬상 소자의 구성례를 도시하는 도면.
도 3은 본 기술이 적용된 화소의 제1의 실시의 형태의 수직 방향 단면도.
도 4는 본 기술이 적용된 화소의 제1의 실시의 형태의 표면측의 평면도.
도 5는 화소의 회로도.
도 6은 제1의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 7은 콘택트 영역의 공유에 관해 설명하기 위한 도면.
도 8은 블루밍의 억제에 관해 설명하기 위한 도면.
도 9는 제1의 실시의 형태의 화소의 다른 구성의 수직 방향 단면도.
도 10은 제1의 실시의 형태의 화소의 다른 구성의 평면도.
도 11은 고상 확산층의 형성에 관해 설명하기 위한 도면.
도 12는 제2의 실시의 형태의 화소의 구성의 평면도.
도 13은 제2의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 14는 콘택트 영역의 공유에 관해 설명하기 위한 도면.
도 15는 콘택트 영역의 공유에 관해 설명하기 위한 도면.
도 16은 콘택트 영역의 공유에 관해 설명하기 위한 도면.
도 17은 제2의 실시의 형태의 화소의 다른 구성의 수직 방향 단면도.
도 18은 제3의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 19는 제4의 실시의 형태의 화소의 구성의 평면도.
도 20은 제4의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 21은 제5의 실시의 형태의 화소의 구성의 평면도.
도 22는 제5의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 23은 제6의 실시의 형태의 화소의 구성의 평면도.
도 24는 제6의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 25는 제7의 실시의 형태의 화소의 구성의 평면도.
도 26은 제8의 실시의 형태의 화소의 구성의 평면도.
도 27은 P형 고상 확산층의 형성에 관해 설명하기 위한 도면.
도 28은 P형 고상 확산층의 형성에 관해 설명하기 위한 도면.
도 29는 제9의 실시의 형태의 화소의 구성의 평면도.
도 30은 제9의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 31은 제10의 실시의 형태의 화소의 구성의 평면도.
도 32는 제10의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 33은 제11의 실시의 형태의 화소의 구성의 평면도.
도 34는 제11의 실시의 형태의 화소의 구성의 수직 방향 단면도.
도 35는 제12의 실시의 형태의 화소의 구성의 평면도.
도 36은 P형 고상 확산층의 형성에 관해 설명하기 위한 도면.
도 37은 P형 고상 확산층의 형성에 관해 설명하기 위한 도면.
도 38은 트랜지스터의 공유에 관해 설명하기 위한 도면.
도 39는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면.
도 40은 카메라 헤드 및 CCU의 기능 구성의 한 예를 도시하는 블록도.
도 41은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 42는 차외 정보 검출부 및 촬상부의 설치위치의 한 예를 도시하는 설명도.
이하에, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다.
본 기술은, 촬상 장치에 적용할 수 있기 때문에, 여기서는, 촬상 장치에 본 기술을 적용한 경우를 예로 들어 설명을 행한다. 또한 여기서는, 촬상 장치를 예로 들어 설명을 계속하지만, 본 기술은, 촬상 장치에의 적용으로 한정되는 것이 아니고, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치, 화상 판독부에 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전변환부)에 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 또한, 전자 기기에 탑재되는 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.
도 1은, 본 개시의 전자 기기의 한 예인 촬상 장치의 구성례를 도시하는 블록도이다. 도 1에 도시하는 바와 같이, 촬상 장치(10)는, 렌즈군(11) 등을 포함하는 광학계, 촬상 소자(12), 카메라 신호 처리부인 DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 조작계(17), 및, 전원계(18) 등을 갖고 있다.
그리고, DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 조작계(17), 및, 전원계(18)가 버스 라인(19)을 통하여 상호 접속된 구성으로 되어 있다. CPU(20)는, 촬상 장치(10) 내의 각 부분을 제어한다.
렌즈군(11)은, 피사체로부터의 입사광(상광)을 취입하여 촬상 소자(12)의 촬상면상에 결상한다. 촬상 소자(12)는, 렌즈군(11)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 촬상 소자(12)로서, 이하에 설명하는 화소를 포함하는 촬상 소자(이미지 센서)를 이용할 수 있다.
표시부(15)는, 액정 표시부나 유기 EL(electro luminescence) 표시부 등의 패널형 표시부로 이루어지고, 촬상 소자(12)에서 촬상된 동화 또는 정지화를 표시한다. 기록부(16)는, 촬상 소자(12)에서 촬상된 동화 또는 정지화를, 비디오테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작계(17)는, 유저에 의한 조작하에, 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(18)는, DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 및, 조작계(17)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
<촬상 소자의 구성>
도 2는, 촬상 소자(12)의 구성례를 도시하는 블록도이다. 촬상 소자(12)는, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 할 수 있다.
촬상 소자(12)는, 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44), 및 시스템 제어부(45)를 포함하여 구성된다. 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44), 및 시스템 제어부(45)는, 도시하지 않은 반도체 기판(칩)상에 형성되어 있다.
화소 어레이부(41)에는, 입사광량에 응한 전하량의 광전하를 발생하여 내부에 축적하는 광전변환 소자를 갖는 단위화소(예를 들면, 도 3의 화소(50))가 행렬형상으로 2차원 배치되어 있다. 또한, 이하에서는, 입사광량에 응한 전하량의 광전하를, 단지 「전하」라고 기술하고, 단위화소를, 단지 「화소」라고 기술하는 경우도 있다.
화소 어레이부(41)에는 또한, 행렬형상의 화소 배열에 대해 행마다 화소 구동선(46)이 도면의 좌우 방향(화소행의 화소의 배열 방향)에 따라 형성되고, 열마다 수직 신호선(47)이 도면의 상하 방향(화소열의 화소의 배열 방향)에 따라 형성되어 있다. 화소 구동선(46)의 일단은, 수직 구동부(42)의 각 행에 대응한 출력단에 접속되어 있다.
촬상 소자(12)는 또한, 신호 처리부(48) 및 데이터 격납부(49)를 구비하고 있다. 신호 처리부(48) 및 데이터 격납부(49)에 관해서는, 촬상 소자(12)와는 다른 기판에 마련된 외부 신호 처리부, 예를 들면 DSP(Digital Signal Processor)나 소프트웨어에 의한 처리라도 좋고, 촬상 소자(12)와 같은 기판상에 탑재하여도 좋다.
수직 구동부(42)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(41)의 각 화소를, 전 화소 동시 또는 행 단위 등으로 구동하는 화소 구동부이다. 이 수직 구동부(42)는, 그 구체적인 구성에 관해서는 도시를 생략하지만, 판독 주사계와, 소출(掃き出し) 주사계 또는, 일괄 소출, 일괄 전송을 갖는 구성으로 되어 있다.
판독 주사계는, 단위화소로부터 신호를 판독하기 위해, 화소 어레이부(41)의 단위화소를 행 단위로 차례로 선택 주사한다. 행 구동(롤링 셔터 동작)인 경우, 소출에 광해서는, 판독 주사계에 의해 판독 주사가 행하여지는 판독행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소출 주사가 행하여진다. 또한, 글로벌 노광(글로벌 셔터 동작)의 경우는, 일괄 전송보다도 셔터 스피드의 시간분만큼 선행하여 일괄 소출이 행하여진다.
이 소출에 의해, 판독행의 단위화소의 광전변환 소자로부터 불필요한 전하가 소출된다(리셋된다). 그리고, 불필요 전하의 소출(리셋)에 의해, 이른바 전자 셔터 동작이 행하여진다. 여기서, 전자 셔터 동작이란, 광전변환 소자의 광전하를 버리고, 새롭게 노광을 시작하는(광전하의 축적을 시작하는) 동작인 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독되는 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 입사한 광량에 대응하는 것이다. 행 구동인 경우는, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위화소에서의 광전하의 축적 기간(노광 기간)이 된다. 글로벌 노광인 경우는, 일괄 소출부터 일괄 전송까지의 기간이 축적 기간(노광 기간)이 된다.
수직 구동부(42)에 의해 선택 주사된 화소행의 각 단위화소로부터 출력되는 화소 신호는, 수직 신호선(47)의 각각을 통하여 칼럼 처리부(43)에 공급된다. 칼럼 처리부(43)는, 화소 어레이부(41)의 화소열마다, 선택행의 각 단위화소로부터 수직 신호선(47)을 통하여 출력되는 화소 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
구체적으로는, 칼럼 처리부(43)는, 신호 처리로서 적어도, 노이즈 제거 처리, 예를 들면 CDS(Correlated Double Sampling ; 상관 이중 샘플링) 처리를 행한다. 이 칼럼 처리부(43)에 의한 상관 이중 샘플링에 의해, 리셋 노이즈나 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거된다. 또한, 칼럼 처리부(43)에 노이즈 제거 처리 이외에, 예를 들면, AD(아날로그-디지털) 변환 기능을 갖게 하여, 신호 레벨을 디지털 신호로 출력하는 것도 가능하다.
수평 구동부(44)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(43)의 화소열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동부(44)에 의한 선택 주사에 의해, 칼럼 처리부(43)에서 신호 처리된 화소 신호가 순번대로 신호 처리부(48)에 출력된다.
시스템 제어부(45)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 구동부(42), 칼럼 처리부(43), 및 수평 구동부(44) 등의 구동 제어를 행한다.
신호 처리부(48)는, 적어도 가산 처리 기능을 가지며. 칼럼 처리부(43)로부터 출력된 화소 신호에 대해 가산 처리 등의 여러가지의 신호 처리를 행한다. 데이터 격납부(49)는, 신호 처리부(48)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
<단위화소의 구조>
다음에, 화소 어레이부(41)에 행렬형상으로 배치되어 있는 단위화소(50)의 구체적인 구조에 관해 설명한다. 이하에 설명하는 화소(50)에 의하면, Si(실리콘) 기판(도 3에서는, Si 기판(70))의 광 입사측의 피닝이 약체화되고, 발생한 전하가 포토 다이오드(도 3에서는, PD(71))에 유입하여 Dark 특성이 악화하고, 예를 들면, 백점이 생기거나, 암전류가 발생하거나 할 가능성을 저감시킬 수 있다. 또한, 웰 콘택트의 수를 적게 할 수 있고, 그 만큼, 트랜지스터 등의 소자를 배치하는 면적을 넓게 할 수 있고, 이 점에서도, Dark 특성 등의 악화를 막을 수 있다.
<제1의 실시의 형태에서의 화소의 구성례>
도 3은, 본 기술이 적용된 화소(50)의 제1의 실시의 형태에서의 화소(50a)의 수직 방향의 단면도이고, 도 4는, 화소(50a)의 표면측의 평면도이다. 또한, 도 3은, 도 4 중의 선분(A-A')의 위치에 대응하는 것이다.
이하에 설명하는 화소(50)는, 이면 조사형인 경우를 예로 들어 설명을 행하지만, 표면 조사형에 대해서도 본 기술을 적용할 수는 있다.
도 3에 도시한 화소(50a)는, Si 기판(70)의 내부에 형성된 각 화소의 광전변환 소자인 PD(포토 다이오드(71))를 갖는다. PD(71)의 광 입사측(도면 중, 하측이고, 이면측이 된다)에는, P형 영역(72)이 형성되고, 그 P형 영역(72)의 더욱 하층에는, 평탄화막(73)이 형성되어 있다. 이 P형 영역(72)과 평탄화막(73)의 경계를, 이면 Si 계면(75)이라고 한다.
평탄화막(73)에는, 차광막(74)이 형성되어 있다. 차광막(74)은, 인접하는 화소에의 광의 누입을 방지하기 위해 마련되고, 인접하는 PD(71)의 사이에 형성되어 있다. 차광막(74)은, 예를 들면, W(텅스텐) 등의 금속재로 이루어진다.
평탄화막(73)상으로서, Si 기판(70)의 이면측에는, 입사광을 PD(71)에 집광시키는 OCL(온 칩 렌즈(76))이 형성되어 있다. OCL(76)은, 무기 재료로 형성할 수 있고, 예를 들면, SiN, SiO, SiOxNy(단, 0<x≤1, 0<y≤1이다)를 사용할 수 있다.
도 3에서는 도시하지 않지만, OCL(76)상에 커버 글라스나, 수지 등의 투명판이 접착되어 있는 구성으로 할 수도 있다. 또한, 도 3에서는 도시하지 않지만, OCL(76)과 평탄화막(73)의 사이에 컬러 필터층을 형성한 구성으로 하여도 좋다. 또한 그 컬러 필터층은, 복수의 컬러 필터가 화소마다 마련되어 있고, 각 컬러 필터의 색은, 예를 들면, 베이어 배열에 따라 나열되어 있도록 구성할 수 있다.
PD(71)의 광 입사측의 역측(도면 중, 상측이고, 표면측이 된다)에는, 액티브 영역(Pwell(77))이 형성되어 있다. 액티브 영역(77)에는, 화소 트랜지스터 등을 분리하는 소자 분리 영역(이하, STI(Shallow Trench Isolation)라고 칭한다)이 형성되어 있는 영역도 있다. Si 기판(70)의 표면측(도면 상측)으로, 액티브 영역(77)상에는, 배선층(79)이 형성되어 있고, 이 배선층(79)에는, 복수의 트랜지스터가 형성되어 있다.
화소(50a) 사이에는, 트렌치가 형성되어 있다. 이 트렌치를, DTI(Deep Trench Isolation)라고 기술한다. 이 DTI(82)는, 인접하는 화소(50a) 사이에, Si 기판(70)을 깊이 방향(도면 중 종방향이고, 표면부터 이면으로의 방향)으로 관통하는 형상으로 형성된다. 화소(50a) 사이의 트렌치는, 관통되어 있지만, 후술하는 바와 같이, 화소(50a) 사이에, 비관통으로 형성되는 트렌치도 있기 때문에, 여기서는, 관통되어 형성되어 있는 트렌치를 관통 DTI라고 기술하고, 비관통으로 형성되어 있는 트렌치를 비관통 DTI라고 기술한다. 또한, 관통 DTI 또는 비관통 DTI를 구별하지 않는 경우, 단지 DTI라고 기술한다.
관통 DTI(82)는, 인접하는 화소(50a)에 불필요한 광이 누설되지 않도록, 화소 사이의 차광벽으로서도 기능한다.
PD(71)와 관통 DTI(82)의 사이에는, 관통 DTI(82)측부터 PD(71)를 향하여 차례로 P형 고상(固相) 확산층(83)과 N형 고상 확산층(84)이 형성되어 있다. P형 고상 확산층(83)은, 관통 DTI(82)에 따라 Si 기판(70)의 이면 Si 계면(75)에 접할 때까지 형성되어 있다. N형 고상 확산층(84)은, 관통 DTI(82)에 따라 Si 기판(70)의 P형 영역(72)에 접할 때까지 형성되어 있다.
또한, 고상 확산층이란, 불순물 도핑에 의한 P형층과 N형층의 형성을, 후술하는 제법에 의해 형성한 층을 가리키지만, 본 기술에서는 고상 확산으로 의한 제법으로 한정되지 않고, 이온 주입 등의 다른 제법에 의해 생성된 P형층과 N형층을 관통 DTI(82)와 PD(71)의 사이에 각각 마련하여도 좋다. 또한, 실시의 형태에서의 PD(71)는 N형 영역으로 구성되어 있다. 광전변환은, 이들 N형 영역의 일부, 또는 전부에서 행하여진다.
P형 고상 확산층(83)은 이면 Si 계면(75)에 접할 때까지 형성되어 있지만, N형 고상 확산층(84)은 이면 Si 계면(75)에 접하지 않고, N형 고상 확산층(84)과 이면 Si 계면(75)의 사이에 간격이 마련되어 있다.
이와 같은 구성에 의해, P형 고상 확산층(83)과 N형 고상 확산층(84)의 PN 접합 영역은 강전계 영역을 이루어, PD(71)에서 발생된 전하를 유지하도록 되어 있다. 이와 같은 구성에 의하면, 관통 DTI(82)에 따라 형성한 P형 고상 확산층(83)과 N형 고상 확산층(84)이 강전계 영역을 이루어, PD(71)에 발생된 전하를 유지할 수 있다.
가령, N형 고상 확산층(84)이, 관통 DTI(82)에 따라 Si 기판(70)의 이면 Si 계면(75)에 접할 때까지 형성되어 있는 경우, 광의 입사면측인 Si 기판(70)의 이면 Si 계면(75)과 N형 고상 확산층(84)이 접하는 부분에서, 전하의 피닝이 약체화되어 버리기 때문에, 발생한 전하가 PD(71)에 유입하여 Dark 특성이 악화하여 버려, 예를 들면, 백점이 생기거나, 암전류가 발생하거나 하여 버릴 가능성이 있다.
그렇지만, 도 3에 도시한 화소(50a)에서는, N형 고상 확산층(84)이, Si 기판(70)의 이면 Si 계면(75)과는 접하지 않는 구성이 되고, 관통 DTI(82)에 따라 Si 기판(70)의 P형 영역(72)에 접하는 형성으로 되어 있다. 이와 같은 구성으로 함으로써, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있고, 전하가 PD(71)에 유입하여 Dark 특성이 악화하여 버리는 것을 막는 것이 가능해진다.
또한, 도 3에 도시한 화소(50a)는, 관통 DTI(82)의 내벽에, SiO2로 이루어지는 측벽막이 형성되고, 그 내측에는 폴리실리콘으로 이루어지는 충전재(86)가 매입되어 있다.
제1의 실시의 형태에서의 화소(50a)는, 이면측에 P형 영역(72)이 마련되어 있고, PD(71) 및 N형 고상 확산층(84)이 이면 Si 계면(75) 부근에 존재하지 않는 구성으로 되어 있다. 이에 의해, 이면 Si 계면(75) 부근에서의 피닝의 약체화가 생기지 않기 때문에, 발생한 전하가 PD(71)에 유입하여 Dark 특성이 악화하녀 버리는 것을 억제할 수 있다.
또한, 관통 DTI(82)에 관해서는, 측벽막(85)에 채용한 SiO2의 대신에 SiN을 채용하여도 좋다. 또한, 충전재(86)에 채용한 폴리실리콘 대신에 도핑 폴리실리콘을 사용하여도 좋다. 도핑 폴리실리콘을 충전한 경우, 또는, 폴리실리콘을 충전한 후에 N형 불순물 또는 P형 불순물을 도핑한 경우에는, 그곳에 부(負)바이어스를 인가하면, 관통 DTI(82)의 측벽의 피닝을 강화할 수 있기 때문에, Dark 특성을 더욱 개선할 수 있다.
도 4를 참조하여, 화소(50a)에 형성되어 있는 트랜지스터의 배치에 관해 설명한다. 도 4는, 화소 어레이부(41)(도 2)에 배치되어 있는 화소 중, 종방향으로 배치되어 있는 2화소(50a)를 표면측(도 3에서, 도면 중 상측)에서 본 때의 평면도이다. 도 5는, 도 4에 도시한 각 트랜지스터의 접속 관계를 설명하기 위한 회로도이다.
도 4 중, 하나의 사각형은, 1화소(50a)를 나타낸다. 도 4에 도시한 바와 같이, N형 고상 확산층(84)은, 화소(50a)(화소(50a)에 포함되는 PD(71))를 둘러싸도록 형성되어 있다. 또한, N형 고상 확산층(84)의 외측에는, P형 고상 확산층(83)이 형성되고, 화소(50a)는, P형 고상 확산층(83)으로도, 둘러싸이도록 형성되어 있다.
또한, P형 고상 확산층(83)의 외측에는, 관통 DTI(82)가 형성되고, 화소(50a)는, 관통 DTI(82)로도, 둘러싸이도록 형성되어 있다. 또한, 도 4에 도시한 바와 같은 평면도에서는, 관통 DTI(82)는, 검은 태선으로 도시한다.
관통 DTI(82)는, 완전히 화소(50a)를 둘러싸는 것은 아니고, 일부 개구 부분을 갖고서 형성되어 있다. 도 4에 도시한 화소(50a-1)에 주목한 경우, 화소(50a-1)의 좌상모퉁이(左上隅)와 우하모퉁이에, 관통 DTI(82)의 개구 부분이 마련되어 있다. 개구 부분에는, P형 고상 확산층(83)이 형성되어 있다. 이 개구 부분을 포함하는 화소(50a)의 수직 단면도를 도 6에 도시하고, 개구 부분에 관한 설명은 후술한다.
화소(50a-1)의 표면측에는, 전송 트랜지스터(90), FD(플로팅 디퓨전)(91), 증폭 트랜지스터(93), 선택 트랜지스터(94), 변환효율 전환 트랜지스터(95)가 형성되어 있다. 화소(50a-2)의 표면측에는, 전송 트랜지스터(90), FD(91), 리셋 트랜지스터(92), 변환효율 전환 트랜지스터(95), GND 콘택트 영역(96)이 형성되어 있다.
리셋 트랜지스터(92)와 증폭 트랜지스터(93)는, 화소(50a-1)와 화소(50b-1)에서 공유되는 구성으로 되어 있다. 또한, 화소(50a-1)의 FD(91)와 화소(50a-2)의 FD(91)는, FD 콘택트를 통하여 배선층(79)에 의해 전기적으로 접속되어 있다.
또한, GND 콘택트 영역(96)은, 화소(50a-1)에는 형성되지 않고, 화소(50a-2)에만 형성되어 있다. 도 7을 참조하여 후술하지만, 관통 DTI(82)에 개구 부분을 마련함으로써, 경사 방향으로 인접하는 화소(50a)끼리는, 그 개구 부분에서 접속된 상태가 된다. GND 콘택트 영역(96)은, 경사 방향으로 인접하는 화소(50a) 중의 적어도 하나의 화소(50a)에 형성되어 있으면, 경사 방향으로 인접하는 화소(50a)의 그라운드 전압을 일정하게 정돈할 수 있다.
PD(71)는, 수광한 광량에 응한 전하(신호 전하)를 생성하고, 또한, 축적한다. PD(71)는, 애노드 단자가 접지되어 있음과 함께, 캐소드 단자가 전송 트랜지스터(90)를 통하여, FD(91)에 접속되어 있다.
전송 트랜지스터(90)는, 전송 신호(TR)에 의해 온 된 때, PD(71)에서 생성된 전하를 판독하여, FD(91)에 전송한다.
FD(91)는, PD(71)로부터 판독된 전하를 유지한다. 리셋 트랜지스터(92)는, 리셋 신호(RST)에 의해 온 된 때, FD(91)에 축적되어 있는 전하가 드레인(정전압원(Vdd))에 배출됨으로써, FD(91)의 전위를 리셋한다. 변환효율 전환 트랜지스터(95)는 온이 되면, FD(91)가 전기적으로 결합되어, FD(91)의 부유 확산 영역이 확대하여, FD(91)의 용량이 증가하여, 변환효율이 내려지도록 구성되어 있다.
증폭 트랜지스터(93)는, FD(91)의 전위에 응한 화소 신호를 출력한다. 즉, 증폭 트랜지스터(93)는, 수직 신호선(33)을 통하여 접속되어 있는 정전류원으로서의 부하 MOS(부도시)와 소스 팔로워 회로를 구성하고, FD(91)에 축적되어 있는 전하에 응한 레벨을 나타내는 화소 신호가, 증폭 트랜지스터(93)로부터 선택 트랜지스터(94)와 수직 신호선(47)을 통하여 칼럼 처리부(43)(도 2)에 출력된다.
선택 트랜지스터(94)는, 선택 신호(SEL)에 의해 화소(31)가 선택된 때 온 되어, 화소(31)의 화소 신호를, 수직 신호선(33)을 통하여 칼럼 처리부(43)에 출력한다. 전송 신호(TR), 선택 신호(SEL), 및 리셋 신호(RST)가 전송되는 각 신호선은, 도 2의 화소 구동선(46)에 대응한다.
화소(50a)는, 이상과 같이 구성할 수 있지만, 이 구성으로 한정되는 것이 아니고, 그 밖의 구성을 채용할 수도 있다.
도 6은, 화소(50a)의 수직 방향의 단면도이고, 도 4 중의 선분(B-B')의 위치에 대응하는 것이다. 도 3에 도시한 화소(50a)와 동일한 개소에 관해서는, 적절히 설명을 생략한다.
도 6에 도시한 화소(50a)의 PD(71)의 광 입사측의 역측(도면 중, 상측이고, 표면측이 된다)에는, 액티브 영역(Pwell(77))이 형성되어 있다. 액티브 영역(77)에는, 화소 트랜지스터 등을 분리하는 소자 분리 영역(이하, STI(Shallow Trench Isolation)라고 칭한다)(78)가 형성되어 있다. STI(78)는, 도면 중 좌측과 우측에 각각 형성되어 있다.
Si 기판(70)의 표면측(도면 상측)이고, 액티브 영역(77)상에는, 배선층(79)이 형성되어 있고, 이 배선층(79)에는, 복수의 트랜지스터가 형성되어 있다. 도 3에서는, 전송 트랜지스터(90)가 형성되어 있는 예를 도시하였다. 전송 트랜지스터(게이트(90))는, 종형 트랜지스터로 형성되어 있다. 즉, 전송 트랜지스터(게이트(90))는, 종형 트랜지스터 트렌치(81)가 개구되고, 그곳에 PD(71)로부터 전하를 판독하기 위한 전송 게이트(TG)(90)가 형성되어 있다.
또한, 전송 트랜지스터(90) 등의 트랜지스터에는, 배선층(79) 내의 배선과 접속되는 콘택트가 형성되어 있지만, 도 6에서는 부도시로 하고 있다. 다른 단면도에서도, 콘택트는 부도시로 설명을 행한다.
도 4에서의 B점측은, 도 6에서는, 도면 중 좌측이 되고, 도 4에서의 B'점측은, 도 6에서는, 도면 중 우측이 된다. B점부터 차례로, B'점측으로 이동하면서 설명을 행한다. 도 4, 도 6을 참조하면, B점부터 차례로, B'점측으로 이동한 경우, 관통 DTI(82a), P형 고상 확산층(83a), 관통 DTI(82b), P형 고상 확산층(83b)의 순서로, 배치되어 있다.
이 영역에서는, 관통 DTI(82a)와 관통 DTI(82b)의 사이에, P형 고상 확산층(83a)이 형성되어 있다. 또한, 관통 DTI(82a)와 관통 DTI(82b)의 사이는, 상기한 관통 DTI(82)의 개구 부분에 당해한다. 이와 같이, 관통 DTI(82)의 개구 부분에는, P형 고상 확산층(83)이 형성되어 있다.
한편, B'점측은, 도 4를 참조하면, 관통 DTI(82)의 개구 부분에 형성된 P형 고상 확산층(83)에 따르고 있기 때문에, 도 6에 도시하는 바와 같이, STI(78)의 하측에는, P형 고상 확산층(83c)이 형성되어 있다.
이와 같이, 관통 DTI(82)의 개구 부분에는, P형 고상 확산층(83)이 형성되고, 인접하는 화소(50a)와 P형 고상 확산층(83)을 통하여 접속되어 있기 때문에, 인접하는 화소(50a)가, 전기적으로 도통하고 있는 상태로 할 수 있다. 인접하는 화소(50a)가 전기적으로 도통하고 있음에 의해, GND 콘택트 영역(96)을, 각 화소에 배치하지 않는 구성으로 할 수 있는 것에 관해, 도 7을 참조하여 설명한다.
도 7은, 화소 어레이부(41)에 배치되어 있는 4×4의 16개의 화소(50a)를 도시하고 있다. 도 7 중, 1행1열째에 배치되어 있는 화소(50a)를 화소(50a-11)로 하고, 2행2열째에 배치되어 있는 화소(50a)를 화소(50a-22)로 하고, 3행3열째에 배치되어 있는 화소(50a)를 화소(50a-33)로 하고, 4행4열째에 배치되어 있는 화소(50a)를 화소(50a-44)로 한다.
이들의 화소(50a-11), 화소(50a-22), 화소(50a-33), 화소(50a-44)는, 도 7에 도시한 바와 같이, 경사 방향으로 1열로 배열되어 있는 화소(50a)이다. 이와 같은, 경사 방향으로 1열로 배열되어 있는 화소(50a)는, 관통 DTI(82)의 개구 부분으로 전기적으로 도통하고 있다. 예를 들면, 화소(50a-11)와 화소(50a-22)는, 화소(50a-11)에서는 우하, 화소(50a-22)에서는 좌상에 형성되어 있는 관통 DTI(82)의 개구 부분으로 전기적으로 도통하고 있다.
마찬가지로, 화소(50a-22)와 화소(50a-33)는, 화소(50a-22)에서는 우하, 화소(50a-33)에서는 좌상에 형성되어 있는 관통 DTI(82)의 개구 부분으로 전기적으로 도통하고 있다. 또한 마찬가지로, 화소(50a-33)와 화소(50a-44)는, 화소(50a-33)에서는 우하, 화소(50a-44)에서는 좌상에 형성되어 있는 관통 DTI(82)의 개구 부분으로 전기적으로 도통하고 있다.
이와 같이, 경사 방향으로 인접하는 화소(50a)는, 화소(50a)의 4모퉁이 중의 2개의 모퉁이에 마련된 개구 부분에 의해 전기적으로 도통하고 있기 때문에, Pwell 영역(77)의 전위를 고정하는 GND 콘택트 영역(96)은, 각 화소(50a)에 마련할 필요는 없어진다.
또한, 여기서는, 화소(50a)의 4모퉁이 중의 2개의 모퉁이에 개구 부분이 마련되어 있는 경우를 예로 들어 설명을 계속하지만, 4모퉁이 중의 하나의 모퉁이에 개구 부분이 마련되어 있어도 좋다. 하나의 모퉁이에 개구 부분이 마련되어 있는 경우, 그 개구 부분을 끼우는 화소 사이는 전기적으로 도통한 상태로 할 수 있다.
도 7에서는, 전기적으로 도통하고 있는 화소(50a-11)와 화소(50a-22) 중, 화소(50a-22)에는, GND 콘택트 영역(96-22)이 형성되어 있지만, 화소(50a-11)에는, GND 콘택트 영역(96)은 형성되어 있지 않다. 이 경우, 화소(50a-11)와 화소(50a-22)는, GND 콘택트 영역(96-22)을 공유하는 구성이 되어, 화소(50a-11)의 Pwell 전위는, 화소(50a-22)에 있는 GND 콘택트 영역(96-22)에 의해 고정된다.
또한 마찬가지로 도 7에서는, 전기적으로 도통하고 있는 화소(50a-33)와 화소(50a-44) 중, 화소(50a-44)에는, GND 콘택트 영역(96-44)이 형성되어 있지만, 화소(50a-33)에는, GND 콘택트 영역(96)은 형성되어 있지 않다. 이 경우, 화소(50a-33)와 화소(50a-44)는, GND 콘택트 영역(96-44)을 공유하는 구성이 되어, 화소(50a-33)의 Pwell 전위는, 화소(50a-44)에 있는 GND 콘택트 영역(96-22)에 의해 고정된다.
도 7에 도시한 예에서는, 2화소에서 GND 콘택트 영역(96)을 공유하는 구성으로 되어 있지만, 4화소(50a)에서 GND 콘택트 영역(96)을 공유하는 구성이나, 8화소(50a)에서 GND 콘택트 영역(96)을 공유하는 구성으로 할 수도 있다.
또한 경사 방향으로 배치되어 있는 화소(50a) 중의 하나의 화소(50a), 환언하면, 전기적으로 도통하고 있는 화소(50a) 중의 하나의 화소(50a)에, GND 콘택트 영역(96)이 형성되어 있는 구성으로 할 수도 있다. 이와 같이 한 경우, 화소 어레이부(41)의 화소 라인 중, 최상위의 1라인, 최하위의 1라인 등의 소정의 1라인에 배치되어 있는 화소(50a)에, 각각 GND 콘택트 영역(96)을 형성하는 구성으로 할 수 있다.
이와 같이, 제1의 실시의 형태에서의 화소(50a)에서는, 도 4를 참조하여 설명한 바와 같이, 종방향으로 배열되어 있는 화소(50a)에서, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 선택 트랜지스터(94)를 공유하는 구성이 되어, 도 7을 참조하여 설명한 바와 같이, 경사 방향으로 배열되어 있는 화소(50a)에서, GND 콘택트 영역(96)을 공유하는 구성으로 되어 있다.
이와 같이 관통 DTI(82)의 개구 부분을 마련한 구성으로 하면, 블루밍 억제의 능력이 떨어질 가능성이 있다. 그렇지만, 관통 DTI(82)의 개구 부분은, P형 고상 확산층(83)으로 P형 영역이 확보되어 있기 때문에, 인접 화소 사이의 분리의 약체화는 최소한으로 억제되어 있다.
또한, 도 8에 도시하는 바와 같이, 베이어 배열의 경우, 블루밍을 일으키기 쉬운 G화소끼리가 도통하고, G화소와 R화소, G화소와 B화소는, 도통하지 않는다. 도 8을 참조하면, 도면 중 좌상에 배치되어 있는 화소(50a-11)는, 컬러 필터가 녹색이 된 G화소로 되어 있다. 도면 중 우산에 배치되어 있는 화소(50a-12)는, 컬러 필터가 적색이 된 R화소로 되어 있다.
도면 중 좌하에 배치되어 있는 화소(50a-21)는, 컬러 필터가 청색이 된 B화소로 되어 있다. 도면 중 우하에 배치되어 있는 화소(50a-22)는, 컬러 필터가 녹색이 된 G화소로 되어 있다.
화소(50a-11)와 화소(50a-22)는, 관통 DTI(82)의 개구 부분에 의해, 전기적으로 도통하고 있다. 즉, G화소끼리는, 전기적으로 도통하고 있다. 이에 대해, 화소(50a-11)와 화소(50a-12)는, 관통 DTI(82)에 의해 분리되어 있다. 즉, G화소와 R화소는, 전기적으로도 도통하지 않는다.
또한, 화소(50a-11)와 화소(50a-21)는, 관통 DTI(82)에 의해 분리되어 있다. 즉, G화소와 B화소는, 전기적으로도 도통하지 않는다. 화소(50a-22)(G화소)에서도 마찬가지로, R화소나 B화소는 관통 DTI(82)에 의해 분리되어 있기 때문에, 전기적으로도 도통하지 않는다.
따라서, G화소로부터 R화소나 B화소에 전하가 누설되어, 블루밍이 발생하는 것은 방지되는 구성으로 되어 있기 때문에, 관통 DTI(82)의 개구 부분을 마련한 구성으로 해도, 블루밍에 대한 억제 능력이 저하되는 것을 막아, 가령 억제 능력이 저하되었다고 하여도, 그 저하를 작게 억제할 수 있다.
화소(50a)는, 관통 DTI(82)의 개구 부분에서, 관통 DTI(82)로 분리되지 않는 영역이 있기 때문에, 이 영역을 향하여 입사한 광은 혼색의 원인이 될 가능성이 있다. 이와 같은 혼색이 발생하는 것을 억제하기 위해, 도 9, 도 10에 도시하는 바와 같은 화소(50a)의 구성으로 할 수도 있다.
도 9, 도 10은, 화소(50a)의 다른 구성례를 도시하는 도면이고, 도 9는, 화소(50a)의 수직 방향의 단면도이고, 도 10은, 화소(50a)의 표면측의 평면도이다. 도 10은, 도 9 중의 선분(B-B')의 위치에 대응하는 것이다.
도 9에 도시한 화소(50a')(도 6에 도시한 화소(50a)와 구별을 붙이기 위해 대시를 붙여서 기술한다)는, 도 6에 도시한 화소(50a)의 차광막(74)이, 크게 형성되어 있는 점이 다르고, 그 밖의 구성은 마찬가지이다.
화소(50a')에서는, 차광막(74')이 크게 형성되어 있다. 도 9에 도시하는 바와 같이, 차광막(74')은, N형 고상 확산층(84)의 하부까지 연장하여 형성되어 있다. 평면도로 보면, 도 10과 같이, 관통 DTI(82)의 개구 부분의 차광막(74')은, 관통 DTI(82)의 개구부 부분이 아닌 부분에 비하여, 크게 형성되어 있다.
도 10에 도시한 바와 같이, 차광막(74')은, 관통 DTI(82)의 개구 부분 이외의 곳은, 관통 DTI(82)에 따라, 또한, N형 고상 확산층(84)에 걸리지 않는 위치까지 형성되고, 관통 DTI(82)의 개구 부분(화소(50a')의 4모퉁이의 부분)의 곳은, 개구 부분을 완전히 덮고, N형 고상 확산층(84)도 덮고, PD(71)의 일부까지 걸리는 위치까지 형성되어 있다.
이와 같이, 관통 DTI(82)의 개구 부분에 형성되어 있는 차광막(74)을, 관통 DTI(82)의 개구 부분을 덮도록 형성함으로써, 관통 DTI(82)의 개구 부분에 광이 입사되는 것을 막을 수 있고, 관통 DTI(82)의 개구 부분부터의 광에 의한 혼색을 억제할 수 있다.
<DTI(82) 주변의 제조 방법>
도 11은, 관통 DTI(82) 주변의 제조 방법을 설명하기 위한 도면이다.
Si 기판(70)에 관통 DTI(82)를 개구하는데 즈음하여서는, 도 11의 A에 도시되는 바와 같이, Si 기판(70)상의 관통 DTI(82)를 형성하는 위치 이외를 SiN과 SiO2를 사용한 하드 마스크로 덮고, 하드 마스크에 의해 덮이지 않은 부분을 드라이 에칭에 의해 Si 기판(70)의 소정의 깊이까지 수직 방향으로 홈이 개구된다.
다음에, 개구된 홈의 내측에 N형의 불순물인 P(인)를 포함하는 SiO2막을 성막하고 나서 열처리를 행하여, SiO2막부터 Si 기판(70)측으로 P(인)를 도핑(이하, 고상 확산이라고 칭한다)시킨다.
다음에, 도 11의 B에 도시되는 바와 같이, 개구한 홈의 내측에 성막한 P를 포함하는 SiO2막을 제거하고 나서, 재차 열처리를 행하여, P(인)를 Si 기판(70)의 내부까지 확산시킴에 의해, 현재 상태의 홈의 형상에 셀프얼라인된 N형 고상 확산층(84)이 형성된다. 이 후, 드라이 에칭에 의해 홈의 저부가 에칭됨에 의해, 깊이 방향으로 연장된다.
다음에, 도 11의 C에 도시되는 바와 같이, 연장한 홈의 내측에 P형의 불순물인 B(붕소)를 포함하는 SiO2막이 성막되고 나서 열처리가 행하여져서, SiO2막부터 Si 기판(70)측에 B(붕소)가 고상 확산됨에 의해, 연장된 홈의 형상으로 셀프얼라인된 P형 고상 확산층(83)이 형성된다.
이 후, 홈의 내벽에 성막되어 있는 B(붕소)를 포함하는 SiO2막이 제거된다.
다음에 도 11의 D에 도시되는 바와 같이, 개구되어 있는 홈의 내벽에 SiO2로 이루어지는 측벽막(85)을 성막하고, 폴리실리콘을 충전하여 관통 DTI(82)를 형성한다. 그 후, 화소 트랜지스터나 배선이 형성된다. 그 후, 이면측부터 Si 기판(70)이 박막화된다. 이 박막화될 때, 관통 DTI(82)의 저부는 P형 고상 확산층(83)을 포함하여 동시에 박막화된다. 이 박막화는, N형 고상 확산층(84)에 달하지 않는 깊이까지 행하는 것으로 한다.
이상이 공정을 경유함에 의해, 이면 Si 계면(75)에 접하지 않는 N형 고상 확산층(84)과, 이면 Si 계면(75)에 접하여 있는 P형 고상 확산층(83)으로 이루어지는 강전계 영역을 PD(71)에 인접하고 형성할 수 있다.
또한, 관통 DTI(82)의 개구 부분에 형성되어 있는 P형 고상 확산층(83)도, 이와 같은 공정으로 형성된다. 즉, 도 11의 C에 도시하는 공정으로, 관통 DTI(82)의 개구 부분에도, P형 고상 확산층(83)이 형성된다.
도 4를 재차 참조하면, 관통 DTI(82a)의 곳에, 고상 확산으로 P형 고상 확산층(83a)이 형성됨과 함께, 관통 DTI(82b)의 곳에도, 고상 확산으로 P형 고상 확산층(83a)이 형성된다. 따라서, 관통 DTI(82a)에 형성된 P형 고상 확산층(83a)과 관통 DTI(82b)에 형성된 P형 고상 확산층(83a)에 의해, 관통 DTI(82a)와 관통 DTI(82b) 사이에 형성된 P형 고상 확산층(83a)이 형성된다.
이와 같이, 관통 DTI(82)의 개구 부분에 마련되어 있는 P형 고상 확산층(83)은, 관통 DTI(82)의 곳에서 고상 확산을 행하는 공정으로 형성되기 때문에, 관통 DTI(82)의 개구 부분에 마련되어 있는 P형 고상 확산층(83)을 형성하기 위한 새로운 처리를 추가하는 일 없이, 즉 공정수를 늘리는 일 없이, 관통 DTI(82)의 개구 부분에 마련되어 있는 P형 고상 확산층(83)을 형성할 수 있다.
<제2의 실시의 형태에서의 화소의 구성례>
도 12는, 본 기술이 적용된 화소(50)의 제2의 실시의 형태에서의 화소(50b)의 표면측의 평면도이고, 도 13은, 화소(50b)의 수직 방향의 단면도이다. 도 13은, 도 12 중의 선분(B-B')의 위치에 대응하는 것이다.
제2의 실시의 형태에서는, 관통 DTI(82)의 개구 부분에, 비관통의 DTI(이하, 비관통 DTI라고 기술한다)가 형성되어 있는 점이, 제1의 실시의 형태와 달리, 그 밖의 구성은 제1의 실시의 형태와 마찬가지이고, 같은 부분에는, 동일한 부호를 붙이고, 적절히 설명을 생략한다. 이 후의 화소(50)의 설명에서도, 제1의 실시의 형태에서의 화소(50a)와 동일한 부분에는, 동일한 부호를 붙이고, 그 설명은 적절히 설명을 생략한다.
도 12에 도시한 화소(50b)도, 도 4에 도시한 화소(50a)와 같이, 종방향으로 배치되어 있는 화소(50b-1)와 화소(50b-2)에서, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 및 선택 트랜지스터(94)를 공유한 2화소 공유의 구성인 경우를 예시하고 있다.
관통 DTI(82)의 개구 부분에, 비관통 DTI를 형성함으로써, 제1의 실시의 형태에서의 화소(50a)보다도, 블루밍의 억제 능력을 높일 수 있다.
도 12에 도시한 화소(50b)의 표면측의 평면도를 참조하면, 관통 DTI(82)의 개구 부분에는, 비관통 DTI(121)가 형성되어 있다. 이 비관통 DTI(121)는, 관통 DTI(82)의 개구 부분에서, 화소(50b) 사이를 분리하도록 형성되어 있다. 따라서, 화소(50b)의 구성에서 PD(71)는, 관통 DTI(82)와 비관통 DTI(121)로 둘러싸여진 구조로 되어 있다.
도 13에 도시한 화소(50b)의 수직 단면도에서, 선분(C-C')의 위치에 해당하는 평면도는, 도 4에 도시한 바와 같이 된다. 화소(50b)의 배선층(79)에 가까운 측이고, C점측에는, 관통 DTI(63a), P형 고상 확산층(83a), 관통 DTI(82b)가 배치되어 있다.
즉, 관통 DTI(82a)와 관통 DTI(82b)의 사이는, 관통 DTI(82)의 개구 부분이 되고, 그 개구 부분에는, P형 고상 확산층(83a)이 형성되어 있다. 또한, 선분(C-C')의 위치에 해당하는 평면도에서, 화소(50b)의 배선층(79)에 가까운 측이고, C'점측에는, P형 고상 확산층(83c)이 배치되어 있다.
도 13에 도시한 화소(50b)의 수직 단면도에서, 선분(D-D')의 위치에 해당하는 평면도는, 도 12에 도시한 바와 같이 된다. 화소(50b)의 배선층(79)부터 먼 측이고, D점측에는, 관통 DTI(63a), 비관통 트렌치(121a), 관통 DTI(82b)가 배치되어 있다.
즉, 관통 DTI(82a)와 관통 DTI(82b)의 사이는, 관통 DTI(82)의 개구 부분이 되고, 그 개구 부분에는, 비관통 DTI(121a)가 형성되어 있다. 또한, 선분(D-D')의 위치에 해당하는 평면도에서, 화소(50b)의 배선층(79)로부터 먼 측이고, D'점측에는, P형 고상 확산층(83c)에 둘러싸여진 비관통 DTI(121b)가 배치되어 있다.
이와 같이, 관통 DTI(82)의 개구 부분에는, 비관통 DTI(121)가 형성되어 있다. 따라서, 관통 DTI(82)의 개구 부분에서, 배선층(79)에 가까운 측에서는, 인접하는 화소(50b)와, P형 고상 확산층(83)에 의해, 전기적으로 도통한 상태가 되지만, 배선층(79)에 먼 측, 환언하면, PD(71)의 측면의 위치에서는, 비관통 DTI(121)에 의해, 인접하는 화소(50b)와 분리된 상태로 되어 있다.
따라서, 관통 DTI(82)의 개구 부분을 형성하고, 인접하는 화소(50b)와 전기적으로 도통하는 부분을 마련하였다고 하여도, 블루밍에 의한 영향을 저감할 수 있다.
이와 같이, 관통 DTI(82)의 개구 부분에는, P형 고상 확산층(83)과 비관통 DTI(121)가 형성되고, 인접하는 화소(50b)와 P형 고상 확산층(83)을 통하여 접속되어 있기 때문에, 인접하는 화소(50b)가, 전기적으로 도통하고 있는 상태로 할 수 있다. 인접하는 화소(50b)가 전기적으로 도통하고 있음에 의해, 제1의 실시의 형태와 같이, 제2의 실시의 형태에서도, GND 콘택트 영역(96)을, 각 화소에 배치하지 않아도 좋다. 이에 관해, 도 14를 참조하여 설명한다.
도 14는, 화소 어레이부(41)에 배치되어 있는 4×8의 32개의 화소(50b)를 도시하고 있다. 도 14 중, 1행1열째에 배치되어 있는 화소(50b)를 화소(50b-11)로 하고, 2행2열째에 배치되어 있는 화소(50b)를 화소(50b-22)로 하고, 3행3열째에 배치되어 있는 화소(50b)를 화소(50b-33)로 하고, 4행4열째에 배치되어 있는 화소(50b)를 화소(50b-44)로 한다.
이들의 화소(50b-11), 화소(50b-22), 화소(50b-33), 화소(50b-44)는, 도 14에 도시한 바와 같이, 경사 방향으로 1열로 배열되어 있는 화소(50b)이다. 또한, 경사 방향으로 1열로 배열되어 있는 화소(50b)는, 관통 DTI(82)의 개구 부분에 형성되어 있는 P형 고상 확산층(83)에 의해, 전기적으로 도통하고 있지만, 비관통 DTI(121)에 의해, 화소 사이 분리는 되어 있다.
예를 들면, 화소(50b-11)와 화소(50b-22)는, 화소(50b-11)에서는 우하, 화소(50b-22)에서는 좌상에 형성되어 있는 관통 DTI(82)의 개구 부분에 형성되어 있는 P형 고상 확산층(83)에 의해, 전기적으로 도통하고 있지만, 비관통 DTI(121)에 의해, 화소 사이 분리는 되어 있다.
마찬가지로, 화소(50b-22)와 화소(50b-33)는, 화소(50b-22)에서는 우하, 화소(50b-33)에서는 좌상에 형성되어 있는 관통 DTI(82)의 개구 부분에 형성되어 있는 P형 고상 확산층(83)에 의해, 전기적으로 도통하고 있지만, 비관통 DTI(121)에 의해, 화소 사이 분리는 되어 있다.
또한 마찬가지로, 화소(50b-33)와 화소(50b-44)는, 화소(50b-33)에서는 우하, 화소(50b-44)에서는 좌상에 형성되어 있는 관통 DTI(82)의 개구 부분에 형성되어 있는 P형 고상 확산층(83)에 의해, 전기적으로 도통하고 있지만, 비관통 DTI(121)에 의해, 화소 사이 분리는 되어 있다.
이와 같이, 경사 방향으로 인접하는 화소(50b)가, 전기적으로 도통하고 있기 때문에, Pwell 영역(77)의 전위를 고정하는 GND 콘택트 영역(96)은, 각 화소(50b)에 마련할 필요는 없어진다. 도 14에서는, 전기적으로 도통하고 있는 화소(50b-11)와 화소(50b-22) 중, 화소(50b-22)에는, GND 콘택트 영역(96-22)이 형성되어 있지만, 화소(50b-11)에는, GND 콘택트 영역(96)은 형성되어 있지 않다. 이 경우, 화소(50b-11)와 화소(50b-22)는, GND 콘택트 영역(96-22)을 공유하는 구성이 되어, 화소(50b-11)의 Pwell 전위는, 화소(50b-22)에 있는 GND 콘택트 영역(96-22)에 의해 고정된다.
또한 마찬가지로 도 14에서는, 전기적으로 도통하고 있는 화소(50b-33)와 화소(50b-44) 중, 화소(50b-44)에는, GND 콘택트 영역(96-44)이 형성되어 있지만, 화소(50b-33)에는, GND 콘택트 영역(96)은 형성되어 있지 않다. 이 경우, 화소(50b-33)와 화소(50b-44)는, GND 콘택트 영역(96-44)을 공유하는 구성이 되어, 화소(50b-33)의 Pwell 전위는, 화소(50b-44)에 있는 GND 콘택트 영역(96-22)에 의해 고정된다.
도 14에 도시한 예에서는, 2화소에서 GND 콘택트 영역(96)을 공유하는 구성으로 되어 있지만, 도 15에 도시하는 바와 같이, 8화소(50b)에서 GND 콘택트 영역(96)을 공유하는 구성으로 하여도 좋다. 도 15에 도시한 구성은, 8개의 화소(50b)에서 하나의 GND 콘택트 영역(96)을 공유하는 구성례이다.
도 15를 참조하면, 경사 방향으로 1열로 배열되어 있는 화소(50b-11), 화소(50b-22), 화소(50b-33), 화소(50b-44) 중, 화소(50b-22)에만, GND 콘택트 영역(96-22)이 형성되어 있다. 도시는 하지 않지만, 화소(50b-44)의 경사 하방향에도, 화소(50b-55), 화소(50b-66), 화소(50b-77), 화소(50b-88)가 형성되어 있고, 이들 8화소(50b) 중, 화소(50b-22)에만, GND 콘택트 영역(96-22)이 형성되어 있다.
여기서, 도 15에서, 종방향으로 배열되어 있는 화소(50b-11), 화소(50b-21), 화소(50b-31), 화소(50b-41), 화소(50b-51), 화소(50b-61), 화소(50b-71), 및 화소(50b-81)에 주목한다. 화소(50b-11) 내지 화소(50b-81)의 8화소(50b) 중, GND 콘택트 영역(96)이 형성되어 있는 것은, 화소(50b-21)뿐이다.
이것을 환언하면, 화소(50b-11)가 배치되어 있는 1행째, 화소(50b-31)가 배치되어 있는 3행째, 화소(50b-41)가 배치되어 있는 4행째, 화소(50b-51)가 배치되어 있는 5행째, 화소(50b-61)가 배치되어 있는 6행째, 화소(50b-71)가 배치되어 있는 7행째, 및 화소(50b-81)가 배치되어 있는 8행째에 각각 배치되어 있는 화소(50b)에는, GND 콘택트 영역(96)은 형성되어 있지 않지만, 화소(50b-21)가 배치되어 있는 2행째에 배치되어 있는 화소(50b)에만, GND 콘택트 영역(96)이 형성되어 있다. 이것을 더욱 환언하면, 8행마다, GND 콘택트 영역(96)이 형성되어 있게 된다.
따라서, 상기한 바와 같이, 경사 방향으로 1열에 배치되어 있는 화소(50b)를 본 때, 경사 방향으로 배치되어 있는 8화소(50b) 중의 1화소(50b)에, GND 콘택트 영역(96)이 형성되고, 그 GND 콘택트 영역(96)은, 8화소(50b)에서 공유되는 구성으로 되어 있다.
제1의 실시의 형태와 같이, 제2의 실시의 형태에서도, GND 콘택트 영역(96)을, 4화소(50b)에서 공유하는 구성으로 하거나, 8화소(50b) 이상의 화소수에서 공유하는 구성으로 하거나 할 수도 있다. 또한, 경사 방향으로 배치되어 있는 화소(50b) 중의 하나의 화소(50b), 환언하면, 전기적으로 도통하고 있는 화소(50b) 중의 하나의 화소(50b)에, GND 콘택트 영역(96)이 형성되는 구성으로 할 수도 있다.
이와 같이 한 경우, 화소 어레이부(41)의 화소 라인 중, 최상위의 1라인, 최하위의 1라인 등의 소정의 1라인에 배치되어 있는 화소(50b)에, 각각 GND 콘택트 영역(96)을 형성하는 구성으로 할 수 있다.
이와 같이, 제2의 실시의 형태에서의 화소(50b)에서는, 도 12를 참조하여 설명한 바와 같이, 종방향으로 배열되어 있는 2화소(50b)에서, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 선택 트랜지스터(94)는, 공유하는 구성이 되어, 도 14, 도 15를 참조하여 설명한 바와 같이, 경사 방향으로 배열되어 있는 화소(50b)에서, GND 콘택트 영역(96)을 공유하는 구성으로 되어 있다.
도 14나 도 15를 참조하여 설명한 화소(50b)는, 종방향으로 배치되어 있는 화소(50b)의 2화소에서, 트랜지스터를 공유한 예를 들어 설명하였지만, 트랜지스터를 공유하는 화소수는, 2화소로 한하지 않고, 4화소나 8화소라도 좋다.
도 16에, 2×4의 8화소에서, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 선택 트랜지스터(94)를 공유하는 경우의 구성을 도시한다. 도 16도, 도 14와 같이, 화소 어레이부(41)에 배치되어 있는 4×8의 32개의 화소(50b)를 도시하고 있다.
도 16에 도시한 화소는, 8화소 공유의 경우를 도시하고 있지만, 예를 들면, 종방향으로 배치되어 있는 화소(50b-22), 화소(50b-23), 화소(50b-24), 화소(50b-25)의 4화소와, 그 우횡측(右橫側)에 배치되어 있는 화소(50b-32), 화소(50b-33), 화소(50b-34), 화소(50b-35)의 4화소의 합친(合わせた) 8화소가 1공유단위로 되어 있다.
화소(50b-22)에는, 리셋 트랜지스터(92-22)가 배치되고, 화소(50b-32)에는, 선택 트랜지스터(94-32)가 배치되어 있다. 이 리셋 트랜지스터(92-22)와 선택 트랜지스터(94-32)는, 8화소에서 공유하는 트랜지스터로 되어 있다. 증폭 트랜지스터(93)는, 화소(50b)마다 배치되어 있다.
화소(50b-22)에는, 증폭 트랜지스터(93-22)가 배치되고, 화소(50b-23)에는, 증폭 트랜지스터(93-23)가 배치되고, 화소(50b-24)에는, 증폭 트랜지스터(93-24)가 배치되고, 화소(50b-25)에는, 증폭 트랜지스터(93-25)가 배치되어 있다. 마찬가지로 화소(50b-32)에는, 증폭 트랜지스터(93-32)가 배치되고, 화소(50b-33)에는, 증폭 트랜지스터(93-33)가 배치되고, 화소(50b-34)에는, 증폭 트랜지스터(93-34)가 배치되고, 화소(50b-35)에는, 증폭 트랜지스터(93-35)가 배치되어 있다.
이들 8개의 증폭 트랜지스터(93-22 내지 93-35)는, 배선에 의해 접속되어, 하나의 증폭 트랜지스터(93)로서 기능한다. 따라서 증폭 트랜지스터(93)를 크게 형성할 수 있게 되어, 게이트 면적이 커져서, 랜덤 노이즈를 저감시킬 수 있다.
또한, 증폭 트랜지스터(93)와 마찬가지로, 1공유단위 내의 각 화소(50b)에는, FD(91)가 배치되어 있고, 1공유단위 내의 FD(91)는 배선에 의해 접속되어 있다. 또한, 전송 트랜지스터(90)도, 1공유단위 내의 각 화소(50b)에 배치되어 있다.
또한, GND 콘택트 영역(96)은, 경사 방향으로 배치되어 있는 화소(50b)와 공유되어 있다. 이 점은, 도 14나 도 15를 참조하여 설명한 경우와 마찬가지이고, 관통 DTI(82)의 개구 부분에 의해, 경사 방향으로 배치되어 있는 화소(50b)끼리는, 전기적으로 도통하고 있는 상태로 되어 있기 때문에, GND 콘택트 영역(96)을 공유하는 구성으로 할 수 있다.
이와 같이, 트랜지스터를 복수의 화소에서 공유하는 구성으로 한 경우에도, 본 기술을 적용할 수 있다. 또한, 트랜지스터나 GND 콘택트 영역(96)을 공유하는 구성으로 함으로써, 소자를 배치하는 영역을 크게할 수 있고, 랜덤 노이즈를 억제할 수 있는 등의 효과를 얻을 수 있다.
재차 도 13에 도시한 화소(50b)를 참조하면, 도 13에 도시한 화소(50b)는, 비관통 DTI(121)의 배선층(79)측에 P형 고상 확산층(83)이 형성되어 있는 예를 도시하였지만, 도 17에 도시하는 바와 같이, 화소(50b')의 도면 중 상하 방향에서 중간 부근에, P형 고상 확산층(83)이 형성되어 있는 구성으로 하여도 좋다.
도 17을 참조하면, 도면 중 좌측의 관통 DTI(82a)와 관통 DTI(82b)의 사이(관통 DTI(82)의 개구 부분)에 형성되어 있는 비관통 DTI(121a')는, 화소(50b')의 높이 방향에서, 중간 위치보다도 낮은 위치까지 형성되고, 그 위에 P형 고상 확산층(83a')이 형성되어 있다. 따라서, P형 고상 확산층(83a')은, Si 기판(70)의 개략 중앙 부분에 형성되어 있다.
도 17 중의 우측에는, 비관통 DTI(12b'-1)와 비관통 DTI(12b'-2)가 형성되어 있다. 이 비관통 DTI(12b'-1)와 비관통 DTI(12b'-2)의 사이에, P형 고상 확산층(83c')이 형성되어 있다. 이 P형 고상 확산층(83c')은, Si 기판(70)의 개략 중앙 부분에 형성되어 있다. 환언하면, P형 고상 확산층(83c')은, 비관통 DTI(12b'-1)와 비관통 DTI(12b'-2)의 2개의 DTI에 끼여진 영역에 형성되어 있다. 비관통 DTI(12b'-1)와 비관통 DTI(12b'-2)는, Si 기판(70)의 이면측과 표면측부터 각각 파들어가짐에 의해 형성된다.
도 17에 도시한 바와 같이, 관통 DTI(82)의 개구 부분의 Si 기판(70)의 중앙 부분에 P형 고상 확산층(83)이 형성되도록 한 경우, Si 기판(70)의 중앙 부근의 단면(도면 중 선분(C-C')의 위치에서의 평면)에서 본 경우, 화소(50b')의 배선층(79)에 가까운 측이고, C점측에는, 관통 DTI(82a), P형 고상 확산층(83a'), 관통 DTI(82b)가 배치되어 있다. 즉, 관통 DTI(82a)와 관통 DTI(82b)의 사이는, 관통 DTI(82)의 개구 부분이 되고, 그 개구 부분에는, P형 고상 확산층(83a')이 형성되어 있다.
도 17에 도시한 화소(50b')의 수직 단면도에서, 선분(D-D')의 위치에 해당하는 위치를 평면으로 본 경우, 화소(50b')의 배선층(79)로부터 먼 측이고, D점측에는, 관통 DTI(82a), 비관통 트렌치(121a'), 관통 DTI(82b)가 배치되어 있다. 즉, 관통 DTI(82a)와 관통 DTI(82b)의 사이는, 관통 DTI(82)의 개구 부분이 되고, 그 개구 부분에는, 비관통 DTI(121a')가 형성되어 있다. 또한, 선분(D-D')의 위치에 해당하는 평면에서, 화소(50b')의 배선층(79)로부터 먼 측이고, D'점측에는, P형 고상 확산층(83c')에 둘러싸여진 비관통 DTI(121b'-1)가 배치되어 있다.
이와 같이, 도 17에 도시한 화소(50b')의 경우도, 도 13에 도시한 화소(50b)와 같이, 관통 DTI(82)의 개구 부분에는, 비관통 DTI(121')가 형성되어 있다. 따라서, 관통 DTI(82)의 개구 부분에서, 배선층(79)에 가까운 측에서는, 인접하는 화소(50b')와, P형 고상 확산층(83')에 의해, 전기적으로 도통한 상태가 되지만, 배선층(79)에 먼 측, 환언하면, PD(71)의 측면의 위치에서는, 비관통 DTI(121')에 의해, 인접하는 화소(50b')는 분리된 상태로 되어 있다.
따라서, 관통 DTI(82)의 개구 부분을 형성하고, 인접하는 화소(50b)와 전기적으로 도통하는 부분을 마련하였다고 하여도, 블루밍에 의한 영향을 저감할 수 있다.
<제3의 실시의 형태에서의 화소의 구성례>
도 18은, 본 기술이 적용된 화소(50)의 제3의 실시의 형태에서의 화소(50c)의 수직 방향의 단면도이다.
제3의 실시의 형태에서는, P형 고상 확산층(83)을, Si 기판(70)의 얕은 측(배선층(79)측)에는 형성하지 않는 점이, 제2의 실시의 형태와 달리, 그 밖의 구성은 제2의 실시의 형태와 마찬가지이고, 같은 부분에는, 동일한 부호를 붙이고, 적절히 설명을 생략한다.
도 18의 좌측을 참조하면, 비관통 DTI(121a)의 도면 중 상부(배선층(79)측)에는, P형 고상 확산층(83a)이 형성되고, 그 P형 고상 확산층(83a)의 상부에는, 액티브 영역(77a)이 형성되어 있다. 환언하면, 비관통 DTI(121a)상에 형성되어 있는 P형 고상 확산층(83a)은 얇게 형성되고, STI(78)측에는 형성되어 있지 않다.
마찬가지로, 도 18의 우측을 참조하면, 비관통 DTI(121b)의 도면 중 상부(배선층(79)측)에는, P형 고상 확산층(83c)이 형성되고, 그 P형 고상 확산층(83c)의 상부에는, 액티브 영역(77b)이 형성되어 있다. 환언하면, 비관통 DTI(121b)상에 형성되어 있는 P형 고상 확산층(83b)은 얇게 형성되고, STI(78)측에는 형성되어 있지 않다.
이와 같이, 비관통 DTI(121)상에 형성된 P형 고상 확산층(83)을, 액티브 영역(77)과 배선층(79)의 계면으로부터 떨어진 위치가 되도록 형성함으로써, P형 고상 확산층(83)이, 화소 트랜지스터(전송 트랜지스터(90)나 증폭 트랜지스터(93) 등)의 전압(Vth)이나 확산층 리크에 영향을 주기 어려워져서, 화소 트랜지스터의 레이아웃의 자유도를 향상시킬 수 있다.
<제4의 실시의 형태에서의 화소의 구성례>
도 19는, 본 기술이 적용된 화소(50)의 제4의 실시의 형태에서의 화소(50d)의 표면측의 평면도이고, 도 20은, 화소(50d)의 수직 방향의 단면도이다. 도 20은, 도 19 중의 선분(B-B')의 위치에 대응하는 것이다.
제4의 실시의 형태에서는, 액티브 영역(77) 아래에 비관통 DTI(121)가 형성되어 있는 점, 환언하면, STI(78)의 아래가 아닌 위치에 비관통 DTI(121)가 형성되어 있는 점이, 제2 또는 제3의 실시의 형태와 달리, 그 밖의 구성은 제2 또는 제3의 실시의 형태와 마찬가지이고, 같은 부분에는, 동일한 부호를 붙이고, 적절히 설명을 생략한다.
도 19를 참조하면, 화소(50d-1)에서는, 증폭 트랜지스터(93)와 선택 트랜지스터(94)가 상부에 구비되고, 변환효율 전환 트랜지스터(95)와 전송 트랜지스터(90)가 하부에 구비되고, 그 사이에 STI(78)가 형성되어 있다. 화소(50d-2)에서는, 리셋 트랜지스터(92)와 GND 콘택트 영역(96)의 사이에 STI(78)가 형성되어 있다.
도 20의 단면도의 좌측(도 19의 B점측)을 참조하면, 관통 DTI(82a)와 관통 DTI(82b)는, 배선층(79)의 하부까지 형성되고, 관통 DTI(82a)와 관통 DTI(82b) 사이에 형성된 비관통 DTI(121a)의 상부에는, 액티브 영역(77a)이 형성되어 있다. 환언하면, 비관통 DTI(121a)와 배선층(79)의 사이는 P형 고상 확산층(83a)과 액티브 영역(77a)으로 형성되어 있다.
마찬가지로 도 20의 단면도의 우측(도 19의 B'점측)을 참조하면, 비관통 DTI(121b)의 상부에는, P형 고상 확산층(83c)과 액티브 영역(77b)이 형성되어 있다. 환언하면, 비관통 DTI(121a)와 배선층(79)의 사이는 P형 고상 확산층(83c)과 액티브 영역(77b)으로 형성되어 있다.
이와 같이, 비관통 DTI(121)상에 형성된 P형 고상 확산층(83)을, 액티브 영역(77)과 배선층(79)의 계면으로부터 떨어진 위치가 되도록 형성함으로써, P형 고상 확산층(83)이, 화소 트랜지스터(전송 트랜지스터(90)나 증폭 트랜지스터(93) 등)의 전압(Vth)이나 확산층 리크에 영향을 주기 어려워지고, 화소 트랜지스터의 레이아웃의 자유도를 향상시킬 수 있다.
<제5의 실시의 형태에서의 화소의 구성례>
도 21은, 본 기술이 적용된 화소(50)의 제5의 실시의 형태에서의 화소(50e)의 표면측의 평면도이고, 도 22는, 화소(50e)의 수직 방향의 단면도이다. 도 22는, 도 21 중의 선분(B-B')의 위치에 대응하는 것이다.
제5의 실시의 형태에서는, 비관통 DTI(121)상에 GND 콘택트 영역(96)이 형성되어 있는 점이, 제4의 실시의 형태와 달리, 그 밖의 구성은 제4의 실시의 형태와 마찬가지이고, 같은 부분에는, 동일한 부호를 붙이고, 적절히 설명을 생략한다.
도 22에 도시한 화소(50e)의 단면도에서, 도 21에 도시한 화소(50e)의 평면도에서의 B'점측에 해당하는 부분을 참조하면, 제4의 실시의 형태에서의 화소(50d)와 같이, 비관통 DTI(121b)의 상부에는, P형 고상 확산층(83c)과 액티브 영역(77b)이 형성되어 있다. 또한, 제5의 실시의 형태에서의 화소(50e)에서는, 액티브 영역(77b)의 배선층(79)과의 계면 부근에, P+확산층(96')이 형성되어 있다.
이 P+확산층(96')은, GND 콘택트 영역(96)으로서 사용된다. 즉, 비관통 DTI(121b)의 곳에, GND 콘택트 영역(96)을 형성한다. 이와 같이, 비관통 DTI(121b)의 곳에, GND 콘택트 영역(96)을 형성한 경우, 평면도에서는, 도 21에 도시하는 바와 같이, 비관통 DTI(121)와 GND 콘택트 영역(96)이 상부(하부)에서 본 경우, 겹쳐져 있는 위치에 형성되어 있다.
또한, 비관통 DTI(121b)의 곳에, GND 콘택트 영역(96)을 형성함으로써, PD(71)가 형성되어 있는 영역 내에, GND 콘택트 영역(96)을 형성하지 않아도 좋아지기 때문에, 그 영역에, 예를 들면, 선택 트랜지스터(94)를 배치하도록 할 수 있다. 도 21에 도시한 화소(50e)에서는, 화소(50e-1)에 선택 트랜지스터(94-1)가 배치되고, 화소(50e-2)에 선택 트랜지스터(94-2)가 배치되어 있다.
화소(50e-2)의 선택 트랜지스터(94-2)가 배치되어 있는 영역은, 예를 들면, 제4의 실시의 형태에서의 화소(50d)에서는, 도 19를 재차 참조하면, GND 콘택트 영역(96)이 배치되어 있던 영역이다. 여기서는, 선택 트랜지스터(94-2)가 배치된 예를 도시하였지만, 다른 트랜지스터가 배치되도록 하는 것도 가능하다.
이와 같이, 비관통 DTI(121b)의 곳에, GND 콘택트 영역(96)을 형성함으로써, 보다 많은 화소 트랜지스터를 배치하는 것이 가능해진다. 또한, 도시는 하지 않지만, 화소 트랜지스터를 보다 크게 구성하는 것도 가능해진다. 화소 트랜지스터를 크게 구성함으로써, 노이즈를 저감시킬 수 있다.
<제6의 실시의 형태에서의 화소의 구성례>
도 23은, 본 기술이 적용된 화소(50)의 제6의 실시의 형태에서의 화소(50f)의 표면측의 평면도이고, 도 24는, 화소(50f)의 수직 방향의 단면도이다. 도 24는, 도 23 중의 선분(A-A')의 위치에 대응하는 것이다.
제6의 실시의 형태에서의 화소(50f)는, 비관통 DTI(121)가, 화소(50f)의 1변에 형성되어 있는 점이, 제1 내지 5의 실시의 형태와 달리, 그 밖의 구성은 제1 내지 5의 실시의 형태와 마찬가지이고, 같은 부분에는, 동일한 부호를 붙이고, 적절히 설명을 생략한다.
또한 여기서는, 비관통 DTI(121)는, 화소(50f)의 1변에 형성되어 있는 관통 DTI(82)의 개략 중앙 부분에 형성되어 있는 경우를 예로 들어 설명을 계속하지만, 중앙부터 벗어난 위치에, 비관통 DTI(121)가 형성되어 있어도 좋다.
도 23에 도시한 화소(50f)의 평면도를 참조하면, 관통 DTI(82)는, 화소(50f-1)와 화소(50f-2)를 둘러싸도록 형성되어 있다. 이 화소(50f-1)와 화소(50f-2)의 외측선은, 관통 DTI(82)에 의해 완전히 둘러싸여 있다. 화소(50f-1)와 화소(50f-2)의 사이에 형성된 관통 DTI(82)의 일부에는, 개구 부분이 형성되고, 그 개구 부분은, 비관통 DTI(121)로 형성되어 있다.
또한, 여기서는, 관통 DTI(82)의 개구 부분에, 비관통 DTI(121)가 형성되어 있는 경우를 예로 들어 설명을 계속하지만, 관통 DTI(82)의 개구 부분에, 비관통 DTI(121)가 형성되지 않은 구성으로 하여도 좋다.
환언하면, 제2의 실시의 형태에서의 화소(50b)와 같이, 관통 DTI(82)의 개구 부분에, 비관통 DTI(121)가 형성되어 있는 경우를 예로 들어 설명을 계속하지만, 제1의 실시의 형태에서의 화소(50a)와 같이, 관통 DTI(82)의 개구 부분에, 비관통 DTI(121)가 형성되어 있지 않은 구성으로 하여, P형 고상 확산층(83)만이 형성되어 있는 구성으로 할 수도 있다.
도 24에 도시한 화소(50f)의 수직 단면도에서, 배선층(79)과의 계면 부근의 액티브 영역(77) 내에는, N+확산층(201a), N+확산층(201b), N+확산층(201c)이, 각각 형성되고, 콘택트가 접속되어 있다.
또한 도 24에 도시한 화소(50f)의 수직 단면도에서, A점측은, 차례로, P형 고상 확산층(83a), 관통 DTI(82a), P형 고상 확산층(83b), N형 고상 확산층(84a)이 배치되어 있다. A점측은, 관통 DTI(82)에 의해, 인접하는 화소(50f)와 완전히 분리된 상태로 되어 있다.
도 24에 도시한 화소(50b)의 수직 단면도에서, A'점측은, 화소(50f-2)에 포함되는 PD(71-2)로부터 차례로, N형 고상 확산층(84b), P형 고상 확산층(83c), 비관통 DTI(121), P형 고상 확산층(83d), N형 고상 확산층(84c), 화소(50f-1)에 포함되는 PD(71-1)가 배치되어 있다.
비관통 DTI(121)가 형성되어 있는 부분은, 액티브 영역(77)이 형성되고, 이 액티브 영역(77)에서, 화소(50f-1)와 화소(50f-2)는 전기적으로 도통한 상태로 되어 있다.
제6의 실시의 형태에서의 화소(50f)는, 인접하는 2화소(50f)에서, GND 콘택트 영역(96)을 공유하는 구성으로 되어 있다. 즉, 도 23에 도시한 화소(50f-1)와 화소(50f-2)는, 도 24를 참조하여 설명한 바와 같이, 비관통 DTI(121)가 형성되어 있는 부분의 액티브 영역(77)에서, 전기적으로 도통한 상태로 되어 있기 때문에, 화소(50f-2)에 마련되어 있는 GND 콘택트 영역(96)에 의해, 화소(50f-1)와 화소(50f-2)의 액티브 영역(77)의 Pwell 전위는 고정된다.
이와 같이, 관통 DTI(82)의 일부가, 비관통 DTI(121)로 됨에 의해, 이 비관통 DTI(121)의 부분에서, 인접하는 화소(50f)와, 액티브 영역(77)에 의해, 전기적으로 도통한 상태가 되지만, PD(71)의 측면의 위치에서는, 비관통 DTI(121)에 의해, 인접하는 화소(50f)와 분리된 상태로 되어 있다.
따라서, 관통 DTI(82)에 개구 부분을 형성하고, 인접하는 화소(50b)와 전기적으로 도통하는 부분을 마련하였다고 하여도, 블루밍에 의한 영향을 저감할 수 있다.
<제7의 실시의 형태에서의 화소의 구성례>
도 25는, 본 기술이 적용된 화소(50)의 제7의 실시의 형태에서의 화소(50g)의 표면측의 평면도이다.
제7의 실시의 형태에서의 화소(50g)는, 관통 DTI(82)의 개구 부분의 관통 DTI(82)의 형상이 제6의 실시의 형태와 달리, 그 밖의 구성은 제6의 실시의 형태와 마찬가지이고, 같은 부분에는, 동일한 부호를 붙이고, 적절히 설명을 생략한다.
도 25에 도시한 화소(50g)의 개구 부분에서의 관통 DTI(82)는, T자형상으로 형성되어 있다. 관통 DTI(82)의 개구 부분의 관통 DTI(82)는, 횡방향으로 직선형상으로 형성된 관통 DTI(82L)와, 그 관통 DTI(82L)와 수직으로 교차하는 종방향으로 직선형상으로 형성된 관통 DTI(82S)로 구성되는 형상으로 되어 있다.
제5의 실시의 형태에서의 화소(50f)(도 23)의 관통 DTI(82)의 개구 부분의 관통 DTI(82)는, 관통 DTI(82L)에 해당하는 부분만으로 형성된 형상으로 되어 있던 것에 대해, 제6의 실시의 형태에서의 화소(50g)의 관통 DTI(82)의 개구 부분의 관통 DTI(82)는, 관통 DTI(82L)과 관통 DTI(82S)로 형성된 형상으로 되어 있다.
이 관통 DTI(82S)를 형성함으로써, P형의 고상 확산을 행할 때, 이 관통 DTI(82S)의 곳에서도 고상 확산이 행하여지기 때문에, 도 25에 도시한 바와 같이, 관통 DTI(82S)를 둘러싸는 영역에도, P형 고상 확산층(83)이 형성된다. 환언하면, 관통 DTI(82)의 개구 부분의 P형 고상 확산층(83)을 크게 형성할 수 있다.
또한, 관통 DTI(82S)는, 도 25에 도시하는 바와 같이, 관통 DTI(82S)와 관통 DTI(82S)가, 대향하도록 형성되어 있기 때문에, 개구 부분을 크게(길게) 형성하였다고 하여도, P형 고상 확산층(83)의 영역이 도절(途切)되는 일 없이, P형 고상 확산층(83)을 형성할 수 있다.
이와 같이, 제7의 실시의 형태에서의 화소(50g)에서는, 관통 DTI(82)의 개구 부분을 길게 형성한 경우라도, P형 고상 확산층(83)으로 개구 부분을 둘러쌀 수가 있어서, P형층의 농도를 확보하기 쉬운 형상으로 할 수 있다. 관통 DTI(82)의 개구 부분을 길게 형성할 수 있음으로, 소자의 배치의 자유도를 늘릴 수 있다.
<제8의 실시의 형태에서의 화소의 구성례>
도 26은, 본 기술이 적용된 화소(50)의 제8의 실시의 형태에서의 화소(50h)의 표면측의 평면도이다.
제8의 실시의 형태에서의 화소(50h)는, 제6의 실시의 형태에서의 화소(50f)(도 23)와 같이 관통 DTI(82)의 중앙 부분에 개구 부분을 갖는 형상이 되고, 제7의 실시의 형태에서의 화소(50g)(도 25)와 같이 개구 부분의 P형 고상 확산층(83)이 크게 형성되어 있다.
도 8의 실시의 형태에서의 화소(50h)는, P형 고상 확산층(83)을 형성할 때의 공정을 궁리함으로써, 관통 DTI(82S)(도 25)를 형성하지 않아도, 개구 부분을 길게 형성할 수 있고, P형 고상 확산층(83)을 크게 형성할 수 있다.
도 26에 도시한 화소(50h)의 평면도를 참조하면, 화소(50h-1)와 화소(50h-2)의 바깥테두리는, 관통 DTI(82)에 의해 완전히 둘러싸여진 형상으로 되어 있다. 화소(50h-1)와 화소(50h-2) 사이에 형성된 관통 DTI(82)의 일부에는, 개구 부분이 형성되고, 그 개구 부분은, 비관통 DTI(121)로 형성되어 있다. 이 개구 부분은, 화소(50f)(도 23)의 개구 부분과 비교하면, 길이는 길게 형성(넓은 개구로 형성)되어 있다.
화소(50h)의 관통 DTI(82)의 개구 부분 부근의 P형 고상 확산층(83)은, 개구부 부분이 아닌 관통 DTI(82) 부근의 P형 고상 확산층(83)보다도 크게 형성되어 있다.
이와 같은 관통 DTI(82)의 개구 부분 부근의 P형 고상 확산층(83)을 크게 형성할 때의 제조 공정에 관해, 도 27, 도 28을 참조하여 설명한다. 도 27, 도 28에는, 각 공정의 개구 부분의 평면도, 선분(B-B')에서의 단면도, 및 선분(C-C')에서의 단면도를 각각 도시한다.
관통 DTI(82)의 개구 부분 부근의 P형 고상 확산층(83)의 제조 공정은, 기본적으로, 도 11을 참조하여 설명한 P형 고상 확산층(83)을 형성하는 공정과 마찬가지로 행하여지지만, P형 고상 확산층(83)을 형성하는 공정이 2번(度) 반복되는 점이 다르다.
공정 S11에서, Si 기판(70)이 에칭됨으로써, 관통 DTI(82)가 형성되는 위치에, 트렌치(82)가 형성된다.
공정 S12에서, ALD(Atomic Layer Deposition)법이 이용되어, B(붕소)를 포함하는 실리콘산화막(BSG)(251-1)이 퇴적된다. 공정 S12에서의 처리에서는, B(붕소)가 사용되고 있기 때문에, BSG막(251-1)은, P형의 막으로서 성막된다.
BSG(251-1)는, 일단 트렌치(82) 내의 측벽의 전면에 형성되고, 그 후, 트렌치(82)의 선단 부분(고상 확산을 행하고 싶은 부분)의 BSG(251-1)만을 남겨두는 에칭이 행하여짐으로써, 트렌치(82)의 선단 부분에만 BSG(251-1)가 성막된다.
또한, 공정 S11과 공정 S12의 사이에, N형 고상 확산층(84)을 형성하는 처리가 실행되어, N형 고상 확산층(84)은 형성되어 있지만, 그 제조 공정과 도시는 생략하고 있다.
공정 S12에서는, BSG막(251-1)이 성막된 후, 다시 열확산 처리가 실행된다. 웨이퍼가 어닐됨으로써, BSG막(251-1)과 Si 기판(70)이 접촉하고 있는 영역에서는, BSG막(251-1)부터 Si 기판(70)에, B(붕소)가 고상 확산된다. 그 결과, 도 27의 공정 S12에 도시한 바와 같이, P형의 불순물 영역이 형성된다. 이 P형의 불순물 영역은, P형 고상 확산층(83)(공정 S12에서는, P형 고상 확산층(83-1)의 부분)이 되는 영역이다.
열확산 처리가 종료된 후, BSG막(251-1)이 제거된다. BSG막(251-1)의 제거는, 예를 들면, 불화수소산을 사용한 웨트 에칭에 의해 행할 수 있다.
공정 S13에서, 공정 S12와 같은 처리가 실행된다. 공정 S13에서, BSG막(251-2)이, 트렌치(82) 내에 형성된다. 공정 S13에서 성막되는 BSG막(251-2)은, 트렌치(82) 내의 측벽의 전면에 성막된다. 그 후, 공정 S12와 같이, 열확산 처리가 실행됨으로써, P형의 불순물 영역이 형성된다. 이 P형의 불순물 영역은, P형 고상 확산층(83)(공정 S13에서는, P형 고상 확산층(83-2)의 부분)이 되는 영역이다.
이와 같이, 관통 DTI(82)의 개구 부분에서는, P형 고상 확산층(83)을 형성하기 위한 고상 확산 처리를 2회 실행함으로써, 개구 부분에서 P형 고상 확산층(83)을 크게 형성하고, 개구 부분 이외의 곳에서의 P형 고상 확산층(83)은, 상기한 실시의 형태와 같은 정도의 크기로 형성할 수 있다.
BSG막(251-1)의 제거 후, 공정 S14(도 28)에서, 트렌치(82) 내에, 폴리실리콘(261)과 실리콘산화막(262)이 매입된다. 또한, 차광 성능을 갖게 하기 위한 금속, 예를 들면 텅스텐 등의 금속이, 트렌치(82) 내에 충전되어도 좋다.
공정 S15에서, 웨이퍼 상면에 퇴적된 불필요한 폴리실리콘이 제거되거나, 화소 트랜지스터나 배선 등이 형성되거나 한다. 또한 이면측부터 Si 기판(70)이 박막화되고, 박막화 후, 차광막(74) 등이 형성됨으로써, 화소(50h)가 제조된다.
이와 같이, 제8의 실시의 형태에서의 화소(50h)에서는, 관통 DTI(82)의 개구 부분을 길게 형성한 경우라도, P형 고상 확산층(83)으로 개구 부분을 둘러쌀 수 있고, P형층의 농도를 확보하기 쉬운 형상으로 할 수 있다. 관통 DTI(82)의 개구 부분을 길게 형성할 수 있음으로써, 소자의 배치의 자유도를 늘릴 수 있다.
<제9의 실시의 형태에서의 화소의 구성례>
도 29는, 본 기술이 적용된 화소(50)의 제9의 실시의 형태에서의 화소(50i)의 표면측의 평면도이고, 도 30은, 화소(50i)의 수직 방향의 단면도이다. 도 30은, 도 29 중의 선분(A-A')의 위치에 대응하는 것이다.
제9의 실시의 형태에서의 화소(50i)는, 제8의 실시의 형태에서의 화소(50h)(도 26)와 같이 관통 DTI(82)의 중앙 부분에 개구 부분을 가지며. 그 개구 부분이 약간 길게 형성된 형상으로 되어 있다. 그 개구 부분에, FD(91)가 배치되어 있는 점이, 제8의 실시의 형태에서의 화소(50h)와 달리, 다른 구성은, 제8의 실시의 형태에서의 화소(50h)와 동일하다.
도 29의 화소(50i)의 평면도를 참조하면, 화소(50i-1)와 화소(50i-2)의 사이에 형성되어 있는 관통 DTI(82)는, 중앙 부분에 개구 부분을 가지며. 이 개구 부분에는, 비관통 DTI(121)가 형성되어 있다. 이 비관통 DTI(121)에는, FD 확산층(91)이 형성되어 있다. FD 확산층(91)은, 플로팅 디퓨전(FD)으로서 기능한다.
도 29에 도시한 화소(50i)는, 2화소 공유의 경우의 구성을 나타내고, FD 확산층(91)은, 화소(50i-1)와 화소(50i-2)에서 공유되는 구성으로 되어 있다. FD 확산층(91)의 양단에는, 전송 트랜지스터(90)가 배치되어 있다. 화소(50i-1)에는, 전송 트랜지스터(90-1)가 배치되고, 화소(50i-2)에는, 전송 트랜지스터(90-2)가 배치되어 있다.
도 29 중의 선분(A-A')의 위치에서의 단면도인 도 30을 참조하면, 화소(50i-2)의 PD(71-2)에는, 종형 트랜지스터 트렌치를 구비하는 전송 트랜지스터(90-2)가 배치되어 있다. 또한, 화소(50i-1)의 PD(71-1)에는, 종형 트랜지스터 트렌치를 구비하는 전송 트랜지스터(90-1)가 배치되어 있다.
이 전송 트랜지스터(90-1)와 전송 트랜지스터(90-2)의 사이에는, FD 확산층(91)이 형성되어 있다. 또한 FD 확산층(91)은, 비관통 DTI(121)의 상부(배선층(79)측)에 형성되어 있다.
이와 같이, 비관통 DTI(121)의 부분에 FD 확산층(91)을 형성함으로써, 제1 내지 제8의 실시의 형태와 같이, FD(91)를 배선으로 접속한 구성으로 하지 않아도 좋아진다. FD(91)를 배선으로 접속하는 구성인 경우, FD 용량이 커지는 경향에 있지만, 제9의 실시의 형태와 같이, 비관통 DTI(121)의 부분에 FD 확산층(91)을 형성하고, 배선을 이용하지 않는 구성으로 함으로써, 배선이 불필요하게 되는 분만큼, FD 용량을 내려서, 변환효율을 높게 할 수 있다. 변화 효율이 높아지면, S/N비가 개선되는 것도 기대할 수 있다.
<제10의 실시의 형태에서의 화소의 구성례>
도 31은, 본 기술이 적용된 화소(50)의 제10의 실시의 형태에서의 화소(50j)의 표면측의 평면도이고, 도 32는, 화소(50j)의 수직 방향의 단면도이다. 도 32는, 도 30 중의 선분(A-A')의 위치에 대응하는 것이다.
제10의 실시의 형태에서의 화소(50j)는, 2×2의 4화소 공유로 되어 있는 점이, 제1 내지 제9의 실시의 형태와 다르다.
도 30을 참조하면, 4화소 공유로 되어 있는 화소(50j-1)에는, 증폭 트랜지스터(93)가 배치되고, 화소(50j-2)에는, 선택 트랜지스터(94)가 배치되고, 화소(50j-3)에는, 리셋 트랜지스터(92)가 배치되고, 화소(50j-4)에는, GND 콘택트 영역(96)이 배치되어 있다. 또한, 화소(50j-1 내지 50j-4)에는, 각각 전송 트랜지스터(90-1 내지 90-4)가, 4화소(50i)의 중앙 부근에 각각 배치되어 있다.
4화소 공유되어 있는 4화소(50j)의 주위는, 관통 DTI(82)로 완전 분리되어 있다. 4화소 공유되어 있는 화소(50j)의 사이에 형성되어 있는 관통 DTI(82)에는, 개구 부분이 형성되고, 그 개구 부분에는, 상기한 실시의 형태와 같이, 비관통 DTI(121)가 형성되어 있다. 도 31에 도시한 바와 같이, 4화소 공유되어 있는 화소(50j)의 중앙 부분이, 관통 DTI(82)의 개구 부분이 되고, 그 부분에, 비관통 DTI(121)가 형성되어 있다.
또한, 비관통 DTI(121)가 형성되어 있는 부분은, 도 27, 도 28을 참조하여 설명하는 제조 공정에서, P형 고상 확산층(83)이 형성됨으로써, 큼직한 P형 고상 확산층(83)이 형성되어 있다. 그리고 제9의 실시의 형태와 같이, 전송 트랜지스터(90)는, 전송 트랜지스터(90) 사이에 형성된 FD 확산층(91)으로 접속되어 있다.
이와 같은 4화소 공유의 화소(50j)에서, 도 31 중의 선분(A-A') 위치의 단면은, 도 32에 도시하는 바와 같이 된다. 도 32에 도시한 화소(50j)의 구성은, 도 30에 도시한 화소(50i)의 구성과 마찬가지이다. 단, 전송 트랜지스터(90-1)와 전송 트랜지스터(90-4) 사이의 거리가 길어지기 때문에, FD 확산층(91)의 크기도 길게 형성되고, 이 FD 확산층(91)의 하측에 형성되어 있는 P형 고상 확산층(83)의 폭도 넓게 형성되어 있다.
이와 같이, 4화소 공유의 구성으로 한 경우의 화소(50j)에서도, 비관통 DTI(121)의 부분에 FD 확산층(91)을 형성함으로써, 제9의 실시의 형태의 화소(50i)와 같이, FD 용량을 내려서, 변환효율을 높게할 수 있고, S/N비를 개선할 수 있다.
<제11의 실시의 형태에서의 화소의 구성례>
도 33은, 본 기술이 적용된 화소(50)의 제11의 실시의 형태에서의 화소(50k)의 표면측의 평면도이고, 도 34는, 화소(50k)의 수직 방향의 단면도이다. 도 34는, 도 33 중의 선분(A-A')의 위치에 대응하는 것이다.
제11의 실시의 형태에서의 화소(50k)는, 상술한 화소(50)를 구비함과 함께, 전하 유지 영역(이하에 나타내는 메모리(311)에 해당)을 구비한다. 전하 유지 영역을 마련함으로써, 글로벌 셔터를 실현할 수 있다.
제1 내지 제10의 실시의 형태에서의 화소(50a 내지 50j)는, 이면 조사 방식의 센서이다. 일반적으로, CMOS 이미지 센서는, 각 화소를 순차적으로 판독하는 롤링 셔터 방식이기 때문에, 노광 타이밍의 차이에 의해 화상의 왜곡이 생길 가능성이 있다.
이 왜곡이 생기는 것에 대한 대책으로서, 화소 내에 전하 유지부를 마련함에 의한, 전 화소 동시 판독 글로벌 셔터 방식이 제안되어 있다. 글로벌 셔터 방식에 의하면, 전하 유지부에 전 화소 동시 판독을 행한 후, 순차적으로 판독이 가능해지기 때문에, 노광 타이밍을 각 화소 공통으로 할 수 있고, 화상의 왜곡을 억제할 수 있다.
화소(50k)는, Si 기판(70) 내에 PD(71)와 메모리(311)가 형성되어 있다. 메모리(311)는, PD(71)와 같이 N형의 불순물 농도가 높은 영역으로 되어 있다. 메모리(311)는, PD(71)로 광전변환된 전하를 일시적으로 유지한 전하 유지부로서 마련되어 있다.
화소(50k)는, 다른 실시의 형태, 예를 들면, 도 3에 도시한 화소(50a)와 같이, Si 기판(70)의 깊이 방향으로 관통하도록 형성되어 있는 관통 DTI(82)로 둘러싸여 있다. 도 33에 도시한 화소(50k)에서는, 좌측에 관통 DTI(82-1)가 형성되고, 우측에 관통 DTI(82-2)가 형성되어 있지만, 도 33의 평면도에 도시한 바와 같이, 관통 DTI(82)는, 화소(50a)(PD(71)와 메모리(311)를 포함하는 영역)를 둘러싸도록 형성되어 있다.
이 화소(50a)를 둘러싸도록 형성되어 있는 관통 DTI(82)에는, 다른 실시의 형태와 같이, P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되고, P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되어 있음으로써, 강전계 영역이 형성되어 있다. 따라서, 상기한 실시의 형태와 같이, Dark 특성이 악화하는 것을 막을 수 있다는 효과를 얻을 수 있다.
PD(71)와 메모리(311)의 사이에는, 관통 DTI(82)와, 그 관통 DTI(82)의 일부를 개구 부분으로 하고, 그 개구 부분에는, Si 기판(70)을 깊이 방향으로 비관통으로 형성되어 있는 비관통 DTI(121)가 마련되어 있다. 이 비관통 DTI(121)는, 화소(50k)를 둘러싸도록 형성되어 있는 관통 DTI(82)와 달리, 비관통으로 형성되어 있다. 환언하면, PD(71)와 메모리(311)의 사이에 형성되어 있는 비관통 DTI(121)는, 그 상부(도면 중 상부)에 Pwell 영역(77)이 남는 상태로 파들어감이 행하여진 트렌치로 되어 있다.
이 비관통에 형성되어 있는 비관통 DTI(121)상에는, 판독 게이트(313)가 형성되어 있다. 판독 게이트(313)는, 종형 트랜지스터 트렌치(314)를 구비한 구성으로 되고, 이 종형 트랜지스터 트렌치(314)는, PD(71)의 내부에 달하는 위치까지 형성되어 있다. 즉, PD(71)로부터 전하를 판독하는 판독 게이트(313)는, PD(71)에 대해 수직 방향과 수평 방향으로 형성되고, 수직 방향으로 형성되어 있는 판독 게이트(313)(종형 트랜지스터 트렌치(314))는, PD(71)에 접하도록 형성되어 있다.
또한, 여기서는, 종형 트랜지스터 트렌치(314)는, PD(71)의 내부까지 달하는 트렌치으로서 설명을 계속하지만, 종형 트랜지스터 트렌치(314)와, PD(71)는, 접하는 정도로 형성되어 있어도 좋고, 접하지 않는(거리가 조금 있는) 상태로 형성되어 있어도 좋다. 이것은 다른 종형 트랜지스터 트렌치도 마찬가지이다.
판독 게이트(313)에 인접하는 영역에, 전송 게이트(315)가 형성되고, 또한 그 전송 게이트(315)에 인접하는 영역에는, 기록 게이트(316)가 형성되어 있다. 도 34에 도시한 바와 같이, 메모리(311)의 일부를, 배선층(97)에 가까운 위치까지 형성함으로써, 기록 게이트(316)는, 종형 트랜지스터 트렌치를 갖지 않는 형상으로 되어 있다. 메모리(311)를, PD(71)와 같이, Si 기판(70)의 표면 부근에 형성하지 않는 구성으로 할 수도 있고, 그와 같은 구성으로 한 경우, 기록 게이트(316)는, 종형 트랜지스터 트렌치를 갖는 구성이 된다.
판독 게이트(313)에 의해, PD(71)에 축적된 전하가 판독되고, 기록 게이트(316)에 의해, 판독된 전하가, 메모리(311)에 기록되는 구성으로 되어 있다. 이와 같은 처리를 가능하게 하기 위해, 환언하면, 판독 게이트(313)나 기록 게이트(316)를 형성한 영역을 마련하기 위해, 비관통 DTI(121)는, Si 기판(70)을 관통하지 않는 형상으로 되어 있다. 또한, 비관통 DTI(121)에도 P형 고상 확산층(83)이 형성되어 있다.
기록 게이트(316)에 인접하는 영역에, 전송 게이트(315)가 형성되어 있다. 전송 게이트(315)에 의해, 메모리(311)에 기록된(축적된) 전하가 판독되고, FD 확산층(318)에 전송된다.
이와 같이 PD(71)와 메모리(311)의 사이에, 비관통 DTI(121)를 마련함으로써, PD(71)로부터 메모리(311)에 전하가 유입하는 것을 막을 수 있다. 또 비관통 DTI(121)의 부분에, 판독 게이트(313)를 형성할 수가 있어서, PD(71)로부터 메모리(311)에 전하를 전송할 수 있다.
또한, 관통 DTI(82)와 비관통 DTI(121)에는, 각각 P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되고, 이 P형 고상 확산층(83)과 N형 고상 확산층(84)의 PN 접합에 의한 강전계 영역이 형성되어 있기 때문에, 전계를 확보하여 포화 신호량(Qs)을 향상시킬 수 있다. 비관통 DTI(121)가 형성되어 있는 곳은, 관통 DTI(82)로부터의 P형 고상 확산층(83)이 있기 때문에, 비관통 DTI(121)의 측벽 계면에서 핑이 빠지는 일이 없도록 할 수도 있고, 계면에서 발생한 전자에 의한 암전류, 백점의 악화를 억제할 수도 있다.
따라서, 제11의 실시의 형태에서의 화소(50k)에 의하면, 포화 신호량(Qs)을 향상시켜, 암전류, 백점이 악화하지 않는 글로벌 셔터를 실현할 수 있다.
<제12의 실시의 형태에서의 화소의 구성례>
도 35는, 본 기술이 적용된 화소(50)의 제12의 실시의 형태에서의 화소(50m)의 수직 방향의 단면도이다.
제12의 실시의 형태에서의 화소(50m)는, 제11의 실시의 형태에서의 화소(50k)와 같은 구성을 갖고 있지만, 관통 DTI(82)의 개구 부분이 넓게 형성되고, 그와 같은 넓은 개구 부분을 덮는 P형 고상 확산층(83)이 형성되고, 그러한 큰 P형 고상 확산층(83)을 형성하기 위해 관통 DTI가 추가된 구성으로 되어 있는 점이 다르다.
도 35에 도시한 화소(50m)를 참조하면, 관통 DTI(82)의 개구 부분에는, 관통 DTI(382-1)와 관통 DTI(382-2)가 형성되어 있다. 이 관통 DTI(382-1)와 관통 DTI(382-2)는, 4각형상의 관통 DTI로 되어 있다. 또한 여기서는, 4각형상의 관통 DTI(382)를 도시하고, 설명을 계속하지만, 관통 DT(3821)의 형상은, 4각형상 이외의, 예를 들면, 원형상 등의 형상이라도 좋다.
관통 DTI(382-1)와 관통 DTI(382-2)의 사이나, 관통 DTI(382-1)와 관통 DTI(382-2)와 접한 부분에, 제2의 실시의 형태와 같이 비관통 DTI(121)를 형성하여도 좋고, 제1의 실시의 형태와 같이 비관통 DTI(121)를 형성하지 않는 구성으로 하여도 좋다.
관통 DTI(382)의 곳에서도 고상 확산을 행함으로써, 도 35에 도시한 바와 같이, 개구 부분의 P형 고상 확산층(83)을 크게 형성할 수 있다. 이에 관해, 도 36, 도 37을 참조하여 설명한다.
도 36, 도 37에는, 각 공정의 개구 부분의 평면도, 선분(B-B')에서의 단면도, 및 선분(C-C')에서의 단면도를 각각 도시한다. 관통 DTI(382)의 개구 부분 부근의 P형 고상 확산층(83)의 제조 공정은, 기본적으로, 도 11을 참조하여 설명한 P형 고상 확산층(83)을 형성하는 공정과 마찬가지로 행하여진다.
공정 S101에서, Si 기판(70)이 에칭됨으로써, 관통 DTI(382-1)와 관통 DTI(382-2)가 형성되는 위치에, 트렌치(382-1)와 트렌치(382-2)가 형성된다.
공정 S102에서, ALD(Atomic Layer Deposition)법이 사용되어, B(붕소)를 포함하는 실리콘산화막(BSG)(251-1)이, 트렌치(382-1)와 트렌치(382-2) 내의 측벽에, 각각 퇴적된다. 공정 S102에서의 처리에서는, B(붕소)가 사용되고 있기 때문에, BSG막(251-1)은, P형의 막으로서 성막된다.
BSG막(251-1)이 성막된 후, 열확산 처리가 실행됨으로써, BSG막(251-1)과 Si 기판(70)이 접촉하고 있는 영역에서는, BSG막(251-1)로부터 Si 기판(70)에, B(붕소)가 고상 확산된다. 그 결과, 도 36의 공정 S102에 도시한 바와 같이, P형의 불순물 영역이 형성된다. 이 P형의 불순물 영역은, P형 고상 확산층(83)(공정 S102에서는, P형 고상 확산층(83-1)의 부분)이 되는 영역이다.
여기까지의 공정으로, 관통 DTI(381-1)와 관통 DTI(382-2)에 해당하는 트렌치를 둘러싸는 영역에, P형 고상 확산층(83)이 형성된다.
열확산 처리가 종료된 후, BSG막(251-1)이 제거된다. BSG막(251-1)의 제거는, 예를 들면, 불화수소산을 사용한 웨트 에칭에 의해 행할 수 있다.
BSG막(251-1)의 제거 후, 공정 S103에서, 트렌치(382) 내에, 폴리실리콘(261)과 실리콘산화막(262)이 매입된다. 또한, 차광 성능을 갖게 하기 위한 금속, 예를 들면 텅스텐 등의 금속이, 트렌치(382) 내에 충전되어도 좋다.
또한, 공정 S103에서, 관통 DTI(82)에 해당하는 트렌치(82)가 형성된다. 공정 S103에서, Si 기판(70)이 에칭됨으로써, 관통 DTI(82)가 형성되는 위치에, 트렌치(82)가 형성된다.
공정 S103에서, 공정 S102와 같은 처리가 실행됨으로써, BSG(251-2)가, 트렌치(82) 내의 측벽에 퇴적되고, 열확산 처리가 실행되어, BSG막(251-2)과 Si 기판(70)이 접촉하고 있는 영역에, P형의 불순물 영역이 형성된다. 이 P형의 불순물 영역은, P형 고상 확산층(83)(공정 S103에서는, P형 고상 확산층(83-2)의 부분)이 된 영역이다.
공정 S103에서, 관통 DTI(82)에 해당하는 트렌치를 둘러싸는 영역에, P형 고상 확산층(83)이 형성된다.
또한, 트렌치(82)(관통 DTI(82))를, 관통 DTI(382-1) 또는 관통 DTI(382-2)와 접한 상태에서 형성하려고 한 경우, Si 기판(70)의 실리콘이, 트렌치(82)(관통 DTI(82))와, 관통 DTI(382-1) 또는 관통 DTI(382-2)의 사이에서, 제어성이 나쁜 상태로 남아 버릴 가능성이 있다. 따라서 여기서는, 트렌치(82)(관통 DTI(82))와, 관통 DTI(382-1) 또는 관통 DTI(382-2)의 사이를 떼여서, 비관통 DTI(121)를 마련한 경우를 예로 들어 설명하였다.
또한, 도 35에 도시한 화소(50m)의 구성에서, 도 33에 도시한 화소(50k)와 같이, 화소(50m) 사이에는, 비관통 DTI(121)를 마련하지 않는 구성으로 하고, 화소(50m)는, 관통 DTI(82)로 둘러싸여 있는 구성으로 하여도 좋다.
이와 같이, 관통 DTI(82)의 개구 부분에서의 P형 고상 확산층(83)의 형성과, 관통 DTI(82)의 개구부 부분이 아닌 부분에서의 P형 고상 확산층(83)의 형성을, 각각 다른 공정에서 행함으로써, P형 고상 확산층(83)이 형성된다.
BSG막(251-2)의 제거 후, 공정 S104에서, 트렌치(82) 내에, 폴리실리콘(261)과 실리콘산화막(262)이 매입된다. 또한, 차광 성능을 갖게 하기 위한 금속, 예를 들면 텅스텐 등의 금속이, 트렌치(82) 내에 충전되어도 좋다.
공정 S105에서, 웨이퍼 상면에 퇴적된 불필요한 폴리실리콘이 제거되거나, 화소 트랜지스터나 배선 등이 형성되거나 한다. 또한 이면측에서 Si 기판(70)이 박막화되고, 박막화 후, 차광막(74) 등이 형성됨으로써, 화소(50m)가 제조된다.
이와 같이, 제12의 실시의 형태에서의 화소(50m)에서는, 관통 DTI(82)의 개구 부분을 길게 형성한 경우라도, P형 고상 확산층(83)으로 개구 부분을 둘러쌀 수가 있어서 P형층의 농도를 확보하기 쉬운 형상으로 할 수 있다. 관통 DTI(82)의 개구 부분을 길게 형성할 수 있음으로써, 소자의 배치의 자유도를 늘릴 수 있다.
제12의 실시의 형태에서의 화소(50m)를 종방향으로 배치하고, 그 종방향으로 배치된 2화소(50m)로 트랜지스터를 공유한 2화소 공유의 구성으로 할 수도 있다. 도 38은, 2화소 공유로 한 화소(50m)의 구성례를 도시하는 도면이다.
도 38에 도시한 화소(50m-1)의 PD(71)측에는, 리셋 트랜지스터(92), 선택 트랜지스터(94), 변환효율 전환 트랜지스터(95)가 배치되고, 이들의 트랜지스터는, 화소(50m-2)와 공유하는 구성으로 되어 있다.
또한 화소(50m-1)에는, 증폭 트랜지스터(93-1)가 배치되고, 이 증폭 트랜지스터(93-1)는, 화소(50-2)에 배치되어 있는 증폭 트랜지스터(93-2 내지 93-5)와 배선으로 접속되고, 하나의 증폭 트랜지스터(93)로서 기능하도록 구성되어 있다. 이와 같이 증폭 트랜지스터(93)를 크게 형성할 수 있기 때문에, 게이트 면적이 커져서, 랜덤 노이즈를 저감시킬 수 있다.
또한, 화소(50m-1)에는, FD 확산층(318-1)과 FD 확산층(318-2)이 배치되고, 화소(50m-2)에는, FD 확산층(318-3)이 배치되어 있다. 이러한 FD 확산층(318-1 내지 318-3)도 배선으로 접속되고, 하나의 FD 확산층(318)(FD(91))로서 기능 하도록 구성되어 있다.
또한, GND 콘택트 영역(96)은, 화소(50m-1)에 배치되고, 화소(50m-2)에는 배치되어 있지 않는 구성으로 되어 있다. 또한 화소(50m-1)와 화소(50m-2)의 사이에 형성되어 있는 관통 DTI(82)의 일부에, 개구 부분이 형성되고, 그 개구 부분에는, 비관통 DTI(121)가 형성되어 있다. 이와 같이, 관통 DTI(82)의 개구 부분을 형성함으로써, 상기한 실시의 형태와 같이, 화소(50m-1)와 화소(50m-2)는, 전기적으로 도통한 상태로 할 수 있다.
따라서, 화소(50m-1)와 화소(50m-2)는, GND 콘택트 영역(96)을 공유하는 구성이 되어, 화소(50m-2)의 Pwell 전위는, 화소(50m-2)에 있는 GND 콘택트 영역(96)에 의해 고정된 구성으로 할 수 있다.
또한 여기서는, 화소(50m-1)와 화소(50m-2)의 2화소가, 전기적으로 도통한 상태인 경우를 예로 들어 설명하고 있지만, 2화소 이상의 화소가, 전기적으로 도통한 상태로 하고, 그 복수의 화소 중의 하나의 화소에, GND 콘택트 영역(96)이 형성되어 있도록 하는 것도 가능하다.
또한, 도 38에 도시한 구성례에서는, 화소(50m-1)와 화소(50m-2)의 2화소의 사이에, 비관통 DTI(121)를 형성하고, 화소(50m-1)와 화소(50m-2)가, 전기적으로 도통한 상태로 하는 경우를 나타냈지만, 이 비관통 DTI(121)를 형성하지 않는 구성으로 하는 것도 가능하다.
예를 들면, 도 38에 도시한 구성에서, 예를 들면, 화소(50m-1)와, 그 화소(50m-1)의 상측에 위치하는 화소(50m-0)(부도시)를 생각한다. 화소(50m-1)에는, 도면 중 정보의 중앙 부분에, 개구 부분이 형성되고, 비관통 DTI(121)가 형성되어 있다.
이 개구 부분으로, 화소(50m-1)와 화소(50m-0)를, 전기적으로 도통한 상태로 할 수 있다. 이 개구 부분으로 전기적으로 도통한 상태라고 하는 구성인 경우, 화소(50m-1)와 화소(50m-2)의 2화소의 사이에 형성되어 있는 비관통 DTI(121)를 형성하지 않는 구성으로 할 수도 있다.
화소 공유의 구성으로 한 경우도, 포화 신호량(Qs)을 향상시켜, 암전류, 백점이 악화하지 않는 글로벌 셔터를 실현할 수 있다.
본 기술에 의하면, 화소 사이를 관통 DTI로 분리함으로써, 각 화소를 분리할 수 있다. 또한, 관통 DTI를 일부 마련하지 않는 영역을 형성함으로써, 각 화소 사이의 웰을 공유할 수 있고, GND 콘택트를 각 화소에 배치하지 않아도 좋은 구조로 할 수 있다.
또한, 관통 DTI를 일부 마련하지 않는 영역을 형성함으로써, 그 영역에, 소자를 배치하는 것이 가능해지고, 소자의 배치에 관한 자유도를 늘릴 수 있다.
GND 콘택트를 각 화소에 배치하지 않아도 좋은 구조가 됨으로써, GND 콘택트를 배치한 영역에, 다른 소자를 배치할 수 있고, 소자의 배치에 관한 자유도를 늘릴 수 있다.
또한, 본 기술에 의하면, 관통 DTI를 두지 않는 영역이, 관통 DTI로부터의 P형 도핑층(P형 고상 확산층)으로 채워짐으로써 인접 화소 사이가 분리되어, 인접 화소에 대한 영향, 예를 들면 혼색 등의 영향이 발생하는 것을 막을 수 있다.
또한, 본 기술에 의하면, 이 영역에 비관통 DTI를 둠으로써, P형 도핑층에 의해 피닝이 확보되기 때문에, 인접 화소 사이의 블루밍이나 혼색을 억제할 수 있다.
또한, 상기한 각 실시의 형태는, 개별적으로 실시하는 것은 물론 가능하지만, 복수의 실시의 형태를 조합시켜서 실시하는 것도 가능하다.
<내시경 수술 시스템에의 응용례>
또한, 예를 들면, 본 개시에 관한 기술(본 기술)은, 내시경 수술 시스템에 적용되어도 좋다.
도 39는, 본 개시에 관한 기술(본 기술)이 적용될 수 있는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면이다.
도 39에서는, 수술자(의사)(11131)가, 내시경 수술 시스템(11000)을 이용하여, 환자 베드(11133)상의 환자(11132)에게 수술을 행하고 있는 양상이 도시되어 있다. 도시하는 바와 같이, 내시경 수술 시스템(11000)은, 내시경(11100)과, 기복 튜브(11111)나 에너지 처치구(11112) 등의, 그 밖의 수술구(11110)와, 내시경(11100)을 지지하는 지지 암 장치(11120)와, 내시경하 수술을 위한 각종의 장치가 탑재된 카트(11200)로 구성된다.
내시경(11100)은, 선단부터 소정 길이의 영역이 환자(11132)의 체강 내에 삽입되는 경통(11101)과, 경통(11101)의 기단에 접속된 카메라 헤드(11102)로 구성된다. 도시하는 예에서는, 경성의 경통(11101)을 갖는 이른바 경성경으로서 구성되는 내시경(11100)을 도시하고 있지만, 내시경(11100)은, 연성의 경통을 갖는 이른바 연성경으로서 구성되어도 좋다.
경통(11101)의 선단에는, 대물 렌즈가 감입된 개구부가 마련되어 있다. 내시경(11100)에는 광원 장치(11203)가 접속되어 있고, 당해 광원 장치(11203)에 의해 생성된 광이, 경통(11101)의 내부에 연설되는 라이트 가이드에 의해 당해 경통의 선단까지 도광되고, 대물 렌즈를 통하여 환자(11132)의 체강 내의 관찰 대상을 향하여 조사된다. 또한, 내시경(11100)은, 직시경이라도 좋고, 사시경 또는 측시경이라도 좋다.
카메라 헤드(11102)의 내부에는 광학계 및 촬상 소자가 마련되어 있고, 관찰 대상으로부터의 반사광(관찰광)은 당해 광학계에 의해 당해 촬상 소자에 집광된다. 당해 촬상 소자에 의해 관찰광이 광전변환되어, 관찰광에 대응한 전기 신호, 즉 관찰상에 대응하는 화상 신호가 생성된다. 당해 화상 신호는, RAW 데이터로서 카메라 컨트롤 유닛(CCU : Camera Control Unit)(11201)에 송신된다.
CCU(11201)는, CPU(Central Processing Unit)나 GPU(Graphics Processing Unit) 등에 의해 구성되고, 내시경(11100) 및 표시 장치(11202)의 동작을 통괄적으로 제어한다. 또한, CCU(11201)는, 카메라 헤드(11102)로부터 화상 신호를 수취하고, 그 화상 신호에 대해, 예를 들면 현상 처리(디모자이크 처리) 등의, 당해 화상 신호에 의거한 화상을 표시하기 위한 각종의 화상 처리를 시행한다.
표시 장치(11202)는, CCU(11201)로부터의 제어에 의해, 당해 CCU(11201)에 의해 화상 처리가 시행된 화상 신호에 의거한 화상을 표시한다.
광원 장치(11203)는, 예를 들면 LED(light emitting diode) 등의 광원으로 구성되고, 수술부 등을 촬영할 때의 조사광을 내시경(11100)에 공급한다.
입력 장치(11204)는, 내시경 수술 시스템(11000)에 대한 입력 인터페이스이다. 유저는, 입력 장치(11204)를 통하여, 내시경 수술 시스템(11000)에 대해 각종의 정보의 입력이나 지시 입력을 행할 수가 있다. 예를 들면, 유저는, 내시경(11100)에 의한 촬상 조건(조사광의 종류, 배율 및 초점 거리 등)을 변경하는 취지의 지시 등을 입력한다.
처치구 제어 장치(11205)는, 조직의 소작(燒灼), 절개 또는 혈관의 봉지 등을 위한 에너지 처치구(11112)의 구동을 제어한다. 기복 장치(11206)는, 내시경(11100)에 의한 시야의 확보 및 수술자의 작업 공간의 확보의 목적으로, 환자(11132)의 체강을 부풀리기 위해, 기복 튜브(11111)를 통하여 당해 체강 내에 가스를 보낸다. 레코더(11207)는, 수술에 관한 각종의 정보를 기록 가능한 장치이다. 프린터(11208)는, 수술에 관한 각종의 정보를, 텍스트, 화상 또는 그래프 등 각종의 형식으로 인쇄 가능한 장치이다.
또한, 내시경(11100)에 수술부를 촬영할 때의 조사광을 공급하는 광원 장치(11203)는, 예를 들면 LED, 레이저 광원 또는 이들의 조합에 의해 구성되는 백색 광원으로 구성할 수 있다. RGB 레이저 광원의 조합에 의해 백색 광원이 구성되는 경우에는, 각 색(각 파장)의 출력 강도 및 출력 타이밍을 고정밀도로 제어할 수 있기 때문에, 광원 장치(11203)에서 촬상 화상의 화이트 밸런스의 조정을 행할 수가 있다. 또한, 이 경우에는, RGB 레이저 광원 각각으로부터의 레이저광을 시분할로 관찰 대상에 조사하고, 그 조사 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어함에 의해, RGB 각각에 대응한 화상을 시분할로 촬상하는 것도 가능하다. 당해 방법에 의하면, 당해 촬상 소자에 컬러 필터를 마련하지 않아도, 컬러 화상을 얻을 수 있다.
또한, 광원 장치(11203)는, 출력한 광의 강도를 소정의 시간마다 변경하도록 그 구동이 제어되어도 좋다. 그 광의 강도의 변경의 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어하여 시분할로 화상을 취득하고, 그 화상을 합성함에 의해, 이른바 흑바램 및 백바램이 없는 고다이내믹 레인지의 화상을 생성할 수 있다.
또한, 광원 장치(11203)는, 특수광 관찰에 대응한 소정의 파장 대역의 광을 공급 가능하게 구성되어도 좋다. 특수광 관찰에서는, 예를 들면, 체조직에서의 광의 흡수의 파장 의존성을 이용하여, 통상의 관찰시에 있어서의 조사광(즉, 백색광)에 비하여 협대역의 광을 조사함에 의해, 점막 표층의 혈관 등의 소정의 조직을 고콘트라스트로 촬영하는, 이른바 협대역 광관찰(Narrow Band Imaging)이 행하여진다. 또는, 특수광 관찰에서는, 여기광을 조사함에 의해 발생하는 형광에 의해 화상을 얻는 형광 관찰이 행하여져도 좋다. 형광 관찰에서는, 체조직에 여기광을 조사하여 당해체 조직으로부터의 형광을 관찰하는 것(자가 형광 관찰), 또는 인도시아닌그린(ICG) 등의 시약을 체조직에 국주(局注)함과 함께 당해 체조직에 그 시약의 형광 파장에 대응한 여기광을 조사하여 형광상을 얻는 것 등을 행할 수가 있다. 광원 장치(11203)는, 이와 같은 특수광 관찰에 대응한 협대역광 및/또는 여기광을 공급 가능하게 구성될 수 있다.
도 40은, 도 39에 도시하는 카메라 헤드(11102) 및 CCU(11201)의 기능 구성의 한 예를 도시하는 블록도이다.
카메라 헤드(11102)는, 렌즈 유닛(11401)과, 촬상부(11402)와, 구동부(11403)와, 통신부(11404)와, 카메라 헤드 제어부(11405)를 갖는다. CCU(11201)는, 통신부(11411)와, 화상 처리부(11412)와, 제어부(11413)를 갖는다. 카메라 헤드(11102)와 CCU(11201)는, 전송 케이블(11400)에 의해 서로 통신 가능하게 접속되어 있다.
렌즈 유닛(11401)은, 경통(11101)과의 접속부에 마련되는 광학계이다. 경통(11101)의 선단부터 받아들여진 관찰광은, 카메라 헤드(11102)까지 도광되고, 당해 렌즈 유닛(11401)에 입사한다. 렌즈 유닛(11401)은, 줌렌즈 및 포커스 렌즈를 포함하는 복수의 렌즈가 조합되어 구성된다.
촬상부(11402)를 구성하는 촬상 소자는, 하나(이른바 단판식)라도 좋고, 복수(이른바 다판식)라도 좋다. 촬상부(11402)가 다판식으로 구성되는 경우에는, 예를 들면 각 촬상 소자에 의해 RGB 각각에 대응하는 화상 신호가 생성되고, 그들이 합성됨에 의해 컬러 화상이 얻어져도 좋다. 또는, 촬상부(11402)는, 3D(dimensional) 표시에 대응한 우안용 및 좌안용의 화상 신호를 각각 취득하기 위한 한 쌍의 촬상 소자를 갖도록 구성되어도 좋다. 3D 표시가 행하여짐에 의해, 수술자(11131)는 수술부에서의 생체 조직의 깊이를 보다 정확하게 파악하는 것이 가능해지다. 또한, 촬상부(11402)가 다판식으로 구성되는 경우에는, 각 촬상 소자에 대응하여, 렌즈 유닛(11401)도 복수계통 마련될 수 있다.
또한, 촬상부(11402)는, 반드시 카메라 헤드(11102)에 마련되지 않아도 좋다. 예를 들면, 촬상부(11402)는, 경통(11101)의 내부에, 대물 렌즈의 직후에 마련되어도 좋다.
구동부(11403)는, 액추에이터에 의해 구성되고, 카메라 헤드 제어부(11405)로부터의 제어에 의해, 렌즈 유닛(11401)의 줌렌즈 및 포커스 렌즈를 광축에 따라 소정의 거리만큼 이동시킨다. 이에 의해, 촬상부(11402)에 의한 촬상 화상의 배율 및 초점이 적절히 조정될 수 있다.
통신부(11404)는, CCU(11201)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11404)는, 촬상부(11402)로부터 얻은 화상 신호를 RAW 데이터로서 전송 케이블(11400)을 통하여 CCU(11201)에 송신한다.
또한, 통신부(11404)는, CCU(11201)로부터, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 수신하고, 카메라 헤드 제어부(11405)에 공급한다. 당해 제어 신호에는, 예를 들면, 촬상 화상의 프레임 레이트를 지정하는 취지의 정보, 촬상시의 노출치를 지정하는 취지의 정보, 및/또는 촬상 화상의 배율 및 초점을 지정하는 취지의 정보 등, 촬상 조건에 관한 정보가 포함된다.
또한, 상기한 프레임 레이트나 노출치, 배율, 초점 등의 촬상 조건은, 유저에 의해 적절히 지정되어도 좋고, 취득된 화상 신호에 의거하여 CCU(11201)의 제어부(11413)에 의해 자동적으로 설정되어도 좋다. 후자인 경우에는, 이른바 AE(Auto Exposure) 기능, AF(Auto Focus) 기능 및 AWB(Auto White Balance) 기능이 내시경(11100)에 탑재되어 있게 된다.
카메라 헤드 제어부(11405)는, 통신부(11404)를 통하여 수신한 CCU(11201)로부터의 제어 신호에 의거하여, 카메라 헤드(11102)의 구동을 제어한다.
통신부(11411)는, 카메라 헤드(11102)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11411)는, 카메라 헤드(11102)로부터, 전송 케이블(11400)을 통하여 송신된 화상 신호를 수신한다.
또한, 통신부(11411)는, 카메라 헤드(11102)에 대해, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 송신한다. 화상 신호나 제어 신호는, 전기통신이나 광통신 등에 의해 송신할 수 있다.
화상 처리부(11412)는, 카메라 헤드(11102)로부터 송신된 RAW 데이터인 화상 신호에 대해 각종의 화상 처리를 시행한다.
제어부(11413)는, 내시경(11100)에 의한 수술부 등의 촬상, 및, 수술부 등의 촬상에 의해 얻어지는 촬상 화상의 표시에 관한 각종의 제어를 행한다. 예를 들면, 제어부(11413)는, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 생성한다.
또한, 제어부(11413)는, 화상 처리부(11412)에 의해 화상 처리가 시행된 화상 신호에 의거하여, 수술부 등이 찍혀진 촬상 화상을 표시 장치(11202)에 표시시킨다. 이때, 제어부(11413)는, 각종의 화상 인식 기술을 이용하여 촬상 화상 내에서의 각종의 물체를 인식하여도 좋다. 예를 들면, 제어부(11413)는, 촬상 화상에 포함되는 물체의 에지의 형상이나 색 등을 검출함에 의해, 겸자(鉗子) 등의 수술구, 특정한 생체 부위, 출혈, 에너지 처치구(11112)의 사용시의 미스트 등을 인식할 수 있다. 제어부(11413)는, 표시 장치(11202)에 촬상 화상을 표시시킬 때에, 그 인식 결과를 이용하여, 각종의 수술 지원 정보를 당해 수술부의 화상에 중첩 표시시켜도 좋다. 수술 지원 정보가 중첩 표시되어, 수술자(11131)에 제시됨에 의해, 수술자(11131)의 부담을 경감하는 것이나, 수술자(11131)가 확실하게 수술을 진행하는 것이 가능해진다.
카메라 헤드(11102) 및 CCU(11201)를 접속하는 전송 케이블(11400)은, 전기 신호의 통신에 대응한 전기 신호 케이블, 광통신에 대응한 광파이버, 또는 이들의 복합 케이블이다.
여기서, 도시한 예에서는, 전송 케이블(11400)을 이용하여 유선으로 통신이 행하여지고 있지만, 카메라 헤드(11102)와 CCU(11201)와의 사이의 통신은 무선으로 행하여져도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 내시경 수술 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 예를 들면, 카메라 헤드(11102)나, 카메라 헤드(11102)의 촬상부(11402)에 적용될 수 있다. 구체적으로는, 예를 들면, 도 1의 촬상 소자(12)를, 촬상부(11402)에 적용할 수 있다. 촬상부(11402)에 본 개시에 관한 기술을 적용함에 의해, 보다 상세하면서 고정밀한 수술부 화상을 얻을 수 있기 때문에, 수술자가 수술부를 확실하게 확인하는 것이 가능해진다.
또한, 여기서는, 한 예로서 내시경 수술 시스템에 관해 설명하였지만, 본 개시에 관한 기술은, 그 밖에, 예를 들면, 현미경 수술 시스템 등에 적용되어도 좋다.
<이동체에의 응용례>
또한, 예를 들면, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재되는 장치로서 실현되어도 좋다.
도 41은, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 41에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차량탑재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및, 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은, 이들의 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 좋다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 거리측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력된 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출하여도 좋고, 운전자가 앉아서 졸고 있지 않는지를 판별하여도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득된 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 방현(防眩)을 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 41의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 42는, 촬상부(12031)의 설치위치의 예를 도시하는 도면이다.
도 42에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프론트글라스의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실내의 프론트글라스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차실내의 프론트글라스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 42에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는, 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중합시킴에 의해, 차량(12100)을 상방에서 본 부감(俯瞰) 화상을 얻을 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와 내차와의 사이에 미리 확보하여야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를, 2륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황인 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행하여진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어하여도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 예를 들면, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 예를 들면, 도 1의 촬상 장치(10)를 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함에 의해, 예를 들면, 차외의 정보를 보다 상세하면서 고정밀도로 취득할 수 있고, 자동 운전의 안전성의 향상 등을 실현할 수 있다.
본 명세서에서, 시스템이란, 복수의 장치에 의해 구성되는 장치 전체를 나타내는 것이다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한 다른 효과가 있어도 좋다.
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
광전변환을 행하는 광전변환부와,
반도체 기판을 깊이 방향으로 관통하고, 상기 광전변환부를 포함하는 화소의 사이에 형성된 관통 트렌치와,
상기 관통 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을
구비하고,
상기 관통 트렌치는, 일부 개구 부분을 가지며. 상기 개구 부분에는, 상기 P형 영역이 형성되어 있는
촬상 소자.
(2)
상기 개구 부분은, 상기 화소의 4모퉁이 중의 적어도 하나의 모퉁이에 형성되어 있는
상기 (1)에 기재된 촬상 소자.
(3)
상기 개구 부분에 의해 전기적으로 도통하고 있는 복수의 화소 중의 적어도 하나의 화소에, 전위를 고정하기 위한 콘택트 영역이 형성되어 있는
상기 (1) 또는 (2)에 기재된 촬상 소자.
(4)
상기 전기적으로 도통하고 있는 화소는, 컬러 필터가 녹색으로 되어 있는 화소인
상기 (3)에 기재된 촬상 소자.
(5)
상기 개구 부분의 광입사면측에는, 상기 개구 부분을 덮는 차광막이 형성되어 있는
상기 (1) 내지 (4)의 어느 하나에 기재된 촬상 소자.
(6)
상기 개구 부분에는, 비관통의 트렌치가 형성되어 있는
상기 (1) 내지 (5)의 어느 하나에 기재된 촬상 소자.
(7)
상기 개구 부분의 상기 P형 영역은, 비관통의 트렌치에 끼여진 영역에 형성되어 있는
상기 (1) 내지 (6)의 어느 하나에 기재된 촬상 소자.
(8)
상기 관통 트렌치는, 소자 분리 영역에 형성되어 있는
상기 (1) 내지 (7)의 어느 하나에 기재된 촬상 소자.
(9)
상기 개구 부분에는, 상기 P형 영역과 액티브 영역이 형성되어 있는
상기 (1) 내지 (8)의 어느 하나에 기재된 촬상 소자.
(10)
상기 개구 부분에는, 전위를 고정하기 위한 콘택트 영역이 형성되어 있는
상기 (9)에 기재된 촬상 소자.
(11)
상기 개구 부분은, 상기 화소의 변에 형성되어 있는
상기 (1)에 기재된 촬상 소자.
(12)
상기 개구 부분에 형성되어 있는 상기 관통 트렌치는, T자형상으로 형성되어 있는
상기 (11)에 기재된 촬상 소자.
(13)
상기 개구 부분에 형성되어 있는 상기 P형 영역은, 상기 개구 부분 이외의 곳에 형성되어 있는 상기 P형 영역보다도 크게 형성되어 있는
상기 (11) 또는 (12)에 기재된 촬상 소자.
(14)
상기 개구 부분에, FD(플로팅 디퓨전) 영역이 형성되어 있는
상기 (11) 내지 (13)의 어느 하나에 기재된 촬상 소자.
(15)
광전변환을 행하는 광전변환부와,
상기 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와,
반도체 기판을 깊이 방향으로 관통하고, 상기 광전변환부와 상기 유지부 사이에 형성된 관통 트렌치와,
상기 관통 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을
구비하고,
상기 관통 트렌치는, 일부 개구 부분을 가지며. 상기 개구 부분에는, 상기 광전변환부로부터 전하를 판독하는 판독 게이트가 형성되어 있는
촬상 소자.
(16)
상기 판독 게이트는, 상기 광전변환부에 대해 수직 방향과 수평 방향으로 형성되어 있는
상기 (15)에 기재된 촬상 소자.
(17)
상기 개구 부분에는, 상기 P형 영역이 형성되어 있는
상기 (15) 또는 (16)에 기재된 촬상 소자.
(18)
상기 개구 부분에도 관통 트렌치가 형성되어 있는
상기 (15) 내지 (17)의 어느 하나에 기재된 촬상 소자.
(19)
상기 개구 부분에 형성되어 있는 상기 P형 영역은, 상기 개구 부분 이외의 곳에 형성되어 있는 상기 P형 영역보다도 크게 형성되어 있는
상기 (15) 내지 (18)의 어느 하나에 기재된 촬상 소자.
(20)
상기 개구 부분에 의해 전기적으로 도통하고 있는 복수의 화소 중의 적어도 하나의 화소에, 전위를 고정하기 위한 콘택트 영역이 형성되어 있는
상기 (15) 내지 (19)의 어느 하나에 기재된 촬상 소자.
10 : 촬상 장치
11 : 렌즈군
12 : 촬상 소자
13 : DSP 회로
14 : 프레임 메모리
15 : 표시부
16 : 기록부
17 : 조작계
18 : 전원계
19 : 버스 라인
20 : CPU
31 : 화소
33 : 수직 신호선
41 : 화소 어레이부
42 : 수직 구동부
43 : 칼럼 처리부
44 : 수평 구동부
45 : 시스템 제어부
46 : 화소 구동선
47 : 수직 신호선
48 : 신호 처리부
49 : 데이터 격납부
50 : 화소
70 : Si 기판
72 : P형 영역
73 : 평탄화막
74 : 차광막
74' : 차광막
75 : 이면 Si 계면
77 : 액티브 영역
79 : 배선층
81 : 종형 트랜지스터 트렌치
82 : 관통 DTI
83 : P형 고상(固相) 확산층
84 : N형 고상 확산층
85 : 측벽막
86 : 충전재
90 : 전송 트랜지스터
91 : FD 확산층
92 : 리셋 트랜지스터
93 : 증폭 트랜지스터
94 : 선택 트랜지스터
95 : 변환효율 전환 트랜지스터
96 : GND 콘택트 영역
121 : 비관통 DTI
311 : 메모리
313 : 판독 게이트
314 : 종형 트랜지스터 트렌치
315 : 전송 게이트
316 : 기록 게이트
318 : FD 확산층
382 : 트렌치

Claims (20)

  1. 복수의 화소를 포함하는 반도체 기판을 포함하고,
    상기 복수의 화소는,
    제1 트랜지스터, 및 수직 트랜지스터 트렌치를 포함하는 제1 전송 트랜지스터를 포함하는 제1 화소와,
    제2 트랜지스터, 및 수직 트랜지스터 트렌치를 포함하는 제2 전송 트랜지스터를 포함하는 제2 화소와,
    제3 트랜지스터, 및 수직 트랜지스터 트렌치를 포함하는 제3 전송 트랜지스터를 포함하는 제3 화소와,
    접지(GND) 컨택 영역, 및 수직 트랜지스터 트렌치를 포함하는 제4 전송 트랜지스터를 포함하는 제4 화소와,
    상기 제1 화소 내지 제4 화소에 의해 공유되는 FD(Floating Diffusion) 확산층을 포함하고,
    상기 제1 내지 제4 화소는 평면에서 보아 2X2의 구성으로 배열되고,
    상기 FD 확산층은 평면에서 보아 상기 2X2의 구성의 중앙 부분에 배치되고,
    상기 2X2의 구성은 평면에서 보아 관통 DTI(Through Deep Trench Isolation)로 둘러싸이고,
    상기 관통 DTI는 상기 반도체 기판을 관통하고,
    상기 접지 컨택 영역은 상기 제1 내지 제4 화소에 의해 공유되는 것을 특징으로 하는 광검출 장치.
  2. 제1항에 있어서,
    상기 관통 DTI는 평면에서 보아 상기 FD 확산층의 상부에 배치되지 않는 것을 특징으로 하는 광검출 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 내지 제4 전송 트랜지스터는 평면에서 보아 대칭적으로 배열되는 것을 특징으로 하는 광검출 장치.
  5. 제1항에 있어서,
    상기 제1 트랜지스터는 증폭 트랜지스터인 것을 특징으로 하는 광검출 장치.
  6. 제1항에 있어서,
    상기 제2 트랜지스터는 선택 트랜지스터인 것을 특징으로 하는 광검출 장치.
  7. 제1항에 있어서,
    상기 제3 트랜지스터는 리셋 트랜지스터인 것을 특징으로 하는 광검출 장치.
  8. 제1항에 있어서,
    상기 제1 내지 제3 트랜지스터는 상기 제1 내지 제4 화소에 의해 공유되는 것을 특징으로 하는 광검출 장치.
  9. 제1항에 있어서,
    상기 제1 내지 제4 전송 트랜지스터는 상기 반도체 기판에서 상기 제1 내지 제4 화소가 각각 만나는 부분에 배치되는 것을 특징으로 하는 광검출 장치.
  10. 제9항에 있어서,
    상기 반도체 기판에서 상기 제1 내지 제4 화소가 각각 만나는 부분은 상기 관통 DTI의 개구부로서 형성되는 것을 특징으로 하는 광검출 장치.
  11. 광을 검출하는 광검출 장치와,
    상기 광검출 장치로부터 출력된 신호를 처리하도록 구성된 신호 처리부를 포함하고,
    상기 광검출 장치는,
    복수의 화소를 포함하는 반도체 기판을 포함하고,
    상기 복수의 화소는,
    제1 트랜지스터, 및 수직 트랜지스터 트렌치를 포함하는 제1 전송 트랜지스터를 포함하는 제1 화소와,
    제2 트랜지스터, 및 수직 트랜지스터 트렌치를 포함하는 제2 전송 트랜지스터를 포함하는 제2 화소와,
    제3 트랜지스터, 및 수직 트랜지스터 트렌치를 포함하는 제3 전송 트랜지스터를 포함하는 제3 화소와,
    접지(GND) 컨택 영역, 및 수직 트랜지스터 트렌치를 포함하는 제4 전송 트랜지스터를 포함하는 제4 화소와,
    상기 제1 화소 내지 제4 화소에 의해 공유되는 FD(Floating Diffusion) 확산층을 포함하고,
    상기 제1 내지 제4 화소는 평면에서 보아 2X2의 구성으로 배열되고,
    상기 FD 확산층은 평면에서 보아 상기 2X2의 구성의 중앙 부분에 배치되고,
    상기 2X2의 구성은 평면에서 보아 관통 DTI(Through Deep Trench Isolation)로 둘러싸이고,
    상기 관통 DTI는 상기 반도체 기판을 관통하고,
    상기 접지 컨택 영역은 상기 제1 내지 제4 화소에 의해 공유되는 것을 특징으로 하는 전자 기기.
  12. 제11항에 있어서,
    상기 관통 DTI는 평면에서 보아 상기 FD 확산층의 상부에 배치되지 않는 것을 특징으로 하는 전자 기기.
  13. 삭제
  14. 제11항에 있어서,
    상기 제1 내지 제4 전송 트랜지스터는 평면에서 보아 대칭적으로 배열되는 것을 특징으로 하는 전자 기기.
  15. 제11항에 있어서,
    상기 제1 트랜지스터는 증폭 트랜지스터인 것을 특징으로 하는 전자 기기.
  16. 제11항에 있어서,
    상기 제2 트랜지스터는 선택 트랜지스터인 것을 특징으로 하는 전자 기기.
  17. 제11항에 있어서,
    상기 제3 트랜지스터는 리셋 트랜지스터인 것을 특징으로 하는 전자 기기.
  18. 제11항에 있어서,
    상기 제1 내지 제3 트랜지스터는 상기 제1 내지 제4 화소에 의해 공유되는 것을 특징으로 하는 전자 기기.
  19. 제11항에 있어서,
    상기 제1 내지 제4 전송 트랜지스터는 상기 반도체 기판에서 상기 제1 내지 제4 화소가 각각 만나는 부분에 배치되는 것을 특징으로 하는 전자 기기.
  20. 제19항에 있어서,
    상기 반도체 기판에서 상기 제1 내지 제4 화소가 각각 만나는 부분은 상기 관통 DTI의 개구부로서 형성되는 것을 특징으로 하는 전자 기기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019176089A (ja) * 2018-03-29 2019-10-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、および電子機器
KR102574973B1 (ko) * 2018-09-17 2023-09-06 에스케이하이닉스 주식회사 P-형 분리 구조를 갖는 이미지 센서
KR102629334B1 (ko) * 2018-10-11 2024-01-26 에스케이하이닉스 주식회사 중앙에 배치된 p-형 웰-탭 영역을 갖는 활성 영역들을 포함하는 이미지 센서
JP2021048158A (ja) * 2019-09-17 2021-03-25 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
US11309342B2 (en) * 2019-09-23 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vertical transistor structure to reduce cross talk in pixel sensor
JP2021068788A (ja) 2019-10-21 2021-04-30 キヤノン株式会社 光電変換装置、光電変換装置の製造方法、および撮像システム
WO2021100556A1 (ja) * 2019-11-19 2021-05-27 ソニーセミコンダクタソリューションズ株式会社 撮像装置およびその製造方法、電子機器
JP2021136380A (ja) * 2020-02-28 2021-09-13 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
JP2021136416A (ja) * 2020-02-28 2021-09-13 ソニーセミコンダクタソリューションズ株式会社 センサ素子およびセンサ装置
JP2021141262A (ja) * 2020-03-06 2021-09-16 Ｇｐｉｘｅｌ Ｊａｐａｎ株式会社 固体撮像装置用画素
JP7309647B2 (ja) * 2020-03-24 2023-07-18 株式会社東芝 受光装置及び半導体装置
US11616088B2 (en) * 2020-03-25 2023-03-28 Omnivision Technologies, Inc. Transistors having increased effective channel width
KR20220005888A (ko) * 2020-07-07 2022-01-14 삼성전자주식회사 이미지 센서
US11189655B1 (en) * 2020-07-08 2021-11-30 Omnivision Technologies, Inc. Isolation structure for suppressing floating diffusion junction leakage in CMOS image sensor
JP2023182872A (ja) * 2020-11-12 2023-12-27 ソニーグループ株式会社 固体撮像素子およびその製造方法
JP2022114224A (ja) * 2021-01-26 2022-08-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
JP2023069540A (ja) * 2021-11-05 2023-05-18 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016039315A (ja) * 2014-08-08 2016-03-22 株式会社東芝 固体撮像素子
JP2016162917A (ja) * 2015-03-03 2016-09-05 ソニー株式会社 固体撮像素子および電子機器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5581954B2 (ja) * 2010-10-07 2014-09-03 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
JP5794068B2 (ja) * 2011-09-16 2015-10-14 ソニー株式会社 固体撮像素子および製造方法、並びに電子機器
JP6168331B2 (ja) * 2012-05-23 2017-07-26 ソニー株式会社 撮像素子、および撮像装置
TW201405792A (zh) * 2012-07-30 2014-02-01 Sony Corp 固體攝像裝置、固體攝像裝置之製造方法及電子機器
JP2014096490A (ja) * 2012-11-09 2014-05-22 Sony Corp 撮像素子、製造方法
KR20140130969A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 이미지 센서 및 이를 제조하는 방법
JP2015053411A (ja) * 2013-09-09 2015-03-19 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP2015153772A (ja) * 2014-02-10 2015-08-24 株式会社東芝 固体撮像装置
JP2015162603A (ja) * 2014-02-27 2015-09-07 株式会社東芝 半導体装置
KR102383649B1 (ko) * 2014-08-19 2022-04-08 삼성전자주식회사 Cmos 이미지 센서
KR102286111B1 (ko) * 2014-08-21 2021-08-04 삼성전자주식회사 단위 픽셀, 상기 단위 픽셀을 포함하는 이미지 센서, 및 상기 단위 픽셀을 포함하는 이미지 처리 시스템
KR102617389B1 (ko) * 2016-10-06 2023-12-26 에스케이하이닉스 주식회사 이미지 센서
KR20180077393A (ko) * 2016-12-28 2018-07-09 삼성전자주식회사 광센서

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016039315A (ja) * 2014-08-08 2016-03-22 株式会社東芝 固体撮像素子
JP2016162917A (ja) * 2015-03-03 2016-09-05 ソニー株式会社 固体撮像素子および電子機器

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