JP2011229120A5 - - Google Patents

Description

参照信号生成部１５は、タイミング制御部１８から与えられる制御信号ＣＳ₁による制御の下に、当該タイミング制御部１８から与えられるクロックＣＫに基づいてランプ波の参照信号Ｖ_refを生成する。そして、参照信号生成部１５は、生成した参照信号Ｖ_refをカラム処理部１４ _A のＡＤ変換回路２３_-1〜２３_-mに対して供給する。

比較器３１は、画素アレイ部１２のｎ列目の各単位画素１１から出力される画素信号に応じた列信号線２２_-mの信号電圧Ｖ_outを比較入力とし、参照信号生成部１５から供給されるランプ波の参照信号Ｖ_refを基準入力とし、両者を比較する。そして、比較器３１は、例えば、参照信号Ｖ_refが信号電圧Ｖ_outよりも大なるときに出力Ｖ_coが第１の状態（例えば、高レベル）になり、参照信号Ｖ_refが信号電圧Ｖ _out 以下のときに出力Ｖ_coが第２の状態（例えば、低レベル）になる。

転送トランジスタ４３は、フォトダイオード４１のカソード電極とＦＤ部４２との間に接続されている。転送トランジスタ４３のゲート電極には、高レベル（例えば、Ｖ_ddレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部１３から与えられる。転送トランジスタ４３は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード４１で光電変換され、蓄積された光電荷をＦＤ部４２に転送する。

リセットレベルＶ_rst及び信号レベルＶ _sig には、熱雑音、寄生容量のカップリングによる雑音といった、リセット毎にランダムに発生するノイズ(Random Noise)が、ＦＤ部４２をリセット電位Ｖ_rにリセットした際に加わっている。これらのノイズとしては、ＦＤ部４２をリセットする度に異なるノイズが加わる。

ＮＭＯＳトランジスタ５１のドレイン電極と画素電源Ｖ_ddとの間にはダイオード接続構成、即ち、ゲート電極とドレイン電極とが共通に接続されたＰチャネル型のＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と記述する）５６が接続されている。ＮＭＯＳトランジスタ５２のドレイン電極と画素電源Ｖ_ddとの間には、ＰＭＯＳトランジスタ５７が接続されている。ＰＭＯＳトランジスタ５６，５７は、ゲート電極が互いに共通に接続されている。

上記構成の比較器３１_Aにおいて、ＣＤＳ駆動時は、ＡＤ変換回路２３の内部の基準電圧Ｖ_outi，Ｖ_refiとして、制御信号Φ _R の反転信号ｘΦ_Rに応答してＰＭＯＳトランジスタ５８，５９が導通状態になることによって設定される初期電圧がＮＭＯＳトランジスタ５１，５２のゲート側に保持される。このＣＤＳ駆動時の初期電圧、即ち、ＡＤ変換回路２３の基準電圧は、ＭＯＳトランジスタの閾値電圧をＶ_th、単位画素１１のリセットレベルＶ_rstと信号レベルＶ_sigとの電位差をΔＶとすると、略（Ｖ_dd−｜Ｖ_th＋ΔＶ｜）となる。

ここで、ＤＤＳ駆動とＣＤＳ駆動とを１行の読み出し期間中に交互に行う場合の動作について説明する。図１２及び図１３に、ＤＤＳ駆動とＣＤＳ駆動とを交互に行う場合の、ＤＤＳ駆動の際の低照度時、高照度時の場合の駆動波形をそれぞれ示す。図１２及び図１３には、制御信号Φ _R の反転信号ｘΦ_R、制御信号Φ_ext、傾斜状波形の参照信号Ｖ_ref、及び、単位画素１１から列信号線２２を介して与えられる信号電圧Ｖ_outの波形がそれぞれ示されている。

（１回目の比較期間）−（２回目の比較期間）＝（信号レベルＶ_{sig_i}＋リセットレベルＶ_rst）−（リセットレベルＶ_rst）＝（正味の信号レベルＶ_sig）である。以上の２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理により、単位画素１１毎のばらつきを含んだリセットレベルＶ_rstが除去されるため、単位画素１１毎の入射光量に応じた信号レベルＶ_sigを取り出すことができる。なお、この信号レベルＶ_sigは、限られた照度でより高いダイナミックレンジがとれるよう、参照信号Ｖ_refのスロープ状の傾きや、信号レベルとリセットレベル間のＶ_ref電圧のシフト量とで調整される。

これに対し、実施例２に係る比較器３１_Bは、ＭＯＳトランジスタ５８に代えて直列に接続された２つのＭＯＳトランジスタ５８_A，５８_Bを用い、ＭＯＳトランジスタ５９に代えて直列に接続された２つのＭＯＳトランジスタ５９_A，５９ _B を用いた構成を採っている。同様に、ＭＯＳトランジスタ７１に代えて直列に接続された２つのＭＯＳトランジスタ７１_A，７１_Bを用い、ＭＯＳトランジスタ７２に代えて直列に接続された２つのＭＯＳトランジスタ７２_A，７２_Bを用いている。

ＰＭＯＳトランジスタ８２１は、前段の比較回路部８１の出力端、即ち、ＭＯＳトランジスタ５２，５７のドレイン共通接続ノードにゲート電極が接続され、画素電源Ｖ_ddにソース電極が接続されている。ＮＭＯＳトランジスタ８２２は、ＰＭＯＳトランジスタ８２１のドレイン電極にドレイン電極が接続され、ソース電極が接地されている。

ＮＭＯＳトランジスタ８２３のゲート電極には、制御信号ｘΦ _R2 が印加される。この制御信号ｘΦ _R2 は、例えば、図１に示すタイミング制御部１８から与えられる。すなわち、タイミング制御部１８は、実施例３に係る比較器３１_Cの後段の回路部、即ち、記憶回路部８２を制御する制御部としての機能を持っている。

先ず、ＣＤＳ駆動時は、前段の比較回路部８１において、制御信号ｘΦ_Rによる制御の下に、ＰＭＯＳトランジスタ５８，５９が導通することによって設定される初期電圧が、内部の基準電圧Ｖ_outi，Ｖ_refiとしてＮＭＯＳトランジスタ５１，５２のゲート側に保持される。この初期設定状態において、制御信号ｘΦ_R2による制御の下に、後段の記憶回路部８２のＮＭＯＳトランジスタ８２３が導通状態となる。

後段の記憶回路部８２において、ＮＭＯＳトランジスタ８２３が導通状態となることで、前段の比較回路部８１の初期設定値によって決まる出力電圧に応じた電流がＭＯＳトランジスタ８２１，８２３を通して容量８２４に流れる。そして、初期設定期間内において、制御信号ｘΦ_R2による制御の下に、ＮＭＯＳトランジスタ８２３が非導通状態になるタイミングで、比較回路部８１の出力電圧の初期値によって決まる電流値に基づく電圧値が容量８２４に記憶（保持）される。

先述した実施形態の説明では、カラムＡＤ変換回路のカウント部としてアップ／ダウンカウンタ３２を用いるとしたが、例えば、カウント部が正負１２ビットカウント可能な場合、ＣＤＳ駆動ではダウンカウントのカウンタを搭載するものとする。図２４に、ＣＤＳ駆動時のカウンタ部の動作説明に供するタイミング波形を示す。ＣＤＳ駆動では、リセットレベルＶ _rst までの反転時刻ｔをダウンカウントし、カウント終了後１の補数を取ることで０を中心に正負を逆−１とした値にする。

また、カラムアンプ回路２５ _B の帰還容量６３の部位には、実施例１に係るカラムアンプ回路２５_Aの場合と同様に、カラムアンプ回路２５_Bの基準電圧を設定（調整）するための初期電圧設定回路７０_Bが設けられている。初期電圧設定回路７０_Bは、実施例１の同様の構成、即ち、帰還容量６３に対して直列に接続されたＮＭＯＳトランジスタ７５と、帰還容量６３とＮＭＯＳトランジスタ７５との接続ノードに外部設定初期電圧Ｖ_extを選択的に与えるＰＭＯＳトランジスタ７６とを有する構成となっている。

他の画素例１に係る単位画素１１_Aにおいて、有機光電変換膜２８１は上部電極２８２と下部電極２８３で挟まれている。少なくとも下部電極２８３は画素毎に分割され、透明性の高い電極が使われることが多い。そして、上部電極２８２に対してバイアス電源８４によりバイアス電圧Ｖ_bが印加されている。

有機光電変換膜２８１での光電変換によって発生した電荷はＦＤ部４２に蓄積される。ＦＤ部４２の電荷は、増幅トランジスタ４５を含む読み出し回路を介して列信号線２２から電圧として読み出される。ＦＤ部２６は、リセットトランジスタ４４によりドレイン電位Ｖ_rに設定される。そして、リセットトランジスタ４４のドレイン電位Ｖ_rは、ＦＤ部４２の空乏化されたリセットトランジスタ４４側のポテンシャルよりも低い電圧Ｖ_r1から高い電圧Ｖ_r2へ遷移させることが可能となっている。

他の画素例３に係る単位画素１１_Dは、転送トランジスタ４３の後段に信号蓄積用アナログメモリである画素内蓄積容量（ＭＥＭ）９１を有するとともに、当該蓄積容量９１とＦＤ部４２との間に転送ゲート部９２が配された構成となっている。単位画素１１_Dは更に、フォトダイオード４１と電荷排出部（例えば、画素電源Ｖ_dd）との間に接続された電荷排出ゲート部４０を有している。電荷排出ゲート部４０は、ゲート電極に印加される制御信号ＯＦＧがアクティブ状態になるとこれに応答して導通状態となり、フォトダイオード４１から予め定められた所定量もしくはフォトダイオード４１に蓄積された全ての光電荷を電荷排出部に選択的に排出する。

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