JP6587123B2 - 撮像装置 - Google Patents

Description

本開示は、撮像装置に関する。

様々な分野においてデジタルカメラ（デジタルビデオカメラまたはデジタルスチルカメラ）が広く使用されている。よく知られているように、デジタルカメラには、ＣＣＤ（Charge Coupled Device）型撮像素子、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型撮像素子などの撮像装置が用いられている。これらの撮像素子は、例えばフォトダイオードに代表される光電変換素子を有する。

フォトダイオードを用いた撮像装置のほか、アモルファスシリコンまたは有機材料などから形成された光電変換膜を用いた撮像装置も提案されている。例えば特許文献１は、光電変換膜を有する積層型の撮像装置を開示している。積層型の撮像装置では、増幅トランジスタおよび選択トランジスタなど、各画素から電気信号を読み出すためのトランジスタは、半導体基板に形成される。光電変換膜は、これらのトランジスタを覆うように形成された層間絶縁層上に配置される。光電変換膜は、層間絶縁層内に設けられた金属配線または金属層によって半導体基板上の回路に電気的に接続される。積層型の撮像装置では、信号電荷を生成する光電変換膜が半導体基板の上に位置する。そのため、積層型の構造は、信号検出のための各種トランジスタとフォトダイオードとが同一の半導体基板に形成された構造と比較して受光面積を確保しやすいという利点を有する。このような理由から、積層型の撮像装置は、高精細化に有利である。

その反面、積層型の撮像装置では、相関二重サンプリングを単純に適用することによっては、リセット時に発生するｋＴＣノイズ（「リセットノイズ」とも呼ばれる）を除去することができない。これは、積層型の撮像装置では、光電変換膜と半導体基板上の回路との間に金属配線または金属層が介在するので、信号電荷をフローティングディフュージョンに完全に転送することが困難であるという理由による。特許文献１に開示される撮像装置では、画素内のリセットトランジスタのソースまたはドレインに信号読み出し回路の出力を負帰還させるフィードバックループを形成し、かつ、時間の経過に伴って電位が高くなる電圧をリセットトランジスタのゲートに供給することにより、ｋＴＣノイズをキャンセルしている。

国際公開第２０１４／０８３７３０号

撮像装置の分野においては、ｋＴＣノイズなどのノイズの低減が望まれている。

本願の限定的ではないある例示的な実施形態によれば、以下が提供される。

それぞれが、光電変換部、および、前記光電変換部によって生成された信号を検出する信号検出回路を含む複数の画素と、傾斜電圧を発生する電圧発生回路と、前記電圧発生回路に接続された第１切り替え回路と、ハイ電圧およびロー電圧のうちの一方が印加される第１電圧線と、前記第１切り替え回路を介して前記電圧発生回路に接続された第２電圧線と、前記第１電圧線および前記第２電圧線に電気的に接続された複数の第２切り替え回路と、それぞれが、前記複数の第２切り替え回路のうちの１つと、前記複数の画素のうち、前記１つに対応する１以上の画素とを接続する複数の第３電圧線とを備え、前記複数の第２切り替え回路の各々は、前記第１電圧線および前記第２電圧線のいずれか一方と、前記複数の第３電圧線のうち、対応する第３電圧線との間の電気的な接続を選択的に確立し、前記第１切り替え回路は、前記第２電圧線に前記ハイ電圧または前記ロー電圧のうちの他方を印加するか、前記傾斜電圧を印加するかを切り替える、撮像装置。

本開示の実施形態によれば、ノイズの影響をより低減し得る撮像装置、または、より高速な信号の読み出しを実現し得る撮像装置の少なくともいずれかが提供される。

図１は、本開示の第１の実施形態による撮像装置の例示的な構成を示す図である。 図２は、単位画素セル１０Ａの回路構成の一例を示す図である。 図３は、信号の読み出し時における撮像装置１００Ａの動作を説明するための例示的なタイミングチャートである。 図４は、単位画素セルの回路構成の他の一例を示す図である。 図５は、単位画素セルの回路構成のさらに他の一例を示す図である。 図６は、単位画素セルの回路構成のさらに他の一例を示す図である。 図７は、単位画素セルの回路構成のさらに他の一例を示す図である。 図８は、単位画素セルの回路構成のさらに他の一例を示す図である。 図９は、本開示の第１の実施形態による撮像装置の他の例示的な構成を示す図である。 図１０は、本開示の第２の実施形態による撮像装置の例示的な構成を示す図である。 図１１は、本開示の第３の実施形態に係るカメラシステムの構成例を模式的に示す図である。

（発明者の知見）
本開示の実施形態の説明の前に、まず、本発明者の見出した知見を説明する。

撮像装置の画素の駆動および制御においては、一般に、大きさの異なる複数の電圧が用いられる。例えばＣＭＯＳ型撮像素子では、ロー（ＬＯＷ）電圧およびハイ（ＨＩＧＨ）電圧の一方が画素に選択的に供給されることにより、画素内のトランジスタのオンおよびオフが制御される。

撮像装置の画素の駆動および制御において、ロー電圧およびハイ電圧に加えて、これらとは異なる第３の電圧が画素の駆動および制御に用いられることがある。例えば、上述の特許文献１に開示される撮像装置では、リセットトランジスタのゲートに、リセットトランジスタがオンするハイレベルの電圧、リセットトランジスタがオフするローレベルの電圧、および、ローレベルからハイレベルに向かって時間的に変化する第３の電圧のいずれかが選択的に供給される。これらハイレベルの電圧、ローレベルの電圧および第３の電圧は、リセットトランジスタのゲートに接続された行信号線を介して、所望の画素に供給される。行信号線は、複数の画素が例えばマトリクス状に配列されることによって構成された画素アレイの行毎に設けられる。

行信号線にロー電圧、ハイ電圧および第３の電圧のいずれかを選択的に印加するには、例えば、ロー電圧が供給される第１の電圧線、ハイ電圧が供給される第２の電圧線、および、第３の電圧が供給される第３の電圧線を設け、行信号線にこれらのうちのいずれか１つを選択的に接続すればよい。例えば、第１の電圧線と行信号線との間、第２の電圧線と行信号線との間、第３の電圧線と行信号線との間のそれぞれにトランジスタなどのスイッチング素子を設けることによって、第１〜第３の電圧線のうちのいずれか１つを選択的に行信号線に接続することができる。

しかしながら、トランジスタは、制御端子と他の端子との間に寄生容量を有する。例えば、電界効果トランジスタ（ＦＥＴ）は、ゲートーソース間およびゲートードレイン間に寄生容量を有する。そのため、行信号線と第１の電圧線の間、および、行信号線と第２の電圧線との間のトランジスタがオフであっても、これらの寄生容量を介したカップリングにより、第１の電圧線上または第２の電圧線上のノイズ（例えば電源ノイズ）が第３の電圧に混入することがある。特に、特許文献１に開示されるように、時間的に変化する第３の電圧を用いてｋＴＣノイズのキャンセルを実行するような構成では、容量カップリングによって第３の電圧にノイズが混入すると、十分なノイズキャンセリング効果が得られないおそれがある。このように、第３の電圧へのノイズの混入は、画質に悪影響を及ぼし得る。

上述したように、画素に第３の電圧を供給する行信号線は、画素アレイの各行に対応して設けられる。そのため、行信号線に第１の電圧線、第２の電圧線および第３の電圧のいずれか１つを選択的に接続するための切り替え回路も、画素アレイの行毎に設けられ得る。このような構成においては、ハイ電圧またはロー電圧の供給源と、複数の行信号線のうち、注目する行信号線との間に介在するトランジスタの数は、注目する行信号線毎に異なる。例えば、ハイ電圧の供給源と、注目する行信号線とが離れているほど、ハイ電圧の供給源とその行信号線との間に介在するトランジスタの数が増加する。

ハイ電圧の供給源（またはロー電圧の供給源）と行信号線との間に介在するトランジスタの数が増加するほど、容量カップリングによるノイズが積算されるので、第３の電圧へのノイズの混入が増大する。また、第２の電圧線（または第１の電圧線）、および、第３の電圧が供給される第３の電圧線は、典型的には、画素アレイの列方向に沿って延びている。そのため、ハイ電圧の供給源（またはロー電圧の供給源）と行信号線とが離れているほど、第２の電圧線（または第１の電圧線）と第３の電圧線との間の配線間カップリングも増大し、第３の電圧へのノイズの混入が増大する。

すなわち、ハイ電圧の供給源（またはロー電圧の供給源）から遠い位置にある行信号線との接続を有する画素ほど、第２の電圧線上（または第１の電圧線上）のノイズの影響をより強く受ける。そのため、画素アレイの行毎にノイズキャンセリングの効果が相違し、得られた画像にいわゆるシェーディングが発生する可能性がある。シェーディングは、画像の中心部と周辺部との間に色ムラおよび／または輝度ムラが生じる現象である。

本発明者は、上記に鑑みて検討を重ね、本開示の撮像装置を完成させた。

本開示の一態様の概要は、以下のとおりである。

［項目１］
それぞれが、光電変換部、および、光電変換部によって生成された信号を検出する信号検出回路を含む複数の画素と、
傾斜電圧を発生する電圧発生回路と、
電圧発生回路に接続された第１切り替え回路と、
ハイ電圧およびロー電圧のうちの一方が印加される第１電圧線と、
第１切り替え回路を介して電圧発生回路に接続された第２電圧線と、
第１電圧線および第２電圧線に電気的に接続された複数の第２切り替え回路と、
それぞれが、複数の第２切り替え回路のうちの１つと、複数の画素のうち、１つに対応する１以上の画素とを接続する複数の第３電圧線と
を備え、
複数の第２切り替え回路の各々は、第１電圧線および第２電圧線のいずれか一方と、複数の第３電圧線のうち、対応する第３電圧線との間の電気的な接続を選択的に確立し、
第１切り替え回路は、第２電圧線にハイ電圧またはロー電圧のうちの他方を印加するか、傾斜電圧を印加するかを切り替える、撮像装置。

項目１の構成によれば、第３電圧線に印加される傾斜電圧へのノイズの混入を抑制し得る。

［項目２］
ハイ電圧またはロー電圧のうちの他方は、ハイ電圧である、項目１に記載の撮像装置。

項目２の構成によれば、ハイ電圧が印加される電圧線と、傾斜電圧が印加される電圧線とを共通の電圧線とできる。

［項目３］
光電変換部の信号を初期化するリセット回路をさらに備える、項目１または２に記載の撮像装置。

項目３の構成によれば、光電変換部の信号を初期化できる。

［項目４］
信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、
リセット回路は、フィードバック回路のフィードバックループの一部を構成する、項目３に記載の撮像装置。

項目４の構成によれば、熱ノイズを抑制し得る。

［項目５］
リセット回路は、その入力端子または出力端子が光電変換部に接続された第１トランジスタを含み、
第１トランジスタの制御端子は、複数の第３電圧線のうち、対応する第３電圧線に接続されている、項目４に記載の撮像装置。

項目５の構成によれば、傾斜電圧を用いて熱ノイズを抑制し得る。

［項目６］
信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、
フィードバック回路は、フィードバック回路のフィードバックループの一部を構成する第１トランジスタであって、その制御端子が、複数の第３電圧線のうち、対応する第３電圧線に接続された第１トランジスタを含み、
リセット回路は、その入力端子または出力端子が光電変換部に接続された第２トランジスタを含む、項目３に記載の撮像装置。

項目６の構成によれば、傾斜電圧を用いて熱ノイズを抑制し得る。また、リセットにおける基準電圧として任意の電圧を電荷蓄積ノードに印加することも可能である。

［項目７］
傾斜電圧は、ハイ電圧とロー電圧との間の範囲において概ね増大または概ね減少する電圧である、項目１から６のいずれかに記載の撮像装置。

項目７の構成によれば、フィードバックトランジスタ１１毎のしきい値ＶＴｆのバラつきによらずにノイズキャンセルを実行し得る。

［項目８］
それぞれが、光電変換部、および、光電変換部によって生成された信号を検出する信号検出回路を含む複数の画素と、
傾斜電圧を発生する電圧発生回路と、
ロー電圧が印加される第１電圧線と、
ハイ電圧が印加される第２電圧線と、
電圧発生回路に接続された第３電圧線と、
第１電圧線、第２電圧線および第３電圧線に電気的に接続された複数の切り替え回路と、
それぞれが、複数の切り替え回路のうちの１つと、複数の画素のうち、１つに対応する１以上の画素とを接続する複数の第４電圧線と
を備え、
複数の切り替え回路の各々は、第１電圧線、第２電圧線および第３電圧線のいずれか１つと、複数の第４電圧線のうち、対応する第４電圧線との間の電気的な接続を選択的に確立する、撮像装置。

項目８の構成によれば、撮像装置における動作を高速化し得る。

［項目９］
複数の画素は、行列状に配列されており、
撮像装置は、複数の画素の各々に接続された垂直走査回路を有し、
第１電圧線および第２電圧線は、垂直走査回路内に配置されている、項目１から８のいずれかに記載の撮像装置。

項目９の構成によれば、第１電圧線および第２電圧線の少なくとも一方の線幅を第３電圧線よりも大きくし得るので、低抵抗の第１電圧線および／または第２電圧線を形成し得る。また、周辺回路の大型化を抑制し得る。

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。

（第１の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な構成を示す。図１に示す撮像装置１００Ａは、複数の単位画素セル１０Ａを含む画素アレイ９０と、周辺回路とを有する。後述するように、単位画素セル１０Ａの各々は、光電変換部と、信号検出回路とを含む。

単位画素セル１０Ａは、二次元的または一次元的に配列されることにより、感光領域（画素領域）を形成する。図１に例示する構成では、単位画素セル１０Ａは、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図１中、紙面における垂直方向が列方向であり、水平方向が行方向である。以下では、画素アレイ９０に含まれる単位画素セル１０Ａのうちの１つを、行番号ｉおよび列番号ｊの組（ｉ，ｊ）で指し示すことがある。ここで、ｉ＝０，１，…，ｍ−１であり、ｊ＝０，１，…，ｎ−１である（ｍおよびｎは、１以上の自然数）。例えば、図１において画素アレイ９０の左下の角に位置する単位画素セル１０Ａは、座標（０，０）で表され、右上の角に位置する単位画素セル１０Ａは、座標（ｍ−１，ｎ−１）で表される。

撮像装置１００Ａの周辺回路は、単位画素セル１０Ａの各々との電気的接続を有する垂直走査回路（「行走査回路」とも呼ばれる）７０Ａと、電圧発生回路８０とを含む。周辺回路は、負荷回路、カラム信号処理回路および水平信号読み出し回路などの他の要素を含み得る。

垂直走査回路７０Ａは、不図示の第１の電圧源から第１の電圧（例えば０Ｖまたは−１Ｖ程度のロー電圧）の供給を受ける第１端子Ｔ１と、不図示の第２の電圧源から第２の電圧（例えば４Ｖ程度のハイ電圧）の供給を受ける第２端子Ｔ２とを有する。すなわち、撮像装置１００Ａの動作時、垂直走査回路７０Ａには、第１の電圧源および第２の電圧源から、それぞれ、ロー電圧およびハイ電圧が供給される。

垂直走査回路７０Ａは、電圧発生回路８０との接続を有する。電圧発生回路８０は、撮像装置１００Ａの動作時、垂直走査回路７０Ａに傾斜電圧（ramp voltage）を供給する。電圧発生回路８０は、傾斜電圧を出力可能であればよく、公知の種々の回路を適用し得る。電圧発生回路８０は、例えば入力電圧を傾斜電圧に変換して出力するように構成されていてもよい。なお、本明細書における「傾斜電圧」は、時間の経過に伴って概ね増加または概ね減少する波形を有する電圧を意味する。本明細書における「傾斜電圧」は、直線状に増加または減少する電圧に限定されず、階段状の波形を有する電圧、振動を伴いながら増加または減少するような波形を有する電圧などを広く含む。また、本明細書における「波形」は、周期的または準周期的な変化を示す形状に限定されない。

図１に例示する構成において、垂直走査回路７０Ａは、行ドライバアレイ７１Ａａ、電圧切り替え回路７２Ａ、制御回路７８、第１電圧線Ｌ１および第２電圧線Ｌ２を含む。この例では、第１電圧線Ｌ１および第２電圧線Ｌ２は、それぞれ、第１の端子Ｔ１および電圧切り替え回路７２Ａに接続されている。この例では、撮像装置１００Ａの動作時、第１電圧線Ｌ１にはロー電圧が印加される。

図示するように、電圧切り替え回路７２Ａは、電圧発生回路８０および第２端子Ｔ２に接続されている。つまり、撮像装置１００Ａの動作時、電圧切り替え回路７２Ａは、ハイ電圧および傾斜電圧の供給を受ける。電圧切り替え回路７２Ａは、第２電圧線Ｌ２に、ハイ電圧を印加するか、傾斜電圧を印加するかを切り替え可能に構成されている。この例では、電圧切り替え回路７２Ａは、電圧発生回路８０と第２電圧線Ｌ２との間に接続されたＣＭＯＳスイッチ７３ｃと、第２端子Ｔ２と第２電圧線Ｌ２との間に接続されたｐＭＯＳスイッチ７３ｐとを有する。

電圧切り替え回路７２ＡにおけるＣＭＯＳスイッチ７３ｃおよびｐＭＯＳスイッチ７３ｐは、相補的に動作する。すなわち、ＣＭＯＳスイッチ７３ｃがオンのとき、ｐＭＯＳスイッチ７３ｐはオフし、ＣＭＯＳスイッチ７３ｃがオフのとき、ｐＭＯＳスイッチ７３ｐはオンする。したがって、ＣＭＯＳスイッチ７３ｃがオンのとき、電圧発生回路８０と第２電圧線Ｌ２との間の接続が確立され、電圧切り替え回路７２Ａを介して第２電圧線Ｌ２に傾斜電圧が供給される。ＣＭＯＳスイッチ７３ｃがオフのときは、ｐＭＯＳスイッチ７３ｐがオンすることにより、第２端子Ｔ２と第２電圧線Ｌ２との間の接続が確立され、第２電圧線Ｌ２にハイ電圧が供給される。ＣＭＯＳスイッチ７３ｃおよびｐＭＯＳスイッチ７３ｐにおけるオンおよびオフは、例えば制御回路７８から供給される制御信号Ｔｐがハイレベルであるかローレベルであるかに応じて決定される。

行ドライバアレイ７１Ａａは、画素アレイ９０における単位画素セル１０Ａの行数（例えば数千行）と同数の行ドライバ７１Ａ_iを含む。つまり、行ドライバ７１Ａ_iの各々は、画素アレイ９０における単位画素セル１０Ａの各行に対応して設けられている。図示するように、行ドライバ７１Ａ_iの各々は、フィードバック制御線２１_iによって、第ｉ行に属する１以上の単位画素セル１０Ａに接続されている。下付き文字のｉは、行ドライバの各々を区別するためのインデックスである。例えば、行ドライバ７１Ａ₀は、フィードバック制御線２１₀によって、座標が（０，０）〜（０，ｎ−１）のｎ個の単位画素セル１０Ａに接続されている。

この例では、行ドライバ７１Ａ_iの各々は、撮像装置１００Ａの動作時にハイ電圧または傾斜電圧が印加される第２電圧線Ｌ２と、撮像装置１００Ａの動作時にロー電圧が印加される第１電圧線Ｌ１とに接続されている。つまり、撮像装置１００Ａの動作時、行ドライバ７１Ａ_iの各々は、電圧切り替え回路７２ＡにおけるＣＭＯＳスイッチ７３ｃおよびｐＭＯＳスイッチ７３ｐのオンまたはオフに応じて、ハイ電圧およびロー電圧の供給を受けるか、あるいは、傾斜電圧およびロー電圧の供給を受ける。

行ドライバ７１Ａ_iの各々は、対応するフィードバック制御線２１_iに印加される電圧を切り替え可能に構成されている。この例では、行ドライバ７１Ａ_iの各々は、電圧切り替え回路７２Ａとフィードバック制御線２１_iとの間に接続されたＣＭＯＳスイッチ７４ｃ_iと、第１端子Ｔ１とフィードバック制御線２１_iとの間に接続されたｎＭＯＳスイッチ７４ｎ_iとを有する。例えば行ドライバ７１Ａ₀に注目すると、図示するように、行ドライバ７１Ａ₀は、ＣＭＯＳスイッチ７４ｃ₀およびｎＭＯＳスイッチ７４ｎ₀を有する。

行ドライバ７１Ａ_iの各々におけるＣＭＯＳスイッチ７４ｃ_iおよびｎＭＯＳスイッチ７４ｎ_iは、相補的に動作する。ＣＭＯＳスイッチ７４ｃ_iがオンのとき、第２電圧線Ｌ２とフィードバック制御線２１_iとの間の接続が確立される。したがって、電圧切り替え回路７２Ａに供給されている制御信号Ｔｐがハイレベルであるかローレベルであるかに応じて、フィードバック制御線２１_iにハイ電圧または傾斜電圧のいずれか一方が供給される。ＣＭＯＳスイッチ７４ｃ_iがオフのとき、ｎＭＯＳスイッチ７４ｎ_iはオンであり、第１電圧線Ｌ１とフィードバック制御線２１_iとの間の接続が確立されることにより、フィードバック制御線２１_iにロー電圧が供給される。ＣＭＯＳスイッチ７４ｃ_iおよびｎＭＯＳスイッチ７４ｎ_iにおけるオンおよびオフは、例えば制御回路７８から供給される制御信号Ｒｗ_iがハイレベルであるかローレベルであるかに応じて決定される。

以上に説明したように、この例では、ハイ電圧を供給する電圧線と、電圧が時間的に変化する傾斜電圧を供給する電圧線とを共通としている。また、図１に例示する構成では、電圧切り替え回路７２Ａを行ドライバアレイ７１Ａａの外部に配置し、行ドライバ７１Ａ_iにハイ電圧および傾斜電圧のいずれか一方を選択的に印加している。そのため、画素アレイ９０の各行に対応して設けられた行ドライバ７１Ａ_iの各々に、ハイ電圧を供給する電圧線をフィードバック制御線２１_iに接続するか、傾斜電圧を供給する電圧線をフィードバック制御線２１_iに接続するかを切り替えるためのスイッチング素子を設ける必要がない。したがって、トランジスタを介した容量カップリングによる、傾斜電圧へのノイズの混入を抑制することが可能である。また、ハイ電圧を供給する電圧線と、傾斜電圧を供給する電圧線とを別個に設ける必要がないので、これらの間の配線間カップリングも低減される。例えば、行ドライバとその行ドライバに対応する１以上の単位画素セルとを結ぶ電圧線にハイ電圧を供給するか、傾斜電圧を供給するかを切り替える電圧切り替え回路を数千個の行ドライバの各々に配置した構成と比較して、トランジスタを介した容量カップリングおよび配線間カップリングをそれぞれ１／１００程度および１／１０００程度に低減し得る。

このように、本開示の第１の実施形態によれば、容量カップリングおよび配線間カップリングを低減し得るので、傾斜電圧へのノイズの混入を抑制することが可能である。傾斜電圧へのノイズの混入を抑制することにより、より効果的なノイズキャンセルを実行し得る。したがって、シェーディングの発生を抑制し得る。ノイズキャンセルの具体例は後述する。

さらに、本開示の第１の実施形態によれば、電圧線の本数および行ドライバの各々におけるスイッチング素子の個数を削減できるので、行ドライバの面積を縮小するという効果も得られる。また、電圧線の本数を削減できるので、配線の設計の自由度が向上する。すなわち、高精細化および高機能化に有利である。なお、行ドライバにハイ電圧を供給するか、傾斜電圧を供給するかを切り替える電圧切り替え回路を１箇所に集約したとしても、電圧切り替え回路を１箇所に集約したことに起因する電力の増加は、例えば２０〜３０μＷ程度に過ぎない。

図１に例示する構成では、撮像装置１００Ａの周辺回路は、１つの垂直走査回路７０Ａを含んでいる。しかしながら、周辺回路に２以上の垂直走査回路が含まれていてもよい。例えば、画素アレイの左右または上下に、垂直走査回路を１つずつ配置してもよい。

（単位画素セルの回路構成の例）
以下、画素アレイ９０における単位画素セルの回路構成の具体例を説明する。

図２は、単位画素セル１０Ａの回路構成の一例を示す。図２は、画素アレイ９０の第ｉ行に含まれる単位画素セル１０Ａのうちの１つを取り出して模式的に示している。

図２に例示する構成において、単位画素セル１０Ａは、光電変換部２０と、増幅トランジスタ１４を含む信号検出回路ＳＣとを有する。この例では、信号検出回路ＳＣは、アドレストランジスタ１６を含んでいる。増幅トランジスタ１４およびアドレストランジスタ１６は、典型的には、半導体基板に形成されたＦＥＴである。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳを用いる例を説明する。なお、半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。

光電変換部２０は、感光領域に入射した光を用いて電気信号を生成する。光電変換部２０は、例えば、フォトダイオード、または、有機材料もしくはアモルファスシリコンなどの無機材料から形成された光電変換膜を含む。以下では、光電変換部２０が光電変換膜を含む積層型の構成を例にとって説明する。

光電変換部２０は、増幅トランジスタ１４が配置された基板（典型的には半導体基板）上に設けられる。光電変換部２０は、画素電極２０ａ、対向電極２０ｃおよびこれらの電極間に配置された光電変換膜２０ｂを有する。画素電極２０ａは、アルミニウム、銅などの金属、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。典型的には、画素電極２０ａは、各単位画素セル１０Ａ毎に設けられる。例えば、互いに隣接する２つの単位画素セル１０Ａは、これらの間に空隙が設けられることにより、電気的に分離される。画素電極２０ａは、電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）ＦＤとの接続を有する。対向電極２０ｃは、光電変換膜２０ｂの受光面側に配置される電極であり、ＩＴＯなどの透明な導電性材料から形成される。撮像装置１００Ａの動作時、対向電極２０ｃには、所定の電圧Ｖｐが印加される。対向電極２０ｃおよび光電変換膜２０ｂは、典型的には、２以上の単位画素セル１０Ａにわたって形成される。

対向電極２０ｃに電圧Ｖｐを印加することにより、光電変換によって生じた正孔−電子対のうち、正孔および電子のいずれか一方を画素電極２０ａによって収集することができる。信号電荷として正孔を利用する場合、電圧Ｖｐとして、例えば１０Ｖ程度の電圧が対向電極２０ｃに印加される。対向電極２０ｃの電位を画素電極２０ａの電位よりも高くすることにより、電荷蓄積ノードＦＤに正孔を蓄積することができる。以下では、信号電荷として正孔を利用する例を説明する。もちろん、信号電荷として電子を利用してもよい。

なお、電圧Ｖｐとして、単位画素セル１０Ａの各々に対して共通の電圧を供給してもよいし、例えば、いくつかの単位画素セル１０Ａからなる画素ブロック毎に、異なる電圧を供給しても構わない。画素ブロック毎に、異なる電圧を供給することにより、各画素の感度を可変とすることができる。

電荷蓄積ノードＦＤには、増幅トランジスタ１４の制御端子（ここではゲート）が接続されている。増幅トランジスタ１４の入力端子および出力端子の一方（ここではドレイン）は、電源配線２４を介して電圧切り替え回路２５に接続されている。電圧切り替え回路２５は、第１の電圧源ＶＳ１に接続された第１のスイッチＳＷ１および第２の電圧源ＶＳ２に接続された第２のスイッチＳＷ２を含む。増幅トランジスタ１４のドレインと第１の電圧源ＶＳ１とは、第１のスイッチＳＷ１を介して直列に接続されている。また、増幅トランジスタ１４のドレインと第２の電圧源ＶＳ２とは、第２のスイッチＳＷ２を介して直列に接続されている。制御電圧Ｖ１およびＶ２を用いて第１のスイッチＳＷ１および第２のスイッチＳＷ２のそれぞれにおけるオン／オフを制御することにより、第１の電圧源ＶＳ１および第２の電圧源ＶＳ２のいずれか一方を増幅トランジスタ１４のドレインに選択的に接続することができる。第１の電圧源ＶＳ１から供給される電圧は、例えば０Ｖ（接地）であり、第２の電圧源ＶＳ２から供給される電圧は、例えばＶＤＤ（電源電圧）である。電圧切り替え回路２５は、複数の画素間で共有されてもよいし、画素毎に設けられてもよい。

増幅トランジスタ１４の入力端子および出力端子の他方（ここではソース）は、アドレストランジスタ１６を介して垂直信号線２６および定電流源２７に接続されている。垂直信号線２６は、２以上の画素の間で共有されていてもよい。アドレストランジスタ１６の制御端子（ここではゲート）には、アドレストランジスタ１６のオンおよびオフを切り替えるためのアドレス信号ＳＥＬが供給される。アドレス信号ＳＥＬは、例えば垂直走査回路７０Ａから供給される。アドレス信号ＳＥＬがハイレベルの場合、アドレストランジスタ１６がオンし、アドレストランジスタ１６、増幅トランジスタ１４および定電流源２７によってソースフォロアが形成される。これにより、電荷蓄積ノードＦＤに蓄積された電荷に応じた信号が垂直信号線２６に出力される。アドレス信号ＳＥＬがローレベルの場合、アドレストランジスタ１６がオフし、増幅トランジスタ１４と垂直信号線２６とが電気的に分離される。図２に例示する構成では、増幅トランジスタ１４および電圧切り替え回路２５は、増幅器２を構成する。

図２に例示するように、撮像装置が、光電変換部２０の信号を初期化するリセット回路ＲＣを有していてもよい。図２に例示する構成では、リセット回路ＲＣは、その入力端子または出力端子が光電変換部に接続されたリセットトランジスタ１２を含んでいる。この例では、リセットトランジスタ１２のソースおよびドレインの一方が電荷蓄積ノードＦＤに接続されている。リセットトランジスタ１２のソースおよびドレインの他方には、不図示のリセット電圧線を介して、所定の電圧ＶＲ２が印加される。電圧ＶＲ２は、後述するリセット動作における基準電圧である。垂直走査回路７０Ａから電圧ＶＲ２が供給されてもよい。

リセットトランジスタ１２の制御端子（ここではゲート）には、不図示のリセット制御線を介してリセット信号ＲＳＴが供給される。リセット信号ＲＳＴの電位がハイレベルの場合、リセットトランジスタ１２がオンし、電荷蓄積ノードＦＤがリセットされる。

リセット回路ＲＣは、単位画素セル１０Ａの各々に設けられてもよいし、２以上の単位画素セル１０Ａの間で共有されてもよい。本明細書における「リセット回路」は、電荷蓄積ノードＦＤに対する、リセットにおける基準電圧の印加／非印加を切り替えるスイッチング素子を含み、かつ、電荷蓄積ノードＦＤに接続された部分を意味する。「リセット回路」は、単位画素セル外の回路をその一部に含んでいてもよい。

図２に例示する構成において、撮像装置は、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣ１を有する。この例では、フィードバック回路ＦＣ１は、フィードバックトランジスタ１１ならびに容量素子Ｃ１およびＣ２を有する帯域制御回路３をその一部に含んでいる。帯域制御回路３は、増幅器２の出力信号に帯域制限をかけて電荷蓄積ノードＦＤに出力する。すなわち、図２に例示する構成では、電荷蓄積ノードＦＤから読み出された信号は、増幅器２によって増幅され、帯域制御回路３によって帯域制限をかけられた後に電荷蓄積ノードＦＤに帰還される。

フィードバックトランジスタ１１のソースおよびドレインの一方は、容量素子Ｃ１を介して光電変換部２０に接続されている。容量素子Ｃ１は、比較的小さな容量値を有する。フィードバックトランジスタ１１のソースおよびドレインの他方は、増幅トランジスタ１４とアドレストランジスタ１６との間のノードに接続されている。すなわち、この例では、フィードバックトランジスタ１１は、フィードバック回路ＦＣ１におけるフィードバックループの一部を構成している。以下では、フィードバックトランジスタ１１と容量素子Ｃ１との間のノードをリセットドレインノードＲＤと呼ぶことがある。なお、本明細書において、「容量素子（capacitor）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であり得る。

フィードバックトランジスタ１１の制御端子（ここではゲート）は、フィードバック制御線２１_iに接続されている。図１を参照して説明したように、フィードバック制御線２１_iは、画素アレイ９０の第ｉ行に対応して設けられた行ドライバ７１Ａ_iとの接続を有する。したがって、制御信号ＴｐおよびＲＷ_iを用いることにより、フィードバック制御線２１_iを介してフィードバックトランジスタ１１のゲートに印加される電圧を、ハイ電圧、ロー電圧および傾斜電圧の間で切り替えることができる。

フィードバックトランジスタ１１の状態は、フィードバック制御線２１_iの電位によって決定される。フィードバック制御線２１_iにハイ電圧が印加されている時、フィードバックトランジスタ１１は、オン状態である。フィードバックトランジスタ１１がオン状態の時、電荷蓄積ノードＦＤ、増幅トランジスタ１４、フィードバックトランジスタ１１および容量素子Ｃ１をその経路に含むフィードバックループが形成される。フィードバック制御線２１_iに印加されている電圧が低下すると、フィードバックトランジスタ１１の抵抗が増加する。フィードバックトランジスタ１１の抵抗が増加すると、フィードバックトランジスタ１１の帯域が狭くなり、帰還する信号の周波数領域が狭くなる。フィードバックループが形成されている時（フィードバックトランジスタ１１がオフではない時といってもよい）、フィードバックトランジスタ１１が出力する信号は、容量素子Ｃ１と電荷蓄積ノードＦＤの寄生容量とによって形成される減衰回路で減衰される。容量素子Ｃ１の容量値をＣｃ、電荷蓄積ノードＦＤの寄生容量の容量値をＣｆｄとすると、減衰率Ｂは、Ｂ＝Ｃｃ／（Ｃｃ＋Ｃｆｄ）と表される。フィードバック制御線２１_iに印加されている電圧が低下し、ロー電圧に達すると、フィードバックトランジスタ１１はオフする。つまり、フィードバックループは形成されない。

図２に例示する構成において、リセットドレインノードＲＤには、容量素子Ｃ１よりも大きな容量値を有する容量素子Ｃ２が接続されている。容量素子Ｃ２とフィードバックトランジスタ１１とからＲＣフィルタ回路が形成される。

容量素子Ｃ２の電極のうち、リセットドレインノードＲＤに接続されていない方の電極は、例えば不図示の感度調整線との接続を有する。感度調整線には、例えば垂直走査回路７０Ａから、基準電圧ＶＲ１（例えば０Ｖ）が供給される。なお、感度調整線の電位は、撮像装置の動作時において固定されている必要はない。例えばパルス電圧が感度調整線に供給されてもよい。感度調整線は、電荷蓄積ノードＦＤの電位の制御に利用可能である。

（撮像装置における動作）
次に、信号の読み出し時における撮像装置１００Ａの例示的な動作を説明する。

図３は、信号の読み出し時における撮像装置１００Ａの動作を説明するための例示的なタイミングチャートを示す。図３中、各グラフの横軸は、時間Ｔを示す。図３に示すグラフの縦軸は、上から順に、制御信号Ｔｐの電圧レベル、第２信号線Ｌ２の電圧レベルＶｃ、制御信号Ｒｗ_iの電圧レベル、フィードバック制御線２１_iの電圧レベルＶｆ、アドレス信号ＳＥＬの電圧レベル、増幅トランジスタ１４のドレインおよびソースのうち、電圧切り替え回路２５に接続されている側（ここではドレイン）の電圧レベルＶｄ、および、リセット信号ＲＳＴの電圧レベルをそれぞれ示す。グラフ中に示す電圧ＶＴｆは、フィードバックトランジスタ１１のしきい値電圧である。

図３に示す例では、時刻ｔ１０において、制御信号Ｔｐは、ローレベルである。したがって、第２電圧線Ｌ２には、ハイ電圧が印加されている。また、時刻ｔ１０において、制御信号Ｒｗ_iもローレベルである。このとき、フィードバック制御線２１_iは、第１電圧線Ｌ１に接続された状態であり、フィードバックトランジスタ１１のゲートには、ロー電圧が印加されている。

（リセット）
時刻ｔ１１において、アドレス信号ＳＥＬの電位をローレベルにする。これにより、アドレストランジスタ１６がオフし、増幅トランジスタ１４と垂直信号線２６とが電気的に分離される。また、制御信号Ｒｗ_iをハイレベルにする。制御信号Ｒｗ_iをハイレベルにすることにより、第１電圧線Ｌ１に代えて第２電圧線Ｌ２がフィードバック制御線２１_iに接続され、フィードバック制御線２１_iにハイ電圧が印加される。フィードバック制御線２１_iにハイ電圧が印加されることにより、フィードバックトランジスタ１１がオン状態となり、単位画素セル１０Ａ内にフィードバックループが形成される（図２参照）。

このときの増幅率は、増幅器２の増幅率を（−Ａ）とすれば、（−Ａ×Ｂ）と表される（「×」は乗算を表す）。設計者は、回路システムに最適な値となるように増幅率を設計することができる。通常、Ａは１よりも大きく、数１０から数１００程度の数値に設定され得る。また、このとき、電圧切り替え回路２５の第１のスイッチＳＷ１および第２のスイッチＳＷ２をそれぞれオンおよびオフとし、増幅トランジスタ１４に例えば０Ｖを印加する。

さらに、リセット信号ＲＳＴをハイレベルにする。これにより、リセットトランジスタ１２がオンし、電荷蓄積ノードＦＤの電位が、リセットにおける基準電位ＶＲ２にリセットされる。

（第１のノイズ抑制期間）
次に、時刻ｔ１２において、リセット信号ＲＳＴをローレベルにし、リセットトランジスタ１２をオフする。リセットトランジスタ１２をオフすることに伴ってｋＴＣノイズが生じる。しかしながら、リセットトランジスタ１２のオフ時、単位画素セル１０Ａ内には、増幅率が（−Ａ×Ｂ）のフィードバックループが形成されている。そのため、時刻ｔ１２から時刻ｔ１３の期間において、リセットトランジスタ１２のオフ時に生じた電荷蓄積ノードＦＤのｋＴＣノイズが、１／（１＋Ａ×Ｂ）倍に抑制される。このとき、フィードバックトランジスタ１１の動作帯域が、広帯域である第１の帯域となるようにフィードバック制御線２１_iの電位が設定されていると、ノイズを高速に抑制することが可能である。第１の帯域は、ハイレベルの信号（ここではゲート電位）に対応した帯域を意味する。ここでは、フィードバック制御線２１_iの電位がハイレベルに設定されているので、ノイズの抑制が高速である。

（第２のノイズ抑制期間）
次に、時刻ｔ１３において、制御信号Ｔｐをハイレベルにする。制御信号Ｔｐをハイレベルにすることにより、第２電圧線Ｌ２に印加される電圧が、ハイ電圧から傾斜電圧に切り替えられる。このとき、制御信号Ｒｗ_iがハイレベルのままであるので、フィードバック制御線２１_iに第２電圧線Ｌ２が接続された状態である。そのため、フィードバックトランジスタ１１のゲートに傾斜電圧が印加される。この例では、時刻ｔ１３から時刻ｔ１４の間において概ね減少する傾斜電圧を用いており、フィードバックトランジスタ１１のゲートに印加される電圧は、時刻ｔ１３から時刻ｔ１４の間にハイレベルからローレベルに向かって低下している。

フィードバックトランジスタ１１のしきい値電圧ＶＴｆを跨ぐように、フィードバック制御線２１_iの電位をハイレベルからローレベルに向けて徐々に低下させると、フィードバックトランジスタ１１は、オン状態からオフ状態に徐々に変化する。このように、時刻ｔ１３から時刻ｔ１４の間において、フィードバックトランジスタ１１の動作帯域が、第１の帯域よりも狭い第２の帯域となるようにフィードバック制御線２１_iの電位を制御する。第２の帯域は、中間レベルの信号（ここではゲート電位）に対応した帯域を意味する。

十分にノイズを抑制するための時間（時刻ｔ１３から時刻ｔ１４までの時間）は長くなるが、第２の帯域を増幅トランジスタ１４の動作帯域よりも十分に低い帯域とすることにより、ノイズ抑制効果を向上させることができる。ただし、第２の帯域が増幅トランジスタ１４の動作帯域より高くてもノイズ抑制効果は得られるので、設計者は、時刻ｔ１３から時刻ｔ１４までの期間として許容できる時間に応じて第２の帯域を任意に設計すればよい。以下では、第２の帯域は、増幅トランジスタ１４の動作帯域よりも十分に低い帯域であるとして説明する。第２の帯域が増幅トランジスタ１４の動作帯域よりも低い状態においては、フィードバックトランジスタ１１で発生する熱ノイズは、フィードバック回路ＦＣ１により、１／（１＋Ａ×Ｂ）^1/2倍に抑制される。

時刻ｔ１４において、制御信号Ｒｗ_iをローレベルにすることにより、第２電圧線Ｌ２に代えて、第１電圧線Ｌ１をフィードバック制御線２１_iに接続する。第１電圧線Ｌ１をフィードバック制御線２１_iに接続することにより、フィードバック制御線２１_iにロー電圧を印加する。つまり、第２の帯域が増幅トランジスタ１４の動作帯域よりも低い状態で、時刻ｔ１４においてフィードバック制御線２１_iの電位をローレベルにし、フィードバックトランジスタ１１をオフする。この例では、時刻ｔ１４において制御信号Ｔｐもローレベルにしているので、第２電圧線Ｌ２の電圧が時刻ｔ１４においてハイ電圧に戻されている。

フィードバックトランジスタ１１のオフ時、電荷蓄積ノードＦＤに残存するｋＴＣノイズは、リセットトランジスタ１２に起因したｋＴＣノイズと、フィードバックトランジスタ１１に起因したｋＴＣノイズとの二乗和の平方根で表される。また、容量素子Ｃ２の容量値をＣｓとすると、帰還による抑制がない状態において発生するフィードバックトランジスタ１１のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ１２のｋＴＣノイズの（Ｃｆｄ／Ｃｓ）^1/2倍である。この点を考慮すれば、帰還がある場合のｋＴＣノイズは、帰還がない場合と比較して（１＋（１＋Ａ×Ｂ）×（Ｃｆｄ／（Ｃｓ×Ｂ²）））^1/2／（１＋Ａ×Ｂ）倍に抑制される。

（露光／読み出し期間）
次に、時刻ｔ１５においてアドレス信号ＳＥＬをハイレベルにして、アドレストランジスタ１６をオンにする。また、電圧切り替え回路２５の第１のスイッチＳＷ１および第２のスイッチＳＷ２をそれぞれオフおよびオンとし、増幅トランジスタ１４のドレインに例えばＶＤＤを印加する。この状態においては、増幅トランジスタ１４と定電流源２７とがソースフォロア回路を形成する。垂直信号線２６の電位は、電荷蓄積ノードＦＤに蓄積された信号電荷に応じた電位となる。このソースフォロア回路の増幅率は、例えば１程度に設定される。

時刻ｔ１５における電荷蓄積ノードＦＤの電圧は、時刻ｔ１４から時刻ｔ１５までの期間に光電変換部２０によって生成された電気信号に応じた分だけ、リセットにおける基準の電圧（電圧ＶＲ２）から変化している。電荷蓄積ノードＦＤの電圧は、増幅器２により増幅されて（この例では増幅率は１程度）、垂直信号線２６に出力される（時刻ｔ１６）。

ランダムノイズは、光電変換部２０で光電変換によって生成される電気信号が０である時の出力の揺らぎ、すなわち、ｋＴＣノイズを意味する。この例では、ｋＴＣノイズは、ノイズ抑制期間に（１＋（１＋Ａ×Ｂ）×（Ｃｆｄ／（Ｃｓ×Ｂ²）））^1/2／（１＋Ａ×Ｂ）倍に抑制されている。さらに、露光／読み出し期間における増幅率は、１程度である。したがって、ランダムノイズが抑制された信号を垂直信号線２６から読み出すことが可能である。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。

この例では、電圧発生回路８０が生成する傾斜電圧は、時刻ｔ１３〜時刻ｔ１４の間において概ね減少する電圧である。しかしながら、時刻ｔ１３〜時刻ｔ１４の間において概ね増大する電圧を傾斜電圧として用いてもよい。フィードバックトランジスタ１１のしきい値ＶＴｆを跨ぐように変化する電圧であれば、本開示の実施形態における傾斜電圧として用い得る。なお、傾斜電圧は、ハイレベルのゲート電位からローレベルのゲート電位まで（あるいは、ローレベルのゲート電位からハイレベルのゲート電位まで）変化する電圧である必要はない。例えば、傾斜電圧は、ハイレベルよりも低い電圧Ｖ３と、電圧Ｖ３よりも低く、かつ、ローレベルよりも高い電圧Ｖ４との間で時間的に遷移する電圧であってもよい。電圧変化の範囲が狭いと、ノイズキャンセルに要する時間を短縮し得るので有益である。傾斜電圧における電圧変化の範囲内に各単位画素セル１０Ａのフィードバックトランジスタ１１のしきい値ＶＴｆが収まっていれば、フィードバックトランジスタ１１毎のしきい値ＶＴｆのバラつきによらずにノイズキャンセルを実行し得る。傾斜電圧における電圧変化の範囲は、例えば数百ｍＶである。

以下、図４〜図８を参照しながら、単位画素セルの回路構成の他の具体例を説明する。

図４は、単位画素セルの回路構成の他の一例を示す。図４に示す単位画素セル１０Ｂでは、リセットトランジスタ１２が、容量素子Ｃ１と並列に接続されている。つまり、この例では、リセットトランジスタ１２のソースおよびドレインのうちの一方が電荷蓄積ノードＦＤに接続されており、他方がリセットドレインノードに接続されている。

図４に例示する構成においては、リセットにおける基準電圧として増幅トランジスタ１４の出力が利用される。そのため、電圧ＶＲ２を供給するための電源線を、例えば垂直走査回路７０Ａとリセットトランジスタ１２のソースまたはドレインとの間に設ける必要がない。すなわち、単位画素セル１０Ｂに接続される配線の本数を削減可能である。図４に例示する構成における、各トランジスタの動作タイミングは、単位画素セル１０Ａの場合と同様であり得る。

図５は、単位画素セルの回路構成のさらに他の一例を示す。図５に示す単位画素セル１０Ｃでは、リセットトランジスタ１２のソースおよびドレインのうち、電荷蓄積ノードＦＤに接続されていない側が、フィードバックトランジスタ１１のソースおよびドレインのうち、リセットドレインノードＲＤに接続されていない側に接続されている。このような構成によれば、リセットトランジスタ１２をオフする前後における、電荷蓄積ノードＦＤの電圧の変化を縮小し得る。したがって、より高速なノイズ抑制が可能となる。図５に例示する構成における、各トランジスタの動作タイミングは、単位画素セル１０Ａの場合と同様であり得る。

図６は、単位画素セルの回路構成のさらに他の一例を示す。図６に示す単位画素セル１０Ｄは、上述の単位画素セル１０Ａ〜１０Ｃと同様に、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣ２を有する。

フィードバック回路ＦＣ２は、帯域制御回路３Ｃをその一部に含む。帯域制御回路３Ｃは、フィードバックトランジスタ１１を有する。図６に例示する構成において、フィードバックトランジスタ１１の入力端子および出力端子のうちの一方（ここではソースおよびドレインのうちの一方）は、電荷蓄積ノードＦＤに接続されており、他方は、増幅トランジスタ１４およびアドレストランジスタ１６の間のノードに接続されている。

フィードバックトランジスタ１１は、電荷蓄積ノードＦＤに対する、リセットにおける基準電圧の印加／非印加を切り替えるスイッチング素子として機能する。つまり、図６に例示する構成では、フィードバックトランジスタ１１は、上述の単位画素セル１０Ａ〜１０Ｃにおけるリセットトランジスタ１２と同様の機能も有し、光電変換部２０の信号を初期化するリセット回路ＲＣの一部を形成する。つまり、この例では、リセット回路ＲＣは、フィードバック回路ＦＣ２のフィードバックループの一部を構成している。図６に例示するような回路構成によれば、上述の単位画素セル１０Ａ〜１０Ｃと比較して、単位画素セル内のトランジスタ数を低減できる。

図６に例示する構成における、フィードバックトランジスタ１１の動作タイミングは、単位画素セル１０Ａの場合とほぼ同様であり得る。図６に例示する構成では、アドレストランジスタ１６がオフの状態で、フィードバックトランジスタ１１をオンにし、かつ、第１のスイッチＳＷ１および第２のスイッチＳＷ２をそれぞれオンおよびオフとして増幅トランジスタ１４に例えば０Ｖを印加することにより、電荷蓄積ノードＦＤがリセットされる（図３の時刻ｔ１１に相当）。リセットにおける基準電圧は、増幅トランジスタ１４の出力である。このときのフィードバックトランジスタ１１の動作帯域は、第１の帯域である。

図７は、単位画素セルの回路構成のさらに他の一例を示す。図７に示す構成において、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣ３は、周辺回路に配置された反転増幅器１８を含む。

図７に示す単位画素セル１０Ｅでは、撮像装置の動作時、増幅トランジスタ１４のドレインにＶＤＤが印加される。増幅トランジスタ１４のソースは、アドレストランジスタ１６のドレインに接続されており、アドレストランジスタ１６のソースは、出力信号線２６に接続されている。出力信号線２６は、２以上の単位画素セル１０Ｅとの接続を有し得る。

反転増幅器１８は、例えば二次元に配列された単位画素セル１０Ｅの列毎に配置される。図示するように、反転増幅器１８の負側の入力端子は、対応する出力信号線２６に接続されている。反転増幅器１８の正側の入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。この電圧Ｖｒｅｆは、リセットにおける基準電圧として利用される。反転増幅器１８の出力端子は、各列に対応して設けられたフィードバック線２８を介して、その反転増幅器１８の負側の入力端子との接続を有する１以上の単位画素セル１０Ｅに接続されている。より詳細には、フィードバック線２８に、フィードバックトランジスタ１１のソースおよびドレインのうち、リセットドレインノードＲＤに接続されていない側が接続される。

この例では、フィードバックループの形成は、フィードバック線２８を共有する単位画素セル１０Ｅのうちの１つに対して実行される。すなわち、この例では、フィードバック線２８を共有する単位画素セル１０Ｅのうち、アドレストランジスタ１６がオンされることによって選択された単位画素セル１０Ｅに対してフィードバックループを形成し、ノイズキャンセルを実行する。反転増幅器１８は、フィードバック回路ＦＣ３のフィードバックループの一部を構成する。反転増幅器１８をフィードバックアンプと呼んでもよい。

図７に例示する構成における、アドレストランジスタ１６を除く各トランジスタの動作タイミングは、単位画素セル１０Ａの場合と同様であり得る。フィードバックトランジスタ１１のゲート電圧として傾斜電圧を用いることにより、トランジスタの急激なオン／オフを回避し、トランジスタのオン／オフに伴って発生するノイズを縮小することができる。フィードバック回路ＦＣ３の利得をＡとすると、フィードバックループの形成により、ｋＴＣノイズを１／（１＋Ａ）の大きさまでキャンセルすることができる。このように、画素アレイ９０の列毎にフィードバックループの形成を実行してもよい。

図８は、単位画素セルの回路構成のさらに他の一例を示す。図８に示す単位画素セル１０Ｆでは、図５を参照して説明した単位画素セル１０Ｃと同様に、リセットトランジスタ１２のソースおよびドレインのうち、電荷蓄積ノードＦＤに接続されていない側が、フィードバックトランジスタ１１のソースおよびドレインのうち、リセットドレインノードＲＤに接続されていない側に接続されている。図８に示す回路構成においても、図７に示す回路構成と同様に、フィードバックループの形成は、フィードバック線２８を共有する単位画素セル１０Ｆのうちの１つに対して実行される。

（第１の実施形態の変形例）
図９は、本開示の第１の実施形態による撮像装置の他の例示的な構成を示す。図９に示す撮像装置１００Ｂと、図１を参照して説明した撮像装置１００Ａとの間の主な相違点は、撮像装置１００Ｂが、垂直走査回路７０Ａに代えて垂直走査回路７０Ｂを有する点である。

図９に示すように、垂直走査回路７０Ｂは、複数の行ドライバ７１Ｂ_iから構成された行ドライバアレイ７１Ｂａ、電圧切り替え回路７２Ｂ、制御回路７８、第１電圧線Ｌ１および第２電圧線Ｌ２を含む。この例では、第１電圧線Ｌ１および第２電圧線Ｌ２は、それぞれ、第２端子Ｔ２および電圧切り替え回路７２Ｂに接続されている。すなわち、この例では、撮像装置１００Ｂの動作時、第１電圧線Ｌ１にはハイ電圧が印加される。

電圧切り替え回路７２Ｂは、電圧発生回路８０および第１端子Ｔ１に接続されている。電圧切り替え回路７２Ｂは、第２電圧線Ｌ２に、ロー電圧を印加するか、傾斜電圧を印加するかを切り替え可能に構成されている。この例では、電圧切り替え回路７２Ｂは、電圧発生回路８０と第２電圧線Ｌ２との間に接続されたＣＭＯＳスイッチ７５ｃと、第１端子Ｔ１と第２電圧線Ｌ２との間に接続されたｎＭＯＳスイッチ７５ｎとを有する。ＣＭＯＳスイッチ７５ｃおよびｎＭＯＳスイッチ７５ｎのそれぞれにおけるオンおよびオフは、制御信号Ｔｐによって制御される。上述した電圧切り替え回路７２Ａ（図１参照）におけるＣＭＯＳスイッチ７３ｃおよびｐＭＯＳスイッチ７３ｐと同様に、電圧切り替え回路７２ＢにおけるＣＭＯＳスイッチ７５ｃおよびｎＭＯＳスイッチ７５ｎは、相補的に動作する。すなわち、ＣＭＯＳスイッチ７５ｃがオンのとき、電圧発生回路８０と第２電圧線Ｌ２との間の接続が確立され、電圧切り替え回路７２Ｂを介して第２電圧線Ｌ２に傾斜電圧が供給される。ＣＭＯＳスイッチ７５ｃがオフのとき、ｎＭＯＳスイッチ７５ｎがオンすることにより、第１端子Ｔ１と第２電圧線Ｌ２との間の接続が確立され、第２電圧線Ｌ２にロー電圧が供給される。

この例では、第ｉ行に属する１以上の単位画素セル１０Ｇにフィードバック制御線２１_iによって接続された行ドライバ７１Ｂ_iの各々は、ハイ電圧を供給する第１電圧線Ｌ１と、ロー電圧または傾斜電圧を供給する第２電圧線Ｌ２とに接続されている。したがって、撮像装置１００Ｂの動作時、行ドライバ７１Ｂ_iの各々は、電圧切り替え回路７２ＢにおけるＣＭＯＳスイッチ７５ｃおよびｎＭＯＳスイッチ７５ｎのオンまたはオフに応じて、ハイ電圧および傾斜電圧の供給を受けるか、あるいは、ハイ電圧およびロー電圧の供給を受ける。

図９に例示する構成において、行ドライバ７１Ｂ_iの各々は、電圧切り替え回路７２Ｂとフィードバック制御線２１_iとの間に接続されたＣＭＯＳスイッチ７６ｃ_iと、第２端子Ｔ２とフィードバック制御線２１_iとの間に接続されたｐＭＯＳスイッチ７６ｐ_iとを有する。行ドライバ７１Ｂ_iの各々におけるＣＭＯＳスイッチ７６ｃ_iおよびｐＭＯＳスイッチ７６ｐ_iは、制御信号Ｒｗ_iに基づいて相補的に動作する。したがって、ＣＭＯＳスイッチ７６ｃ_iがオンのとき、第２電圧線Ｌ２とフィードバック制御線２１_iとの間の接続が確立され、制御信号Ｔｐがハイレベルであるかローレベルであるかに応じて、フィードバック制御線２１_iに傾斜電圧またはロー電圧のいずれか一方が供給される。ＣＭＯＳスイッチ７６ｃ_iがオフのとき、ｐＭＯＳスイッチ７６ｐ_iがオンすることにより、第１電圧線Ｌ１とフィードバック制御線２１_iとの間の接続が確立され、フィードバック制御線２１_iにハイ電圧が供給される。

このように、傾斜電圧を供給する電圧線と、ロー電圧を供給する電圧線とを共通として、共通化された電圧線（第２電圧線Ｌ２）を介して行ドライバ７１Ｂ_iに傾斜電圧およびロー電圧のいずれか一方を選択的に印加してもよい。このような構成によっても、ハイ電圧、ロー電圧、および、ノイズの混入が抑制された傾斜電圧のいずれか１つをフィードバック制御線２１_iに選択的に印加することが可能である。また、行ドライバ内のスイッチング素子を削減して、トランジスタを介した容量カップリングを低減することが可能である。

なお、この例では、撮像装置１００Ｂにおける画素アレイ９０Ｇは、複数の単位画素セル１０Ｇから構成されている。単位画素セル１０Ｇは、フィードバックトランジスタ１１がＰチャンネルＭＯＳであること以外は、図２を参照して説明した構成と同様の構成を有する。フィードバックトランジスタ１１としてＰチャンネルＭＯＳを用いれば、単位画素セル１０Ｇに代えて、図４〜図８を参照してそれぞれ説明した単位画素セル１０Ｂ〜１０Ｆと同様の構成のいずれも適用し得る。

（第２の実施形態）
図１０は、本開示の第２の実施形態による撮像装置の例示的な構成を示す。図１０に示す撮像装置２００と、図１を参照して説明した撮像装置１００Ａとの間の相違点は、撮像装置２００が、垂直走査回路７０Ａに代えて垂直走査回路７０Ｃを有する点である。

図１０に示すように、垂直走査回路７０Ｃは、複数の行ドライバ７１Ｃ_iから構成された行ドライバアレイ７１Ｃａ、制御回路７８、第１電圧線Ｌ１、第２電圧線Ｌ２および第３電圧線Ｌ３を含む。第１電圧線Ｌ１は、フィードバック制御線２１_iとの接続を有する行ドライバ７１Ｃ_iと第１端子Ｔ１との間に接続されており、第２電圧線Ｌ２は、行ドライバ７１Ｃ_iと第２端子Ｔ２との間に接続されている。図示するように、行ドライバ７１Ｃ_iは、第３電圧線Ｌ３との接続を有する。この第３電圧線Ｌ３は、電圧発生回路８０に接続されている。すなわち、撮像装置２００の動作時、行ドライバ７１Ｃ_iは、第１電圧線Ｌ１、第２電圧線Ｌ２および第３電圧線を介して、それぞれ、ロー電圧、ハイ電圧および傾斜電圧の供給を受ける。

行ドライバ７１Ｃ_iの各々は、画素アレイ９０の第ｉ行に属する１以上の単位画素セル１０Ａに接続されたフィードバック制御線２１_iに、第１電圧線Ｌ１、第２電圧線Ｌ２および第３電圧線Ｌ３のいずれか１つを選択的に接続可能に構成されている。この例では、行ドライバ７１Ｃ_iの各々は、第１端子Ｔ１とフィードバック制御線２１_iとの間に接続されたｎＭＯＳスイッチ７８ｎ_i、第２端子Ｔ２とフィードバック制御線２１_iとの間に接続されたｐＭＯＳスイッチ７８ｐ_i、および、電圧発生回路８０とフィードバック制御線２１_iとの間に接続されたＣＭＯＳスイッチ７８ｃ_iを有する。

ｎＭＯＳスイッチ７８ｎ_i、ｐＭＯＳスイッチ７８ｐ_iおよびＣＭＯＳスイッチ７８ｃ_iは、制御信号Ｒｗ_iおよび制御信号Ｔｐに基づいて動作し、フィードバック制御線２１_iと、第１電圧線Ｌ１、第２電圧線Ｌ２および第３電圧線Ｌ３のうちのいずれか１つとの間の電気的な接続を確立する。図１０に例示する構成において、制御信号Ｒｗ_iがローレベルのとき、ｎＭＯＳスイッチ７８ｎ_i、ｐＭＯＳスイッチ７８ｐ_iおよびＣＭＯＳスイッチ７８ｃ_iのうち、ｎＭＯＳスイッチ７８ｎ_iのみがオンすることにより、第１電圧線Ｌ１とフィードバック制御線２１_iとの間の接続が確立される。したがって、このとき、フィードバック制御線２１_iにはロー電圧が供給される。制御信号Ｒｗ_iがハイレベルかつ制御信号Ｔｐがローレベルのとき、ｐＭＯＳスイッチ７８ｐ_iのみがオンし、第２電圧線Ｌ２とフィードバック制御線２１_iとの間の接続が確立される。したがって、フィードバック制御線２１_iにハイ電圧が供給される。制御信号Ｒｗ_iおよび制御信号Ｔｐがともにハイレベルであれば、ＣＭＯＳスイッチ７８ｃ_iのみがオンすることにより、第３電圧線Ｌ３とフィードバック制御線２１_iとの間の接続が確立され、フィードバック制御線２１_iに傾斜電圧が供給される。

このように、行ドライバ７１Ｃ_iにロー電圧を供給する第１電圧線Ｌ１と、行ドライバ７１Ｃ_iにハイ電圧を供給する第２電圧線Ｌ２と、行ドライバ７１Ｃ_iに傾斜電圧を供給する第３電圧線Ｌ３とを個別に設けてもよい。さらに、これらの電源線のうちの１つを行ドライバ７１Ｃ_i内において選択的にフィードバック制御線２１_iに接続することにより、単位画素セル１０Ａに供給する電圧を切り替えてもよい。ロー電圧を供給する電圧線、ハイ電圧を供給する電圧線および傾斜電圧を供給する電圧線を個別に設けることにより、例えば、ロー電圧の供給を受ける行、ハイ電圧の供給を受ける行および傾斜電圧の供給を受ける行を画素アレイ９０中に混在させ得る。したがって、画素アレイ９０全体におけるノイズキャンセルのための期間を短縮することが可能である。第２の実施形態によれば、撮像装置の動作を高速化し得る。

なお、この例では、撮像装置２００における画素アレイ９０は、複数の単位画素セル１０Ａから構成されている。もちろん、単位画素セル１０Ａに代えて、図４〜図８を参照してそれぞれ説明した単位画素セル１０Ｂ〜１０Ｆのいずれを適用してもよい。

上述の各実施形態では、リセットトランジスタ１２、増幅トランジスタ１４およびアドレストランジスタ１６の各々がＮチャンネルＭＯＳである例を説明した。しかしながら、本開示の実施形態におけるトランジスタは、ＮチャンネルＭＯＳに限定されない。リセットトランジスタ１２、増幅トランジスタ１４およびアドレストランジスタ１６は、ＰチャンネルＭＯＳであってもよい。また、フィードバックトランジスタ１１、リセットトランジスタ１２、増幅トランジスタ１４およびアドレストランジスタ１６の全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要はない。トランジスタとして、ＦＥＴのほか、バイポーラトランジスタも用い得る。

上述の電圧切り替え回路７２Ａおよび７２Ｂ、ならびに、行ドライバ７１Ａ_i、７１Ｂ_iおよび７１Ｃ_iの構成は、図面を参照して説明した構成に限定されない。図に示す構成は、あくまでも例示であり、電圧の切り替えができれば、ｐＭＯＳスイッチ、ｎＭＯＳスイッチおよびＣＭＯＳスイッチの他の組み合わせを用いてもよい。あるいは、ｐＭＯＳスイッチ、ｎＭＯＳスイッチおよびＣＭＯＳスイッチ以外の他のスイッチング素子を適用してもよい。

（第３の実施形態）
図１１は、本開示の第３の実施形態に係るカメラシステムの構成例を模式的に示す。図１１に示すカメラシステム３００は、レンズ光学系３１０と、図１を参照して説明した撮像装置１００Ａと、システムコントローラ３３０と、カメラ信号処理部３２０とを有する。

レンズ光学系３１０は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含む。レンズ光学系３１０は、撮像装置１００Ａの撮像面に光を集光する。

システムコントローラ３３０は、カメラシステム３００全体を制御する。システムコントローラ３３０は、例えばマイクロコンピュータによって実現され得る。

カメラ信号処理部３２０は、撮像装置１００Ａからの出力信号を処理する信号処理回路として機能する。カメラ信号処理部３２０は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部３２０は、例えばＤＳＰ（Digital Signal Processor）などによって実現され得る。

カメラシステム３００における撮像装置１００Ａは、低ノイズの傾斜電圧を単位画素セルのフィードバックトランジスタ１１に供給することが可能である。したがって、カメラシステム３００では、ノイズの影響が低減されている。その結果、電荷を正確に読み出すことができ、良好な画像を取得できる。撮像装置１００Ａに代えて、図９を参照して説明した撮像装置１００Ｂ、および、図１０を参照して説明した撮像装置２００のいずれを用いてもよい。

本開示の実施形態によれば、シェーディングの発生を抑制することが可能である。本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラなど、様々なカメラシステムおよびセンサシステムに適用できる。

２ 増幅器
３、３Ｃ 帯域制御回路
１０Ａ〜１０Ｇ 単位画素セル
１１ フィードバックトランジスタ
１２ リセットトランジスタ
１４ 増幅トランジスタ
１６ アドレストランジスタ
１８ 反転増幅器
２０ 光電変換部
２０ａ 画素電極
２０ｂ 光電変換膜
２０ｃ 対向電極
２１_i フィードバック制御線
２４ 電源配線
２５ 電圧切り替え回路
２６ 垂直信号線
２７ 定電流源
２８ フィードバック線
７０Ａ〜７０Ｃ 垂直走査回路
７１Ａａ、７１Ｂａ、７１Ｃａ 行ドライバアレイ
７１Ａ_i、７１Ｂ_i、７１Ｃ_i 行ドライバ
７２Ａ、７２Ｂ 電圧切り替え回路
７３ｃ、７５ｃ ＣＭＯＳスイッチ
７３ｐ ｐＭＯＳスイッチ
７４ｃ_i、７６ｃ_i、７８ｃ_i ＣＭＯＳスイッチ
７４ｎ_i、７８ｎ_i ｎＭＯＳスイッチ
７５ｎ ｎＭＯＳスイッチ
７６ｐ_i、７８ｐ_i ｐＭＯＳスイッチ
７８ 制御回路
８０ 電圧発生回路
９０、９０Ｇ 画素アレイ
１００Ａ、１００Ｂ、２００ 撮像装置
３００ カメラシステム
３１０ レンズ光学系
３３０ システムコントローラ
３２０ カメラ信号処理部
Ｃ１、Ｃ２ 容量素子
ＦＣ１〜ＦＣ３ フィードバック回路
ＦＤ 電荷蓄積ノード
Ｌ１ 第１電圧線
Ｌ２ 第２電圧線
Ｌ３ 第３電圧線
ＲＣ リセット回路
ＲＤ リセットドレインノード
ＳＣ 信号検出回路
ＳＷ１ 第１のスイッチ
ＳＷ２ 第２のスイッチ
Ｔ１ 第１端子
Ｔ２ 第２端子
ＶＳ１ 第１の電圧源
ＶＳ２ 第２の電圧源

Claims (7)

1. それぞれが、光電変換部、および、前記光電変換部によって生成された信号を検出する信号検出回路を含む複数の画素と、
   傾斜電圧を発生する電圧発生回路と、
   前記電圧発生回路に接続された第１切り替え回路と、
   ハイ電圧およびロー電圧のうちの一方が印加される第１電圧線と、
   前記第１切り替え回路を介して前記電圧発生回路に接続された第２電圧線と、
   前記第１電圧線および前記第２電圧線に電気的に接続された複数の第２切り替え回路と、
   それぞれが、前記複数の第２切り替え回路のうちの１つと、前記複数の画素のうち、前記１つに対応する１以上の画素とを接続する複数の第３電圧線と
   を備え、
   前記複数の第２切り替え回路の各々は、前記第１電圧線および前記第２電圧線のいずれか一方と、前記複数の第３電圧線のうち、対応する第３電圧線との間の電気的な接続を選択的に確立し、
   前記第１切り替え回路は、前記第２電圧線に前記ハイ電圧または前記ロー電圧のうちの他方を印加するか、前記傾斜電圧を印加するかを切り替える、撮像装置。
2. 前記ハイ電圧または前記ロー電圧のうちの前記他方は、前記ハイ電圧である、請求項１に記載の撮像装置。
3. 前記光電変換部の信号を初期化するリセット回路をさらに備える、請求項１または２に記載の撮像装置。
4. 前記信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、
   前記リセット回路は、前記フィードバック回路のフィードバックループの一部を構成する、請求項３に記載の撮像装置。
5. 前記リセット回路は、その入力端子または出力端子が前記光電変換部に接続された第１トランジスタを含み、
   前記第１トランジスタの制御端子は、前記複数の第３電圧線のうち、対応する第３電圧線に接続されている、請求項４に記載の撮像装置。
6. 前記信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、
   前記フィードバック回路は、前記フィードバック回路のフィードバックループの一部を構成する第１トランジスタであって、その制御端子が、前記複数の第３電圧線のうち、対応する第３電圧線に接続された第１トランジスタを含み、
   前記リセット回路は、その入力端子または出力端子が前記光電変換部に接続された第２トランジスタを含む、請求項３に記載の撮像装置。
7. 前記傾斜電圧は、前記ハイ電圧と前記ロー電圧との間の範囲において概ね増大または概ね減少する電圧である、請求項１から６のいずれかに記載の撮像装置。

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