KR102503213B1 - 세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서 - Google Patents

세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서 Download PDF

Info

Publication number
KR102503213B1
KR102503213B1 KR1020160041829A KR20160041829A KR102503213B1 KR 102503213 B1 KR102503213 B1 KR 102503213B1 KR 1020160041829 A KR1020160041829 A KR 1020160041829A KR 20160041829 A KR20160041829 A KR 20160041829A KR 102503213 B1 KR102503213 B1 KR 102503213B1
Authority
KR
South Korea
Prior art keywords
switch
transistor
node
signal
gate
Prior art date
Application number
KR1020160041829A
Other languages
English (en)
Other versions
KR20170114602A (ko
Inventor
하상훈
박지용
이광현
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020160041829A priority Critical patent/KR102503213B1/ko
Priority to US15/438,060 priority patent/US9942496B2/en
Publication of KR20170114602A publication Critical patent/KR20170114602A/ko
Priority to US15/913,033 priority patent/US10404927B2/en
Application granted granted Critical
Publication of KR102503213B1 publication Critical patent/KR102503213B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
    • H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/74—Circuitry for scanning or addressing the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/779—Circuitry for scanning or addressing the pixel array

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

본 발명의 실시 예들에 따른 CDS(Correlated Double Sampling) 회로는 픽셀 신호 및 램프 신호를 비교하고, 비교 결과에 상응하는 비교 신호를 출력하는 비교기, 및 상기 비교기의 오프셋(offset) 성분을 제거하는 제1 스위치 및 제2 스위치를 포함하고, 상기 제1 스위치 및 상기 제2 스위치는 상기 제1 스위치 및 상기 제2 스위치의 스위칭 동작 이후부터, 아날로그-디지털 변환(ADC) 동작 이전까지의 세틀링 타임을 감소시키도록 구성된다.

Description

세틀링 타임을 감소시키는 CDS 회로, 이를 포함하는 이미지 센서{CDS CIRCUIT FOR DECREASING SETTLING TIME AND IMAGE SENSOR INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 CDS 회로에 관한 것으로, 특히 세틀링 타임을 감소시킬 수 있는 CDS 회로 및 이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서의 아날로그-디지털 변환 방법으로서, 싱글-슬로프 아날로그 디지털 변환(single-slope analog digital converting) 방법이 널리 사용된다.
상기 방법은 램프(ramp) 신호와 일정한 전압 레벨을 갖는 픽셀(pixel) 신호를 비교하고, 비교 결과에 따라 램프 신호의 전압 레벨과 픽셀 신호의 전압 레벨이 같아지는 시간 또는 시점을 디지털 신호로 변환하는 것이다.
컬럼 병렬(column parallel) 아날로그-디지털 변환 방법에서, 하나의 픽셀 피치(pixel pitch) 내에 하나 이상의 컬럼 아날로그-디지털 변환기가 집적되어야 하기 때문에, 레이아웃(layout) 면적과 소비 전력을 고려할 때, 상기 싱글-슬로프 아날로그 디지털 변환 방법이 널리 사용되고 있다.
이미지 센서는 상관 이중 샘플링(correlated double sampling(CDS)) 방식을 채용하고, CDS 방식에 의해 샘플링(sampling)된 신호, 예컨대 리셋 신호와 이미지 신호의 차이를 카운팅(counting)하여 디지털 신호로 출력한다.
최근 CIS(CMOS Image Sensor) 분야에서, 고화소화(High resolution) 및 HFR(High Frame Rate)의 기술이 요구되고 있다. 특히, 빠르게 움직이는 피사체를 촬영하는 경우, CIS의 롤링 셔터(Rolling Shutter)로 인한 영상 왜곡(Image Distortion)을 억제하기 위하여, 120 fps(frame per second) 이상의 HFR 동작이 매우 중요하다.
이러한 HFR 동작을 구현하기 위하여, 이미지 센서의 ADC(analog-digital converter) 동작에서, 픽셀 세틀링 타임(Pixel Settling Time)을 감소 시키는 기술이 제안되어 왔다.
본 발명이 이루고자 하는 기술적 과제는 오토 제로(auto zero) 스위치의 세틀링 타임을 감소시킴으로써, HFR 동작을 구현하는 CDS 회로 및 이를 포함하는 이미지 센서를 제공함에 있다.
본 발명의 실시 예들에 따른 CDS(Correlated Double Sampling) 회로는 픽셀 신호 및 램프 신호를 비교하고, 비교 결과에 상응하는 비교 신호를 출력하는 비교기, 및 상기 비교기의 오프셋(offset) 성분을 제거하는 제1 스위치 및 제2 스위치를 포함하고, 상기 제1 스위치 및 상기 제2 스위치는 상기 제1 스위치 및 상기 제2 스위치의 스위칭 동작 이후부터, 아날로그-디지털 변환(ADC) 동작 이전까지의 세틀링 타임을 감소시키도록 구성된다.
상기 제1 스위치는 제1 입력 노드 및 출력 노드를 연결하고, 상기 제2 스위치는 제2 입력 노드 및 비교 노드를 연결하고, 상기 픽셀 신호는 상기 제1 입력 노드를 통해 상기 비교기에 입력되고, 상기 램프 신호는 상기 제2 입력 노드를 통해 상기 비교기로 입력된다.
상기 비교기는 전압원과 상기 출력 노드의 사이에 연결되며, 게이트가 상기 비교 노드에 연결되는 제1 트랜지스터, 상기 전압원과 상기 비교 노드의 사이에 연결되며, 게이트가 상기 비교 노드에 연결되는 제2 트랜지스터, 공통 노드와 상기 출력 노드의 사이에 연결되며, 게이트가 상기 제1 입력노드에 연결되는 제3 트랜지스터, 및 상기 공통 노드와 상기 비교 노드의 사이에 연결되며, 게이트가 상기 제2 입력노드에 연결되는 제4 트랜지스터를 포함하고, 상기 픽셀 신호는 상기 제3 트랜지스터의 게이트로 입력되고, 상기 램프 신호는 상기 제4 트랜지스터의 게이트로 입력된다.
상기 제1 내지 제4 트랜지스터, 상기 제1 스위치 및 상기 제2 스위치는 트랜지스터의 기판, 상기 기판 위에 형성되는 게이트 절연층, 상기 게이트 절연층 위에 형성되는 게이트, 및 상기 게이트의 양쪽에 이온 주입에 따라 형성되는 소스와 드래인을 포함하는 트랜지스터이고, 상기 제1 내지 제4 트랜지스터는 상기 기판 및 상기 게이트 절연층 사이에 형성되는 실리콘-게르마늄 계층을 더 포함하는 트랜지스터이다.
본 발명의 실시 예들에 따라, 상기 제1 스위치 및 상기 제2 스위치에 cSiGe 공정을 적용하지 않을 수 있다.
상기 제1 스위치는 서로 직렬로 연결된 복수의 제1 스위치 소자들을 포함하고, 상기 제2 스위치는 서로 직렬로 연결된 복수의 제2 스위치 소자들을 포함한다.
상기 제1 내지 제4 트랜지스터들, 및 상기 복수의 제1 스위치 소자들 각각 및 상기 복수의 제2 스위치 소자들 각각은 트랜지스터의 기판, 상기 기판 위에 형성되는 게이트 절연층, 상기 게이트 절연층 위에 형성되는 게이트, 및 상기 게이트의 양쪽에 이온 주입에 따라 형성되는 소스와 드래인을 포함하는 트랜지스터이고, 상기 제1 내지 제4 트랜지스터들은 상기 게이트 절연층와 상기 기판의 사이에 형성되는 실리콘-게르마늄 계층을 더 포함하는 트랜지스터이다.
상기 제1 내지 제4 트랜지스터, 상기 제1 스위치 및 상기 제2 스위치는 트랜지스터의 기판, 상기 기판 위에 형성되는 게이트 절연층, 상기 게이트 절연층 위에 형성되는 게이트, 및 상기 게이트의 양쪽에 이온 주입에 따라 형성되는 소스와 드래인을 포함하는 트랜지스터이고, 상기 제1 스위치 및 상기 제2 스위치는 상기 제1 내지 제4 트랜지스터들보다 채널의 길이가 더 짧은 트랜지스터이고, 채널의 길이는 상기 소스 및 상기 드래인 사이의 수평거리이다.
픽셀 노드 및 제1 입력 노드에 연결된 제1 커패시터, 및 램프 노드 및 제2 입력 노드에 연결된 제2 커패시터를 더 포함하고, 상기 제1 커패시터 및 제2 커패시터는 상기 픽셀 신호 및 상기 램프 신호를 DC 블라킹(blocking)한다.
상기 제1 스위치, 상기 제2 스위치, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 P-MOS 트랜지스터이고, 상기 제1 트랜지스터, 및 상기 제4 트랜지스터는 N-MOS 트랜지스터이다.
본 발명의 실시 예들에 따른 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이, 램프 신호를 출력하는 램프 신호 생성기, 및 CDS 회로를 포함하는 이미지 센서에 있어서, 상기 CDS 회로는 픽셀 신호를 입력받는 제1 커패시터, 램프 신호를 입력받는 제2 커패시터, 상기 픽셀 신호 및 상기 램프 신호를 비교하고, 비교 결과에 상응하는 비교 신호를 출력하는 비교기, 및 상기 비교기의 오프셋(offset) 성분을 제거하는 제1 스위치 및 제2 스위치를 포함하고, 상기 제1 스위치 및 상기 제2 스위치는 상기 제1 스위치 및 상기 제2 스위치의 스위칭 동작 이후부터, 아날로그-디지털 변환(ADC) 동작 이전까지의 세틀링 타임을 감소시키도록 구성되고, 상기 제1 스위치 및 상기 제2 스위치에 cSiGe 공정을 적용하지 않을 수 있다.
상기 제1 스위치는 제1 입력 노드 및 출력 노드를 연결하고, 상기 제2 스위치는 제2 입력 노드 및 비교 노드를 연결하고, 상기 픽셀 신호는 상기 제1 입력 노드에 연결된 상기 제1 커패시터를 통해 상기 비교기에 입력되고, 상기 램프 신호는 상기 제2 입력 노드에 연결된 상기 제2 커패시터를 통해 상기 비교기로 입력된다.
상기 비교기는 전압원과 상기 출력 노드의 사이에 연결되며, 게이트가 상기 비교 노드에 연결되는 제1 트랜지스터, 상기 전압원과 상기 비교 노드의 사이에 연결되며, 게이트가 상기 비교 노드에 연결되는 제2 트랜지스터, 공통 노드와 상기 출력 노드의 사이에 연결되며, 게이트가 상기 제1 입력노드에 연결되는 제3 트랜지스터, 및 상기 공통 노드와 상기 비교 노드의 사이에 연결되며, 게이트가 상기 제2 입력노드에 연결되는 제4 트랜지스터를 포함한다.
상기 제1 내지 제4 트랜지스터, 상기 제1 스위치 및 상기 제2 스위치는 트랜지스터의 기판, 상기 기판 위에 형성되는 게이트 절연층, 상기 게이트 절연층 위에 형성되는 게이트, 및 상기 게이트의 양쪽에 이온 주입에 따라 형성되는 소스와 드래인을 포함하는 트랜지스터이고, 상기 제1 내지 제4 트랜지스터는 상기 기판 및 상기 게이트 절연층 사이에 형성되는 실리콘-게르마늄 계층을 더 포함하는 트랜지스터이다.
상기 제1 커패시터 및 제2 커패시터는 상기 픽셀 신호 및 상기 램프 신호를 DC 블라킹(blocking)한다.
본 발명의 실시 예들에 따른 CDS 회로는 오토 제로 스위치에, 비교기를 구성하는 트랜지스터들과 달리, cSiGe 계층이 없는 트랜지스터를 사용함으로써 인터페이스 거칠기(roughness)를 감소시키고, 따라서 전하 트랩(trap)이 감소되는 효과가 있다.
또한, 본 발명의 CDS 회로를 포함한 이미지 센서는 전하 트랩(trap)이 감소됨에 따라, 세틀링 타임(pixel settling time)을 감소시킬 수 있는 효과가 있다.
본 발명의 이미지 센서를 포함하는 이미지 센싱 시스템은 HFR을 구현하여, 컬럼 픽스드 패턴 노이즈(column fixed pattern noise, CFPN)을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 이미지 센싱 시스템의 개략적인 블록도이다.
도 2는 도 1에 도시된 이미지 센서를 보다 구체적으로 나타내는 블록도다.
도 3은 본 발명의 실시 예들에 따른 CDS 회로를 보다 구체적으로 나타내는 블록도이다.
도 4는 본 발명의 실시 예들에 따른 CDS 회로를 더 구체적으로 나타내는 회로도이다.
도 5는 본 발명의 실시 예들에 따른 CDS 회로를 더 구체적으로 나타내는 회로도이다.
도 6은 본 발명의 실시 예들에 따른 트랜지스터의 개략적인 단면도이다.
도 7은 본 발명의 실시 예들에 따른 트랜지스터의 개략적인 단면도이다.
도 8은 본 발명의 실시 예들에 따른 트랜지스터의 개략적인 단면도이다.
도 9는 본 발명의 실시 예들에 따른 CDS 회로의 동작을 설명하기 위한 타이밍도 이다.
도 10는 본 발명의 실시 예들에 따른 이미지 센서를 포함하는 다른 이미지 센싱 시스템의 개략적인 블록도를 나타낸다.
도 11는 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 이미지 센싱 시스템의 개략적인 블록도를 나타내며, 도 2는 도 1에 도시된 이미지 센서를 보다 구체적으로 나타내는 블록도다.
도 1 내지 도 2를 참조하면, 이미지 센싱 시스템(1)은 이미지 센서(100)와 디지털 신호 프로세서(200)를 포함한다.
이미지 센싱 시스템(1)은 디지털 신호 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 디지털 신호 프로세서(200)는 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(Display Unit, 300)에 출력할 수 있다. 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
디지털 신호 프로세서(200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 카메라 컨트롤(210)은 제어 레지스터 블락(175)을 제어한다. 카메라 컨트롤(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 제어 레지스터 블락(175)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(Image Signal Processor, 220)는 버퍼(190)의 출력 신호인 이미지 데이터를 수신하고, 수신된 이미지 데이터를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지 데이터를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
이미지 신호 프로세서(220)는 도 1에서는 디지털 신호 프로세서(200) 내부에 위치하는 것으로 도시하였으나, 실시 예들에 따라 위치는 변경될 수 있다. 예컨대, 이미지 신호 프로세서(220)는 이미지 센서(100) 내부에 위치할 수도 있다.
이미지 센서(100)는 픽셀 어레이(pixel array, 110), 로우 드라이버(Row Driver, 120), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 130), 램프 신호 생성기(Ramp Signal Generator, 155) 및 타이밍 제너레이터(Timing Generator, 165), 제어 레지스터 블락(Control Register Block, 175) 및 버퍼(Buffer, 190)를 포함한다.
픽셀 어레이(110)는 각각이 복수의 행(row) 라인들 및 복수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 복수의 픽셀들(예컨대, 111)을 포함할 수 있다.
픽셀(111)은 레드(red) 파장 영역의 빛을 통과시키는 레드 필터, 그린(green) 파장 영역의 빛을 통과시키는 그린 필터, 및 블루(blue) 파장 영역의 빛을 통과시키는 블루 필터를 포함할 수 있다. 실시 예에 따라, 픽셀(111)은 사이언(cyan) 필터, 마젠타(magenta) 필터, 및 엘로우(yellow) 필터를 포함할 수 있다.
픽셀(111)은 복수의 트랜지스터들과 광 감지 소자(예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode))를 포함한다. 복수의 픽셀(111)들 각각은 상기 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 이미지 신호를 생성한다.
타이밍 제너레이터(165)는 로우 드라이버(120), ADC(130) 및 램프 신호 생성기(155) 각각에 제어 신호를 출력하여 로우 드라이버(120), ADC(130) 및 램프 신호 생성기(155)의 동작을 제어할 수 있다. 제어 레지스터 블락(175)은 램프 신호 생성기(155), 타이밍 제너레이터(165) 및 버퍼(190) 각각에 제어 신호를 출력하여 이들 각각의 동작을 제어할 수 있다. 이때, 제어 레지스터 블락(175)은 카메라 컨트롤(210)의 제어에 따라 동작한다. 카메라 컨트롤(210)은 하드웨어 또는 소프트웨어로 구현될 수 있다.
로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 즉, 로우 드라이버(120)는 타이밍 제너레이터(165)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 이미지 신호를 ADC(130)로 출력한다.
ADC(130)는 복수의 상관 이중 샘플링(Correlated Double Sampling) 회로들 (이하 CDS 회로들, 140), 복수의 카운터들(예컨대, 170), 복수의 메모리들(예컨대, 180), 컬럼 디코더(181), 및 센스 엠프(183)를 포함한다.
도 3은 본 발명의 실시 예들에 따른 CDS 회로를 보다 구체적으로 나타내는 블록도다. 도 2 내지 도 3을 참조하면, CDS 회로(140)는 주변 회로(151)와 비교기(160)를 포함할 수 있다.
주변 회로(151)는 한 쌍의 커패시터들(C1, C2)과 한 쌍의 스위치들(SW1, SW2)를 포함한다.
제1커패시터(C1)는 비교기(160)의 오프셋과 픽셀 리셋 레벨 변화 보정을 위해 픽셀 신호 입력 노드(IP)와 제1입력 노드(INN) 사이에 접속될 수 있다. 예컨대, 제1 커패시터(C1)는 입력받은 픽셀 신호(PIX)를 DC 블로킹(DC blocking)하여 비교기(160)로 출력할 수 있다. DC 블로킹은 신호의 직류 성분을 제거하는 것을 의미할 수 있다.
제1스위치(SW1)는 CDS 회로(140)의 동작을 제어하기 위해 제1입력 노드(INN)와 출력 노드(OC) 사이에 연결될 수 있다.
제2커패시터(C2)는 비교기(160)의 오프셋과 램프 레벨 변화 보정을 위해 램프 신호 입력 노드(IR)와 제2입력 노드(INP) 사이에 연결될 수 있다. 예컨대, 제2 커패시터(C2)는 입력받은 램프 신호(RAMP)를 DC 블로킹(DC blocking)하여 비교기(160)로 출력할 수 있다.
제2스위치(SW2)는 CDS 동작을 제어하기 위해 제2입력 노드(INP)와 비교 노드(R1) 사이에 접속될 수 있다. 제1스위치(SW1) 또는 제2스위치(SW2)는 스위치 신호(SW)에 의해 제어되며, 스위치 신호(SW)는 타이밍 제너레이터(165)에서 생성될 수 있다.
도 9에 도시된 바와 같이 픽셀 신호(PIX)는 리셋 신호(RST) 또는 이미지 신호(SIG)를 포함할 수 있다.
비교기(160)는 픽셀(111)로부터 출력되는 픽셀 신호(PIX)의 초기 직류 전압과 램프 신호(RAMP)의 초기 직류 전압을 비교하고, 비교 결과에 상응하는 비교 신호(COMP)를 출력할 수 있다.
오토-제로(auto-zero) 구간에 활성화되는 스위치 신호(SW)에 응답하여, 제1스위치(SW1)는 비교기(160)의 제1입력노드(INN)를 출력 노드(OC)에 연결시키고, 제2스위치(SW2)는 비교기(160)의 제2입력노드(INP)를 비교 노드(R1)에 연결시킬 수 있다.
예컨대, 출력 노드(OC)는 비교기(160)의 양의 출력 단자일 수 있고, 비교 노드(R1)는 비교기(160)의 음의 출력 단자일 수 있다.
비교기(160)의 제1입력노드(INN)가 출력 노드(OC)에 연결되면, 제1커패시터(C1)에 저장된 픽셀 신호(PIX)와 비교 신호(COMP)는 동일한 레벨이 됨으로써, 픽셀 신호(PIX)의 리셋 노이즈와 비교기(160)의 오프셋을 제거할 수 있다.
도 4는 본 발명의 실시 예들에 따른 CDS 회로를 더 구체적으로 나타내는 회로도이다. 도 4에 도시된 CDS 회로(140)와 비교기(160) 각각은 도 3에 도시된 CDS 회로(140)와 비교기(160) 각각의 일실시 예를 나타낸다.
도 3 및 4를 참조하면, CDS 회로(140)는 비교기(160) 및 주변회로(151)를 포함할 수 있다.
비교기(160)는 전류원(I), 제1 내지 제4 트랜지스터들(N1, N2, P1, P2)을 포함할 수 있다.
실시 예들에 따라, 비교기(160)는 하나 이상의 OTA(Operational Transconductance Amplifier) 회로들을 포함할 수 있다. OTA 회로는 도 4에 도시된 바와 같이, 복수의 트랜지스터들과 전류 미러 회로, 그리고 전류원을 포함하는 회로(예컨대, 도 4에 도시된 비교기(160)와 동일한 회로)를 칭한다.
도 4에는 1개의 OTA 회로를 포함하는 비교기(160)와, 이를 포함하는 CDS 회로(140)가 예시적으로 도시되어 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
실시 예들에 따라서, 비교기(160)는 두개의 OTA 회로들을 포함할 수 있다. 이 경우, 비교기(160)는 제1 OTA 회로 및 제2 OTA 회로를 포함할 수 있다. 이때, 제1 OTA 회로는 도 5에 도시된 비교기(160)와 동일한 회로 일 수 있고, 제2 OTA 회로는 인버터(Inverter)로 구현되어, 제1 비교기의 출력 신호인 비교 신호(COMP)를 증폭하여 출력할 수 있다.
아래에서 도 4 및 도 5에 대한 설명은 비교기(160)가 1개의 OTA 회로를 포함하는 것으로 가정한다. 비교기(160)는 픽셀 신호(PIX)와 램프 신호(RAMP)를 비교하고 비교 결과에 상응하는 비교 신호(COMP)를 출력할 수 있다.
제1트랜지스터(P1)와 제2트랜지스터(P2)는 각각의 일단이 전류원(I)의 일단과 접속된다. 제1트랜지스터(P1)와 제2트랜지스터(P2) 각각은 PMOS 트랜지스터일 수 있다. 제3트랜지스터(N1)와 제4트랜지스터(N2)를 각각은 NMOS 트랜지스터일 수 있다.
예컨대, 제1트랜지스터(P1)와 제2트랜지스터(P2)는 전류 미러 회로를 구성할 수 있다.
제1 트랜지스터(P1)는 전압원(VDD) 및 출력 노드(OC) 사이에 연결되고, 제1트랜지스터(P1)의 게이트는 비교 노드(R1) 에 연결될 수 있다.
제2트랜지스터(P2)는 전압원(VDD) 및 비교 노드(R1) 사이에 연결되고, 제2트랜지스터(P2)의 게이트는 비교 노드(R1)에 연결될 수 있다.
제3 트랜지스터(N1)는 공통 노드(CN) 및 출력 노드(OC) 사이에 연결되고, 제3 트랜지스터(N1)의 게이트는 제1입력 노드(INN)에 연결될 수 있다.
제4 트랜지스터(N2)는 공통 노드(CN) 및 비교 노드(R1) 사이에 연결되고, 제4 트랜지스터(N2)의 게이트는 제2입력 노드(INP)에 연결될 수 있다.
전류원(I)는 접지단 및 공통 노드(CN)의 사이에 연결될 수 있다.
도 3 및 4를 참조하면, 주변회로(151)는 제1스위치(SW1), 제2 스위치(SW2), 제1 및 제2 커패시터(C1 및 C2)를 포함할 수 있다.
제1 및 제2 스위치들(SW1 및 SW2)는 각각 트랜지스터로 구현 될 수 있다. 예컨대, 제1스위치(SW1) 및 제2스위치(SW2)는 PMOS 트랜지스터 일 수 있다.
상술한 바와 같이, 제1커패시터(C1)는 픽셀 신호 입력 노드(IP)와 제1입력 노드(INN) 사이에 연결될 수 있다. 제1스위치(SW1)는 제1입력 노드(INN) 및 비교 신호 출력 노드(OC) 사이에 연결될 수 있다. 제2커패시터(C2)는 램프 신호 입력 노드(IR)와 제2입력 노드(INP) 사이에 연결될 수 있다. 제2스위치(SW2)는 제2입력 노드(INP)와 비교 노드(R1) 사이에 연결될 수 있다.
출력 노드(OC)는 비교 신호(COMP)를 출력할 수 있다.
도 4에 도시된 바와 달리, 전류원(I)은 전압원(VDD)와 제1트랜지스터(P1) 및 제2 트랜지스터(P2) 사이에 연결될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내지 제4 트랜지스터들(P1, P2, N1, 및 N2)는 제1 및 제2 스위치들(SW1 및 SW2)와 다른 트랜지스터 구조를 가질 수 있다. 이와 관련한 상세한 내용은 도 6 내지 8에서 상세히 설명할 것이다.
도 5는 본 발명의 실시 예들에 따른 CDS 회로를 더 구체적으로 나타내는 회로도이다.
설명의 중복을 피하기 위하여, 도 4에 대한 설명과 차이점을 중심으로 설명한다.
도 5를 참조하면, 주변회로(151)는 제1스위치(SW1), 제2 스위치(SW2), 제1 및 제2 커패시터(C1 및 C2)를 포함할 수 있다.
제1 스위치(SW1)는 복수의 제1스위치 소자들(SE11~SE1n)을 포함할 수 있다. 여기서, n은 2 이상의 정수이다. 제2 스위치(SW2)는 복수의 제2스위치 소자들(SE21~SE2n)을 포함할 수 있다. 도 5에서는 복수의 제1스위치 소자들(SE11~SE1n)의 수와 복수의 제2스위치 소자들(SE21~SE2n)의 수가 동일한 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다.
복수의 제1스위치 소자들(SE11~SE1n) 각각은 트랜지스터로 구현 될 수 있다. 예컨대, 복수의 제1스위치 소자들(SE11~SE1n) 각각은 PMOS 트랜지스터 일 수 있다.
복수의 제2스위치 소자들(SE21~SE2n) 각각은 트랜지스터로 구현 될 수 있다. 예컨대, 복수의 제2스위치 소자들(SE21~SE2n) 각각은 PMOS 트랜지스터 일 수 있다.
제1 내지 제4 트랜지스터들(P1, P2, N1, 및 N2)는 복수의 제1스위치 소자들(SE11~SE1n) 및 복수의 제2스위치 소자들(SE21~SE2n)과 다른 트랜지스터 구조를 가질 수 있다. 이와 관련한 상세한 내용은 도 6 내지 8에서 상세히 설명할 것이다.
도 5를 참조하면, 제1 커패시터(C1)는 복수의 제1 스위치 소자들(SE11~SE1n) 중 하나의 제1 스위치 소자(SE11)에만 영향을 받을 수 있다.
마찬가지로, 제2 커패시터(C2)는 복수의 제2 스위치 소자들(SE21~SE2n) 중 하나의 제2 스위치 소자(SE21)에만 영향을 받을 수 있다.
따라서, 상기 제1 스위치 소자(SE11) 및 제2 스위치 소자(SE21)에서 인터페이스 트랩된 전하량을 감소시키는 경우, 제1 및 제2 커패시터(C1 및 C2)는 더 빨리 안정화 할 수 있다.
도 6은 본 발명의 실시 예들에 따른 트랜지스터의 개략적인 단면도이다.
도 7은 본 발명의 실시 예들에 따른 트랜지스터의 개략적인 단면도이다.
도 8은 본 발명의 실시 예들에 따른 트랜지스터의 개략적인 단면도이다.
본 발명의 기술적 사 상을 설명하기 전에 개략적인 개념을 설명하기 위한 것으로 요부만 도시하였는바, 일부 구성이 생략될 수 있다.
도 6에 도시된 트랜지스터는 도 4 및 5에 도시된 제1 내지 제4 트랜지스터들(P1, P2, N1, N2)일 수 있다.
도 7에 도시된 트랜지스터는 도 4 및 5에 도시된 제1 및 제2 스위치들(SW1 및 SW2)일 수 있다.
도 8에 도시된 트랜지스터는 도 4 및 5에 도시된 제1 스위치 소자(SE1) 및 제2 스위치 소자들(SE2)일 수 있다.
설명의 편의를 위하여, 트랜지스터가 NMOS 트랜지스터일 수 있지만, 도 6에 도시된 트랜지스터는 PMOS 트랜지스터인 것으로 가정하고 설명한다. 본 발명이 이하 설명에 한정되는 것은 아니다.
도 6 내지 도 8을 참조하면, 트랜지스터는 게이트(10), 게이트 절연층(20), 실리콘 게르마늄(이하, cSiGe) 계층(30), 소스(40), 드레인(50) 및 기판(80)을 포함할 수 있다.
일반적으로 알려진 바에 따라, 게이트(10)에 게이트 전압이 인가되는 경우, 소스(40)와 드레인(50) 사이에 전하가 이동할 수 있는 채널(Channel)이 형성될 수 있다. 이때, 채널의 길이(L)는 소스(40)와 드레인(50)의 사이 길이로 도시되었으나 본 발명이 이에 한정되는 것은 아니다.
채널의 길이(L)가 길어질수록, 인터페이스 전하 트래핑(trapping)이 더 많이 발생할 수 있다.
트랜지스터는 상기 소스(40) 및 드레인(50)의 사이에 로우 도핑 영역(미도시) 및 할로 영역(미도시)을 더 포함할 수 있다.
할로 영역(미도시)는 채널 길이(L)가 축소되어 임계 전압의 감소를 막기 위해 형성되는 영역일 수 있다.
트랜지스터의 기판(80)상에는 cSiGe 계층(30)이 형성되어 있을 수 있다.
cSiGe 계층(30)은 PMOS 트랜지스터의 성능을 향상시키기 위하여, 에피택셜(epitaxial) 성장 공정으로 형성된 계층일 수 있다.
cSiGe 계층(30) 상단에는 게이트 절연층(20)가 형성되어 있을 수 있다.
게이트 절연층(20)의 상단에는 게이트(10)가 형성되어 있을 수 있다.
게이트(10)의 측벽에는 게이트(10)를 보호하기 위한 게이트 보호막(미도시)이 형성되어 있을 수 있다.
트랜지스터가 PMOS 트랜지스터인 경우, 기판(80)은 N웰(Nwell)로 이온 주입이 되어있을 수 있다.
게이트(10)의 양쪽에는 P+ 이온 주입에 의해 P+ 이온 주입 영역, 즉 소스(40) 및 드레인(50)이 형성되어 있을 수 있다.
cSiGe 계층(30)은 임계 전압을 감소시킬 수 있으나, 다른 층들(예컨대, 기판(80) 및 게이트 유전층(20))과의 인터페이스 거칠기(interface roughness)를 증가시키게 된다. 이러한 인터페이스 거칠기의 증가는 트랜지스터의 신뢰성 및 성능을 저하시킬 수 있다. 예컨대, cSiGe 계층(30)은 트랜지스터 내에서 인터페이스 전하 트래핑(trapping)을 유발할 수 있다.
따라서, 인터페이스 전하 트래핑(trapping)을 감소시키기 위해, 채널의 길이(L)를 감소시킨 트랜지스터 또는 cSiGe 계층(30)을 제거한 트랜지스터를 제1 스위치 또는 제2 스위치로 사용할 수 있다.
도 7은 상술한 원리에 따라, cSiGe 계층(30)을 제거한 트랜지스터의 단면도를 나타낸다. 따라서, 도 7에 도시된 트랜지스터는 도 4에 도시된 제1 스위치(SW1) 또는 제2스위치(SW2)일 수 있다.
도 8은 상술한 원리에 따라, 도 6에 도시된 트랜지스터보다 채널의 길이(L)가 짧은 트랜지스터의 단면도를 나타낸다. 즉, 도 6 및 도 8을 참조하면, 도 8에 도시된 트랜지스터의 채널의 길이(L?)는 도 6에 도시된 트랜지스터의 채널의 길이(L)보다 짧을 수 있다.
도 8에 도시된 트랜지스터는 cSiGe 계층(30)을 포함하는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 상기 원리를 중첩하여 적용할 수도 있다.
도 8에 도시된 트랜지스터는 도 4에 도시된 제1 및 제2 스위치들(SW1 및 SW2)일 수 있다. 또한, 도 8에 도시된 트랜지스터는 도 5에 도시된 제1 스위치 소자(SE1) 및 제2 스위치 소자(SE2)일 수 있다.
도 9는 본 발명의 실시 예들에 따른 CDS 회로의 동작을 설명하기 위한 타이밍도이다.
픽셀 신호(PIX)의 범위와 램프 신호(RAMP)의 범위는 비교기(160)의 입력 범위 이내인 것으로 가정한다.
도 9를 참조하면, 시점 T0에서, 스위치 신호(SW)는 로우 레벨(Low level)에서 하이 레벨(High level)로 변화, 즉, ON으로 변화 할 수 있다.
램프 신호(RAMP)는 시작 전압 레벨(SL)을 가질 수 있다. 픽셀 신호(PIX)가 포함하는 리셋 신호(RST)는 리셋 레벨(RL)을 가질 수 있다.
도 1 내지 4를 참조하면, 구간 T0~T1에서, 스위치 신호(SW)가 ON이므로, 제1입력 노드(INN)와 출력 노드(OC)가 연결되고, 제2입력노드(INP)와 비교 노드(R1)가 연결될 수 있다.
타이밍 컨트롤러(165)는 스위치 신호(SW)를 제어할 수 있다.
시점 T1에서, 스위치 신호(SW)는 하이 레벨에서 로우 레벨로 변화, 즉, OFF로 변화할 수 있다.
구간 T1~T2을 세틀링 타임(ST)라 칭한다. 세틀링 타임(ST)은 CDS 회로(140)이 안정화 되는 시간을 의미할 수 있다.
구간 T0~T2에서, 비교 신호(COMP)는 시작 전압 레벨(SL)을 갖는 램프 신호(RAMP) 및 리셋 레벨(RL)을 갖는 픽셀 신호(PIX)(예컨대, 리셋 신호(RST))의 차이에 상응하는 신호 일 수 있다. 예컨대, 시작 전압 레벨(SL)과 리셋 레벨(RL)은 실질적으로 같을 수 있다.
세틀링 타임(ST)은 도 9에 도시된 바와 같이, 스위치 신호(SW)에 따라 스위치가 OFF 된 후, 램프 신호(RAMP)가 오프셋 레벨(OL)로 천이 될 때까지의 시간을 의미할 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니다.
세틀링 타임(ST)은 할로(Halo) 영역의 주입에 따른 에너지 밴드(band)의 포텐셜 배리어(potential barrier) 또는 인터페이스 트랩(trap)에 의해 길어질 수 있다.
본 발명은 인터페이스 트랩(trap)에 의해 세틀링 타임(ST)이 수 μs 단위로 증가하는 현상을 방지할 수 있다.
세틀링 타임(ST)이 감소하게 되면, 전체 ADC 동작에 소요되는 시간이 줄어 들어, 이미지 센싱 시스템(1)의 HFR 동작이 가능하게 된다.
시점 T2에서, 램프 신호(RAMP)는 일정한 오프셋 값만큼 증가함으로써 시작 전압 레벨(SL)에서 오프셋 레벨(OL)으로 변경된 값을 가질 수 있다. 오프셋 레벨(OL)은 리셋 레벨(RL)보다 높을 수 있다.
구간 T2~T3에서, 비교 신호(COMP)는 오프셋 레벨(OL)을 갖는 램프 신호(RAMP) 및 리셋 레벨(RL)을 갖는 픽셀 신호(PIX)(예컨대, 리셋 신호(RST))의 차이에 상응하는 신호 일 수 있다.
시점 T3에서, 램프 인에이블 신호가 램프 신호 생성기(155)에 제공됨에 따라, 램프 신호(RAMP)는 활성화 될 수 있다.
이때, 램프 신호(RAMP)가 활성화 된다는 것은 램프 신호(RAMP)가 오프셋 레벨(OL)부터 일정하게 감소되는 것을 의미한다.
구간 T3~T4에서, 비교 신호(COMP)는 일정하게 감소되는 램프 신호(RAMP) 및 리셋 레벨(RL)을 갖는 픽셀 신호(PIX)(예컨대, 리셋 신호(RST))의 차이에 상응하는 신호 일 수 있다.
구간 T4~T5에서, 픽셀 신호(PIX)는 리셋 레벨(RL)에서 신호 레벨(GL)으로 변화할 수 있다. 구간 T4~T5에서, 비교 신호(COMP)는 일정하게 감소되는 램프 신호(RAMP) 및 신호 레벨(GL)을 갖는 픽셀 신호(PIX)(예컨대, 이미지 신호(SIG))의 차이에 상응하는 신호 일 수 있다.
시점 T5에서, 램프 신호(RAMP)는 오프셋 레벨(OL)로 천이될 수 있다.
구간 T5~T6에서, 비교 신호(COMP)는 오프셋 레벨(OL)을 갖는 램프 신호(RAMP) 및 신호 레벨(GL)을 갖는 픽셀 신호(PIX)(예컨대, 이미지 신호(SIG))의 차이에 상응하는 신호 일 수 있다.
시점 T6에서, 램프 인에이블 신호가 램프 신호 생성기(155)에 제공됨에 따라, 램프 신호(RAMP)는 활성화 될 수 있다.
구간 T6~T7에서, 비교 신호(COMP)는 일정하게 감소되는 램프 신호(RAMP) 및 신호 레벨(GL)을 갖는 픽셀 신호(PIX)(예컨대, 이미지 신호(SIG))의 차이에 상응하는 신호 일 수 있다.
도 10는 본 발명의 실시 예들에 따른 이미지 센서를 포함하는 다른 이미지 센싱 시스템의 개략적인 블록도를 나타낸다. 도 10를 참조하면, 이미지 센싱 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, 또는 스마트 폰으로 구현될 수 있다.
이미지 센싱 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다. 이미지 센서(1040)는 도 1 내지 도 9에서 설명한 이미지 센서(100)를 나타낸다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
이미지 센싱 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 이미지 센싱 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 센싱 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 이미지 센싱 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
도 11는 도 1에 도시된 이미지 센서를 포함하는 전자 시스템의 다른 실시 예를 나타내는 블록도이다.
도 1과 도 11를 참조하면, 전자 시스템(1100)은 이미지 센서(100), 프로세서(1110), 메모리(1120), 디스플레이 유닛(1130) 및 인터페이스(1140)를 포함할 수 있다.
프로세서(1110)는 이미지 센서(100)의 동작을 제어할 수 있다. 예컨대, 프로세서(1110)는 이미지 센서(100)로부터 출력되는 픽셀 신호를 처리하여 이미지 데이터를 생성할 수 있다.
메모리(1120)는 이미지 센서(100)의 동작을 제어하기 위한 프로그램과 프로세서(1110)에 의해 생성된 이미지 데이터를 저장할 수 있다. 프로세서(1110)는 메모리(1120)에 저장된 프로그램을 실행할 수 있다. 예컨대, 메모리(1120)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수 있다.
디스플레이 유닛(1130)은 프로세서(1110) 또는 메모리(1120)로부터 출력되는 상기 이미지 데이터를 디스플레이할 수 있다. 예컨대, 디스플레이 유닛(1130)은 LCD(Liquid Crystal Display), LED 디스플레이, OLED 디스플레이, AMOLED(Active Matrix Organic Light Emitting Diodes) 디스플레이, 또는 플렉시블 디스플레이(flexible display)일 수 있다.
인터페이스(1140)는 이미지 데이터를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(1140)는 무선 인터페이스로 구현될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 이미지 센싱 시스템
10: 게이트
20: 게이트 유전층
30: 실리콘 게르마늄 계층
40: 소스
50: 드레인
60: 로우 도핑 영역
70: 할로 영역
80: 기판
100: 이미지 센서
140: CDS 회로
151: 주변 회로
160: 비교기

Claims (10)

  1. 픽셀 신호 및 램프 신호를 비교하고, 비교 결과에 상응하는 비교 신호를 출력하는 비교기; 및
    상기 비교기의 오프셋(offset) 성분을 제거하는 제1 스위치 및 제2 스위치를 포함하고,
    상기 비교기는,
    상기 픽셀 신호와 연결되는 제1 입력 노드;
    상기 램프 신호와 연결되는 제2 입력 노드;
    상기 비교 신호를 출력하는 출력 노드;
    상기 제2 스위치와 연결되는 비교 노드; 및
    전압원과 상기 출력 노드 사이에 제1 트랜지스터를 포함하고,
    상기 제1 스위치는 상기 출력 노드와 상기 제1 입력 노드 사이에 연결되며,
    상기 제2 스위치는 상기 비교 노드와 상기 제2 입력 노드 사이에 연결되고,
    상기 제1 스위치는 상기 제1 트랜지스터와 게이트 하부 레이어가 다르거나 채널 길이가 다르며,
    상기 제1 스위치 및 상기 제2 스위치는 상기 제1 스위치 및 상기 제2 스위치의 스위칭 동작 이후부터, 아날로그-디지털 변환(ADC) 동작 이전까지의 세틀링 타임을 감소시키도록 구성되고, 상기 채널은 소스 및 드래인 사이의 수평거리인 CDS(Correlated Double Sampling) 회로.
  2. 제1항에 있어서,
    상기 픽셀 신호는 상기 제1 입력 노드를 통해 상기 비교기에 입력되고,
    상기 램프 신호는 상기 제2 입력 노드를 통해 상기 비교기로 입력되는 CDS 회로.
  3. 제2항에 있어서, 상기 비교기는,
    상기 전압원과 상기 비교 노드의 사이에 연결되며, 게이트가 상기 비교 노드에 연결되는 제2 트랜지스터;
    공통 노드와 상기 출력 노드의 사이에 연결되며, 게이트가 상기 제1 입력노드에 연결되는 제3 트랜지스터; 및
    상기 공통 노드와 상기 비교 노드의 사이에 연결되며, 게이트가 상기 제2 입력노드에 연결되는 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 게이트는 상기 비교 노드에 연결되며,
    상기 픽셀 신호는 상기 제3 트랜지스터의 게이트로 입력되고, 상기 램프 신호는 상기 제4 트랜지스터의 게이트로 입력되는 CDS 회로.
  4. 제3항에 있어서,
    상기 제1 내지 제4 트랜지스터들, 상기 제1 스위치 및 상기 제2 스위치 각각은,
    트랜지스터의 기판;
    상기 기판 위에 형성되는 게이트 절연층;
    상기 게이트 절연층 위에 형성되는 게이트; 및
    상기 게이트의 양쪽에 이온 주입에 따라 형성되는 소스와 드래인을 포함하는 트랜지스터이고,
    상기 제1 내지 제4 트랜지스터들 각각은 상기 기판 및 상기 게이트 절연층 사이에 형성되는 실리콘-게르마늄 계층을 더 포함하는 트랜지스터인 CDS 회로.
  5. 제1항에 있어서,
    상기 제1 스위치 및 상기 제2 스위치 각각은 cSiGe 공정을 적용하지 않은 트랜지스터인 CDS 회로.
  6. 제3항에 있어서,
    상기 제1 스위치는 서로 직렬로 연결된 복수의 제1 스위치 소자들을 포함하고,
    상기 제2 스위치는 서로 직렬로 연결된 복수의 제2 스위치 소자들을 포함하는 CDS 회로.
  7. 제6항에 있어서,
    상기 제1 내지 제4 트랜지스터들, 상기 복수의 제1 스위치 소자들 및 상기 복수의 제2 스위치 소자들 각각은
    트랜지스터의 기판;
    상기 기판 위에 형성되는 게이트 절연층;
    상기 게이트 절연층 위에 형성되는 게이트; 및
    상기 게이트의 양쪽에 이온 주입에 따라 형성되는 소스와 드래인을 포함하는 트랜지스터이고,
    상기 제1 내지 제4 트랜지스터들 각각은 상기 게이트 절연층와 상기 기판의 사이에 형성되는 실리콘-게르마늄 계층을 더 포함하는 트랜지스터인 CDS 회로.
  8. 제3항에 있어서,
    상기 제1 내지 제4 트랜지스터들, 상기 제1 스위치 및 상기 제2 스위치 각각은,
    트랜지스터의 기판;
    상기 기판 위에 형성되는 게이트 절연층;
    상기 게이트 절연층 위에 형성되는 게이트; 및
    상기 게이트의 양쪽에 이온 주입에 따라 형성되는 소스와 드래인을 포함하는 트랜지스터이고,
    상기 제1 스위치 및 상기 제2 스위치는 상기 제1 내지 제4 트랜지스터들보다 상기 채널의 길이가 더 짧은 트랜지스터인 CDS 회로.
  9. 픽셀 신호를 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이, 램프 신호를 출력하는 램프 신호 생성기 및 CDS 회로를 포함하는 이미지 센서에 있어서,
    상기 CDS 회로는
    픽셀 신호를 입력받는 제1 커패시터;
    램프 신호를 입력받는 제2 커패시터;
    상기 픽셀 신호 및 상기 램프 신호를 비교하고, 비교 결과에 상응하는 비교 신호를 출력하는 비교기; 및
    상기 비교기의 오프셋(offset) 성분을 제거하는 제1 스위치 및 제2 스위치를 포함하고,
    상기 비교기는,
    상기 픽셀 신호와 연결되는 제1 입력 노드;
    상기 램프 신호와 연결되는 제2 입력 노드;
    상기 비교 신호를 출력하는 출력 노드;
    상기 제2 스위치와 연결되는 비교 노드; 및
    전압원과 상기 출력 노드 사이에 제1 트랜지스터를 포함하고,
    상기 제1 스위치는 상기 출력 노드와 상기 제1 입력 노드 사이에 연결되며,
    상기 제2 스위치는 상기 비교 노드와 상기 제2 입력 노드 사이에 연결되고,
    상기 제1 스위치는 상기 제1 트랜지스터와 게이트 하부 레이어가 다르거나 채널 길이가 다르며,
    상기 제1 스위치 및 상기 제2 스위치는 상기 제1 스위치 및 상기 제2 스위치의 스위칭 동작 이후부터, 아날로그-디지털 변환 동작 이전까지의 세틀링 타임을 감소시키도록 구성되며, 상기 채널은 소스 및 드래인 사이의 수평거리이고,
    상기 제1 스위치 및 상기 제2 스위치는 cSiGe 공정을 적용하지 않은 트랜지스터인 이미지 센서.
  10. 제9항에 있어서,
    상기 픽셀 신호는 상기 제1 입력 노드에 연결된 상기 제1 커패시터를 통해 상기 비교기로 입력되고,
    상기 램프 신호는 상기 제2 입력 노드에 연결된 상기 제2 커패시터를 통해 상기 비교기로 입력되는 이미지 센서.
KR1020160041829A 2016-04-05 2016-04-05 세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서 KR102503213B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160041829A KR102503213B1 (ko) 2016-04-05 2016-04-05 세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서
US15/438,060 US9942496B2 (en) 2016-04-05 2017-02-21 Correlated double sampling (CDS) circuit for decreasing settling time and image sensor including the same
US15/913,033 US10404927B2 (en) 2016-04-05 2018-03-06 Correlated double sampling (CDS) circuit for decreasing settling time and image sensor including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160041829A KR102503213B1 (ko) 2016-04-05 2016-04-05 세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서

Publications (2)

Publication Number Publication Date
KR20170114602A KR20170114602A (ko) 2017-10-16
KR102503213B1 true KR102503213B1 (ko) 2023-02-23

Family

ID=59961320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160041829A KR102503213B1 (ko) 2016-04-05 2016-04-05 세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서

Country Status (2)

Country Link
US (2) US9942496B2 (ko)
KR (1) KR102503213B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102194843B1 (ko) 2017-09-07 2020-12-23 주식회사 엘지화학 모노 프레임의 구조해석 툴 및 모노 프레임 설계방법
US10848699B2 (en) * 2018-07-10 2020-11-24 Guangzhou Tyrafos Semiconductor Technologies Co., Ltd Visible light communication sensor and visible light communication method
CN109257548B (zh) * 2018-08-10 2021-01-29 上海集成电路研发中心有限公司 一种cmos图像传感器及图像输出方法
US10986298B2 (en) * 2019-02-11 2021-04-20 Samsung Electronics Co., Ltd. Correlated double sampling circuit, an image sensor, and a method for varying output signals in a correlated double sampling circuit
KR20200098163A (ko) 2019-02-12 2020-08-20 삼성전자주식회사 이미지 센서의 구동 방법 및 이를 수행하는 이미지 센서
DE112020001899T5 (de) * 2019-10-04 2021-12-30 Semiconductor Energy Laboratory Co., Ltd. Anzeigemodul und elektronisches Gerät
US11595607B2 (en) 2020-01-31 2023-02-28 Semiconductor Components Industries, Llc Image sensors with variable read out circuitry
KR20210112948A (ko) 2020-03-06 2021-09-15 삼성전자주식회사 상관 이중 샘플링 회로를 포함하는 이미지 센서
US11979126B1 (en) 2020-05-04 2024-05-07 Gigajot Technology, Inc. Programmable gain amplifier with active charge-injection/charge-leakage suppression
KR102259734B1 (ko) * 2020-07-21 2021-06-03 (주)세미솔루션 와이드 샘플링 레이트를 위한 순차접근 방식의 아날로그-디지털 컨버터
US11399150B2 (en) * 2020-11-13 2022-07-26 Omnivision Technologies, Inc. Auto-zero techniques for lateral overflow integrating capacitor (LOFIC) readout image sensor
KR20220165006A (ko) * 2021-06-07 2022-12-14 삼성전자주식회사 내부 커패시터를 포함하는 픽셀을 포함하는 이미지 센서

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134784A (ja) * 2009-12-22 2011-07-07 Brookman Technology Inc 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7280139B2 (en) * 2001-07-20 2007-10-09 Micron Technology, Inc. Double sampling active pixel sensor with double sampling temperature sensor
KR100716736B1 (ko) 2005-05-18 2007-05-14 삼성전자주식회사 서브 샘플링 모드에서 고 프레임 레이트를 지원하는 칼럼아날로그-디지털 변환 장치 및 그 방법
JP2007074447A (ja) 2005-09-07 2007-03-22 Fujitsu Ltd Ｃｍｏｓセンサ
US7279940B1 (en) * 2005-10-25 2007-10-09 National Semiconductor Corporation Switched-capacitor circuit with time-shifted switching scheme
JP4774064B2 (ja) 2008-02-07 2011-09-14 シャープ株式会社 Ａ／ｄ変換回路及び固体撮像装置
JP5417055B2 (ja) 2009-06-15 2014-02-12 シャープ株式会社 Ａ／ｄ変換器、固体撮像装置、及び電子情報機器
JP5429547B2 (ja) 2009-10-02 2014-02-26 ソニー株式会社 固体撮像装置、撮像装置、ａｄ変換方法
JP2011229120A (ja) * 2010-03-30 2011-11-10 Sony Corp 固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器
KR101850086B1 (ko) * 2011-07-08 2018-04-19 삼성전자주식회사 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터
US8493139B2 (en) 2011-11-17 2013-07-23 Analog Devices, Inc. Low noise auto-zero circuits for amplifiers
CN107888853B (zh) * 2012-06-27 2020-09-01 松下知识产权经营株式会社 固体摄像装置
JP5870954B2 (ja) * 2013-03-29 2016-03-01 ソニー株式会社 コンパレータ、固体撮像素子、電子機器、および、駆動方法
JP5880478B2 (ja) * 2013-03-29 2016-03-09 ソニー株式会社 コンパレータ、固体撮像素子、電子機器、および、駆動方法
KR20140122585A (ko) 2013-04-10 2014-10-20 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102086777B1 (ko) * 2013-08-08 2020-03-09 삼성전자 주식회사 2-스텝 구조 및 차동 멀티 램핑 업/다운 신호를 적용하여 싱글 슬로프 기법으로 구현한 이미지 센서, 이의 동작 방법, 및 상기 이미지 센서를 포함하는 장치들
KR102210539B1 (ko) * 2013-12-26 2021-02-01 삼성전자주식회사 상관 이중 샘플링 회로, 이를 포함하는 아날로그-디지털 컨버터, 및 이미지 센서
CN110233978B (zh) 2014-02-07 2022-03-11 拉姆伯斯公司 馈通补偿图像传感器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134784A (ja) * 2009-12-22 2011-07-07 Brookman Technology Inc 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路

Also Published As

Publication number Publication date
US10404927B2 (en) 2019-09-03
US20180198996A1 (en) 2018-07-12
KR20170114602A (ko) 2017-10-16
US9942496B2 (en) 2018-04-10
US20170289475A1 (en) 2017-10-05

Similar Documents

Publication Publication Date Title
KR102503213B1 (ko) 세틀링 타임을 감소시키는 cds 회로, 이를 포함하는 이미지 센서
US9282264B2 (en) Analog-to-digital conversion circuit, and image sensor including the same
US10523889B2 (en) Image sensor, electronic apparatus, comparator, and drive method
US9185273B2 (en) Imaging pixels with improved dynamic range
JP4937380B2 (ja) Ｃｍｏｓイメージセンサー
US9954026B2 (en) Imaging apparatus and imaging system
KR102275711B1 (ko) 이미지 센서 및 이미지 센서의 데이터 출력 방법
KR20150087032A (ko) 출력신호를 보정할 수 있는 이미지 센서
KR102072359B1 (ko) 이미지 센서
US9438830B2 (en) Analog-to-digital converter and CMOS image sensor including the same
CN109714551B (zh) 固体摄像装置、固体摄像装置的驱动方法以及电子设备
JP6037178B2 (ja) 固体撮像装置及び撮像装置
KR20160121189A (ko) 아날로그-디지털 변환기의 선형성을 향상시키는 이미지 센서 및 이를 포함하는 이미지 처리 시스템
KR102244679B1 (ko) 이미지 센서 및 이미지 센서의 동작 방법
WO2015186533A1 (ja) イメージセンサ、電子機器、ａｄ変換装置、及び、駆動方法
KR102244616B1 (ko) 채널 편차를 감소시키는 이미지 센서 및 이를 포함하는 이미지 처리 시스템
KR101745892B1 (ko) Ｃｄｓ 회로, 이의 동작 방법, 및 이를 포함하는 장치들
KR20210107957A (ko) 이미지 센서 및 이를 포함하는 이미지 장치
US11665445B2 (en) Image sensing device for cancelling a horizontal banding noise
KR20180007716A (ko) 픽셀 신호 리드아웃 장치 및 그 방법과 그를 이용한 씨모스 이미지 센서
US20160021318A1 (en) Image sensor
US20240171875A1 (en) Image sensors having data converters with low noise comparators
KR20240034564A (ko) 초핑 동작을 이용한 노이즈 제거를 위한 전원 관리 장치를 포함하는 이미지 센서 및 그 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant