JP3552313B2 - 昇圧回路及びこれを用いた固体撮像装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、昇圧回路及びこれを用いた固体撮像装置に関し、特にクロック駆動型の昇圧回路及びこれを用いた固体撮像装置に関する。
【０００２】
【従来の技術】
クロック駆動型の昇圧回路の従来例を図６に示す。同図において、電源１０１の正極側と回路出力端子１０２との間には、ゲート及びドレインが共通接続されたいわゆるダイオード接続のＮチャネル形ＭＯＳＦＥＴ（以下、単にＮＭＯＳトランジスタと称する）Ｍ１ｎが、電源１０１側から回路出力端子１０２側に向けて順方向に例えば３段直列に接続されている。
【０００３】
１段目のＮＭＯＳトランジスタＭ１１の出力端Ｎ１１には、３段のインバータ１０３，１０４，１０５で順に反転されて供給されるクロックパルスφ１がコンデンサＣ１を介して印加される。一方、２段目のＮＭＯＳトランジスタＭ１２の出力端Ｎ１２には、４段のインバータ１０３，１０４，１０６，１０７で順に反転されて供給されるクロックパルスφ１と逆相のクロックパルスφ２がコンデンサＣ２を介して印加される。３段目のＮＭＯＳトランジスタＭ１３の出力端Ｎ１３（回路出力端子１０２）とグランド間には、負荷コンデンサＣＬが接続されている。
【０００４】
次に、上記構成の従来の昇圧回路の定常状態での昇圧動作について、図７のタイミング波形図を参照しつつ説明する。先ず、クロックパルスφ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１１のゲート及びドレインが電源１０１の正極側に接続されていることから、その出力端Ｎ１１の電圧Ｖ１１は電源電圧ＶｄｄよりもＶｘ１１だけ低くなっている。ここで、Ｖｘ１１はＮＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈによる電圧降下分である。この状態において、コンデンサＣ１を介してクロックパルスφ１が入力されると、そのクロックパルスφ１の波高値分だけＮＭＯＳトランジスタＭ１１の出力端Ｎ１１の電圧Ｖ１１が昇圧される。
【０００５】
一方、クロックパルスφ２はクロックパルスφ１と逆相であることから、クロックパルスφ２が“Ｌ”レベルのときには、ＮＭＯＳトランジスタＭ１２の出力端Ｎ１２の電圧Ｖ１２は、出力端Ｎ１１の電圧Ｖ１１よりもＶｘ１２だけ低くなっている。ここで、Ｖｘ１２はＮＭＯＳトランジスタＭ１２の閾値電圧Ｖｔｈによる電圧降下分である。この状態において、コンデンサＣ２を介してクロックパルスφ２が入力されると、そのクロックパルスφ２の波高値分だけＮＭＯＳトランジスタＭ１２の出力端Ｎ１２の電圧Ｖ１２が昇圧される。
【０００６】
この出力端Ｎ１２の電圧Ｖ１２は、ＮＭＯＳトランジスタＭ１３及び負荷コンデンサＣＬによって平滑化され、回路出力端子１０２から昇圧出力電圧Ｖｏｕｔとして導出される。なお、この昇圧出力電圧Ｖｏｕｔは、出力端Ｎ１２の電圧Ｖ１２よりもＶｘ１３だけ低くなっている。ここで、Ｖｘ１３はＮＭＯＳトランジスタＭ１３の閾値電圧Ｖｔｈによる電圧降下分である。上述したことから明らかなように、クロック駆動型の昇圧回路においては、クロックパルスφ１，φ２の波高値をＶｗとすると、電源電圧Ｖｄｄに対して各段毎に（Ｖｗ−Ｖｘ１ｎ）分ずつ順に昇圧されることにより、昇圧出力電圧Ｖｏｕｔが得られることになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の昇圧回路では、電源電圧Ｖｄｄが変化したとき、それに応じてクロックパルスφ１，φ２の振幅も変化することになるため、昇圧出力電圧Ｖｏｕｔの変動が大きいという問題点があった。すなわち、図６に示した３倍昇圧の昇圧回路の場合には、図９に示すように、電源電圧ＶｄｄがΔＶｄｄだけ高くなると、クロックパルスφ１，φ２の各振幅もほぼΔＶｄｄだけ大きくなるため、昇圧出力電圧Ｖｏｕｔの変動分ΔＶｏｕｔは、約３×ΔＶｄｄとなる。このように、電源電圧Ｖｄｄの変動に伴ってその変動分ΔＶｄｄのほぼ昇圧倍数倍だけ昇圧出力電圧Ｖｏｕｔが大きく変動すると、この昇圧回路の昇圧出力電圧Ｖｏｕｔにて動作しているデバイスや回路の特性に悪影響が発生することになる。
【０００８】
さらにもう１つの問題点として、昇圧出力電圧Ｖｏｕｔがクロック周波数依存性を持つ点が挙げられる。すなわち、図８に示すように、クロック周波数が高くなると、昇圧出力電圧Ｖｏｕｔは大きくなる（＝負荷電流が小さい場合の正規の昇圧値に近づく）。図１０に、クロック周波数変化時のタイミング波形を示す。この周波数依存は、昇圧回路の電流容量に対して負荷側での消費電流が大きい場合、あるいは同等の場合に起こる。この電流容量は、クロック周波数を高くしたり、ＭＯＳトランジスタのチャネル幅を大きくする（相互コンダクタンスｇｍ を上げる）ことにより、大きくすることができる。したがって、負荷側での消費電流に対し十分余裕を持った昇圧回路の構成にすれば、クロック周波数依存は起こらない。
【０００９】
しかしながら、そうするためには、この昇圧回路を構成しているＭＯＳトランジスタやコンデンサ等の各回路素子を大きくする必要があるため、この昇圧回路を例えばＣＣＤリニアセンサの基板電圧Ｖｓｕｂを発生するＶｓｕｂ発生昇圧回路として用いる場合を例にとると、ＣＣＤリニアセンサのセンサ列や電荷転送レジスタ等と同一の基板（チップ）上に作製（オンチップ）することが困難な場合も出てくる。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電源電圧Ｖｄｄやクロック周波数の変動に伴う昇圧出力電圧Ｖｏｕｔの変動分ΔＶｏｕｔを少なくし、電源電圧やクロック周波数の変動に強い安定した昇圧回路及びこれを用いた固体撮像装置を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の昇圧回路は、電源と回路出力端子との間に、一方向性素子が電源側から回路出力端子側に向けて順方向に複数段直列に接続され、かつ各段間にクロックパルスがコンデンサを介して印加される昇圧回路であって、前記回路出力端子と基準電位点との間に接続され、ゲートには前記一方向性素子に接続された電源の出力電圧が印加された少なくとも１つのＭＯＳトランジスタからなる負荷回路を備えた構成となっている。
【００１２】
請求項２記載の昇圧回路は、電源と回路出力端子との間に、一方向性素子が電源側から回路出力端子側に向けて順方向に複数段直列に接続され、かつ各段間にクロックパルスがコンデンサを介して印加される昇圧回路であって、回路出力端子と基準電位点との間に直列に接続された少なくとも２つのＭＯＳトランジスタからなり、かつこの少なくとも２つのＭＯＳトランジスタのゲートに上記クロックパルスと同一周波数のクロックパルスが印加された負荷回路を備えた構成となっている。
【００１３】
【作用】
請求項１記載の昇圧回路において、電源が立ち上がると、複数段の一方向性素子が順バイアス状態となるため、導通状態となる。そして、各一方向性素子により、互いに逆相のクロックパルスに同期して昇圧動作が行われる。この状態において、電源電圧が変動すると、負荷回路のＭＯＳトランジスタのゲート電圧も変動するため、その電圧変動分に応じて当該ＭＯＳトランジスタに流れる電流が変化する。したがって、結果的に、電源電圧の変動に対する昇圧出力電圧の変動が抑えられる。
【００１４】
請求項２記載の昇圧回路において、電源が立ち上がると、複数段の一方向性素子が順バイアス状態となるため、導通状態となる。そして、各一方向性素子により、互いに逆相のクロックパルスに同期して昇圧動作が行われる。この状態において、クロックパルスの周波数が変動すると、負荷回路の少なくとも一方のＭＯＳトランジスタのゲート電圧の周波数も変動するため、その周波数変動分に応じて当該負荷回路に流れる電流が変化する。したがって、結果的に、クロックパルスの周波数変動に対する昇圧出力電圧の変動が抑えられる。さらに、電源電圧が変動した場合にも、負荷回路に流れる電流が変化するため、電源電圧の変動に対する昇圧出力電圧の変動も抑えられる。
【００１５】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
図１は、本発明の第１実施例を示す回路図である。図１において、電源１の正極側と回路出力端子２との間には、ゲート及びドレインが共通接続されたＮＭＯＳトランジスタＭｎが一方向性素子として、電源１側から回路出力端子２側に向けて順方向に例えば３段直列に接続されている。すなわち、１段目のＮＭＯＳトランジスタＭ１のゲート及びドレインが電源１の正極側に配線され、２段目のＮＭＯＳトランジスタＭ２のゲート及びドレインが１段目のＮＭＯＳトランジスタＭ１のソースに配線され、３段目のＮＭＯＳトランジスタＭ３のゲート及びドレインが２段目のＮＭＯＳトランジスタＭ２のソースに配線され、３段目のＮＭＯＳトランジスタＭ３のソースが回路出力端子２に配線されている。
【００１６】
そして、１段目のＮＭＯＳトランジスタＭ１の出力端（ソース）Ｎ１には、インバータ３，４，５で順に反転されて供給されるクロックパルスφ１がコンデンサＣ１を介して印加される。一方、２段目のＮＭＯＳトランジスタＭ２の出力端（ソース）Ｎ２には、インバータ３，４，６，７で順に反転されて供給されるクロックパルスφ１と逆相のクロックパルスφ２がコンデンサＣ２を介して印加される。回路出力端子２に配線された３段目のＮＭＯＳトランジスタＭ３の出力端（ソース）Ｎ３とグランド間には、負荷コンデンサＣＬ及び負荷回路８がそれぞれ接続されている。
【００１７】
負荷回路８は、例えば、ドレインが回路出力端子２（ＮＭＯＳトランジスタＭ３の出力端Ｎ３）に接続されかつソースが接地され、ゲートに電源電圧Ｖｄｄが印加されたＮＭＯＳトランジスタＭ４によって構成されている。この負荷回路８において、ＮＭＯＳトランジスタＭ４に流れる電流は、それ以外に流れる負荷電流総計よりも大きくなるように設定される。具体的には、ＮＭＯＳトランジスタＭ４に流れる電流を、その他の負荷電流総計に対して１桁大きく設定するのが好ましい。さらに、本昇圧回路の出力電流容量に対してＮＭＯＳトランジスタＭ４に流れる電流を同等〜１／１０程度に設定する。
【００１８】
次に、上記構成の第１実施例に係る昇圧回路における昇圧動作について、図２のタイミング波形図を参照しつつ説明する。先ず、電源１が立ち上がると、ＮＭＯＳトランジスタＭ１〜Ｍ３が順バイアス状態となるため、導通（オン）状態となる。この状態において、クロックパルスφ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１のゲート及びドレインが電源１の正極側に接続されていることから、その出力端Ｎ１の電圧Ｖ１は電源電圧ＶｄｄよりもＶｘ１ だけ低くなっている。ここで、Ｖｘ１ はＮＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈによる電圧降下分である。
【００１９】
この状態において、コンデンサＣ１を介してクロックパルスφ１が入力されると、そのクロックパルスφ１の波高値分だけＮＭＯＳトランジスタＭ１の出力端Ｎ１の電圧Ｖ１が昇圧される。一方、クロックパルスφ２はクロックパルスφ１と逆相であることから、クロックパルスφ２が“Ｌ”レベルのときには、ＮＭＯＳトランジスタＭ２の出力端Ｎ２の電圧Ｖ２は、出力端Ｎ１の電圧Ｖ１よりもＶｘ２ だけ低くなっている。ここで、Ｖｘ２ はＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈによる電圧降下分である。
【００２０】
この状態において、コンデンサＣ２を介してクロックパルスφ２が入力されると、そのクロックパルスφ２の波高値分だけＮＭＯＳトランジスタＭ２の出力端Ｎ２の電圧Ｖ２が昇圧される。この出力端Ｎ２の電圧Ｖ２は、ＮＭＯＳトランジスタＭ３及び負荷コンデンサＣＬによって平滑化され、回路出力端子２から昇圧出力電圧Ｖｏｕｔとして導出される。なお、この昇圧出力電圧Ｖｏｕｔは、出力端Ｎ２の電圧Ｖ２よりもＶｘ３ だけ低くなっている。ここで、Ｖｘ３ はＮＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈによる電圧降下分である。
【００２１】
ここで、電源電圧Ｖｄｄが例えば高い方へΔＶｄｄだけ変化した場合について考える。電源電圧Ｖｄｄが高くなると、その変動分ΔＶｄｄに応じて昇圧出力電圧Ｖｏｕｔを高くするための昇圧動作が行われる。このとき、負荷回路８のＮＭＯＳトランジスタＭ４のゲートにも電源電圧Ｖｄｄが印加されていることから、このＮＭＯＳトランジスタＭ４に流れる電流も変動分ΔＶｄｄに応じて大きくなるため、結果的に昇圧出力電圧Ｖｏｕｔの上昇が抑えられる。
【００２２】
この負荷回路８において、ＮＭＯＳトランジスタＭ４に流れる電流が、先述したように、本昇圧回路の出力電流容量に対して同等〜１／１０程度に設定されていることで、このＮＭＯＳトランジスタＭ４に流れる電流変動が昇圧出力電圧Ｖｏｕｔに対して積極的に影響を及ぼすようになり、しかもＮＭＯＳトランジスタＭ４以外に流れる負荷電流総計よりも大きく設定されていることで、電源電圧Ｖｄｄに対する昇圧出力電圧Ｖｏｕｔの変動分ΔＶｏｕｔを極力少なく抑えることができる。
【００２３】
なお、この第１実施例では、ＮＭＯＳトランジスタＭ４のゲートに電源電圧Ｖｄｄを直接印加する構成としたが、電源電圧Ｖｄｄを分圧して印加するように構成することも可能である。また、負荷回路８をＮチャネル形ＭＯＳトランジスタによって構成したが、Ｐチャネル形ＭＯＳトランジスタを用い、そのソースをＮＭＯＳトランジスタＭ３の出力端Ｎ３に接続しかつドレインを接地し、ゲートに電源電圧Ｖｄｄ又はこれを分圧した電圧を反転して印加する構成とすることも可能である。
【００２４】
図３は、本発明の第２実施例を示す回路図であり、図中、図１と同等部分には同一符号を付して示してある。この第２実施例においては、ＮＭＯＳトランジスタＭ３の出力端Ｎ３（回路出力端子２）とグランド（基準電位点）との間に直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣＭＯＳインバータが例えば３段に接続されてなる負荷回路８′を用い、その１段目のＣＭＯＳインバータの入力端（ゲート共通接続点）に例えばクロックパルスφ２を印加する構成となっている。この負荷回路８′において、ＣＭＯＳインバータは入力波形のトランジェント部分で電流が流れるため、平均電流としては周波数に比例するという電流特性を持っている。すなわち、負荷回路８′は、電流がクロック周波数依存性をもって流れる回路となる。
【００２５】
このように、負荷として電流がクロック周波数依存性をもって流れる負荷回路８′を回路出力端子２（ＮＭＯＳトランジスタＭ３の出力端Ｎ３）に接続することにより、図４のタイミング波形図に示すように、クロックパルスφ１，φ２の周波数が例えば高くなる方向に変動しても、その周波数の変動に応じて負荷回路８′に流れる電流が大きくなるため、周波数変動に対する昇圧出力電圧Ｖｏｕｔの変動を抑えることができる。
【００２６】
また、負荷回路８′に流れる電流は、電源電圧Ｖｄｄの変化にも比例する。すなわち、電源電圧Ｖｄｄが高くなる方向に変動すると、昇圧動作によりＮＭＯＳトランジスタＭ３の出力端Ｎ３の電位も上昇しようとするが、この出力端Ｎ３の電位が上昇することで、負荷回路８′に流れる電流が大きくなる。したがって、結果的に、電源電圧Ｖｄｄが変動に対する昇圧出力電圧Ｖｏｕｔの変動を抑えることができる。
【００２７】
なお、この第２実施例では、３段のＣＭＯＳインバータによって負荷回路８′を構成したが、これに限定されるものではなく、クロックパルスφ１，φ２の周波数に比例した電流が流れる構成のものであれば良い。例えば、回路出力端子２とグランド間に直列に接続された２つのＮＭＯＳトランジスタからなるＮＭＯＳインバータ或いは２つのＰＭＯＳトランジスタからなるＰＭＯＳインバータを少なくとも１段設け、これらＭＯＳインバータの一方のＭＯＳトランジスタのゲートにクロックパルスを印加する構成の負荷回路であっても、電源電圧Ｖｄｄが変動に対する昇圧出力電圧Ｖｏｕｔの変動を抑えることができる。
【００２８】
図５は、上述した第１又は第２実施例に係る昇圧回路をＶｓｕｂ発生昇圧回路として用いた固体撮像装置の一例を示す構成図である。本例では、固体撮像装置として、ＣＣＤリニアセンサに適用した場合を示すが、ＣＣＤリニアセンサへの適用に限定されるものではなく、ＣＣＤに限らずエリアセンサを含め固体撮像装置全般に適用し得るものである。図５に示すように、ＣＣＤリニアセンサは、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積するフォトダイオード等からなる受光部１１が一列に複数個配列されてなるセンサ列１２と、このセンサ列１２の各受光部１１から読出しゲート１３を介して読み出された信号電荷を転送するＣＣＤからなる電荷転送レジスタ１４とを有する構成となっている。
【００２９】
読出しゲート１３は、読出しパルスφＲＯＧが印加されることにより、センサ列１２の各受光部１１に蓄えられた信号電荷を電荷転送レジスタ１４に一斉に読み出す。電荷転送レジスタ１４は、転送クロックφＨ１，φＨ２によって２相駆動されることにより信号電荷を転送する。電荷転送レジスタ１４の最終段には、転送されてきた信号電荷を検出して電圧に変換する例えばフローティング・ディフュージョン構成の電荷電圧変換部（電荷検出部）１５が形成されている。この電荷電圧変換部１５の出力電圧は、バッファ１６を介して出力端子１７からＣＣＤ出力として導出される。
【００３０】
上記構成のＣＣＤリニアセンサにおいて、本発明に係る昇圧回路が、電源電圧Ｖｄｄを昇圧して基板電圧Ｖｓｕｂを発生するＶｓｕｂ発生昇圧回路１８として用いられる。このＶｓｕｂ発生昇圧回路１８は、センサ列１２や電荷転送レジスタ１４等と同一の基板（チップ）上に作製（オンチップ）され、クロックパルスφ１，φ２として２相の転送クロックφＨ１，φＨ２が用いられる。
なお、本発明に係る昇圧回路をＶｓｕｂ発生昇圧回路１８としてのみならず、バッファ１６等の他の回路に対して動作電源電圧を供給する昇圧回路として用いることも可能である。
【００３１】
上述したように、本発明に係る昇圧回路をＶｓｕｂ発生昇圧回路１８として用いたことにより、本発明に係る昇圧回路が電源電圧変動に強いことから、電源電圧Ｖｄｄが変動しても、基板電圧Ｖｓｕｂの変動分ΔＶｓｕｂを少なく抑えることができるため、電源電圧変動に強い安定したＣＣＤリニアセンサを提供できることになる。また、昇圧回路のオンチップ化により、外部回路の部品点数を削減できるので、構成の簡略化が図れることになる。
【００３２】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、クロック駆動型の昇圧回路において、回路出力端子と基準電位点との間に接続された少なくとも１つのＭＯＳトランジスタからなる負荷回路を設け、このＭＯＳトランジスタのゲートに一方向性素子に接続された電源の出力電圧を印加する構成としたことにより、電源電圧の変動に応じてＭＯＳトランジスタに流れる電流が変化するため、電源電圧の変動に対する昇圧出力電圧の変動を抑えることができる。
【００３３】
請求項２記載の発明によれば、クロック駆動型昇圧回路において、回路出力端子と基準電位点との間に直列に接続された少なくとも２つのＭＯＳトランジスタからなる負荷回路を設け、この少なくとも２つのＭＯＳトランジスタのゲートに昇圧駆動用のクロックパルスと同一周波数のクロックパルスを印加する構成としたことにより、クロック周波数の変動及び電源電圧の変動に応じて負荷回路に流れる電流が変化するため、クロック周波数の変動及び電源電圧の変動に対する昇圧出力電圧の変動を抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例における電源変動時のタイミング波形図である。
【図３】本発明の第２実施例を示す回路図である。
【図４】第２実施例におけるクロック周波数変動時のタイミング波形図である。
【図５】本発明に係るＣＣＤリニアセンサの構成図である。
【図６】従来例を示す回路図である。
【図７】従来例における定常状態でのタイミング波形図である。
【図８】従来例における昇圧出力電圧のクロック周波数依存性を示す特性図である。
【図９】従来例における電源変動時のタイミング波形図である。
【図１０】従来例におけるクロック周波数変動時のタイミング波形図である。
【符号の説明】
１ 電源
２ 回路出力端子
３〜７ インバータ
８，８′ 負荷回路
【産業上の利用分野】
本発明は、昇圧回路及びこれを用いた固体撮像装置に関し、特にクロック駆動型の昇圧回路及びこれを用いた固体撮像装置に関する。
【０００２】
【従来の技術】
クロック駆動型の昇圧回路の従来例を図６に示す。同図において、電源１０１の正極側と回路出力端子１０２との間には、ゲート及びドレインが共通接続されたいわゆるダイオード接続のＮチャネル形ＭＯＳＦＥＴ（以下、単にＮＭＯＳトランジスタと称する）Ｍ１ｎが、電源１０１側から回路出力端子１０２側に向けて順方向に例えば３段直列に接続されている。
【０００３】
１段目のＮＭＯＳトランジスタＭ１１の出力端Ｎ１１には、３段のインバータ１０３，１０４，１０５で順に反転されて供給されるクロックパルスφ１がコンデンサＣ１を介して印加される。一方、２段目のＮＭＯＳトランジスタＭ１２の出力端Ｎ１２には、４段のインバータ１０３，１０４，１０６，１０７で順に反転されて供給されるクロックパルスφ１と逆相のクロックパルスφ２がコンデンサＣ２を介して印加される。３段目のＮＭＯＳトランジスタＭ１３の出力端Ｎ１３（回路出力端子１０２）とグランド間には、負荷コンデンサＣＬが接続されている。
【０００４】
次に、上記構成の従来の昇圧回路の定常状態での昇圧動作について、図７のタイミング波形図を参照しつつ説明する。先ず、クロックパルスφ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１１のゲート及びドレインが電源１０１の正極側に接続されていることから、その出力端Ｎ１１の電圧Ｖ１１は電源電圧ＶｄｄよりもＶｘ１１だけ低くなっている。ここで、Ｖｘ１１はＮＭＯＳトランジスタＭ１１の閾値電圧Ｖｔｈによる電圧降下分である。この状態において、コンデンサＣ１を介してクロックパルスφ１が入力されると、そのクロックパルスφ１の波高値分だけＮＭＯＳトランジスタＭ１１の出力端Ｎ１１の電圧Ｖ１１が昇圧される。
【０００５】
一方、クロックパルスφ２はクロックパルスφ１と逆相であることから、クロックパルスφ２が“Ｌ”レベルのときには、ＮＭＯＳトランジスタＭ１２の出力端Ｎ１２の電圧Ｖ１２は、出力端Ｎ１１の電圧Ｖ１１よりもＶｘ１２だけ低くなっている。ここで、Ｖｘ１２はＮＭＯＳトランジスタＭ１２の閾値電圧Ｖｔｈによる電圧降下分である。この状態において、コンデンサＣ２を介してクロックパルスφ２が入力されると、そのクロックパルスφ２の波高値分だけＮＭＯＳトランジスタＭ１２の出力端Ｎ１２の電圧Ｖ１２が昇圧される。
【０００６】
この出力端Ｎ１２の電圧Ｖ１２は、ＮＭＯＳトランジスタＭ１３及び負荷コンデンサＣＬによって平滑化され、回路出力端子１０２から昇圧出力電圧Ｖｏｕｔとして導出される。なお、この昇圧出力電圧Ｖｏｕｔは、出力端Ｎ１２の電圧Ｖ１２よりもＶｘ１３だけ低くなっている。ここで、Ｖｘ１３はＮＭＯＳトランジスタＭ１３の閾値電圧Ｖｔｈによる電圧降下分である。上述したことから明らかなように、クロック駆動型の昇圧回路においては、クロックパルスφ１，φ２の波高値をＶｗとすると、電源電圧Ｖｄｄに対して各段毎に（Ｖｗ−Ｖｘ１ｎ）分ずつ順に昇圧されることにより、昇圧出力電圧Ｖｏｕｔが得られることになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の昇圧回路では、電源電圧Ｖｄｄが変化したとき、それに応じてクロックパルスφ１，φ２の振幅も変化することになるため、昇圧出力電圧Ｖｏｕｔの変動が大きいという問題点があった。すなわち、図６に示した３倍昇圧の昇圧回路の場合には、図９に示すように、電源電圧ＶｄｄがΔＶｄｄだけ高くなると、クロックパルスφ１，φ２の各振幅もほぼΔＶｄｄだけ大きくなるため、昇圧出力電圧Ｖｏｕｔの変動分ΔＶｏｕｔは、約３×ΔＶｄｄとなる。このように、電源電圧Ｖｄｄの変動に伴ってその変動分ΔＶｄｄのほぼ昇圧倍数倍だけ昇圧出力電圧Ｖｏｕｔが大きく変動すると、この昇圧回路の昇圧出力電圧Ｖｏｕｔにて動作しているデバイスや回路の特性に悪影響が発生することになる。
【０００８】
さらにもう１つの問題点として、昇圧出力電圧Ｖｏｕｔがクロック周波数依存性を持つ点が挙げられる。すなわち、図８に示すように、クロック周波数が高くなると、昇圧出力電圧Ｖｏｕｔは大きくなる（＝負荷電流が小さい場合の正規の昇圧値に近づく）。図１０に、クロック周波数変化時のタイミング波形を示す。この周波数依存は、昇圧回路の電流容量に対して負荷側での消費電流が大きい場合、あるいは同等の場合に起こる。この電流容量は、クロック周波数を高くしたり、ＭＯＳトランジスタのチャネル幅を大きくする（相互コンダクタンスｇｍ を上げる）ことにより、大きくすることができる。したがって、負荷側での消費電流に対し十分余裕を持った昇圧回路の構成にすれば、クロック周波数依存は起こらない。
【０００９】
しかしながら、そうするためには、この昇圧回路を構成しているＭＯＳトランジスタやコンデンサ等の各回路素子を大きくする必要があるため、この昇圧回路を例えばＣＣＤリニアセンサの基板電圧Ｖｓｕｂを発生するＶｓｕｂ発生昇圧回路として用いる場合を例にとると、ＣＣＤリニアセンサのセンサ列や電荷転送レジスタ等と同一の基板（チップ）上に作製（オンチップ）することが困難な場合も出てくる。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電源電圧Ｖｄｄやクロック周波数の変動に伴う昇圧出力電圧Ｖｏｕｔの変動分ΔＶｏｕｔを少なくし、電源電圧やクロック周波数の変動に強い安定した昇圧回路及びこれを用いた固体撮像装置を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の昇圧回路は、電源と回路出力端子との間に、一方向性素子が電源側から回路出力端子側に向けて順方向に複数段直列に接続され、かつ各段間にクロックパルスがコンデンサを介して印加される昇圧回路であって、前記回路出力端子と基準電位点との間に接続され、ゲートには前記一方向性素子に接続された電源の出力電圧が印加された少なくとも１つのＭＯＳトランジスタからなる負荷回路を備えた構成となっている。
【００１２】
請求項２記載の昇圧回路は、電源と回路出力端子との間に、一方向性素子が電源側から回路出力端子側に向けて順方向に複数段直列に接続され、かつ各段間にクロックパルスがコンデンサを介して印加される昇圧回路であって、回路出力端子と基準電位点との間に直列に接続された少なくとも２つのＭＯＳトランジスタからなり、かつこの少なくとも２つのＭＯＳトランジスタのゲートに上記クロックパルスと同一周波数のクロックパルスが印加された負荷回路を備えた構成となっている。
【００１３】
【作用】
請求項１記載の昇圧回路において、電源が立ち上がると、複数段の一方向性素子が順バイアス状態となるため、導通状態となる。そして、各一方向性素子により、互いに逆相のクロックパルスに同期して昇圧動作が行われる。この状態において、電源電圧が変動すると、負荷回路のＭＯＳトランジスタのゲート電圧も変動するため、その電圧変動分に応じて当該ＭＯＳトランジスタに流れる電流が変化する。したがって、結果的に、電源電圧の変動に対する昇圧出力電圧の変動が抑えられる。
【００１４】
請求項２記載の昇圧回路において、電源が立ち上がると、複数段の一方向性素子が順バイアス状態となるため、導通状態となる。そして、各一方向性素子により、互いに逆相のクロックパルスに同期して昇圧動作が行われる。この状態において、クロックパルスの周波数が変動すると、負荷回路の少なくとも一方のＭＯＳトランジスタのゲート電圧の周波数も変動するため、その周波数変動分に応じて当該負荷回路に流れる電流が変化する。したがって、結果的に、クロックパルスの周波数変動に対する昇圧出力電圧の変動が抑えられる。さらに、電源電圧が変動した場合にも、負荷回路に流れる電流が変化するため、電源電圧の変動に対する昇圧出力電圧の変動も抑えられる。
【００１５】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
図１は、本発明の第１実施例を示す回路図である。図１において、電源１の正極側と回路出力端子２との間には、ゲート及びドレインが共通接続されたＮＭＯＳトランジスタＭｎが一方向性素子として、電源１側から回路出力端子２側に向けて順方向に例えば３段直列に接続されている。すなわち、１段目のＮＭＯＳトランジスタＭ１のゲート及びドレインが電源１の正極側に配線され、２段目のＮＭＯＳトランジスタＭ２のゲート及びドレインが１段目のＮＭＯＳトランジスタＭ１のソースに配線され、３段目のＮＭＯＳトランジスタＭ３のゲート及びドレインが２段目のＮＭＯＳトランジスタＭ２のソースに配線され、３段目のＮＭＯＳトランジスタＭ３のソースが回路出力端子２に配線されている。
【００１６】
そして、１段目のＮＭＯＳトランジスタＭ１の出力端（ソース）Ｎ１には、インバータ３，４，５で順に反転されて供給されるクロックパルスφ１がコンデンサＣ１を介して印加される。一方、２段目のＮＭＯＳトランジスタＭ２の出力端（ソース）Ｎ２には、インバータ３，４，６，７で順に反転されて供給されるクロックパルスφ１と逆相のクロックパルスφ２がコンデンサＣ２を介して印加される。回路出力端子２に配線された３段目のＮＭＯＳトランジスタＭ３の出力端（ソース）Ｎ３とグランド間には、負荷コンデンサＣＬ及び負荷回路８がそれぞれ接続されている。
【００１７】
負荷回路８は、例えば、ドレインが回路出力端子２（ＮＭＯＳトランジスタＭ３の出力端Ｎ３）に接続されかつソースが接地され、ゲートに電源電圧Ｖｄｄが印加されたＮＭＯＳトランジスタＭ４によって構成されている。この負荷回路８において、ＮＭＯＳトランジスタＭ４に流れる電流は、それ以外に流れる負荷電流総計よりも大きくなるように設定される。具体的には、ＮＭＯＳトランジスタＭ４に流れる電流を、その他の負荷電流総計に対して１桁大きく設定するのが好ましい。さらに、本昇圧回路の出力電流容量に対してＮＭＯＳトランジスタＭ４に流れる電流を同等〜１／１０程度に設定する。
【００１８】
次に、上記構成の第１実施例に係る昇圧回路における昇圧動作について、図２のタイミング波形図を参照しつつ説明する。先ず、電源１が立ち上がると、ＮＭＯＳトランジスタＭ１〜Ｍ３が順バイアス状態となるため、導通（オン）状態となる。この状態において、クロックパルスφ１が“Ｌ”レベルのときは、ＮＭＯＳトランジスタＭ１のゲート及びドレインが電源１の正極側に接続されていることから、その出力端Ｎ１の電圧Ｖ１は電源電圧ＶｄｄよりもＶｘ１ だけ低くなっている。ここで、Ｖｘ１ はＮＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈによる電圧降下分である。
【００１９】
この状態において、コンデンサＣ１を介してクロックパルスφ１が入力されると、そのクロックパルスφ１の波高値分だけＮＭＯＳトランジスタＭ１の出力端Ｎ１の電圧Ｖ１が昇圧される。一方、クロックパルスφ２はクロックパルスφ１と逆相であることから、クロックパルスφ２が“Ｌ”レベルのときには、ＮＭＯＳトランジスタＭ２の出力端Ｎ２の電圧Ｖ２は、出力端Ｎ１の電圧Ｖ１よりもＶｘ２ だけ低くなっている。ここで、Ｖｘ２ はＮＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈによる電圧降下分である。
【００２０】
この状態において、コンデンサＣ２を介してクロックパルスφ２が入力されると、そのクロックパルスφ２の波高値分だけＮＭＯＳトランジスタＭ２の出力端Ｎ２の電圧Ｖ２が昇圧される。この出力端Ｎ２の電圧Ｖ２は、ＮＭＯＳトランジスタＭ３及び負荷コンデンサＣＬによって平滑化され、回路出力端子２から昇圧出力電圧Ｖｏｕｔとして導出される。なお、この昇圧出力電圧Ｖｏｕｔは、出力端Ｎ２の電圧Ｖ２よりもＶｘ３ だけ低くなっている。ここで、Ｖｘ３ はＮＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈによる電圧降下分である。
【００２１】
ここで、電源電圧Ｖｄｄが例えば高い方へΔＶｄｄだけ変化した場合について考える。電源電圧Ｖｄｄが高くなると、その変動分ΔＶｄｄに応じて昇圧出力電圧Ｖｏｕｔを高くするための昇圧動作が行われる。このとき、負荷回路８のＮＭＯＳトランジスタＭ４のゲートにも電源電圧Ｖｄｄが印加されていることから、このＮＭＯＳトランジスタＭ４に流れる電流も変動分ΔＶｄｄに応じて大きくなるため、結果的に昇圧出力電圧Ｖｏｕｔの上昇が抑えられる。
【００２２】
この負荷回路８において、ＮＭＯＳトランジスタＭ４に流れる電流が、先述したように、本昇圧回路の出力電流容量に対して同等〜１／１０程度に設定されていることで、このＮＭＯＳトランジスタＭ４に流れる電流変動が昇圧出力電圧Ｖｏｕｔに対して積極的に影響を及ぼすようになり、しかもＮＭＯＳトランジスタＭ４以外に流れる負荷電流総計よりも大きく設定されていることで、電源電圧Ｖｄｄに対する昇圧出力電圧Ｖｏｕｔの変動分ΔＶｏｕｔを極力少なく抑えることができる。
【００２３】
なお、この第１実施例では、ＮＭＯＳトランジスタＭ４のゲートに電源電圧Ｖｄｄを直接印加する構成としたが、電源電圧Ｖｄｄを分圧して印加するように構成することも可能である。また、負荷回路８をＮチャネル形ＭＯＳトランジスタによって構成したが、Ｐチャネル形ＭＯＳトランジスタを用い、そのソースをＮＭＯＳトランジスタＭ３の出力端Ｎ３に接続しかつドレインを接地し、ゲートに電源電圧Ｖｄｄ又はこれを分圧した電圧を反転して印加する構成とすることも可能である。
【００２４】
図３は、本発明の第２実施例を示す回路図であり、図中、図１と同等部分には同一符号を付して示してある。この第２実施例においては、ＮＭＯＳトランジスタＭ３の出力端Ｎ３（回路出力端子２）とグランド（基準電位点）との間に直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣＭＯＳインバータが例えば３段に接続されてなる負荷回路８′を用い、その１段目のＣＭＯＳインバータの入力端（ゲート共通接続点）に例えばクロックパルスφ２を印加する構成となっている。この負荷回路８′において、ＣＭＯＳインバータは入力波形のトランジェント部分で電流が流れるため、平均電流としては周波数に比例するという電流特性を持っている。すなわち、負荷回路８′は、電流がクロック周波数依存性をもって流れる回路となる。
【００２５】
このように、負荷として電流がクロック周波数依存性をもって流れる負荷回路８′を回路出力端子２（ＮＭＯＳトランジスタＭ３の出力端Ｎ３）に接続することにより、図４のタイミング波形図に示すように、クロックパルスφ１，φ２の周波数が例えば高くなる方向に変動しても、その周波数の変動に応じて負荷回路８′に流れる電流が大きくなるため、周波数変動に対する昇圧出力電圧Ｖｏｕｔの変動を抑えることができる。
【００２６】
また、負荷回路８′に流れる電流は、電源電圧Ｖｄｄの変化にも比例する。すなわち、電源電圧Ｖｄｄが高くなる方向に変動すると、昇圧動作によりＮＭＯＳトランジスタＭ３の出力端Ｎ３の電位も上昇しようとするが、この出力端Ｎ３の電位が上昇することで、負荷回路８′に流れる電流が大きくなる。したがって、結果的に、電源電圧Ｖｄｄが変動に対する昇圧出力電圧Ｖｏｕｔの変動を抑えることができる。
【００２７】
なお、この第２実施例では、３段のＣＭＯＳインバータによって負荷回路８′を構成したが、これに限定されるものではなく、クロックパルスφ１，φ２の周波数に比例した電流が流れる構成のものであれば良い。例えば、回路出力端子２とグランド間に直列に接続された２つのＮＭＯＳトランジスタからなるＮＭＯＳインバータ或いは２つのＰＭＯＳトランジスタからなるＰＭＯＳインバータを少なくとも１段設け、これらＭＯＳインバータの一方のＭＯＳトランジスタのゲートにクロックパルスを印加する構成の負荷回路であっても、電源電圧Ｖｄｄが変動に対する昇圧出力電圧Ｖｏｕｔの変動を抑えることができる。
【００２８】
図５は、上述した第１又は第２実施例に係る昇圧回路をＶｓｕｂ発生昇圧回路として用いた固体撮像装置の一例を示す構成図である。本例では、固体撮像装置として、ＣＣＤリニアセンサに適用した場合を示すが、ＣＣＤリニアセンサへの適用に限定されるものではなく、ＣＣＤに限らずエリアセンサを含め固体撮像装置全般に適用し得るものである。図５に示すように、ＣＣＤリニアセンサは、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積するフォトダイオード等からなる受光部１１が一列に複数個配列されてなるセンサ列１２と、このセンサ列１２の各受光部１１から読出しゲート１３を介して読み出された信号電荷を転送するＣＣＤからなる電荷転送レジスタ１４とを有する構成となっている。
【００２９】
読出しゲート１３は、読出しパルスφＲＯＧが印加されることにより、センサ列１２の各受光部１１に蓄えられた信号電荷を電荷転送レジスタ１４に一斉に読み出す。電荷転送レジスタ１４は、転送クロックφＨ１，φＨ２によって２相駆動されることにより信号電荷を転送する。電荷転送レジスタ１４の最終段には、転送されてきた信号電荷を検出して電圧に変換する例えばフローティング・ディフュージョン構成の電荷電圧変換部（電荷検出部）１５が形成されている。この電荷電圧変換部１５の出力電圧は、バッファ１６を介して出力端子１７からＣＣＤ出力として導出される。
【００３０】
上記構成のＣＣＤリニアセンサにおいて、本発明に係る昇圧回路が、電源電圧Ｖｄｄを昇圧して基板電圧Ｖｓｕｂを発生するＶｓｕｂ発生昇圧回路１８として用いられる。このＶｓｕｂ発生昇圧回路１８は、センサ列１２や電荷転送レジスタ１４等と同一の基板（チップ）上に作製（オンチップ）され、クロックパルスφ１，φ２として２相の転送クロックφＨ１，φＨ２が用いられる。
なお、本発明に係る昇圧回路をＶｓｕｂ発生昇圧回路１８としてのみならず、バッファ１６等の他の回路に対して動作電源電圧を供給する昇圧回路として用いることも可能である。
【００３１】
上述したように、本発明に係る昇圧回路をＶｓｕｂ発生昇圧回路１８として用いたことにより、本発明に係る昇圧回路が電源電圧変動に強いことから、電源電圧Ｖｄｄが変動しても、基板電圧Ｖｓｕｂの変動分ΔＶｓｕｂを少なく抑えることができるため、電源電圧変動に強い安定したＣＣＤリニアセンサを提供できることになる。また、昇圧回路のオンチップ化により、外部回路の部品点数を削減できるので、構成の簡略化が図れることになる。
【００３２】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、クロック駆動型の昇圧回路において、回路出力端子と基準電位点との間に接続された少なくとも１つのＭＯＳトランジスタからなる負荷回路を設け、このＭＯＳトランジスタのゲートに一方向性素子に接続された電源の出力電圧を印加する構成としたことにより、電源電圧の変動に応じてＭＯＳトランジスタに流れる電流が変化するため、電源電圧の変動に対する昇圧出力電圧の変動を抑えることができる。
【００３３】
請求項２記載の発明によれば、クロック駆動型昇圧回路において、回路出力端子と基準電位点との間に直列に接続された少なくとも２つのＭＯＳトランジスタからなる負荷回路を設け、この少なくとも２つのＭＯＳトランジスタのゲートに昇圧駆動用のクロックパルスと同一周波数のクロックパルスを印加する構成としたことにより、クロック周波数の変動及び電源電圧の変動に応じて負荷回路に流れる電流が変化するため、クロック周波数の変動及び電源電圧の変動に対する昇圧出力電圧の変動を抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例における電源変動時のタイミング波形図である。
【図３】本発明の第２実施例を示す回路図である。
【図４】第２実施例におけるクロック周波数変動時のタイミング波形図である。
【図５】本発明に係るＣＣＤリニアセンサの構成図である。
【図６】従来例を示す回路図である。
【図７】従来例における定常状態でのタイミング波形図である。
【図８】従来例における昇圧出力電圧のクロック周波数依存性を示す特性図である。
【図９】従来例における電源変動時のタイミング波形図である。
【図１０】従来例におけるクロック周波数変動時のタイミング波形図である。
【符号の説明】
１ 電源
２ 回路出力端子
３〜７ インバータ
８，８′ 負荷回路
Claims (5)
- 電源と回路出力端子との間に、一方向性素子が前記電源側から前記回路出力端子側に向けて順方向に複数段直列に接続され、かつ各段間にクロックパルスがコンデンサを介して印加される昇圧回路であって、
前記回路出力端子と基準電位点との間に接続され、ゲートには前記一方向性素子に接続された電源の出力電圧が印加された少なくとも１つのＭＯＳトランジスタからなる負荷回路を備えたことを特徴とする昇圧回路。 - 電源と回路出力端子との間に、一方向性素子が電源側から回路出力端子側に向けて順方向に複数段直列に接続され、かつ各段間にクロックパルスがコンデンサを介して印加される昇圧回路であって、
回路出力端子と基準電位点との間に直列に接続された少なくとも２つのＭＯＳトランジスタからなり、かつ前記少なくとも２つのＭＯＳトランジスタのゲートに前記クロックパルスと同一周波数のクロックパルスが印加された負荷回路を備えたことを特徴とする昇圧回路。 - 入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する受光部が複数個配列されてなるセンサ部と、前記センサ部の各受光部から読み出された信号電荷を転送する電荷転送レジスタと、前記電荷転送レジスタによって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部とを具備した固体撮像装置であって、
請求項１又は２記載の昇圧回路を備えたことを特徴とする固体撮像装置。 - 請求項３記載の固体撮像装置において、前記昇圧回路による昇圧出力電圧を基板電圧として用いたことを特徴とする固体撮像装置。
- 請求項３記載の固体撮像装置において、前記昇圧回路を前記センサ部、前記電荷転送レジスタ及び前記電荷検出部と同一の基板上に作製したことを特徴とする固体撮像装置。
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