JP4900200B2 - 固体撮像素子、およびカメラシステム - Google Patents
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Description
これは、CCD画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ICを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、CMOSイメージセンサが克服しているからである。
これに対して、CMOSイメージセンサは各画素毎にFDアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
CDSの具体的な手法にはさまざまな方法がある。
転送トランジスタ12は、フォトダイオード11とフローティングディフュージョンFDとの間に接続され、転送制御線LTxを通じてそのゲート(転送ゲート)に駆動信号が与えられることで、フォトダイオード11で光電変換された電子をフローティングディフュージョンFDに転送する。
そして、選択制御線LSELを通してアドレス信号が選択トランジスタ14のゲートに与えられ、選択トランジスタ14がオンすると、増幅トランジスタ13はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を出力(垂直)信号線LSGNに出力する。信号線LSGNを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
読み出し時には、リセットトランジスタ15をオンしてフローティングディフュージョンFDをリセットし、リセットトランジスタ15をオフし、そのときのフローティングディフュージョンFDの電圧を増幅トランジスタ13、選択トランジスタ14を通して出力する。このときの出力をP相出力とする。
次に、転送トランジスタ12をオンして光電変換素子11に蓄積された電荷をフローティングディフュージョンFDに転送し、そのときのフローティングディフュージョンFDの電圧を増幅トランジスタ13で出力する。このときの出力をD相出力とする。
D相出力とP相出力の差分を画像信号とすることで、画素ごとの出力のDC成分のばらつきだけでなく、フローティングディフュージョンのFDリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ12、選択トランジスタ14およびリセットトランジスタ15の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
また、固体撮像素子20においては、画素部21の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路24、行アドレスや行走査を制御する垂直走査回路22、そして列アドレスや列走査を制御する水平転送走査回路23が配置される。
ADC群25は、nビットデジタル信号変換機能を有し、垂直信号線(列線)毎に配置され、列並列ADCブロックが構成される。
各ラッチ25−3の出力は、たとえば2nビット幅の水平転送線29に接続されている。
そして、水平転送線29に対応した2n個のアンプ回路27、および信号処理回路28が配置される。
このとき、比較器25−1と同様に列毎に配置されたカウンタ25−2が動作しており、ランプ波形のある電位Vslopとカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位(アナログ信号)Vslをデジタル信号に変換する。
参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Vslと参照電圧Vslopが交わったとき、比較器25−1の出力が反転し、カウンタ25−2の入力クロックを停止し、AD変換が完了する。
以上のAD変換期間終了後、水平転送走査回路23により、ラッチ25−3に保持されたデータが、水平転送線29、アンプ回路27を経て信号処理回路28に入力され、2次元画像が生成される。
このようにして、列並列出力処理が行われる。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
ところが、比較器の電流源をオフする制御のみであると、非動作比較器の各ノード確定までの動作時間が、2個直列のpチャネルMOS(PMOS)トランジスタまたはnチャネルMOS(NMOS)トランジスタのオン抵抗と寄生容量で決まる時定数で決まる。
このため、1行の動作時間に対し、非動作比較器の初期化動作が遅く、動作中の比較器が行動作開始後すぐに初期化(以降AZ)、リセット信号のサンプリング、AD変換(以降P相)、画素信号のサンプリング、AD変換(以降D相)を行う場合、非動作比較器の初期化不良のため、非動作の比較器部でのAZ終了時のフィードスルー量、チャージインジェクション量が大きくなるため、RAMP波へのACカップリングが大きくなり、カラム比較器の間欠動作において、P相ばらつき量や固定縦筋量が大きくなり、画質に影響を与える。
そして、画素信号読み出し回路において、読み出し信号電位と参照電圧とが比較判定され、その判定信号が出力される。そして、カウンタは、比較器の出力により動作が制御され、対応する比較器の比較時間がカウントされる。
図4は、図3の列並列ADC搭載固体撮像素子(CMOSイメージセンサ)におけるADC群をより具体的に示すブロック図である。
これらの構成要素のうち、画素部110、垂直走査回路120、水平転送走査回路130、ADC群150、DACおよびバイアス回路160、並びにアンプ回路(S/A)170はアナログ回路により構成される。
また、タイミング制御回路140、信号処理回路180、およびラインメモリ190はデジタル回路により構成される。
また、固体撮像素子100においては、画素部110の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路140、行アドレスや行走査を制御する垂直走査回路120、そして列アドレスや列走査を制御する水平転送走査回路130が配置される。
そして、タイミング制御回路140は、画素部110、垂直走査回路120、水平転送走査回路130、ADC群(カラムADC回路)150、DACおよびバイアス回路160、信号処理回路180、ラインメモリ190の信号処理に必要なタイミング信号を生成する。
ADC群150では、ADCブロック(各カラム部)でそれぞれ、画素部110のアナログ出力をDAC161からのランプ信号RAMPを使用したAPGA対応積分型ADC、およびデジタルCDSを行い、数ビットのデジタル信号を出力する。
ADC群150は、nビットデジタル信号変換機能を有し、各垂直信号線(列線)毎に配置され、列並列ADCブロックが構成される。
各ラッチ153の出力は、たとえば2nビット幅の水平転送線LTRFに接続されている。
そして、水平転送線LTRFに対応した2n個のアンプ回路170、および信号処理回路180が配置される。
比較器151の具体的な構成および機能ついては後で詳述する。
このとき、比較器151と同様に列毎に配置されたカウンタ152が動作しており、ランプ波形のあるランプ信号RAMP(電位Vslop)とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位(アナログ信号)VSLをデジタル信号に変換する。
参照電圧Vslop(ランプ信号RAMP)の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ信号VSLとランプ信号RAMP(参照電圧Vslop)が交わったとき、比較器151の出力が反転し、カウンタ152の入力クロックを停止し、または、入力を停止していたクロックをカウンタ152に入力し、AD変換を完了させる。
タイミング制御回路140においては、画素部110、ADC群150等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路180では、ラインメモリ190内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ190には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子100においては、信号処理回路180のデジタル出力がISPやベースバンド(baseband)LSIの入力として送信される。
第1アンプは初段で低速信号比較動作を行い動作帯域を狭くし、次段の第2アンプはゲインアップするように構成される。
また、第3の構成例の各比較器では、追加のAZスイッチを設けてAZスイッチを2個直列にし、少なくともRAMP波との容量結合側のスイッチトランジスタを常時オンにする。
また、第4の構成例の各比較器では、少なくともAZスイッチのRAMP波との容量結合端を、対象比較器の非動作行開始時にプルアップする。
以下の比較器は符号200を付して説明する。
そして、比較器200は、行動作開始時に各カラム毎に動作点を決めるためのAZスイッチに印加する第1アンプ210のための第1のAZ(初期化)信号PSELを、水平方向(比較器の配列方向、列方向)の間欠動作基本単位分だけ並列に独立して制御することで、非動作比較器のAZスイッチのみ非動作行開始時にオフに固定にするように構成されている。
PMOSトランジスタPT211のドレインがNMOSトランジスタNT211のドレインに接続され、その接続点によりノードND211が形成されている。また、PMOSトランジスタPT211のドレインとゲートが接続され、その接続点がPMOSトランジスタ212のゲートに接続されている。
PMOSトランジスタPT212のドレインがNMOSトランジスタNT212のドレインに接続され、その接続点により第1アンプ210の出力ノードND212が形成されている。
NMOSトランジスタNT211とNMOSトランジスタNT212のエミッタ同士が接続され、その接続点がNMOSトランジスタNT214のドレインに接続され、NMOSトランジスタNT214のソースがNMOSトランジスタNT213のドレインに接続されている。NMOSトランジスタNT213のソースは接地電位GNDに接続されている。
NMOSトランジスタNT212のゲートがキャパシタC212の第1電極に接続され、その接続点によりノードND214が形成されている。そして、キャパシタC212の第2電極がアナログ信号VSLの入力端子TVSLに接続されている。
また、NMOSトランジスタNT213のゲートがバイアス信号BIASの入力端子TBIASに接続されている。
また、NMOSトランジスタNT214のゲートが制御信号MASKの入力端子TMASKに接続されている。
PMOSトランジスタPT213のドレインがノードND211に接続され、ソースがノードND213に接続されている。PMOSトランジスタPT214のドレインがノードND212に接続され、ソースがノードND214に接続されている。
そして、PMOSトランジスタPT213およびPT214のゲートがローレベルでアクティブの第1のAZ信号PSELの入力端子TPSELに共通に接続されている。
また、PMOSトランジスタPT215のソースが電源電位VDDに接続され、ドレインが出力ノードND212に接続され、ゲートが制御信号MASKの入力端子TMABKに接続されている。
また、PMOSトランジスタPT213,PT214がAZスイッチとして機能し、キャパシタC211,C212がAZレベルのサンプリング容量として機能する。
そして、第1アンプ210の出力信号1stcompは出力ノードND212から第2アンプ220に出力される。
また、NMOSトランジスタNT214は、制御信号MABKがローレベルの場合にはオフして第1アンプ210を非動作状態とし、ハイレベルの場合にはオンして第1アンプ210を動作状態とする機能を有する。
PMOSトランジスタ215は、制御信号MABKがローレベルの場合にはオンして第1アンプ210を非動作状態時の出力ノードND212に接続される出力ラインを電源電位VDDに固定し、次段の第2アンプ220のゲート入力トランジスタを確実にカットオフさせる機能を有する。PMOSトランジスタPT215は、制御信号MASKがハイレベルの場合にはオフして第1アンプ210の出力1stcompを第2アンプ220に伝達させる機能を有する。
PMOSトランジスタPT211のドレインがNMOSトランジスタNT211のドレインに接続され、その接続点により出力ノードND221が形成されている。
NMOSトランジスタNT221のソースが接地電位GNDに接続され、ゲートがキャパシタC221の第1電極に接続され、その接続点によりノードND222が形成されている。キャパシタC221の第2電極は接地電位GNDに接続されている。
NMOSトランジスタNT222のドレインがノードND221に接続され、ソースがノードND222に接続されている。
そして、NMOSトランジスタPT222のゲートがハイレベルでアクティブの第2のAZ信号NSELの入力端子TNSELに共通に接続されている。
この第2のAZ信号NSELは、第1アンプ210に供給される第1のAZ信号PSELと相補的なレベルをとる。
また、NMOSトランジスタPT222がAZスイッチとして機能し、キャパシタC221がAZレベルのサンプリング容量として機能する。
そして、第2アンプ220の出力ノードND221は、比較器200の出力端子TOUTに接続されている。
図7は、本実施形態に係る比較器の1/4Hカラム間欠動作時の第1例のタイミングチャートである。
図8は、本実施形態に係る比較器の1/4Hカラム間欠動作時の第2例のタイミングチャートである。
図9は、第1の構成例の比較器を4カラム分まとめて制御対象の1グループとした例を示す図である。この図9の4カラムからなる1グループが水平方向における間欠動作の基本単位の一例である。
このようにADC群150においては、比較器200(151)を使用し、はじめにDACオフセットレベル、画素リセットレベルと各カラム毎のAZレベルをサンプリングして、AZレベルサンプリング容量であるキャパシタC211,C212,C221に電荷を蓄える。
AD変換は比較器200(151)のAZ以降ハイインピーダンス(HiZ)になっている、第1アンプ210のノードND213,ND214へのランプ信号RAMP、アナログ信号VSLのカップリングした各信号が交差する時点で比較器200(151)の出力が変化することで後段のカウンタ動作を制御して行われる。
図6のP相期間が上記動作タイミングである。図6のタイミングチャートで出力信号compoutがP相期間開始直後、一旦ローレベルに変化して、RAMP波とアナログ信号VSLが交差した時点でハイレベルに変化していることがわかる。
そのため、図6のP相RAMP波と同じ階調でAD変換する場合、D相期間はP相期間と比較して長くなる。AD変換動作はP相と同じく、比較器200(151)のAZ以降ハイインピーダンス(HiZ)になっている、第1アンプ210のノードND213,ND214へのランプ信号RAMP、アナログ信号VSLのカップリングした各信号が交差する時点で比較器200(151)の出力が変化することで後段のカウンタ動作を制御して行われる。
図6のD相期間が上記動作タイミングである。図6のタイミングチャートで出力信号compoutがP相期間終了直後に再度ローレベルに変化するが、D相期間でRAMP波とアナログ信号VSLが交差した時点でハイレベルに変化していることがわかる。
このように各行動作で各カラム毎のAZ、P相、D相動作が同じ経路で2重に行われることにより、各カラム毎の固有のばらつきやkTCノイズなどがアナログCDSで除去される。
1例として図9に図5の比較器を4カラム分まとめたブロック図を、また図7に1/4Hカラム間欠動作のタイミングチャートを示している。
アナログ信号VSL、第1のAZ信号PSEL、制御信号MABKは各カラム毎にあり、ランプ信号RAMP、バイアス信号BIASは各カラムに並列に入力される。
制御信号MABKは、図5で比較器200(151)を非動作時にスタンバイにする信号でNMOSトランジスタNT214のゲートに供給され、バイアス信号BIASは第1アンプ210の定電流源としてのNMOSトランジスタNT213のゲートに供給されるDC(直流)アナログ信号である。
第1の構成例では、上記例の場合、行動作開始時に制御信号MABKだけではなく、第1のAZ信号PSEL<2:0>もハイレベル(H)に固定にし、非動作比較器のAZスイッチ動作も行わないように制御する。
このとき動作カラムの比較器のAZスイッチをオンさせるため、第1のAZ信号PSEL<3>は通常通りローレベルに設定する。
図7に示すように、3カラム目の比較器はAZ、P相、D相動作を行うが、0〜2カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル(L)に固定となる。これと同時にAZスイッチであるPMOSトランジスタPT213,PT214のオンオフで発生するフィードスルーやチャージインジェクションが容量カップリングを介してRAMP波に伝わることがない。このため、カラム比較器の間欠動作において、動作カラムのP相ばらつき量や固定縦筋量を低減させることが可能である。
図11は、第2の構成例の比較器を4カラム分まとめて制御対象の1グループとした例を示す図である。この図11の4カラムからなる1グループが水平方向間欠動作基本単位の一例である。
そして、PMOSトランジスタPT213およびPT214のゲートが制御信号MABKの反転信号XMABKの入力端子TXMABKに共通に接続されている。
図10と第1の構成例で使用した図9との違いは、第1のAZ信号PSELが全カラムに並列に入力されている点と、制御信号MABK<3:0>の各反転信号XMABK<3:0>を制御信号として使用し、追加した容量側のAZスイッチのPMOSトランジスタPT216、PT217のゲートに入力とする点である。
このとき、図8および図11に示すように、第1のAZ信号PSELは全カラムの第1アンプ210AのAZスイッチとしてのPMOSトランジスタPT213,PT214のゲートに入力されている。
このため、AZスイッチ動作は全カラム分行われるが、0〜2カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル(L)に固定となるが、3カラム目の比較器はAZ、P相、D相動作を行う。
また、非動作比較器のAZスイッチであるPMOSトランジスタPT213,PT214のオンオフで発生するフィードスルーやチャージインジェクションは、容量側に追加したもう一つのAZスイッチとしてのPMOSトランジスタPT216,PT217が行開始時に制御信号MABKの反転信号XMABK<2:0>でオフになっているため、容量カップリングを介してRAMP波に伝わることがなく、カラム比較器の間欠動作において、動作カラムのP相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図6で示すタイミングチャートのうち、第1のAZ信号PSELがカラム毎にわかれていないタイミングチャートで示される。
図13は、第3および第4の構成例の比較器を4カラム分まとめて制御対象の1グループとした例を示す図である。この図13の4カラムからなる1グループが水平方向間欠動作基本単位の一例である。
図13が第2の構成例で使用した図11との違いは、制御信号MABK<3:0>の各反転信号XMABK<3:0>を使用せず、追加した容量側のAZスイッチの入力を基準電位VSSに固定にし、全カラム動作時もカラム間欠動作時も常時オンとする点である。
水平方向間欠動作をアナログ的に制御するためには、行動作開始時に非動作カラムの比較器はスタンバイにする必要があり、たとえば0〜2カラムだけ非動作にするためには、制御信号MABK<2:0>をローレベル(L)に固定、制御信号MABK<3>だけハイレベル(H)に固定にする。
このとき、図8および図13に示すように、第1のAZ信号PSELは全カラムの第1アンプ200BのAZスイッチとしてのPMOSトランジスタPT213,PT214のゲートに入力されている。
このため、AZスイッチ動作は全カラム分行われるが、0〜2カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル(L)に固定となるが、3カラム目の比較器はAZ、P相、D相動作を行う。
また、非動作比較器のAZスイッチであるPMOSトランジスタPT213,PT214のオンオフで発生するフィードスルーやチャージインジェクションは、容量側に追加したもう一つのAZスイッチとしてのPMOSトランジスタPT216,PT217のオン抵抗とソース/ドレイン-基板容量、ゲート-ソース/ドレイン容量、その他配線寄生容量で高周波成分をフィルターアウトする。
このため、AZスイッチングノイズが容量カップリングを介してRAMP波に伝わる成分は、低周波、低振幅となり、カラムコンパレータの間欠動作において、動作カラムのP相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図6で示すタイミングチャートのうち、第1のAZ信号PSELがカラム毎にわかれていないタイミングチャートで示される。
具体的には、ドレインがノードND213に接続され、ソースが電源電位VDDに接続されたスイッチとしてのPMOSトランジスタPT218と、ドレインがノードND214に接続され、ソースが電源電位VDDに接続されたスイッチとしてのPMOSトランジスタPT219とが設けられ、PMOSトランジスタPT218、PT219のゲートが制御信号MABKの入力端子TMABKに接続されている。
図14の比較器200Cが第2および第3の構成例の比較器200A,200Bとの違いは、AZスイッチとしてのPMOSトランジスタPT213,PT214に並列にノードND213、ND214をプルアップするPMOSトランジスタPT218、PT219rを接続し、その入力として制御信号MABK<3:0>を使用する点である。
水平方向間欠動作をアナログ的に制御するためには、行動作開始時に非動作カラムの比較器はスタンバイにする必要があり、たとえば0〜2カラムだけ非動作にするためには、制御信号MABK<2:0>をローレベル(L)に固定、制御信号MABK<3>だけハイレベル(H)に固定にする。
このとき、図8および図14に示すように、第1のAZ信号PSELは全カラムの第1アンプ200BのAZスイッチとしてのPMOSトランジスタPT213,PT214のゲートに入力されている。
このため、AZスイッチ動作は全カラム分行われるが、0〜2カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル(L)に固定となるが、3カラム目の比較器はAZ、P相、D相動作を行う。
また、非動作比較器の第1アンプ210CのノードND213、ND214は、制御信号MABK<2:0>を行動作開始時にローレベル(L)に固定することで、アナログ電源にプルアップされるため、AZ期間中、AZスイッチとしてのPMOSトランジスタPT213,PT214のオンオフで発生するフィードスルーやチャージインジェクションは、プルアップ用のPMOSトランジスタPT218,PT219を介して、アナログ電源に逃がせる。
このまた、容量カップリングを介してRAMP波に伝わることがなく、カラム比較器の間欠動作において、動作カラムのP相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図6で示すタイミングチャートのうち、第1のAZ信号PSELがカラム毎にわかれていないタイミングチャートで示される。
信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (6)
- 間欠動作が可能な固体撮像素子であって、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチを有し、当該初期化用スイッチに印加する初期化信号が、水平方向における間欠動作の基本単位分だけ並列して独立に制御され、非動作行開始に当該初期化用スイッチがオフ状態に保持される
固体撮像素子。 - 上記各比較器は、
一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタを含む第1アンプと、
上記第1アンプの出力をゲインアップして出力する第2アンプと、
上記第1アンプは、
上記差動トランジスタの一方のトランジスタの制御端子と上記参照電圧の入力ライン間に接続された第1のキャパシタと、
上記差動トランジスタの他方のトランジスタの制御端子と上記読み出し信号の入力ライン間に接続された第2のキャパシタと、を含み、
上記初期化用スイッチは、
上記一方のトランジスタのゲートと上記第1のキャパシタとの接続ノードと、上記一方のトランジスタのドレイン間、並びに、上記他方のトランジスタのゲートと上記第2のキャパシタとの接続ノードと、上記他方のトランジスタのドレイン間にそれぞれ配置されている
請求項1記載の固体撮像素子。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第1のキャパシタとの接続ノードとの間、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第1のキャパシタとの接続ノードとの間のうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第1のキャパシタとの接続ノードとの間にさらに追加の初期化用スイッチが配置され、
対象比較器の非動作行開始時に、上記追加の初期化用スイッチがオフ状態に保持される
請求項2記載の固体撮像素子。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第1のキャパシタとの接続ノードとの間、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第1のキャパシタとの接続ノードとの間のうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第1のキャパシタとの接続ノードとの間にさらに追加の初期化用スイッチが配置され、
上記追加の初期化用スイッチが動作状態にかかわらずオン状態に保持される
請求項2記載の固体撮像素子。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第1のキャパシタとの接続ノード、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第1のキャパシタとの接続ノードとのうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第1のキャパシタとの接続ノードが、対象比較器の非動作行開始時に、固定電位に設定される
請求項2記載の固体撮像素子。 - 間欠動作が可能な固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチを有し、当該初期化用スイッチに印加する初期化信号が、水平方向における間欠動作の基本単位分だけ並列して独立に制御され、非動作行開始に当該初期化用スイッチがオフ状態に保持される
カメラシステム。
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