JP2011003722A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】レジストスリミング幅のばらつきを抑制する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、シリコンを含む被加工層上にレジスト41を形成するレジスト形成工程と、処理室内にハロゲン元素を含むガスを導入し、レジスト41をマスクにして被加工層をハロゲン元素を含むガスを用いてエッチングするエッチング工程と、エッチング工程の後、同じ処理室内に酸素ガスとハロゲン元素を含むガスを導入し、酸素ガスとハロゲン元素を含むガスを用いてレジスト41の平面サイズを縮小するレジストスリミング工程と、を有する。
【選択図】図6
【解決手段】本発明の半導体装置の製造方法は、シリコンを含む被加工層上にレジスト41を形成するレジスト形成工程と、処理室内にハロゲン元素を含むガスを導入し、レジスト41をマスクにして被加工層をハロゲン元素を含むガスを用いてエッチングするエッチング工程と、エッチング工程の後、同じ処理室内に酸素ガスとハロゲン元素を含むガスを導入し、酸素ガスとハロゲン元素を含むガスを用いてレジスト41の平面サイズを縮小するレジストスリミング工程と、を有する。
【選択図】図6
Description
本発明は、半導体装置の製造方法に関する。
ワード電極もしくはコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層構造を有するメモリデバイスが提案されている。例えば特許文献1には、上記積層構造に貫通ホール(メモリホール)を形成し、そのホールの内壁に電荷蓄積層を形成した後、ホール内にシリコンを柱状に埋め込むことでメモリセルを3次元配列する技術が開示されている。また、特許文献1には、各導電層の端部を階段状に形成して、その段差を利用することにより同一エッチングプロセスにより、上層配線と各導電層とを接続するためのコンタクトホールを形成することが開示されている。
上記階段状構造部の形成にあたっては、例えば、導電層と絶縁層との積層体上にレジストを形成し、このレジストの平面サイズを縮小するレジストスリミングと、そのレジストをマスクにした導電層及び絶縁層のエッチングとを複数回繰り返す方法が考えられる。これら工程は同一処理室内で続けて行うことが処理効率の点で望ましい。しかしながら、その場合、レジストスリミングを行う毎にレジストのスリミング幅が異なってしまうことが懸念されるが、特許文献1では、このようにレジストスリミングとエッチングとを繰り返す方法や、その際のレジストスリミング幅のばらつきに関して特に記述されていない。
本発明は、レジストスリミング幅のばらつきを抑制する半導体装置の製造方法を提供する。
本発明の一態様によれば、シリコンを含む被加工層上にレジストを形成するレジスト形成工程と、処理室内にハロゲン元素を含むガスを導入し、前記レジストをマスクにして前記被加工層を前記ハロゲン元素を含むガスを用いてエッチングするエッチング工程と、前記エッチング工程の後、同じ前記処理室内に酸素ガスとハロゲン元素を含むガスを導入し、前記酸素ガスとハロゲン元素を含むガスを用いて前記レジストの平面サイズを縮小するレジストスリミング工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、レジストスリミング幅のばらつきを抑制する半導体装置の製造方法が提供される。
以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
本発明の実施形態に係る半導体装置は、複数のメモリセルが3次元配列されたメモリセルアレイと、そのメモリセルアレイの周辺に形成された周辺回路とを有する。
図1は、そのメモリセルアレイの構成を示す模式斜視図である。
図2は、複数のメモリセルMCが導電層WL1〜WL4の積層方向に直列接続されて構成される1本(1列)のメモリストリングMSの模式斜視図である。
図3は、メモリセルアレイの図1におけるYZ方向の模式断面図である。
なお、図1及び図2においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図2は、複数のメモリセルMCが導電層WL1〜WL4の積層方向に直列接続されて構成される1本(1列)のメモリストリングMSの模式斜視図である。
図3は、メモリセルアレイの図1におけるYZ方向の模式断面図である。
なお、図1及び図2においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
また、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向、すなわち複数の導電層WL1〜WL4の積層方向をZ方向とする。
図3に示すように、基板(例えばシリコン基板)11上にセルソース12が設けられている。セルソース12は不純物が添加され導電性を有するシリコン層である。セルソース12の上には絶縁層13を介して下部選択ゲートLSGが設けられ、下部選択ゲートLSGの上には絶縁層14が設けられている。絶縁層13、14はシリコン酸化物やシリコン窒化物を含む層であり、下部選択ゲートLSGは不純物が添加され導電性を有するシリコン層である。
絶縁層14の上には、複数の絶縁層17と複数の導電層WL1〜WL4とが交互に積層された積層体が設けられている。導電層WL1〜WL4の層数は任意であり、本実施形態においては例えば4層の場合を例示する。絶縁層17はシリコン酸化物を含む。各導電層WL1〜WL4は不純物が添加され導電性を有するシリコン層である。
上記積層体における最上層の絶縁層17上にはストッパー層(例えばSiN層)24が設けられている。ストッパー層24上には絶縁層25を介して上部選択ゲートUSGが設けられている。上部選択ゲートUSG上には絶縁層27が設けられている。絶縁層25、27はシリコン酸化物やシリコン窒化物を含む層であり、上部選択ゲートUSGは不純物が添加され導電性を有するシリコン層である。
図1に示すように、導電層WL1〜WL4、下部選択ゲートLSGおよびセルソース12は、XY平面に対して平行な板状の層として形成されている。上部選択ゲートUSGは、X方向に延びる複数本の配線状の導電部材となっている。図3に示すように、各々の上部選択ゲートUSGの間には絶縁層26が設けられている。なお、下部選択ゲートLSGは上部選択ゲートUSGと同様に複数に分断された構成であってもよい。
基板11上の前述した積層体には、Z方向に延びる複数本のメモリホールが形成されている。それらメモリホールは、例えばX方向及びY方向に沿ってマトリクス状に配列されている。
図3に示すように、メモリホールMHの内部には、柱状の半導体層として、下層側から順にシリコンピラー15、19、32が埋め込まれている。シリコンピラー15は下部選択ゲートLSGを貫通し、シリコンピラー19は複数の導電層WL1〜WL4を貫通し、シリコンピラー32は上部選択ゲートUSGを貫通している。
シリコンピラー15、19、32は、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラー15、19、32の形状は、Z方向に延びる柱状であり、例えば円柱形である。シリコンピラー15の下端はセルソース12に接続されている。シリコンピラー19の下端はシリコンピラー15に接続され、シリコンピラー19の上端はシリコンピラー32に接続されている。
上部選択ゲートUSG上の絶縁層27の上には絶縁層29が設けられ、その絶縁層29上にはY方向に延びる複数本のビット線BLが設けられている。各ビット線BLは、Y方向に沿って配列された各列のシリコンピラー32の直上域を通過するように配列されており、絶縁層29を貫通して設けられたコンタクト電極30を介して、シリコンピラー32の上端に接続されている。
図1に示すように、上部選択ゲートUSGはコンタクト電極65を介して上部選択ゲート配線USLと接続されている。セルソース12、下部選択ゲートLSGおよび複数の導電層WL1〜WL4が積層された積層体の端部は下層側ほどX方向に突出した階段状に加工されている。この階段構造部で、セルソース12はコンタクト電極61を介してセルソース配線CSLに接続され、下部選択ゲートLSGはコンタクト電極62を介して下部選択ゲート配線LSLに接続され、各導電層WL1〜WL4はコンタクト電極63を介してワード線WLLに接続されている。
図3に示すように、導電層WL1〜WL4と絶縁層17との積層体に形成されたメモリホールMHの内周壁には、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだONO(Oxide-Nitride-Oxide)構造の絶縁膜20が形成されている。図4に、その部分の拡大断面を示す。
絶縁膜20は、第1の絶縁膜21と第2の絶縁膜23との間に電荷蓄積層22を挟んだ構造を有する。第2の絶縁膜23の内側にシリコンピラー19が設けられ、第2の絶縁膜23はシリコンピラー19に接している。第1の絶縁膜21は導電層WL1〜WL4に接して設けられ、第1の絶縁膜21と第2の絶縁膜23との間に電荷蓄積層22が設けられている。
導電層WL1〜WL4と絶縁層17との積層体に設けられたシリコンピラー19はチャネルとして機能し、導電層WL1〜WL4はコントロールゲートとして機能し、電荷蓄積層22はシリコンピラー19から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラー19と各導電層WL1〜WL4との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層22は、電荷(電子)を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第2の絶縁膜23は、例えばシリコン酸化膜からなり、電荷蓄積層22にシリコンピラー19から電荷が注入される際、または電荷蓄積層22に蓄積された電荷がシリコンピラー19へ拡散する際に電位障壁となる。第1の絶縁膜21は、例えばシリコン酸化膜からなり、電荷蓄積層22に蓄積された電荷が、導電層WL1〜WL4へ拡散するのを防止する。
図2に示すように、1本のシリコンピラー19の周囲には、導電層WL1〜WL4の層数と同数のメモリセルMCがZ方向に直列接続され、1本のメモリストリングMSが構成される。このようなメモリストリングMSがX方向及びY方向にマトリクス状に配列されていることにより、複数のメモリセルMCが、X方向、Y方向、Z方向に3次元的に配列されている。
再び図3を参照すると、下部選択ゲートLSG及びその上下の絶縁層13、14からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜16が筒状に形成され、この内側にシリコンピラー15が埋め込まれている。これにより、その積層体内には、シリコンピラー15をチャネルとし、その周囲の下部選択ゲートLSGをゲート電極とした下部選択トランジスタLSTが設けられている。
また、ストッパー層24、上部選択ゲートUSG及びその上下の絶縁層25、27からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜33が筒状に形成され、この内側にシリコンピラー32が埋め込まれている。これにより、その積層体内には、シリコンピラー32をチャネルとし、その周囲の上部選択ゲートUSGをゲート電極とした上部選択トランジスタUSTが設けられている。
以上説明したメモリセルアレイの周辺には図示しない周辺回路が、同じ基板11上に形成されている。周辺回路は、ビット線BLを介してシリコンピラー32の上端部に電位を与えるドライバ回路、セルソース配線CSL及びセルソース12を介してシリコンピラー15の下端部に電位を与えるドライバ回路、上部選択ゲート配線USLを介して上部選択ゲートUSGに電位を与えるドライバ回路、下部選択ゲート配線LSLを介して下部選択ゲートLSGに電位を与えるドライバ回路、ワード線WLLを介して各導電層WL1〜WL4に電位を与えるドライバ回路などを含む。
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
ビット線BLを選択することによりメモリセルのX座標を選択し、上部選択ゲートUSGを選択して上部選択トランジスタUSTを導通状態又は非導通状態とすることにより、メモリセルのY座標を選択し、ワード線WLLすなわち導電層WL1〜WL4を選択することによりメモリセルのZ座標を選択する。そして、選択されたメモリセルの電荷蓄積層22に電子を注入することによりデータを記憶する。また、そのメモリセルを通過するシリコンピラー19にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。
本実施形態の半導体装置において、図1に示すように、導電層WL1〜WL4におけるメモリセルアレイ領域より外側の端部は、下層ほどメモリセルアレイ領域からの長さが長くされた階段状に加工されている。このため、各導電層WL1〜WL4を上層のワード線WLLと接続するための複数のコンタクトホールを、同一エッチングプロセスにより一括形成することができる。
以下、本実施形態に係る半導体装置における導電層WL1〜WL4階段構造部の形成方法を、図5〜図7を参照して説明する。
基板11上には、すでに下部選択トランジスタLSTや、周辺回路のトランジスタなどが形成されているとする。その下部選択トランジスタLST上の絶縁層14上に、複数の絶縁層17と複数の導電層WL1〜WL4とが、例えばCVD(chemical vapor deposition)法により交互に積層される。絶縁層17はシリコン酸化物を含む層であり、各導電層WL1〜WL4はシリコン層である。
絶縁層17と導電層WL1〜WL4との積層体の形成後、メモリセルアレイ領域に対して、図3に示すメモリホールMH、電荷蓄積層を含む絶縁膜20、シリコンピラー19などの形成工程が行われる。
その後、上記積層体上に、図5(a)に示すようにレジスト41が形成され、階段構造部の加工が進められていく。レジスト41は有機物を含み、光等のエネルギー線照射を受けた部分が現像液に対して可溶もしくは不溶になる特性を有する。
まず、レジスト41に対して、図示しないマスクを用いたリソグラフィ及び現像を行い、図5(b)に示すように、レジスト41の端が所望の位置に位置するようにパターニングする。
次に、そのレジスト41をマスクにしてRIE(Reactive Ion Etching)を行い、図5(c)に示すように、上から1層目の絶縁層17及びその下の導電層WL4におけるレジスト41から露出している部分を除去する。
具体的には、上記積層体が形成されたウェーハを処理室内に収容し、その処理室内に、まず、例えばCHF3ガス、BCl3ガスを導入した後、そのガスをプラズマ化させ、1層目の絶縁層17をエッチングする。続いて、同じ処理室内に、例えばHBrガス、Cl2ガスを導入した後、そのガスをプラズマ化させ、導電層WL4をエッチングする。
続いて、同じ処理室内に、酸素ガスとハロゲン元素を含むガスを導入した後、そのガスをプラズマ化させ、図6(a)に示すように、レジスト41の平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、1層目の絶縁層17の表面の一部が新たに露出する。
続いて、同じ処理室内で、上記スリミングされたレジスト41をマスクにしてRIEを行う。これにより、図6(b)に示すように、先のエッチングにより1層目の絶縁層17及び導電層WL4が除去された部分の下の2層目の絶縁層17及び導電層WL3が除去されると共に、その隣の部分でレジスト41から露出している1層目の絶縁層17及びその下の導電層WL4も除去される。
このときも、処理室内に、まず、例えばCHF3ガス、BCl3ガスを導入した後、そのガスをプラズマ化させ、絶縁層17をエッチングする。続いて、同じ処理室内に、例えばHBrガス、Cl2ガスを導入した後、そのガスをプラズマ化させ、導電層WL3及びWL4をエッチングする。
図6(b)の工程の後、続いて、同じ処理室内に、酸素ガスとハロゲン元素を含むガスを導入した後、そのガスをプラズマ化させ、図6(c)に示すように、レジスト41の平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、1層目の絶縁層17の表面の一部が新たに露出する。
続いて、同じ処理室内で、上記スリミングされたレジスト41をマスクにしてRIEを行う。これにより、図7(a)に示すように、レジスト41で覆われず露出している絶縁層17が1層分除去され、さらにその絶縁層17の下の1層分の導電層WL2、WL3およびWL4が除去される。
このときも、処理室内に、まず、例えばCHF3ガス、BCl3ガスを導入した後、そのガスをプラズマ化させ、絶縁層17をエッチングする。続いて、同じ処理室内に、例えばHBrガス、Cl2ガスを導入した後、そのガスをプラズマ化させ、導電層WL2、WL3及びWL4をエッチングする。
その後、レジスト41をすべて除去することで、図7(b)に示す構造が得られる。すなわち、本実施形態では、レジスト41のスリミング工程と、レジスト41に覆われず露出している部分の絶縁層17及びその絶縁層17の下の各導電層WL2〜WL4を一層分ずつエッチングする工程とを繰り返すことで、図7(b)に示す階段構造が得られる。
前述した絶縁層17及び各導電層WL2〜WL4のエッチング工程と、レジスト41のスリミング工程は、導入するガス種等を切り替え、同一処理室内で続けて行われる。すなわち、上記一連の工程中、ウェーハは処理室内に収容されたままであり、処理室内は大気開放されず、所望のガスによる所望の減圧雰囲気に維持される。これにより、効率的な処理を行える。
一般に、有機物を含むレジストの除去には酸素ガスが用いられ、酸素ガスをプラズマ化させてレジストを酸化させることによってレジストを除去するいわゆるアッシング現象を利用している。しかし、酸素ガスのみを用いて前述した階段構造部を加工する一連の工程を同じ処理室内で行った場合に、レジストの平面サイズの縮小幅(スリミング幅)がばらつく問題があった。レジストのスリミング幅がばらつくと、そのレジストをマスクにして加工される各段の幅がばらつき、後工程や製品品質に影響を与えることがある。
本発明者等は上記問題について考察したところ、前工程で導電層WL2〜WL4や絶縁層17のエッチング時に使用したガスに含まれるハロゲン元素が、レジストスリミング時にも処理室内に残留していることが原因の一つと考えられるとの知見を得るに至った。すなわち、レジストスリミング時には酸素によるアッシングが支配的になるが、このとき、レジストスリミング時のプラズマによって活性化またはイオン化した残留ハロゲン元素の作用によってもレジストが除去されると考えられる。レジストスリミング時に処理室内に存在している、前工程で使われたハロゲン元素の残留量は極微量と考えられるが、その残留量は積極的に制御されたものではなく一定ではないために、レジストスリミング幅がばらつくと考えられる。
そこで、本実施形態では、レジストスリミング時に、前述したように酸素ガスに加えて、ハロゲン元素を含むガスを用いる。処理室内に導入される量は酸素の方がハロゲン元素よりも多く、レジストスリミングにおいては酸素によるアッシングが支配的となる。
レジストスリミング時における処理室内のハロゲン元素残留量は極微量と考えられ、この残留量よりは多い量のハロゲン元素をレジストスリミング時に処理室内に導入する。このレジストスリミング時におけるハロゲン元素の導入量を所望に制御することで、ハロゲン元素の影響によるレジストスリミング幅を制御可能となる。すなわち、レジストスリミング時に、意図的に導入量が制御されたハロゲン元素を導入することで、その残留量が不定な残留ハロゲン元素による影響を抑えて、レジストスリミング幅の制御性が向上する。
すなわち本実施形態では、酸素ガスとハロゲン元素を含むガスとの混合ガスを用いてレジストスリミングを行うことで、レジストスリミング幅を安定化させることができ、そのスリミングされたレジスト41をマスクにして加工される階段構造部の各段の幅のばらつきを抑制できる。
前述した一連の工程におけるレジストスリミング工程を、例えばO2とSF6との混合ガスを用いて下記条件にて行ったところ、レジストスリミング幅の安定化を確認できた。
処理室内には、O2ガスを200(sccm)、SF6ガスを8(sccm)の流量で導入し、それら混合ガスによる処理室内圧力を50(mTorr)に維持した。処理室外に設けられたTCP(Transformer Coupled Plasma)電極に高周波電力を与えることによって電磁波を発生させ、その電磁波を処理室内に導入することで上記混合ガスを励起してプラズマ化させた。TCP電極には1000(W)の高周波電力を印加した。また、ウェーハ保持部は接地されている。さらに、ウェーハは、ウェーハ保持部に設けられたヒータ等の温度制御機構により60℃に温度制御した。
ここで、図8は、レジストスリミング時におけるSF6の流量(sccm)と、レジストスリミング幅(nm)との関係を示すグラフである。SF6の流量を変化させたこと以外の他の条件は上記と同じである。図8には、step1、step2及びstep3の3回分のレジストスリミング工程で得られたデータを示している。
この図8の結果より、SF6ガスの流量が7〜9(sccm)の場合に、SF6ガスの流量の変動に対するレジストスリミング幅の変動が小さくなっている。前工程で使われたハロゲン元素が残留している場合、レジストスリミング時には、その残留ハロゲン元素と、レジストスリミング時に新たに導入されたSF6ガスのハロゲン元素であるフッ素(F)とが処理室内に存在することになる。残留ハロゲン元素がフッ素以外のハロゲン元素であっても、同じハロゲン元素であるため、レジストスリミングに与える影響はフッ素と同程度と考えられる。したがって、図8のグラフの横軸のSF6ガスの流量の変動量は、処理室内のハロゲン元素量の変動量と換算することができる。このことから、レジストスリミング時に、意図的に導入されたSF6ガスに対して微量の残留ハロゲン元素が混合し、処理室内のハロゲン元素量が変動したとしても、SF6ガスの流量を7〜9(sccm)とすることで、レジストスリミング幅の変動を小さく抑えることができる。
このとき、O2ガスは200(sccm)の流量で導入されている。すなわち、200(sccm)のO2ガスに対して、SF6ガスの流量は7〜9(sccm)とするのが適量である。したがって、O2ガスとSF6ガスとの混合ガスにおけるSF6ガスの流量比を3.4〜4.3%にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。
また、図8の結果より、SF6ガスの流量が7〜9(sccm)の場合に、レジストスリミング幅が大きくなっている。したがって、O2ガスとSF6ガスとの混合ガスにおけるSF6ガスの流量比を3.4〜4.3%にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
本実施形態において、レジストスリミング時に導入するガスとしてはSF6に限らず、フッ素を含む他のガスや、さらにはフッ素以外のハロゲン元素を含むものであってもよい。例えば、ハロゲン元素を含むガスとしてNF3をO2に加えて用いたときに、NF3の導入によってSF6と全く同様にレジストスリミング幅が制御可能であることを確認できた。
NF3ガスの場合も、前述した図8に示すSF6ガスについての結果に基づいて、適切な流量を導くことができる。
プラズマ中で一つの化合物SF6あたり6個のFが解離するとし、同様に、プラズマ中で一つの化合物NF3あたり3個のFが解離すると考える。したがって、7〜9(sccm)のSF6ガスに対応するNF3ガスの流量は、SF6ガス流量の(6/3)倍の14〜18(sccm)と推定できる。すなわち、200(sccm)のO2ガスに対して、NF3ガスの流量は14〜18(sccm)とするのが適量である。したがって、O2ガスとNF3ガスとの混合ガスにおけるNF3ガスの流量比を6.5〜8.3%にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、O2ガスとNF3ガスとの混合ガスにおけるNF3ガスの流量比を6.5〜8.3%にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
レジストスリミング時に導入するハロゲン元素を含むガスとしてCF4ガスを用いた場合も同様に考えることができる。
プラズマ中で一つの化合物SF6あたり6個のFが解離するとし、同様に、プラズマ中で一つの化合物CF4あたり4個のFが解離すると考える。したがって、7〜9(sccm)のSF6ガスに対応するCF4ガスの流量は、SF6ガス流量の(6/4)倍の10.5〜13.5(sccm)と推定できる。すなわち、200(sccm)のO2ガスに対して、CF4ガスの流量は10.5〜13.5(sccm)とするのが適量である。したがって、O2ガスとCF4ガスとの混合ガスにおけるCF4ガスの流量比を5.0〜6.3%にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、O2ガスとCF4ガスとの混合ガスにおけるCF4ガスの流量比を5.0〜6.3%にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
レジストスリミング時に導入するハロゲン元素を含むガスとしてHBrガスを用いた場合も同様に考えることができる。
プラズマ中で一つの化合物SF6あたり6個のFが解離するとし、同様に、プラズマ中で一つの化合物HBrあたり、Fと同じハロゲン元素であるBrが1個解離すると考える。したがって、7〜9(sccm)のSF6ガスに対応するHBrガスの流量は、SF6ガス流量の6倍の42〜54(sccm)と推定できる。すなわち、200(sccm)のO2ガスに対して、HBrガスの流量は42〜54(sccm)とするのが適量である。したがって、O2ガスとHBrガスとの混合ガスにおけるHBrガスの流量比を17.4〜21.3%にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、O2ガスとHBrガスとの混合ガスにおけるHBrガスの流量比を17.4〜21.3%にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
レジストスリミング時に導入するハロゲン元素を含むガスとしてCl2ガスを用いた場合も同様に考えることができる。
プラズマ中で一つの化合物SF6あたり6個のFが解離するとし、同様に、プラズマ中で一つの分子Cl2あたり、Fと同じハロゲン元素であるClが2個解離すると考える。したがって、7〜9(sccm)のSF6ガスに対応するCl2ガスの流量は、SF6ガス流量の(6/2)倍の21〜27(sccm)と推定できる。すなわち、200(sccm)のO2ガスに対して、Cl2ガスの流量は21〜27(sccm)とするのが適量である。したがって、O2ガスとCl2ガスとの混合ガスにおけるCl2ガスの流量比を9.5〜11.9%にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、O2ガスとCl2ガスとの混合ガスにおけるCl2ガスの流量比を9.5〜11.9%にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
レジストスリミング時に導入するハロゲン元素を含むガスとしては、絶縁層17や導電層WL2〜WL4のエッチングに使うハロゲン元素を含むガスと同じガスを用いれば、用意するガス種を少なくして、コスト低減を図れる。
前述したように、図7(b)に示す階段構造部を形成した後、図7(c)に示すように、階段構造部を覆うようにシリコン窒化物系のストッパー層24を形成し、さらにストッパー層24上にシリコン酸化物系の層間絶縁層42を形成する。これらは、例えばCVD法で形成する。なお、図7(c)に示す層間絶縁層42は、図3に示す上部選択トランジスタUSTが形成された積層体における絶縁層の一部に対応する。
ストッパー層24及び層間絶縁層42の形成後、層間絶縁層42、ストッパー層24およびストッパー層24の下の絶縁層17を貫通し、対応する各導電層WL1〜WL4に達する複数のコンタクトホールが一括形成される。これらコンタクトホールの形成後、各コンタクトホール内に例えばタングステンなどの導電材を埋め込むことで、図7(c)に示すようにコンタクト電極63が形成される。
各導電層WL1〜WL4は、階段構造部上に設けられたコンタクト電極63を介して、図1に示す上層のワード線WLLと電気的に接続される。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
メモリセルアレイにおけるシリコンピラーは円柱状に限らず角柱状であってもよい。あるいは、メモリホール内のすべてを柱状のシリコンで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、導電層とシリコンピラーとの間の絶縁膜構造はONO(Oxide-Nitride-Oxide)構造に限らず、例えば電荷蓄積層とゲート絶縁膜との2層構造であってもよい。
11…基板、15,19,32…シリコンピラー、17…絶縁層、22…電荷蓄積層、24…ストッパー層、41…レジスト、42…層間絶縁層、63…コンタクト電極、WL1〜WL4…導電層
Claims (5)
- シリコンを含む被加工層上にレジストを形成するレジスト形成工程と、
処理室内にハロゲン元素を含むガスを導入し、前記レジストをマスクにして前記被加工層を前記ハロゲン元素を含むガスを用いてエッチングするエッチング工程と、
前記エッチング工程の後、同じ前記処理室内に酸素ガスとハロゲン元素を含むガスを導入し、前記酸素ガスとハロゲン元素を含むガスを用いて前記レジストの平面サイズを縮小するレジストスリミング工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記レジストスリミング工程で用いられる前記ガスに含まれる前記ハロゲン元素は、フッ素であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記レジストスリミング工程でO2とSF6との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記SF6の流量比を3.4〜4.3%にすることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記レジストスリミング工程でO2とNF3との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記NF3の流量比を6.5〜8.3%にすることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記レジストスリミング工程でO2とCF4との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記CF4の流量比を5.0〜6.3%にすることを特徴とする請求項2記載の半導体装置の製造方法。
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