JP2019201038A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】積層構造の端部に階段構造を形成する際に、階段構造の寸法のばらつきが少なく、かつ、製造コストを低下させることができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、基板と、基板の上方に積層された複数の導電層および複数の絶縁層とを備える。複数の導電層および複数の絶縁層からなる積層構造の端部は導電層を各段の踏面とする階段構造を有する。階段構造は、各段の蹴込が互いに向き合う第1段差部と第2段差部との段差対を有する。複数の段差対が階段構造において異なる高さに階段状に設けられている。【選択図】図4
Description
本実施形態は、半導体装置およびその製造方法に関する。
三次元的にメモリセルを配置した立体型メモリセルアレイを有する半導体メモリが開発されている。半導体メモリのワード線は、基板上に積層された積層構造を有する。このような積層構造を有する複数のワード線のそれぞれにコンタクトプラグを接続するために、積層構造の端部には階段構造(テラス構造)が形成されている。この階段構造は、リソグラフィ工程の後、ワード線のエッチング工程およびレジスト膜のスリミング工程を複数回繰り返し実行することによってワード線の積層構造の端部に形成される。
しかし、エッチング工程およびスリミング工程が繰り返し実行されると、レジスト膜の膜厚のばらつきが大きくなり、階段構造の寸法精度が悪化する。このような階段構造の寸法のばらつきに対処するためには、階段構造の踏面の長さまたは幅を大きくする必要があった。この場合、半導体メモリのレイアウト面積が大きくなるという問題があった。また、何度もスリミング工程を実行するので、レジスト膜の膜厚を厚くし、かつ、高粘度のレジスト膜を塗布する技術が必要であった。これは、半導体メモリの製造コストを上昇させる原因となる。
積層構造の端部に階段構造を形成する際に、階段構造の寸法のばらつきが少なく、かつ、製造コストを低下させることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、基板と、基板の上方に積層された複数の導電層および複数の絶縁層とを備える。複数の導電層および複数の絶縁層からなる積層構造の端部は導電層を各段の踏面とする階段構造を有する。階段構造は、各段の蹴込が互いに向き合う第1段差部と第2段差部との段差対を有する。複数の段差対が階段構造において異なる高さに階段状に設けられている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1は、第1実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図である。メモリセルアレイMCAは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイである。なお、図1においては、図を見易くするために、メモリホール113内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
図1は、第1実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図である。メモリセルアレイMCAは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイである。なお、図1においては、図を見易くするために、メモリホール113内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
また、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板100の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向とする。導電層としてのワード線WLはZ方向に積層されている。
図1に示すように、半導体基板100には、n型ウェル領域101が形成され、n型ウェル領域101上にp型ウェル領域102が形成されている。p型ウェル領域102上には、複数のNANDストリングNSが形成されている。具体的には、p型ウェル領域102上には、セレクトゲート線SGSとして機能する複数の配線層110と、ワード線WLとして機能する複数の配線層111と、セレクトゲート線SGDとして機能する複数の配線層112とが形成されている。
配線層110は、例えば4層で形成され、複数のNANDストリングNSで共通のセレクトゲート線SGSに電気的に接続され、2つの選択トランジスタST2のゲート電極として機能する。
配線層111は、例えば8層で形成され、層ごとに共通のワード線WLに電気的に接続されている。
配線層112は、例えば4層で形成され、NANDストリングNSごとに対応するセレクトゲート線SGDに接続され、各々が1つの選択トランジスタST1のゲート電極として機能する。
メモリホール113は、配線層110、111、112を貫通し、p型ウェル領域102に達するように形成されている。メモリホール113の側面には、ブロック絶縁膜114、電荷蓄積膜115(絶縁膜)、及びゲート絶縁膜116が順に形成されている。メモリホール113内には、導電膜117が埋め込まれている。導電膜117は、NANDストリングNSの電流経路として機能する。導電膜117の上端には、ビット線BLとして機能する配線層118が形成されている。
以上のように、p型ウェル領域102上には、選択トランジスタST2、複数のメモリセルトランジスタMT、及び選択トランジスタST1が順に積層されており、1つのメモリホール113が、1つのNANDストリングNSに対応している。
p型ウェル領域102の表面内には、n+型不純物拡散層103及びp+型不純物拡散層104が形成されている。
n+型不純物拡散層103上には、コンタクトプラグ119が形成され、コンタクトプラグ119上には、ソース線CELSRCとして機能する配線層120が形成されている。ソース線CELSRCは、M2層にも形成され、M2層のソース線CELSRCは、電圧発生回路に電気的に接続されている。
p+型不純物拡散層104上には、コンタクトプラグ121が形成され、コンタクトプラグ121上には、ウェル配線CPWELLとして機能する配線層122が形成されている。
配線層120、122が形成されているM0層は、配線層112(セレクトゲート線SGD)よりも上、かつ配線層118が形成されているM1層よりも下に形成されている。
以上の構成は、図1を記載した紙面の奥行き方向に複数配列されている。1つのフィンガーは、奥行き方向に一列に並ぶ複数のNANDストリングNSの集合によって構成されている。
さらに、配線層110は、同一のブロック内において、共通のセレクトゲート線SGSとして機能し、互いに電気的に接続されている。最下層の配線層110とp型ウェル領域102との間には、ゲート絶縁膜116が形成されている。n+型不純物拡散層103に隣接している最下層の配線層110と、ゲート絶縁膜116とは、n+型不純物拡散層103近傍まで形成されている。
これにより、選択トランジスタST2がオン状態とされた場合、形成されたチャネルは、メモリセルトランジスタMT0及びn+型不純物拡散層103を、電気的に接続する。電圧発生回路は、ウェル配線CPWELLに電圧を印加することで、導電膜117に電位を与えることができる。
図2は、導電膜117が複数の導電層(ワード線)WL及び絶縁層25を貫通している部分の拡大断面図である。図2では、図1において省略した導電層WL間の絶縁層を絶縁層25として表している。
各導電層WLと導電膜117との間には、導電層WL側から順にブロック絶縁膜114、電荷蓄積膜115及びゲート絶縁膜116が設けられている。ブロック絶縁膜114は導電層WLに接し、ゲート絶縁膜116は導電膜117に接し、ブロック絶縁膜114とゲート絶縁膜116との間に電荷蓄積膜115が設けられている。
導電膜117はチャネルとして機能し、導電層WLはコントロールゲートとして機能し、電荷蓄積膜115は導電膜117から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、導電膜117と各導電層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜115は、電荷(電子)を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。ゲート絶縁膜116は、例えばシリコン酸化膜であり、電荷蓄積膜115に導電膜117から電荷が注入される際、または電荷蓄積膜115に蓄積された電荷が導電膜117へ拡散する際に電位障壁となる。ブロック絶縁膜114は、例えばシリコン酸化膜であり、電荷蓄積膜115に蓄積された電荷が、導電層WLへ拡散するのを防止する。半導体装置は、例えば、NAND型EEPROM等でよい。
図3は、メモリセルアレイの構成の一例を示す概略平面図である。メモリセルアレイMCAは、図1および図2を参照して説明したとおり、導電層WLと絶縁層25との積層構造200を有し、3次元的に配列された複数のメモリセルを有する。
メモリセルアレイMCAは、方形であり、少なくともその端部の1辺に階段構造STPを有する。階段構造STPは、積層構造200の各導電層WLにコンタクトプラグ(図示せず)を接続するための接続領域である。
図4は、図3の4−4線に沿った断面図である。尚、導電層WLに接続されるコンタクトプラグ等については図示を省略している。階段構造STPは、段差対P1〜P8を有する。段差対P1〜P8は、階段構造STPの上段から下段へこの順番に配列されている。段差対P1〜P8は、それぞれ異なる高さの層に設けられており、メモリセルアレイMCA側からその端部に向かってD1方向へ行くに従って下降(ステップダウン)するように階段状に構成されている。
段差対P1は、互いに向き合うように設けられた第1段差部P1_1と第2段差部P1_2とからなる。段差対P2は、互いに向き合うように設けられた第1段差部P2_1と第2段差部P2_2とからなる。段差対P3〜P8は、それぞれ、互いに向き合うように設けられた第1段差部P3_1〜P8_1と第2段差部P3_2〜P8_2とからなる。
第1段差部Pn_1(n=1〜8)は、それぞれD1方向へ向かう階段形状に構成されている。即ち、第1段差部Pn_1は、段差対P1〜8と同様にD1方向へ向かって下降(ステップダウン)する階段となっている。第2段差部Pn_2は、それぞれD1方向とは反対のD2方向へ向かう階段形状に構成されている。即ち、第2段差部Pn_2は、段差対P1〜P8とは反対にD2方向へ向かって下降する階段となっている。従って、段差対Pnのそれぞれにおいて、第1段差部Pn_1と第2段差部Pn_2は、互いに向き合うように設けられている。段差対Pnの第1段差部Pn_1と第2段差部Pn_2との間には、平坦な踊り場が設けられている。
図5は、段差対P1、P2の構成例を示す断面図である。尚、図5では、隣接する2つの段差対P1、P2の構成のみを示しているが、他の隣接する段差対P2〜P8も同様の構成を有する。
段差対P1は、導電層WLa〜WLgおよび絶縁層25a〜25gに設けられている。第1段差部P1_1は、ステップST1_1a〜ST7_1gを有する。導電層WLaおよび絶縁層25aは、最上段のステップST1_1aを構成している。導電層WLbおよび絶縁層25bは、2段目のステップST2_1bを構成している。同様に、導電層WLc〜WLgおよび絶縁層25c〜25gは、それぞれ3〜7段目のステップST3_1c〜ST7_1gを構成している。便宜的に、各ステップST1_1a〜ST7_1gにおいてそれぞれ導電層WLa〜WLgと絶縁層25a〜25gとの間の界面を破線で示している。
ステップST1_1a〜ST7_1gは、D1方向へ行くに従って下降(ステップダウン)するように階段状に構成されている。各ステップST1_1a〜ST7_1gの踏面には導電層WLa〜WLgが現れており、蹴込には導電層WLa〜WLgおよび絶縁層25a〜25gの側面が現れている。各ステップST1_1a〜ST7_1gの蹴込の面において、導電層WLa〜WLgが上層であり、絶縁層25a〜25gが下層となっている。
一方、段差対P1の第2段差部P1_2は、ステップST1_2a〜ST7_2gを有する。導電層WLaおよび絶縁層25aは、最上段のステップST1_2aを構成している。導電層WLbおよび絶縁層25bは、2段目のステップST2_2bを構成している。同様に、導電層WLc〜WLgおよび絶縁層25c〜25gは、それぞれ3〜7段目のステップST3_2c〜ST7_2gを構成している。即ち、第2段差部P1_2のステップST1_2a〜ST7_2gは、それぞれ第1段差部P1_1のステップST1_1a〜ST7_1gと同一層で構成されている。また、第1および第2段差部P1_1、P1_2は、段差対P1の踊り場の中心を境界にほぼ対称の階段形状となっている。
ステップST1_2a〜ST7_2gは、D2方向へ行くに従って下降(ステップダウン)するように階段状に構成されている。各ステップST1_2a〜ST7_2gの踏面には導電層WLa〜WLgが現れており、蹴込には導電層WLa〜WLgおよび絶縁層25a〜25gの側面が現れている。各ステップST1_1a〜ST7_1gの蹴込の面において、導電層WLa〜WLgが上層であり、絶縁層25a〜25gが下層となっている。
段差対P2は、段差対P1と同様にステップを有するが、絶縁層25gの下にある導電層WLh〜WLnおよび絶縁層25h〜25nに設けられている。
段差対P2の第1段差部P2_1は、ステップST1_1h〜ST7_1nを有する。導電層WLhおよび絶縁層25hは、段差対P2の最上段のステップST1_1hを構成している。導電層WLiおよび絶縁層25iは、2段目のステップST2_1iを構成している。同様に、導電層WLj〜WLnおよび絶縁層25j〜25nは、3〜7段目のステップST3_1j〜ST7_1nを構成している。
ステップST1_1h〜ST7_1nは、D1方向へ行くに従って下降(ステップダウン)するように階段状に構成されている。各ステップST1_1h〜ST7_1nの踏面には導電層WLh〜WLnが現れており、蹴込には導電層WLh〜WLnおよび絶縁層25h〜25nの側面が現れている。各ステップST1_1h〜ST7_1nの蹴込の面において、導電層WLh〜WLnが上層であり、絶縁層25h〜25nが下層となっている。
一方、段差対P2の第2段差部P2_2は、ステップST1_2h〜ST7_2nを有する。導電層WLhおよび絶縁層25hは、段差対P2の最上段のステップST1_2hを構成している。導電層WLiおよび絶縁層25iは、2段目のステップST2_2iを構成している。同様に、導電層WLj〜WLnおよび絶縁層25j〜25nは、3〜8段目のステップST3_2j〜ST7_2nを構成している。即ち、第2段差部P2_2のステップST1_2h〜ST7_2nは、それぞれ第1段差部P2_1のステップST1_1h〜ST7_1nと同一層で構成されている。第1および第2段差部P2_1、P2_2は、段差対P2の踊り場の中心を境界にほぼ対称の階段形状となっている。
ステップST1_2h〜ST7_2nは、D2方向へ行くに従って下降(ステップダウン)するように階段状に構成されている。各ステップST1_2h〜ST7_2nの踏面には導電層WLh〜WLnが現れており、蹴込には導電層WLh〜WLnおよび絶縁層25h〜25nの側面が現れている。各ステップST1_1h〜ST7_1nの蹴込の面において、導電層WLh〜WLnが上層であり、絶縁層25h〜25nが下層となっている。
隣接する段差対P1、P2の間には、第1または第2段差部P1_1、P1_2とほぼ同じ高さの段差ST10が設けられている。また、段差対P2の最上層のステップST1_1h、ST1_2hは、D2方向に隣接する段差対P1の踊り場の層と同一層となっている。これにより、隣接する段差対P1、P2のうち第1段差部P1_1、P2_1のステップST1_1a〜ST7_1g、ST1_1h〜ST7_1nは連続する。ステップST1_1a〜ST7_1g、ST1_1h〜ST7_1nが連続することによって、導電層WLa〜WLnのそれぞれが第1段差部P1_1、P2_1のステップST1_1a〜ST7_1g、ST1_1h〜ST7_1nの踏面に現れる。従って、ステップST1_1a〜ST7_1g、ST1_1h〜ST7_1nのそれぞれの踏面上にコンタクトプラグを設けることができる。これにより、導電層WLa〜WLnはそれぞれコンタクトプラグに電気的に接続され、引き出すことができる。
詳細には図示しないが、段差対P3〜P8も段差対P1、P2と同様の構成を有する。従って、段差対P1〜P8の第1段差部P1_1〜P8_1の各ステップは、連続したステップとなり、導電層WLのそれぞれの層が第1段差部P1_1〜P8_1のステップの踏面に現れる。従って、第1段差部P1_1〜P8_1のステップのそれぞれの踏面上にコンタクトプラグ(図示せず)を設けることができ、導電層WLがそれぞれコンタクトプラグに電気的に接続される。これにより、導電層WLはワード線としてコンタクトプラグを介して引き出され得る。導電層WLの各層は、第1段差部P1_1〜P8_1のステップと連続しており電気的に接続されている。
一方、段差対P1〜P8の第2段差部P1_2〜P8_2は、第1段差部P1_1〜P8_1の形成工程において同時に形成されるものの、メモリセルアレイMCA内の導電層WLとは電気的に接続されていない。従って、第2段差部P1_2〜P8_2は、コンタクトプラグの接続には用いられず、ダミーとして残っている。
尚、図10に示すように、積層構造200の下方にCMOS(Complementary Metal Oxide Semiconductor)回路が設けられている場合がある。例えば、積層構造200としてメモリセルアレイMCAの下方に、メモリセルアレイMCAを制御するCMOS回路が設けられている場合がある。この場合、メモリセルアレイMCAとCMOS回路とを電気的に接続するために、第2コンタクトプラグ(図10のCNTt)が積層構造200内に導電層WLおよび絶縁層25の積層方向に延伸するように設けられる。段差対P1〜P8の第1段差部P1_1〜P8_1と第2段差部P1_2〜P8_2との間の踊り場(中間領域)および第2段差部P1_2〜P8_2は、コンタクトプラグCNTtの形成領域として用いることができる。従って、この場合、踊り場や第2段差部P1_2〜P8_2が設けられていても、半導体装置のレイアウト面積はさほど増大しない。また、図5に示すように、本実施形態において、段差ST10は、積層構造200の積層方向に略平面状に設けられている。しかし、段差ST10の壁面には、或る程度、凹凸があってもよい。
次に、第1実施形態による半導体装置の製造方法について説明する。
図6(A)〜図10は、第1実施形態による半導体装置の製造方法の一例を示す断面図である。尚、図6(A)〜図10では、段差対P1〜P4の断面を表示し、それ以外の段差対の図示を省略している。
まず、半導体基板上に制御回路に用いられるCMOS(Complementary Metal Oxide Semiconductor)回路(図10の参照番号10)が形成される。CMOS回路上に層間絶縁膜等を形成した後、層間絶縁膜の上方に立体型メモリセルアレイMCAを形成する。メモリセルアレイMCAは、図6(A)に示すように、交互に積層された導電層WLおよび絶縁層25からなる積層構造200を有する。尚、図6(A)〜図10では、複数の導電層WLおよび複数の絶縁層25からなる積層構造200の端部を示しており、メモリセルアレイMCA自体は現れていない。また、図6(A)〜図10では、理解を容易にするために1層の導電層WLと1層の絶縁層25の間の界面(図5の破線)についても図示を省略している。
次に、リソグラフィ技術を用いて、図6(A)に示すように、積層構造200上に第1レジスト膜PR1を形成する。第1レジスト膜PR1は、隣接する段差対P1〜P4の形成領域間に形成される。即ち、第1レジスト膜PR1は、段差対P1〜P4の形成領域以外の領域に形成される。
段差対P1〜P4の段差部は最下段のパターンから転写されるので、図6(A)および図6(B)に示すように、段差対P1〜P4の形成領域は、当初、段差対P1〜P4のそれぞれの踊り場に対応する領域Rp1_1〜Rp4_1となる。従って、例えば、第1レジスト膜PR1は、当初、段差対P1〜P4の踊り場に対応する領域Rp1_1〜Rp4_1以外の領域を被覆する。
次に、第1レジスト膜PR1をマスクとして用いて、最上層の導電層WLの一層およびその下にある絶縁層25の一層をそれぞれエッチングする(第1工程)。これにより、段差対P1〜P4の段差部P1_1〜P4_1、P1_2〜P4_2の最下段のパターンが最上層の導電層WLおよび絶縁層25(以下、積層膜WL、25ともいう)に転写される。
次に、第1レジスト膜PR1を等方的にエッチングしてその両側面を僅かにエッチングする(第2工程)。即ち、第1レジスト膜PR1をスリミングする。第1レジスト膜PR1のスリミングにより、第1レジスト膜PR1の両側面のそれぞれが、段差部P1_1〜P4_1、P1_2〜P4_2の1段の踏面幅Wst(D1またはD2方向の長さ)の分だけエッチングされる。これにより、D1またはD2方向における第1レジスト膜PR1の幅は、踏面幅Wstの2倍だけ小さくなる。逆に、段差対P1〜P4の形成領域Rp1〜Rp4は、踏面幅Wstの2倍だけ広くなる。
スリミング後の第1レジスト膜PR1および最上層の積層膜WL、25をマスクとして用いて、第1工程を再度実行する。これにより、段差対P1〜P4の段差部P1_1〜P4_1、P1_2〜P4_2の最下段から2段目のパターンが最上層の積層膜WL、25に転写されるとともに、最上層の積層膜WL、25のパターン(最下段のパターン)が最上層から2つ目の積層膜WL、25に転写される。これにより、段差部P1_1〜P4_1、P1_2〜P4_2の最下段から2段目までのパターンが積層構造200へ転写される。
さらに、第2工程としてのスリミング工程と、第1工程としてのエッチング工程を繰り返す。スリミング工程とエッチング工程とを繰り返すごとに、第1レジスト膜PR1の両側面は踏面幅Wstずつ後退し、かつ、段差部P1_1〜P4_1、P1_2〜P4_2の最下段から3段目以降のパターンが転写されていく。スリミング工程とエッチング工程とが7回繰り返されると、図6(B)に示すように、段差部P1_1〜P4_1、P1_2〜P4_2のパターンが形成される。このとき、段差対P1〜P4の形成領域は、図6(A)に示すRp1_7〜Rp4_7となる。即ち、スリミング工程を繰り返すことによって、段差対P1〜P4の形成領域は、Rp1_1〜Rp4_1からRp1_7〜Rp4_7へ広くなっていく。段差対P1〜P4の形成領域の両側を踏面幅Wstずつ広げながら、エッチング工程を繰り返すことによって、図6(B)に示すように階段構造としての段差対P1〜P4の段差部P1_1〜P4_1、P1_2〜P4_2のパターンが形成される。これにより、各段の蹴込部が互いに向き合う第1段差部P1_1〜P4_1および第2段差部P1_2〜P4_2が形成される。エッチング工程では、積層膜WL、25が1組ずつ除去されていくので、第1段差部P1_1〜P4_1および第2段差部P1_2〜P4_2の各段の踏面(上面)には、導電層WLが現れる。
このように、本実施形態によれば、複数の段差対P1〜P4のパターンは、1回のリソグラフィ工程で形成されたレジスト膜PR1を用いて同時に形成され得る。即ち、段差対P1〜P4のパターンは、それぞれ別のレジスト膜を用いて個別に形成する必要がない。これにより、上記スリミング工程およびエッチング工程の回数が激減する。
段差部P1_1〜P4_1、P1_2〜P4_2のパターンを形成した後、段差対P1〜P4のそれぞれの高さを相違させる。
例えば、第1レジスト膜PR1の除去後、図7(A)に示すように、積層構造200上に第2レジスト膜PR2を形成する。第2レジスト膜PR2は、積層構造200の中心に最も近く、メモリセルアレイMCA側にある段差対(第1段差対)P1を被覆する。従って、第2レジスト膜PR2の端部は、段差対P1の第2段差部P1_2と段差対P2の第1段差部P2_1との間にある。
次に、図7(B)に示すように、第2レジスト膜PR2をマスクとして用いて、段差対P2〜P4をエッチングする。段差対P2〜P4は、段差対P1の段差部P1_1、P1_2の高さとほぼ等しい高さだけエッチングされる。これにより、段差対P1とP2との間に、段差部P1_1、P1_2の高さとほぼ等しい段差ST10が形成される。また、段差対P2〜P4の段差部P2_1〜P4_1、P2_2〜P4_2のパターンは、下層の積層膜WL、25へそのまま転写される。従って、段差対P2〜P4の最上段は、段差対P1の踊り場と同一面となり、段差部P2_1の踏面が段差部P1_1の踏面に連続する。即ち、段差部P1_1、P2_1の各段は、連続して積層された積層膜WL、25で形成される。
次に、第2レジスト膜PR2の除去後、図8(A)に示すように、積層構造200上に第3レジスト膜PR3を形成する。第3レジスト膜PR3は、段差対P1およびそれに隣接する段差対P2、即ち、メモリセルアレイMCA側から2つ目までの段差対P1、P2を被覆する。従って、第3レジスト膜PR3の端部は、段差対P2の第2段差部P2_2と段差対P3の第1段差部P3_1との間にある。
次に、図8(B)に示すように、第3レジスト膜PR3をマスクとして用いて、段差対P3、P4をエッチングする。段差対P3、P4は、段差対P2の段差部P2_1、P2_2の高さとほぼ等しい高さだけエッチングされる。これにより、段差対P2とP3との間に、段差部P2_1、P2_2の高さとほぼ等しい段差ST11が形成される。また、段差対P3、P4の段差部P3_1、P4_1、P3_2、P4_2のパターンは、さらに下層の積層膜WL、25へそのまま転写される。従って、段差対P3、P4の最上段は、段差対P2の踊り場と同一面となり、段差部P3_1の踏面が段差部P2_1の踏面に連続する。即ち、段差部P2_1、P3_1の各段は、連続して積層された積層膜WL、25で形成される。
次に、第3レジスト膜PR3の除去後、図9(A)に示すように、積層構造200上に段差対P1〜P3を被覆する第4レジスト膜PR4を形成する。第4レジスト膜PR4は、段差対P1、P2およびそれに隣接する段差対P3、即ち、メモリセルアレイMCA側から3つ目までの段差対P1〜P3を被覆する。従って、第4レジスト膜PR4の端部は、段差対P3の第2段差部P3_2と段差対P4の第1段差部P4_1との間にある。
次に、図9(B)に示すように、第4レジスト膜PR4をマスクとして用いて、段差対P4をエッチングする。段差対P4は、段差対P3の段差部P3_1、P3_2の高さとほぼ等しい高さだけエッチングされる。これにより、段差対P3とP4との間に、段差部P3_1、P3_2の高さとほぼ等しい段差ST12が形成される。また、段差対P4の段差部P4_1、P4_2のパターンは、さらに下層の積層膜WL、25へそのまま転写される。従って、段差対P4の最上段は、段差対P3の踊り場と同一面となり、段差部P4_1の踏面が段差部P3_1の踏面に連続する。即ち、段差部P3_1、P4_1の各段は、連続して積層された積層膜WL、25で形成される。
このようなリソグラフィ工程およびエッチング工程を繰り返すことによって、各段差対P1〜P4は異なる高さに形成され、かつ、各段差対P1〜P4の第1段差部P1_1〜P4_1は、連続して積層された積層膜WL、25で形成される。従って、積層構造200の各導電層WLの上面が階段構造STPの各段の踏面として現れ、全ての導電層WLにコンタクトプラグを接続させることができる。
第4レジスト膜PR4の除去後、図10に示すように、層間絶縁膜ILDを積層構造200上に形成し、層間絶縁膜ILDに第1コンタクトプラグとしてのコンタクトプラグCNTが形成される。コンタクトプラグCNTは、第2段差部P1_1〜P4_1の各段の踏面上に設けられ、導電層WLに接続される。
また、図10に示すように、CMOS回路10がメモリセルアレイMCAの下方に設けられている場合、CMOS回路10とメモリセルアレイMCAの上方にある配線層W1、W2とを電気的に接続することがある。このような場合、CMOS回路10と配線層W1、W2とを電気的に接続する第2コンタクトプラグとしてのコンタクトプラグCNTtを形成する。コンタクトプラグCNTtは、積層構造200内に導電層WLおよび絶縁層25の積層方向に延伸するように設けられる。コンタクトプラグCNTtは、各段差対P1〜P4のそれぞれの第1段差部と第2段差部との間の踊り場(中間領域)および第2段差部である。即ち、本実施形態による段差対P1〜P4のそれぞれの踊場は、コンタクトプラグCNTtのために用いることができる。また、段差対P1〜P4のそれぞれの第2段差部P1_2の領域も、コンタクトプラグCNTtのために用いることができる。従って、段差対P1〜P4のそれぞれに踊り場や第2段差部P1_2〜P4_2があっても、それらの領域を有効活用することによって、メモリセルアレイMCAのレイアウト面積の増大は抑制され得る。
以上のように、本実施形態によれば、複数の段差対P1〜P4の各段差部のパターンは、1回のリソグラフィ工程で形成されたレジスト膜PR1を用いて、同時に形成され得る。これにより、上記スリミング工程およびエッチング工程の回数が激減する。スリミング工程に用いられる装置は高価であるので、スリミング工程の回数を低減させることによって、製造時間の短縮になるだけでなく、製造コストの削減に繋がる。
また、段差ST10〜ST12を形成するレジスト膜PR2以降のリソグラフィ工程は、段差部P1_1〜P4_1、P1_2〜P4_2を形成するレジスト膜PR1のリソグラフィ工程ほどアライメント精度を必要としない。本実施形態では、段差部P1_1〜P4_1、P1_2〜P4_2に必要なリソグラフィ工程は1回で済む。従って、このような観点においても、製造時間の短縮および製造コストの削減に繋がる。
また、レジスト膜PR1は、ほぼ平坦な積層構造200の上面に形成されている。従って、段差対P1〜P4の段差部P1_1〜P4_1、P1_2〜P4_2のパターンは、ほぼ平坦な積層構造200から加工されて形成される。これにより、段差部P1_1〜P4_1、P1_2〜P4_2の各段の寸法ばらつきが低減し、寸法精度が向上する。段差部P1_1〜P4_1、P1_2〜P4_2の各段の寸法精度が向上することによって、寸法マージンを低減することができるので、階段構造STPの全体の面積を小さくすることができる。尚、上記製造方法では、段差対P1〜P4のみについて説明した。しかし、階段構造STP内の段差対の数は、特に限定しない。
(変形例)
第1実施形態では、図6(B)に示す工程の後、段差対P1〜P4の高さは、レジスト膜で被覆する段差対を、積層構造200の中心に近い段差対(即ち、メモリセルアレイMCA側にある段差対)から1つずつ増加させながらエッチングすることによって相違させている。つまり、段差ST10〜ST12は、ST10、ST11、ST12の順に形成されている。
第1実施形態では、図6(B)に示す工程の後、段差対P1〜P4の高さは、レジスト膜で被覆する段差対を、積層構造200の中心に近い段差対(即ち、メモリセルアレイMCA側にある段差対)から1つずつ増加させながらエッチングすることによって相違させている。つまり、段差ST10〜ST12は、ST10、ST11、ST12の順に形成されている。
しかし、段差対P1〜P4の高さは、レジスト膜から露出させる段差対を、積層構造200の端部にある段差対から1つずつ増加させながらエッチングすることによって相違させてもよい。即ち、段差ST10〜ST12は、ST12、ST11、ST10の順に形成されてもよい。
例えば、図11(A)〜図13(B)は、第1実施形態の変形例による半導体装置の製造方法の一例を示す断面図である。尚、図11(A)〜図13(B)では、段差対P1〜P4の断面を表示し、それ以外の段差対の図示を省略している。
図6(A)および図6(B)に示す工程を経た後、図11(A)に示すように、積層構造200上に第2レジスト膜PR2を形成する。第2レジスト膜PR2は、積層構造200の端部に最も近く、積層構造200の外縁側にある段差対(第3段差対)P4を露出する。
次に、図11(B)に示すように、第2レジスト膜PR2をマスクとして用いて、段差対P4をエッチングする。段差対P4は、段差対P3の段差部P3_1、P3_2の高さとほぼ等しい高さだけエッチングされる。これにより、段差対P3とP4との間に、段差部P3_1、P3_2の高さとほぼ等しい段差ST12が形成される。また、段差対P4の段差部P4_1、P4_2のパターンは、下層の積層膜WL、25へそのまま転写される。
次に、第2レジスト膜PR2の除去後、図12(A)に示すように、積層構造200上に第3レジスト膜PR3を形成する。第3レジスト膜PR3は、段差対P4およびそれに隣接する段差対P3、即ち、積層構造200の外縁側から2つ目までの段差対P3、P4を露出させる。
次に、図12(B)に示すように、第3レジスト膜PR3をマスクとして用いて、段差対P3、P4をエッチングする。段差対P3、P4は、段差対P2の段差部P2_1、P2_2の高さとほぼ等しい高さだけエッチングされる。これにより、段差対P2とP3との間に、段差部P2_1、P2_2の高さとほぼ等しい段差ST11が形成される。また、段差対P3、P4の段差部P3_1、P4_1、P3_2、P4_2のパターンは、さらに下層の積層膜WL、25へそのまま転写される。
次に、第3レジスト膜PR3の除去後、図13(A)に示すように、積層構造200上に第4レジスト膜PR4を形成する。第4レジスト膜PR4は、段差対P4、P3およびそれに隣接する段差対P3、即ち、積層構造200の外縁側から3つ目までの段差対P2〜P4を露出する。
次に、図13(B)に示すように、第4レジスト膜PR4をマスクとして用いて、段差対P2〜P4をエッチングする。段差対P2〜P4は、段差対P1の段差部P1_1、P1_2の高さとほぼ等しい高さだけエッチングされる。これにより、段差対P1とP2との間に、段差部P2_1、P2_2の高さとほぼ等しい段差ST10が形成される。また、段差対P2〜P4の段差部P2_1〜P4_1、P2_2〜P4_2のパターンは、さらに下層の積層膜WL、25へそのまま転写される。
このような変形例であっても、段差部のパターンをそのまま転写しながら、段差対P1〜P4の高さをそれぞれ相違させることができる。
(第2実施形態)
図14(A)〜図18(B)は、第2実施形態による半導体装置の製造方法の一例を示す断面図である。尚、図14(A)および図14(B)では、段差対P1〜P4の断面を表示し、それ以外の段差対の図示を省略している。
図14(A)〜図18(B)は、第2実施形態による半導体装置の製造方法の一例を示す断面図である。尚、図14(A)および図14(B)では、段差対P1〜P4の断面を表示し、それ以外の段差対の図示を省略している。
図6(A)および図6(B)に示す工程を経た後、図14(A)に示すように、積層構造200上に第2レジスト膜PR2を形成する。第2レジスト膜PR2は、段差対P1〜P4を間欠的に露出させる。即ち、第2レジスト膜PR2は、段差対を段差対P1、P3、P5・・・のように1つ置きに被覆する(あるいは露出させる)。
次に、図14(B)に示すように、第2レジスト膜PR2をマスクとして用いて段差対P1〜P4をエッチングする。段差対P2、P4は、段差対P1、P3の段差部P1_1、P2_2、P3_1、P3_2の高さとほぼ等しい高さだけエッチングされる。これにより、段差対P1とP2との間に、段差部P1_1、P1_2の高さとほぼ等しい段差ST10が形成される。段差対P3とP4との間に、段差部P3_1、P3_2の高さとほぼ等しい段差ST12が形成される。また、段差対P2、P4の段差部P2_1、P2_2、P4_1、P4_2のパターンは、下層の積層膜WL、25へそのまま転写される。
次に、第2レジスト膜PR2を除去すると、図15に示す構造が得られる。図15に示すように、段差対P1〜P8は、間欠的にエッチングされ、段差対P2、P4、P6、P8が他の段差対P1、P3、P5、P7に対して窪んでいる。従って、段差対P5と段差対P6との間に段差ST14があり、段差対P7と段差対P8との間に段差ST16がある。尚、図15〜図18(B)では、便宜的に、段差対P1〜P8を表示する。以下、段差対P1が積層構造200の中心に最も近い段差対であり、段差対P8が積層構造200の端部(第1端)にある段差対としている。また、導電層WLおよび絶縁層25の界面について図示を省略している。
次に、図16(A)に示すように、積層構造200上に第3レジスト膜PR3を形成する。第3レジスト膜PR3は、積層構造200の端部(第1端)側から2つ目までの段差対P7、P8を露出させる。
次に、図16(B)に示すように、第3レジスト膜PR3をマスクとして用いて、段差対P7、P8をエッチングする。段差対P7、P8は、段差対P6の段差部P6_1、P6_2の高さおよび段差対P7の段差部P7_1、P7_2の高さとほぼ等しい高さだけエッチングされる。段差部P6_1、P6_2、P7_1、P7_2の高さはほぼ等しいので、段差部P7_1の高さの2倍の高さだけエッチングされると言ってもよい。もともと、図15の状態では、段差対P7は、段差対P6よりも段差部P7_1の高さだけ高い位置にある。しかし、段差対P7は、段差部P7_1の高さの2倍の高さだけエッチングされるので、段差対P7は、段差対P6よりも段差部P7_1の高さ分だけ低くなる。これにより、図16(B)に示すように、段差対P6とP7との間に、段差部P7_1の高さの段差ST15が形成される。また、段差対P7、P8の段差部P7_1、P8_1、P7_2、P8_2のパターンは、さらに下層の積層膜WL、25へそのまま転写される。段差ST16のパターンも、下層の積層膜WL、25へそのまま転写される。これにより、段差対P7、P8のパターンをそのまま転写しながら、段差対P5〜P8の高さをそれぞれ相違させることができる。
次に、第3レジスト膜PR3の除去後、図17(A)に示すように、積層構造200上に第4レジスト膜PR4を形成する。第4レジスト膜PR4は、積層構造200の端部(第1端)側から4つ目までの段差対P5〜P8を露出させる。
次に、図17(B)に示すように、第4レジスト膜PR4をマスクとして用いて、段差対P5〜P8をエッチングする。段差対P5〜P8も、段差部P5_1の高さの2倍の高さだけエッチングされる。図17(A)の状態では、段差対P5は、段差対P4よりも段差部P5_1の高さだけ高い位置にある。しかし、段差対P5は、段差部P5_1の高さの2倍の高さだけエッチングされるので、段差対P4よりも段差部P5_1の高さ分だけ低くなる。これにより、図17(B)に示すように、段差対P4とP5との間に、段差部P5_1の高さの段差ST13が形成される。また、段差対P5〜P8の段差部P5_1〜P8_1、P5_2〜P8_2のパターンは、さらに下層の積層膜WL、25へそのまま転写される。段差ST14〜ST16のパターンも、下層の積層膜WL、25へそのまま転写される。これにより、段差対P5〜P8のパターンをそのまま転写しながら、段差対P3〜P8の高さをそれぞれ相違させることができる。
次に、第4レジスト膜PR4の除去後、図18(A)に示すように、積層構造200上に第5レジスト膜PR5を形成する。第5レジスト膜PR5は、積層構造200の端部(第1端)側から6つ目までの段差対P3〜P8を露出させる。
次に、図18(B)に示すように、第5レジスト膜PR5をマスクとして用いて、段差対P3〜P8をエッチングする。段差対P3〜P8も、段差部P3_1の高さの2倍の高さだけエッチングされる。図18(A)の状態では、段差対P3は、段差対P2よりも段差部P3_1の高さだけ高い位置にある。しかし、段差対P3は、段差部P3_1の高さの2倍の高さだけエッチングされるので、段差対P2よりも段差部P3_1の高さ分だけ低くなる。これにより、図18(B)に示すように、段差対P2とP3との間に、段差部P3_1の高さの段差ST11が形成される。また、段差対P3〜P8の段差部P3_1〜P8_1、P3_2〜P8_2のパターンは、さらに下層の積層膜WL、25へそのまま転写される。段差ST12〜ST16のパターンも、下層の積層膜WL、25へそのまま転写される。これにより、段差対P3〜P8のパターンをそのまま転写しながら、段差対P1〜P8の高さをそれぞれ相違させることができる。
第5レジスト膜PR5を除去すると、図4に示す構造が得られる。
さらに、段差対がある場合には、このような、リソグラフィ工程およびエッチング工程をさらに繰り返すことによって、段差部のパターンをそのまま転写しながら、段差対の高さをそれぞれ相違させることができる。
このようにしても、第1実施形態による半導体装置と同様の構成を得ることができる。また、第2実施形態では、第2レジスト膜PR2を用いて段差対P1〜P4を間欠的にエッチングした後、レジスト膜から露出させる段差対を2つずつ増加させながらエッチングしている。これにより、第2実施形態は、第1実施形態よりも、リソグラフィ工程およびエッチング工程の繰り返し回数を低減させることができる。これにより、製造時間をさらに短縮させ、製造コストをさらに削減させることができる。
(変形例)
第2実施形態では、図15に示す工程の後、段差対P1〜P8は、レジスト膜から露出させる段差対を、積層構造200の端部(第1端)にある段差対から2つずつ増加させながらエッチングしている。
第2実施形態では、図15に示す工程の後、段差対P1〜P8は、レジスト膜から露出させる段差対を、積層構造200の端部(第1端)にある段差対から2つずつ増加させながらエッチングしている。
しかし、段差対P1〜P8は、レジスト膜で被覆する段差対を、積層構造200の中心に近い段差対(即ち、メモリセルアレイMCA側にある段差対)から2つずつ増加させながらエッチングしてもよい。
例えば、図19(A)〜図21(B)を参照して、第2実施形態の変形例による半導体装置の製造方法の一例を示す。図14(A)および図14(B)に示す工程を経た後、第2レジスト膜PR2を除去すると、図15に示す構造が得られる。
次に、図19(A)に示すように、積層構造200上に第3レジスト膜PR3を形成する。第3レジスト膜PR3は、積層構造200の中心に最も近い2つの段差対P1、P2を被覆する。
次に、図19(B)に示すように、第3レジスト膜PR3をマスクとして用いて、段差対P3〜P8をエッチングする。段差対P3〜P8は、段差対P3の段差部P3_1の高さの2倍の高さだけエッチングされる。これにより、段差対P3は、段差対P2よりも低くなり、段差対P2とP3との間に、段差部P3_1の高さとほぼ等しい段差ST11が形成される。また、段差対P3〜P8の段差部P3_1〜P8_1、P3_2〜P8_1のパターンは、下層の積層膜WL、25へそのまま転写される。段差ST12、ST14、ST16のパターンも、下層の積層膜WL、25へそのまま転写される。これにより、段差対P3〜P8のパターンをそのまま転写しながら、段差対P1〜P4の高さをそれぞれ相違させることができる。
次に、第3レジスト膜PR3の除去後、図20(A)に示すように、積層構造200上に第4レジスト膜PR4を形成する。第4レジスト膜PR4は、積層構造200の中心に最も近い4つの段差対P1〜P4を被覆する。
次に、図20(B)に示すように、第4レジスト膜PR4をマスクとして用いて、段差対P5〜P8をエッチングする。段差対P5〜P8は、段差対P5の段差部P5_1の高さの2倍の高さだけエッチングされる。これにより、段差対P5は、段差対P4よりも低くなり、段差対P4とP5との間に、段差部P5_1の高さとほぼ等しい段差ST13が形成される。また、段差対P5〜P8の段差部P5_1〜P8_1、P5_2〜P8_1のパターンは、下層の積層膜WL、25へそのまま転写される。段差ST14、ST16のパターンも、下層の積層膜WL、25へそのまま転写される。これにより、段差対P5〜P8のパターンをそのまま転写しながら、段差対P1〜P6の高さをそれぞれ相違させることができる。
次に、第4レジスト膜PR4の除去後、図21(A)に示すように、積層構造200上に第5レジスト膜PR5を形成する。第5レジスト膜PR5は、積層構造200の中心に最も近い6つの段差対P1〜P6を被覆する。
次に、図21(B)に示すように、第5レジスト膜PR5をマスクとして用いて、段差対P7、P8をエッチングする。段差対P7、P8は、段差対P7の段差部P7_1の高さの2倍の高さだけエッチングされる。これにより、段差対P7は、段差対P6よりも低くなり、段差対P6とP7との間に、段差部P7_1の高さとほぼ等しい段差ST15が形成される。また、段差対P7〜P8の段差部P7_1、P8_1、P7_2、P8_1のパターンは、下層の積層膜WL、25へそのまま転写される。段差ST16のパターンも、下層の積層膜WL、25へそのまま転写される。これにより、段差対P7、P8のパターンをそのまま転写しながら、段差対P1〜P8の高さをそれぞれ相違させることができる。
第5レジスト膜PR5を除去すると、図4に示す構造が得られる。
さらに、段差対がある場合には、第5レジスト膜PR5の除去後、積層構造200上にさらに他のレジスト膜(図示せず)を形成する。レジスト膜は、積層構造200の中心から2nまでの段差対を被覆する。その後、そのレジスト膜をマスクとして用いて、積層構造200をエッチングする。このような、リソグラフィ工程およびエッチング工程を繰り返すことによって、段差部のパターンをそのまま転写しながら、段差対の高さをそれぞれ相違させることができる。
(平面レイアウト)
図22は、図6(B)に示す段差対P1〜P4およびメモリセルアレイMCAを示す概略平面図である。図6(B)の断面は、図22の6−6線に沿った断面に対応する。尚、図22では、段差部P1_1〜P4_1、P1_2〜P4_2は概略して示されている。また、図22では、メモリセルアレイMCAの両側のそれぞれに段差対P1〜P4が設けられているが、図6(B)では、メモリセルアレイMCAの片側の段差対P1〜P4の断面が示されている。
図22は、図6(B)に示す段差対P1〜P4およびメモリセルアレイMCAを示す概略平面図である。図6(B)の断面は、図22の6−6線に沿った断面に対応する。尚、図22では、段差部P1_1〜P4_1、P1_2〜P4_2は概略して示されている。また、図22では、メモリセルアレイMCAの両側のそれぞれに段差対P1〜P4が設けられているが、図6(B)では、メモリセルアレイMCAの片側の段差対P1〜P4の断面が示されている。
図22に示すように、段差対P1〜P4は、メモリセルアレイMCAの辺に沿った細長形状の島I1〜I4を設けることによって得られる。島I1〜I4は、メモリセルアレイMCAから離隔したパターンであり、図6(A)に示す第1レジスト膜PR1が形成される領域である。島I1〜I4上の第1レジスト膜PR1に対して、スリミング工程とエッチング工程とを繰り返すことによって、メモリセルアレイMCAおよび島I1〜I4に段差部P1_1〜P4_1、P1_2〜P4_2が一度に形成される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
STP 階段構造、WL 導電層、25 絶縁層、P1〜P8 段差対、P1_1〜P8_1,P2_1〜P8_2 段差部、CNT,CNTtコンタクトプラグ、200 積層構造
Claims (6)
- 基板と、
前記基板の上方に積層された複数の導電層および複数の絶縁層とを備え、
前記複数の導電層および前記複数の絶縁層からなる積層構造の端部は前記導電層を各段の踏面とする階段構造を有し、
前記階段構造は、各段の蹴込が互いに向き合う第1段差部と第2段差部との段差対を有し、
複数の前記段差対が前記階段構造において異なる高さに階段状に設けられている、半導体装置。 - 前記段差対の前記第1段差部と前記第2段差部との間の中間領域および前記第2段差部において、前記積層構造内に前記導電層および前記絶縁層の積層方向に延伸するように設けられた第2コンタクトプラグと、
前記積層構造の下方に設けられ、前記第2コンタクトプラグに電気的に接続されたCMOS(Complementary Metal Oxide Semiconductor)回路とをさらに備えた、請求項1に記載の半導体装置。 - 隣接する前記段差対間に、前記第1または前記第2段差部とほぼ同じ高さの段差が設けられている、請求項1または請求項2に記載の半導体装置。
- 基板の上方に複数の導電層および複数の絶縁層を積層した積層構造を形成し、
前記積層構造上に第1レジスト膜を形成し、
前記第1レジスト膜をマスクとして用いて前記導電層の一層および前記絶縁層の一層をそれぞれエッチングする第1工程と、前記第1レジスト膜の側面をエッチングする第2工程とを繰り返して、各段の蹴込部が互いに向き合う第1段差部と第2段差部との複数の段差対を形成し、
前記積層構造上に第2レジスト膜を形成し、
前記第2レジスト膜をマスクとして用いて前記積層構造の一部の段差対をエッチングすることによって、該一部の段差対を他の段差対に対して異なる高さにすることを具備する、半導体装置の製造方法。 - 前記第1レジスト膜は、隣接する前記段差対の形成領域間に形成され、
前記第2レジスト膜は、前記段差対のうち前記積層構造の中心に最も近い第1段差対を被覆し、
前記第2レジスト膜をマスクとして用いて前記積層構造をエッチングし、該第2レジスト膜を除去した後、第3レジスト膜を前記第1段差対および該第1段差対に隣接する第2段差対を被覆し、
前記第3レジスト膜をマスクとして用いて前記積層構造をエッチングする、請求項4に記載の半導体装置の製造方法。 - 前記第1レジスト膜は、隣接する前記段差対の形成領域間に形成され、
前記第2レジスト膜は、前記段差対を間欠的に露出させ、
前記第2レジスト膜をマスクとして用いて前記段差対をエッチングし、
前記第2レジスト膜を除去した後、第3レジスト膜を前記積層構造の第1端から2つの前記段差対を露出させ、
前記第3レジスト膜をマスクとして用いて前記段差対をエッチングし、
前記第3レジスト膜を除去した後、第4レジスト膜を前記積層構造の前記第1端から4つの前記段差対を露出させ、
前記第4レジスト膜をマスクとして用いて前記段差対をエッチングする、請求項4に記載の半導体装置の製造方法。
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