JP5389074B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
しかし、これらのメモリセルにおいて、単純な積層化は工程数の単純増加となるため、コスト増に見合うセル容量の増大を確保して、ビットコストを低減することが難しい。単純な積層化では、ビットコストシュリンク率=1/積層段数で段数の割り算でしか効かず、積層数を増やした場合のシュリンク率が小さく、ビットコストが高くなりやすい。このため、積層化によるシュリンクを目指すセル構造においては、工程数およびコストを低く抑える事が実用上の課題である。
[基本となるメモリセルアレイ構造]
まず、第1の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるNAND型フラッシュメモリのメモリセル構造について説明する。
次に、第1の実施形態に係るメモリセルアレイ構造について説明する。
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
[第2の実施形態のメモリセルアレイ構造]
次に、第2の実施形態に係るメモリセルアレイ構造について説明する。図21は、第2の実施形態に係るメモリセルアレイ構造の斜視図、図22は図21のGC方向から見た断面図、図23は図22のA−A′,B−B′及びC−C′の各線で切断し、図21のAA方向から見た断面図である。
この実施形態が、第1の実施形態と異なる点は、上層の浮遊ゲートに、ポリシリコンを用いた2層構造の浮遊ゲート23,29を備え、上層の選択ゲートに、ポリシリコンを用いた2層構造の選択ゲート26,28を備えている点である。
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
続いて、図38 に示すように、上層の第2の半導体層21A、第2のトンネル絶縁膜22A、第2の浮遊ゲート形成層23B,29B及び第2の選択ゲート形成層26B,28Bに対してAAパターン加工を行うため、第2の半導体層21Aの上にAAパターン加工用のSiNを用いたマスク材45をパターン形成し、RIEにてAAパターン加工を行う。図39 (a),(b),(c)は、図38のそれぞれA−A′断面、B−B′断面、C−C′断面である。以上の工程で、第2の浮遊ゲート23,29が形成されると共に、この第2の浮遊ゲート23,29に対して第1のトンネル絶縁膜22及び第2の半導体層21が自己整合的に形成される。
図42 は、第3の実施形態に係るメモリセルアレイ構造を示す斜視図である。上述した2層の形成プロセスのうち、コンタクト形成までのフローを繰り返すことで、さらに多重積層化が可能である。この実施形態では、4層のメモリセルアレイ層10A,20A,10B,20Bを積層している。このような多層配線に関しては、単層の浮遊ゲート型NANDフラッシュメモリと同じく、ビット線、ソース線、グローバル配線の3層のままで問題なく、周辺回路も大きく変える必要はなく、プラットフォームが浮遊ゲート型NANDフラッシュメモリと同一である点も本構造の優位点である。
なお、以上の実施形態では、制御ゲート33を上下のメモリセルMC1,MC2で共有する構成を取っているので、加工工程が簡単になり、配線周りも簡略化することができる。しかし、制御ゲート33を上下のメモリセルMC1,MC2でそれぞれ独立に制御可能なように、上下で分離する構成とすることもできる。この場合、制御ゲート形成プロセスを、上述した選択ゲート形成プロセスと同様に行うようにすれば良い。
Claims (7)
- 第1の方向に直列接続された複数の第1のメモリセルを具備する第1のNANDセルユニットを有し、前記第1のメモリセルが、第1の半導体層と、前記第1の半導体層の上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の上に形成された第1の浮遊ゲートとを有する第1のメモリセルアレイ層と、
前記第1のメモリセルアレイ層の上に形成された第1の絶縁層と、
前記第1の絶縁層の上に形成され、前記第1の方向に直列接続された複数の第2のメモリセルを具備する第2のNANDセルユニットを有し、前記第2のメモリセルが、第2の浮遊ゲートと、前記第2の浮遊ゲートの上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の上に形成された第2の半導体層とを有する第2のメモリセルアレイ層と、
前記第1の絶縁層を介して上下に位置する前記第1及び第2の浮遊ゲートの前記第1の方向の両側面にゲート間絶縁膜を介して形成され、前記第1の方向と直交する第2の方向に延び、前記第2のメモリセルアレイ層及び前記第1の絶縁層を貫通して前記第1のメモリセルアレイ層にまで延びている制御ゲートと、
を備えることを特徴とする不揮発性半導体記憶装置。 - 前記第1及び第2の浮遊ゲートと前記制御ゲートとは、前記第1の方向に交互に配置されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 複数の前記第1のNANDセルユニットが、前記第2の方向に素子分離絶縁層を介して互いに絶縁分離され、
複数の前記第2のNANDセルユニットが、前記第2の方向に前記素子分離絶縁層を介して互いに絶縁分離され、
前記第1のNANDセルユニットと前記第2のNANDセルユニットは、前記第2の方向の位置がずれている
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記第1のNANDセルユニットの両端に接続され、前記第1のNANDセルユニットをビット線及びソース線にそれぞれ接続するための第1の選択ゲートトランジスタと、
前記第2のNANDセルユニットの両端に接続され、前記第2のNANDセルユニットを前記ビット線及び前記ソース線にそれぞれ接続するための第2の選択ゲートトランジスタと、を有し、
前記第1及び第2の選択ゲートトランジスタは、前記第1の絶縁層を介して上下に絶縁分離されて形成され、
第2の絶縁層を介して上下に絶縁分離された、前記第2の方向に延びる第1及び第2の選択ゲート線をさらに有する
ことを特徴とする請求項1〜3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記第1の選択ゲート線と前記第1のゲート絶縁膜との間、及び前記第2の選択ゲート線と前記第2のゲート絶縁膜との間にポリシリコンを用いた導電膜を有する
ことを特徴とする請求項4記載の不揮発性半導体記憶装置。 - 第1の半導体層の上に第1のゲート絶縁膜及び第1のゲート形成層を順次形成し、
前記第1のゲート形成層、前記第1のゲート絶縁膜及び前記第1の半導体層に第1方向と直交する第2方向に所定の間隔で前記第1方向に延びる第1の溝を形成し、
前記第1の溝に第1の素子分離絶縁層を埋め込むと共に前記第1のゲート形成層及び前記第1の素子分離絶縁層の上に第1の絶縁層を形成し、
前記第1の絶縁層の上に第2のゲート形成層を形成し、
前記第2のゲート形成層、前記第1の絶縁層及び前記第1のゲート形成層に前記第1の方向に所定の間隔で前記第2の方向に延びる第2の溝を形成して前記第1のゲート形成層に第1の浮遊ゲート及び第1の選択ゲートを形成し、
前記第2の溝にゲート間絶縁膜を形成した後、前記第2の溝に制御ゲートを埋め込み、
前記第1の選択ゲートに対応する位置の前記第2のゲート形成層、前記第1の絶縁層及び前記第1のゲート形成層に、前記第1のゲート絶縁膜との間に前記第1のゲート形成層が残るように前記第2の方向に延びる第3の溝を形成し、
前記第3の溝に第1の選択ゲート線、第2の絶縁層及び第2の選択ゲート線を、前記第1の絶縁層と前記第2の絶縁層が前記第1方向に連続するように順次埋め込み、
前記第2のゲート形成層及び前記制御ゲートの上に第2のゲート絶縁膜及び第2の半導体層を形成し、
前記第2の半導体層、前記第2のゲート絶縁膜及び前記第2のゲート形成層に前記第2の方向に所定間隔で前記第1の方向に延びる第4の溝を形成して前記第2のゲート形成層に第2の浮遊ゲート及び第2の選択ゲートを形成し、
前記第4の溝に第2の素子分離絶縁層を埋め込む
ことを特徴とする不揮発性半導体装置の製造方法。 - 第1の半導体層の上に第1のゲート絶縁膜及び第1のゲート形成層を順次形成し、
前記第1のゲート形成層、前記第1のゲート絶縁膜及び前記第1の半導体層に第1方向と直交する第2方向に所定の間隔で前記第1方向に延びる第1の溝を形成し、
前記第1の溝に第1の素子分離絶縁層を埋め込むと共に前記第1のゲート形成層及び前記第1の素子分離絶縁層の上に第1の絶縁層を形成し、
第1及び第2の選択ゲートに対応する位置の前記第1の絶縁層及び前記第1のゲート形成層に、前記第1のゲート絶縁膜との間に前記第1のゲート形成層が残るように前記第2の方向に延びる第2の溝を形成し、
前記第2の溝に第1の選択ゲート線及び第2の絶縁層を順次埋め込み、
前記第1及び第2の絶縁層の上に第2のゲート形成層を形成し、
第1及び第2の選択ゲートに対応する位置の前記第2のゲート形成層に、前記第1の選択ゲート線との間に前記第2の絶縁層が残るように前記第2の方向に延びる第3の溝を形成し、
前記第3の溝に第2の選択ゲート線を埋め込み、
前記第2のゲート形成層及び前記第2の選択ゲート線の上に第3のゲート形成層を形成し、
前記第3のゲート形成層、前記第2のゲート形成層、前記第1の絶縁層及び前記第1のゲート形成層に前記第1の方向に所定の間隔で前記第2の方向に延びる第4の溝を形成して前記第1のゲート形成層に第1の浮遊ゲート及び前記第1の選択ゲートを形成し、
前記第4の溝にゲート間絶縁膜を形成した後、前記第4の溝に制御ゲートを埋め込み、
前記第3のゲート形成層及び前記制御ゲートの上に第2のゲート絶縁膜及び第2の半導体層を形成し、
前記第2の半導体層、前記第2のゲート絶縁膜、前記第3のゲート形成層及び前記第2のゲート形成層に前記第2の方向に所定間隔で前記第1の方向に延びる第5の溝を形成して前記第2及び第3のゲート形成層に第2の浮遊ゲート及び第2の選択ゲートを形成し、
前記第5の溝に第2の素子分離絶縁層を埋め込む
ことを特徴とする不揮発性半導体装置の製造方法。
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