KR20110001584A - 불휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 메모리 셀들이 적층된 구조를 형성함에 있어서 공정의 안정성을 확보할 수 있는 불휘발성 메모리 소자의 제조방법에 관한 것이다.
본 발명은 게이트 폴리 실리콘막 식각함과 동시에 게이트 폴리 실리콘막 측벽에 식각 보조막이 형성될 수 있도록 한다. 그리고, 본 발명은 식각 보조막을 이용하여 후속 공정에서 하부의 막 식각 시, 하부막의 식각 폭을 균일하게 제어할 수 있다. 그 결과 본 발명은 층간 절연막 및 게이트 폴리 실리콘막이 교대로 적층된 구조물의 가장 자리에 형성되는 단차를 균일화할 수 있다.
폴리머, 3차원 메모리 셀
Description
본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 제조 공정의 안정성을 확보할 수 있는 불휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
최근 고용량의 불휘발성 메모리 소자에 대한 수요가 급증하고 있다. 이에 따라 불휘발성 메모리 소자를 고집적화할 수 있는 디자인 룰에 대한 개발이 요구되고 있다. 불휘발성 메모리 소자 중 낸드 플래시 메모리 소자는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재기입하는 리프레시(refresh) 기능이 필요 없는 메모리 소자로서, 고집적화가 용이하여 그 수요가 증가하고 있는 추세이다.
상술한 낸드 플래시 메모리 소자를 더욱 고집적화시키기 위하여 낸드 플래시 메모리 소자를 구성하는 패턴들의 크기를 축소시키고 있다. 일반적으로 소자의 패 턴들은 포토리소그래피 공정을 이용하여 패터닝되는데, 포토리소그래피 공정은 노광 해상도의 제한을 받으므로 패턴들의 크기를 축소시켜 소자를 고집적화하는데에는 한계가 있다. 이러한 한계를 극복하여 소자의 집적도를 증가시키기 위하여 다수의 셀이 적층된 구조의 3차원 메모리 셀에 대한 개발이 진행되고 있다. 또한, 메모리 셀들이 적층된 구조의 3차원 메모리 셀을 형성함에 있어서 다양한 기술 개발이 요구되며 그 제조 공정의 안정성을 확보할 수 있는 방안이 요구되고 있다.
본 발명은 메모리 셀들이 적층된 구조를 형성함에 있어서 공정의 안정성을 확보할 수 있는 불휘발성 메모리 소자 및 그 제조방법을 제공한다.
본 발명에 따른 불휘발성 메모리 소자는 반도체 기판의 상부에 교대로 적층된 다수의 층간 절연막 및 폴리 실리콘막을 포함한다 여기서, 상기 폴리 실리콘막은 상기 반도체 기판에 대해 경사진 상부 측벽과, 상기 상부 측벽에 연결되어 상기 반도체 기판에 대해 수직한 하부 측벽을 포함한다. 그리고, 상기 층간 절연막은 상기 반도체 기판에 대해 수직한 측벽을 포함한다.
본 발명에 따른 불휘발성 메모리 소자의 제조방법은 반도체 기판의 상부에 다수의 층간 절연막 및 폴리 실리콘막이 교대로 적층된 적층 구조물을 형성하는 단계, 상기 적층 구조물 상부에 식각 베리어 패턴을 형성하는 단계, 및 제1 내지 제3 식각 공정을 반복하여 다수의 상기 폴리 실리콘막 및 층간 절연막을 식각하는 단계를 포함한다. 여기서, 제1 식각 공정은 상기 폴리 실리콘막이 식각되면서 생성되는 잔여물이 상기 폴리 실리콘막 측벽에 식각 보조막을 형성하도록 실시된다. 그리고, 제2 식각 공정은 상기 식각 보조막 하부에 잔여하는 상기 폴리 실리콘막을 식각하여 상기 층간 절연막이 노출되도록 실시된다. 또한, 제3 식각 공정은 상기 층간 절연막이 패터닝되도록 실시된다.
상기 식각 베리어 패턴은 유기물로 형성된다.
상기 식각 베리어 패턴은 포토레지스트 패턴으로 형성된다.
상기 제1 식각 공정은 탄소 및 수소 중 적어도 어느 하나를 포함하는 식각 가스를 이용하여 실시된다.
상기 제1 식각 공정에서 이용되는 식각 가스에는 상기 제2 식각 공정에서 이용되는 식각 가스에 비해 탄소 또는 수소의 함량이 더 큰 것이 바람직하다.
상기 제1 식각 공정에서 이용되는 식각 가스는 HBr 및 HI 중 적어도 어느 하나를 더 포함한다.
상기 제1 식각 공정으로 상기 폴리 실리콘막에는 상기 반도체 기판에 대해 경사진 측벽이 형성된다.
상기 경사진 측벽은 상기 반도체 기판에 대해 5°내지 45 °의 경사로 형성되는 것이 바람직하다.
상기 경사진 측벽을 형성하는 상기 폴리 실리콘막의 폭은 40nm 내지 1000nm로 형성되는 것이 바람직하다.
상기 제2 식각 공정으로 상기 폴리 실리콘막에는 상기 반도체 기판에 대해 수직한 측벽이 형성되는 것이 바람직하다.
상기 제3 식각 공정으로 상기 층간 절연막에는 상기 반도체 기판에 대해 수직한 측벽이 형성된다.
상기 제1 및 제2 식각 공정은 인 시츄(In-situ) 또는 엑스 시츄(ex-situ)로 실시된다.
상기 제3 식각 공정은 C,F를 포함하는 가스, Cl2가스, 및 HBr가스 중 적어도 어느 하나를 포함한다.
상기 제1 내지 제3 식각 공정은 플라즈마 식각 장비를 이용하여 실시한다.
상기 플라즈마 식각 장비로는 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입, 또는 마이크로 웨이브 플라즈마(Microwave Plasma) 타입을 단독으로 사용하거나 두가지 이상의 특성을 혼합해서 사용하여 실시한다.
본 발명은 게이트 폴리 실리콘막 식각함과 동시에 게이트 폴리 실리콘막 측벽에 식각 보조막이 형성될 수 있도록 한다. 그리고, 본 발명은 식각 보조막을 이용하여 후속 공정에서 하부의 막 식각 시, 하부막의 식각 폭을 균일하게 제어할 수 있다. 그 결과 본 발명은 층간 절연막 및 게이트 폴리 실리콘막이 교대로 적층된 구조물의 가장 자리에 형성되는 단차를 균일화할 수 있다.
본원 발명은 적층 구조물의 가장자리에 일정한 거리의 단차를 확보할 수 있으므로 후속 콘택 구조 형성시 미스 얼라인(misalign)에 의한 브릿지(bridge)를 개선함으로써 불휘발성 메모리 소자의 수율을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 3차원 메모리 셀을 포함하는 불휘발성 메모리 소자를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 3차원 메모리 셀을 포함하는 불휘발성 메모리 소자는 메모리 셀 영역, 워드 라인(WL) 구동 회로, 소스 셀렉트 라인(SSL) 구동 회로, 드레인 셀렉트 라인(DSL) 구동 회로 등을 포함한다.
메모리 셀 영역에는 매트릭스 형태로 배열된 다수의 스트링 구조를 포함한다. 스트링 구조는 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들로 구성된다. 여기서, 소스 셀렉트 트랜지스터들의 게이트들이 연결되어 소스 셀렉트 라인(SSL)이 되며, 드레인 셀렉트 트랜지스터들의 게이트들이 연결되어 드레인 셀렉트 라인(DSL)이 된다. 그리고, 동일층에 배열된 메모리 셀들의 컨트롤 게이트들은 워드 라인(WL)들을 통해 연결된다.
상술한 스트링 구조는 드레인 셀렉트 트랜지스터를 통해 비트 라인(BL)에 선택적으로 접속되며, 소스 셀렉트 트랜지스터를 통해 접지에 연결된 공통 소스 라인에 선택적으로 접속된다.
한편, 워드 라인(WL)들은 절연막을 사이에 두고 다수의 층으로 적층되어 형성된다. 다층으로 적층된 워드 라인(WL)들 하부에는 절연막을 사이에 두고 소스 셀렉트 라인(SSL)이 형성되며, 다층의 워드 라인(WL)들 상부에는 절연막을 사이에 두고 드레인 셀렉트 라인(DSL)이 형성된다. 즉, 다층의 워드 라인(WL)들은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 적층된다. 이러한 구조에 의하면, 메모리 셀들은 반도체 기판에 대해 평행한 면에서 다수개 형성될 뿐 아니라, 반도체 기판에 대해 수직한 면에서도 다수로 형성되어 3차원으로 배열되므로 고집적화된 소자를 제공할 수 있다.
도 2는 3차원 메모리 셀을 포함하는 불휘발성 메모리 소자의 메모리 셀 영역을 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 3차원 메모리 셀을 포함하는 불휘발성 메모리 소자의 메모리 셀들은 불순물 이온이 주입된 벌크 구조(203, 205, 207) 및 소자 분리 구조(209)를 포함하는 반도체 기판(201)의 상부에 형성된다. 불휘발성 메모리 소자의 메모리 셀들이 NMOS구조로 구성되는 경우, 벌크 구조는 P형 기판에 형성된 TN웰(Triple N-well)(203), TN웰(203) 내에 형성된 P웰(205), 문턱 전압을 조절하기 위해 n형 불순물 이온을 P웰(205)에 주입하여 형성된 n+영역(207)을 포함한다.
보다 구체적으로 반도체 기판(201)의 상부에는 층간 절연막(213a, 213b, 213c, 213d, 213f) 및 게이트 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)이 교대로 적층되어 소스 셀렉트 라인(SSL), 워드 라인(WL1, WL2, WL3, WL4), 및 드레인 셀렉트 라인(DSL)을 포함하는 게이트 패턴들이 절연되어 적층된 구조가 형성된다. 이러한 층간 절연막(213a, 213b, 213c, 213d, 213f) 및 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)을 관통하여 n+영역(207)을 노출시키는 다수의 홀들이 형성되고, 각각의 홀 측벽에는 전하 저장층을 포함하는 측벽 절연막(221)이 형성된다. 그리고 측벽 절연막(221)이 형성된 홀 내부는 반도체층(223)으로 채워진다. 반도체층(223)은 비정질 실리콘, 에피택시얼 성장을 통해 형성된 폴리 실리콘, 모노 실리콘 등을 이용하여 형성될 수 있다. 또한 반도체층(223)의 소정 영역에는 소스 영역 및 드레인 영역(미도시)이 형성된다. 반도체층(223)의 소스 영역은 벌크 구조를 포함하는 반도체 기판(201)에 접속되고, 반도체층(223)의 드레인 영역은 비트 라인에 접속될 수 있다.
한편 전하 저장층을 포함하는 측벽 절연막(221)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 적층 구조로 형성될 수 있다. 이 때, 반도체층(223)과 워드 라인(WL1, WL2, WL3, WL4) 사이에 형성된 측벽 절연막(221)의 실리콘 질화막에 전하가 저장될 수 있다.
상술한 구조의 불휘발성 메모리 소자는 반도체층(223)과 워드 라인(WL1, WL2, WL3, WL4) 사이에 형성된 측벽 절연막(221)의 전하 저장층에 전하를 주입시키거나 방출함으로써 메모리 셀의 문턱 전압을 제어하여 프로그램 또는 소거 동작을 실시한다.
한편, 층간 절연막(213a, 213b, 213c, 213d, 213f) 및 게이트 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)이 교대로 적층되어 형성된 게이트 패턴들의 적층 구조에서 각 게이트 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)들간 가장 자 리에 단차가 형성된다. 이러한 단차는 각층의 게이트 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)이 노출될 수 있도록 계단형으로 형성된다. 이러한 단차를 통해 각 게이트 패턴(SSL, WL1, WL2, WL3, WL4, DSL) 가장 자리에 구동회로와 연결된 콘택 구조를 형성함으로써 게이트 패턴(SSL, WL1, WL2, WL3, WL4, DSL) 각각을 구동회로와 전기적으로 접속시킬 수 있다.
도 3a 내지 도 3c는 각층의 게이트 패턴들이 계단형 단차를 가질 수 있도록 패터닝하는 방법에 대해 설명하기 위한 단면도들이다.
도 3a를 참조하면, 먼저 소자 분리 구조 및 벌크 구조를 포함하는 반도체 기판(301)의 상부에 층간 절연막(213a, 213b, 213c, 213d, 213f) 및 게이트 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)이 교대로 적층된 구조를 형성한다. 이 때,층간 절연막(213a, 213b, 213c, 213d, 213f)으로는 산화막을 이용할 수 있다.
층간 절연막(213a, 213b, 213c, 213d, 213f) 및 게이트 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)의 적층 수는 형성하고자 하는 스트링 구조에 포함된 메모리 셀의 개수가 증가함에 따라 증가한다.
이 후, 최상층의 게이트 폴리 실리콘막(215f) 상에 포토레지스트 패턴 등의 식각 베리어 패턴(301)을 형성한다. 이 때, 식각 베리어 패턴(301)의 폭은 제1 폭(W1)이며, 높이는 제1 높이(h1)이다. 이러한 제1 폭(W1) 및 제1 높이(h1)의 식각 베리어 패턴(301)을 이용하여 게이트 폴리 실리콘막(215f) 및 층간 절연막(213f)을 식각한다.
도 3b를 참조하면, 최상층의 게이트 폴리 실리콘막(215f) 및 층간 절연 막(213f)이 식각되는 동안 식각 베리어 패턴(301)의 폭은 제1 폭(W1)보다 좁은 제2 폭(W2), 제1 높이(h1)보다 낮은 제2 높이(h2)가 될 수 있다. 그 결과 최상층의 게이트 폴리 실리콘막(215f) 및 층간 절연막(213f)이 더욱 식각되어 그 하부의 게이트 폴리 실리콘막(215e) 및 층간 절연막(213f)보다 더 좁은 폭이 된다.
도 3c를 참조하면, 최하층의 게이트 폴리 실리콘막(215a) 및 층간 절연막(213a)이 식각될 때 까지 식각 베리어 패턴(301)을 이용하여 식각 공정을 진행하는 동안 식각 베리어 패턴(301)의 폭 및 높이가 점점 줄어들어 제2 폭(W2)보다 좁은 제3 폭(W3)이 되고, 제2 높이(h2)보다 낮은 제3 높이(h3)가 될 수 있다. 그리고, 상층부에 형성된 게이트 폴리 실리콘막 및 층간 절연막이 더욱 큰 폭으로 식각된다. 그 결과 층간 절연막(213a, 213b, 213c, 213d, 213f) 및 게이트 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)의 상층부로 갈수록 좁은 폭으로 패터닝되어 층간 절연막(213a, 213b, 213c, 213d, 213f) 및 게이트 폴리 실리콘막(215a, 215b, 215c, 215d, 215f)의 가장 자리에는 계단형 단차가 형성된다.
그런데, 도 3a 내지 도 3c에서 상술한 바와 같은 방법으로 계단형 단차를 형성할 경우, 그 단차의 폭이 불균일하여 후속 공정에서 단차부에 콘택 구조 형성시 정렬 오차가 발생할 수 있다. 본원 발명에서는 계단형 단차부 폭을 균일하게 제어하여 3차원 메모리 셀을 포함하는 불휘발성 메모리 소자의 제조 공정의 안정성을 확보할 수 있도록 하는 방안을 제안한다.
도 4a 내지 도 4e는 본 발명에 따른 3차원 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 특히, 도 4a 내지 도 4e에서는 3차원 불휘발 성 메모리 소자의 게이트 패턴 가장 자리에 형성되는 단차 및 그 형성 방법에 대해 설명한다.
도 4a를 참조하면, 먼저 소자 분리 구조 및 벌크 구조를 포함하는 반도체 기판(401)의 상부에 층간 절연막(413a, 413b, 413c, 413d, 413f) 및 게이트 폴리 실리콘막(415a, 415b, 415c, 415d, 415f)이 교대로 적층된 구조를 형성한다. 이 때,층간 절연막(413a, 413b, 413c, 413d, 413f)으로는 산화막을 이용할 수 있다.
층간 절연막(413a, 413b, 413c, 413d, 413f) 및 게이트 폴리 실리콘막(415a, 415b, 415c, 415d, 415f)의 적층 수는 형성하고자 하는 스트링 구조에 포함된 메모리 셀의 개수가 증가함에 따라 증가한다.
이 후, 최상층의 게이트 폴리 실리콘막(415f) 상에 식각 베리어 패턴(451)을 형성한다. 식각 베리어 패턴(301)은 탄소(C)를 포함하는 유기물 계열로 형성되는 것이 바람직하며, 포토레지스트 패턴으로 형성될 수 있다.
상술한 식각 베리어 패턴(301)을 식각 마스크로 식각 가스를 주입하여 최상층의 게이트 폴리 실리콘막(415f)을 제1 식각 공정으로 식각한다. 폴리 실리콘막(415f)을 제1 식각 공정으로 식각함에 있어서 이용되는 식각 가스는 폴리 실리콘막(415f)의 실리콘 및 식각 베리어 패턴(301)의 탄소와 결합하여 제1 식각 보조막(435a)을 형성시킬 수 있는 물질을 포함하는 것이 바람직하다. 제1 식각 보조막(435a)은 식각 가스에 탄소(C) 및 수소(H) 중 적어도 어느 하나를 포함시킴으로써 형성될 수 있으며, 식각 가스 내에 탄소 및 수소의 함량을 증가시켜 제1 식각 보조막(435a)의 형성 두께를 증가시킬 수 있다. 이외, 식각 가스에 HBr 및 HI 중 적어도 어느 하나를 더 포함시킬 수 있다.
상술한 식각 가스를 이용하여 최상층의 게이트 폴리 실리콘막(415f)을 식각하면, 게이트 폴리 실리콘막(415f)에는 경사진 측벽이 형성되고, 경사진 측벽 및 식각 베리어 패턴(301)의 측벽에는 제1 식각 보조막(435a)이 형성된다. 여기서, 제1 식각 보조막(435a)은 제1 식각 공정을 진행하는 과정에서 이용되는 식각 가스에 의해 생성된 폴리머와 같은 잔여물로 형성된 것이다.
상술한 게이트 폴리 실리콘막(415f)의 측벽 경사(θ)는 반도체 기판(401)의 표면 또는 게이트 폴리 실리콘막(415f)의 표면에 대해 5°내지 45 °로 제어되는 것이 바람직하다. 그리고, 게이트 폴리 실리콘막(415f)의 경사를 형성하는 부분의 폭(d1)은 40nm 내지 1000nm로 제어되는 것이 바람직하다.
이 후, 제2 식각 공정으로 경사진 측벽 하부의 나머지 게이트 폴리 실리콘막(415f)을 식각한다. 제2 식각 공정을 통해 식각된 게이트 폴리 실리콘막(415f)에는 게이트 폴리 실리콘막(415f)의 표면 또는 반도체 기판(401)의 표면에 대해 수직한 측벽이 형성되는 것이 바람직하다. 이를 위하여 제2 식각 공정에서는 제1 식각 공정에서보다 탄소 및 수소의 비율을 함량이 적은 식각 가스를 이용하여 식각한다. 제2 식각 공정은 HBr 및 HI 중 적어도 어느 하나를 포함하는 식각 가스를 이용하여 실시될 수 있다.
상술한 제1 및 제2 식각 공정은 인 시츄(In-situ) 또는 엑스 시츄(ex-situ)로 진행할 수 있다.
도 4b를 참조하면, 제1 식각 보조막(435a)이 잔여하는 상태에서 제3 식각 공 정으로 그 하부의 층간 절연막(413f)을 식각한다. 이 때, 식각된 층간 절연막(413f)의 측벽이 층간 절연막(413f)의 표면 또는 반도체 기판(401)의 표면에 대해 수직이 될 수 있도록 하는 식각 가스를 이용하는 것이 바람직하다. 층간 절연막(413f)이 산화막일 경우, CHF등 C,F를 포함하는 가스, Cl2가스, 및 HBr가스 중 적어도 어느 하나를 포함하는 가스를 이용하여 층간 절연막(413f)을 식각함으로써 식각된 층간 절연막(413f)의 측벽을 수직하게 형성할 수 있다.
상술한 제1 내지 제3 식각 공정은 플라즈마 식각 장비를 이용하여 실시할 수 있다. 이 때, 플라즈마 식각 장비로는 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입, 또는 마이크로 웨이브 플라즈마(Microwave Plasma) 타입을 단독으로 사용하거나 두가지 이상의 특성을 혼합해서 사용하여 실시할 수 있다.
도 4c를 참조하면, 층간 절연막(413f)의 식각으로 노출된 게이트 폴리 실리콘층(415e)을 도 4a에서 상술한 제1 및 제2 식각 공정을 이용하여 식각한다. 이로써, 게이트 폴리 실리콘층(415e)은 경사진 측벽과 수직한 측벽을 포함하도록 패터닝되고, 경사진 측벽 및 제1 식각 보조막(435a)의 측벽에 제2 식각 보조막(435b)이 형성된다. 이러한 제2 식각 보조막(435b)에 의해 게이트 폴리 실리콘층(415e)은 그 상부의 게이트 폴리 실리콘층(415f)보다 넓은 폭으로 패터닝된다.
도 4d를 참조하면, 제2 식각 보조막(435b)이 잔여하는 상태에서 도 4b에서 상술한 제3 식각 공정으로 제2 식각 보조막(435b) 하부의 층간 절연막(413e)을 식 각한다. 이로써 식각된 층간 절연막(413e)에는 수직한 측벽이 형성된다. 이 때, 층간 절연막(413e)은 제2 식각 보조막(435b)에 의해 그 상부의 층간 절연막(413f)보다 넓은 폭으로 패터닝된다.
도 4e를 참조하면, 최하층의 게이트 폴리 실리콘막(415a) 및 층간 절연막(413a)이 식각될 때까지 제1 내지 제3 식각 공정을 반복한다. 이 때, 각층의 게이트 폴리 실리콘막이 패터닝될 때마다 그 경사진 측벽에 식각 보조막이 형성되므로 하부층으로 갈수록 게이트 폴리 실리콘막 및 층간 절연막이 더 큰 폭으로 패터닝된다.
층간 절연막(413a, 413b, 413c, 413d, 413f) 및 게이트 폴리 실리콘막(415a, 415b, 415c, 415d, 415f)의 식각 완료 후, 제1 내지 제3 식각 공정의 반복 결과 형성된 식각 보조막들과 포토레지스트 패턴을 제거한다. 그 결과 패터닝된 층간 절연막(413a, 413b, 413c, 413d, 413f) 및 게이트 폴리 실리콘막(415a, 415b, 415c, 415d, 415f)의 가장 자리에는 계단형 단차가 형성된다. 특히, 게이트 폴리 실리콘막(415a, 415b, 415c, 415d, 415f)의 측벽은 반도체 기판(401)에 대해 경사진 상부 측벽과, 상부 측벽에 연결되어 반도체 기판(401)에 대해 수직한 하부 측벽을 포함한다.
상술한 바와 같이 본 발명에서는 제1 식각 공정으로 게이트 폴리 실리콘막 식각함과 동시에 게이트 폴리 실리콘막 측벽에 식각 보조막이 형성될 수 있도록 한다. 그 결과 제1 식각 공정으로 형성된 게이트 폴리 실리콘막 상부 측벽에는 경사가 형성되며, 식각 보조막이 형성된다. 그리고, 식각 보조막을 이용하여 후속 공 정에서 하부의 막 식각 시, 하부막의 식각 폭을 균일하게 제어할 수 있다. 그 결과 층간 절연막 및 게이트 폴리 실리콘막이 교대로 적층된 구조물의 가장 자리에 형성되는 단차를 균일화할 수 있다.
상기에서는 3차원 메모리 셀을 포함하는 낸드 플래시 메모리 소자의 게이트 패턴 위주로 단차를 균일화할 수 있는 방법에 대해 설명하였으나, 본원 발명은 이에 한정되는 것이 아니라, 가장 자리에 단차를 형성해야 하는 어떠한 반도체 소자의 패턴 형성시에도 적용될 수 있다.
이와 같이 본원 발명은 적층 구조물의 가장자리에 일정한 거리의 단차를 확보할 수 있으므로 후속 콘택 구조 형성시 미스 얼라인(misalign)에 의한 브릿지(bridge)를 개선함으로써 불휘발성 메모리 소자의 수율을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 3차원 메모리 셀을 포함하는 불휘발성 메모리 소자를 개략적으로 나타낸 사시도.
도 2는 3차원 메모리 셀을 포함하는 불휘발성 메모리 소자의 메모리 셀 영역을 개략적으로 나타낸 단면도.
도 3a 내지 도 3c는 각층의 게이트 패턴들이 계단형 단차를 가질 수 있도록 패터닝하는 방법에 대해 설명하기 위한 단면도들.
도 4a 내지 도 4e는 본 발명에 따른 3차원 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
413a, 413b, 413c, 413d, 413f : 층간 절연막
415a, 415b, 415c, 415d, 415f : 폴리 실리콘막
435a, 435b : 식각 보조막
Claims (18)
- 반도체 기판의 상부에 교대로 적층된 다수의 층간 절연막 및 폴리 실리콘막을 포함하고,상기 폴리 실리콘막은 상기 반도체 기판에 대해 경사진 상부 측벽과, 상기 상부 측벽에 연결되어 상기 반도체 기판에 대해 수직한 하부 측벽을 포함하고,상기 층간 절연막은 상기 반도체 기판에 대해 수직한 측벽을 포함하는 불휘발성 메모리 소자.
- 제 1 항에 있어서,상기 경사진 상부 측벽은 상기 반도체 기판에 대해 5°내지 45 °의 경사로 형성되는 불휘발성 메모리 소자.
- 제 1 항에 있어서,상기 경사진 상부 측벽을 형성하는 상기 폴리 실리콘막의 폭은 40nm 내지 1000nm인 불휘발성 메모리 소자.
- 반도체 기판의 상부에 다수의 층간 절연막 및 폴리 실리콘막이 교대로 적층된 적층 구조물을 형성하는 단계;상기 적층 구조물 상부에 식각 베리어 패턴을 형성하는 단계; 및제1 내지 제3 식각 공정을 반복하여 다수의 상기 폴리 실리콘막 및 층간 절연막을 식각하는 단계를 포함하고,제1 식각 공정은 상기 폴리 실리콘막이 식각되면서 생성되는 잔여물이 상기 폴리 실리콘막 측벽에 식각 보조막을 형성하도록 실시되고,제2 식각 공정은 상기 식각 보조막 하부에 잔여하는 상기 폴리 실리콘막을 식각하여 상기 층간 절연막이 노출되도록 실시되고,제3 식각 공정은 상기 층간 절연막이 패터닝되도록 실시되는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 식각 베리어 패턴은 유기물로 형성되는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 식각 베리어 패턴은 포토레지스트 패턴으로 형성되는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 식각 공정은 탄소 및 수소 중 적어도 어느 하나를 포함하는 식각 가스를 이용하여 실시되는 불휘발성 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 제1 식각 공정에서 이용되는 식각 가스에는 상기 제2 식각 공정에서 이용되는 식각 가스에 비해 탄소 또는 수소의 함량이 더 큰 불휘발성 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 제1 식각 공정에서 이용되는 식각 가스는 HBr 및 HI 중 적어도 어느 하나를 더 포함하는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 식각 공정으로 상기 폴리 실리콘막에는 상기 반도체 기판에 대해 경사진 측벽이 형성되는 불휘발성 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 경사진 측벽은 상기 반도체 기판에 대해 5°내지 45 °의 경사로 형성되는 불휘발성 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 경사진 측벽을 형성하는 상기 폴리 실리콘막의 폭은 40nm 내지 1000nm 로 형성되는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제2 식각 공정으로 상기 폴리 실리콘막에는 상기 반도체 기판에 대해 수직한 측벽이 형성되는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제3 식각 공정으로 상기 층간 절연막에는 상기 반도체 기판에 대해 수직한 측벽이 형성되는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 및 제2 식각 공정은 인 시츄(In-situ) 또는 엑스 시츄(ex-situ)로 실시되는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제3 식각 공정은 C,F를 포함하는 가스, Cl2가스, 및 HBr가스 중 적어도 어느 하나를 포함하는 가스를 이용하여 실시되는 불휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 내지 제3 식각 공정은 플라즈마 식각 장비를 이용하여 실시하는 불휘발성 메모리 소자의 제조방법.
- 제 17 항에 있어서,상기 플라즈마 식각 장비로는 CCP(capacitively coupled plasma) 타입, ICP(inductively coupled plasma) 타입, 또는 마이크로 웨이브 플라즈마(Microwave Plasma) 타입을 단독으로 사용하거나 두가지 이상의 특성을 혼합해서 사용하여 실시하는 불휘발성 메모리 소자의 제조방법.
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|---|---|---|---|---|
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| KR20170093175A (ko) * | 2014-12-05 | 2017-08-14 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 이종 구조체의 각진 이온 빔 프로세싱 |
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