KR101141883B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는, 복수의 도전층과 복수의 유전체층이 교대로 적층된 적층체 -상기 적층체는 상기 복수의 도전층이 계단 형상으로 가공된 계단 구조를 포함함 -; 상기 계단 구조를 피복하는 층간 유전체층; 및 상기 층간 유전체층을 관통하는 컨택트 홀 내부에 제공된 컨택트 전극 -상기 컨택트 홀은 상기 계단 형상의 도전층 중 하나를 관통하며, 상기 컨택트 전극은 상기 컨택트 홀 내에 노출된 상기 계단 형상의 도전층 중 하나의 측벽 부분과 접촉함- 을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
<관련 출원에 대한 상호 참조>
본 출원은 2009년 2월 18일자로 출원된 우선권인 일본 특허 출원 제2009-035030호에 기초하며 이로부터의 우선권의 이익을 주장하며, 그 전체 내용은 참조함으로써 본 명세서에 포함된다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 셀을 3차원으로 배치하는 기법이, 예를 들어, JP-A-2007-266143(공개)에 제안되어 있다. 이 기법에서는, 메모리 장치에서 워드 전극 또는 제어 게이트로서 각각 기능하는 복수의 도전층과 유전체층이 교대로 적층되어 적층 구조로 되어 있다. 관통 홀(메모리 홀)이 이 적층 구조 내에 형성되며, 이 홀의 내벽에 그 다음으로 실리콘이 원주 형상으로 매립되는 전하 축적층이 형성된다.
또한, JP-A-2007-266143(공개)에 개시되어 있는 이 기법에서는, 도전층의 단부가 계단 형상으로 형성되어 있고, 그 단차(step difference)를 이용하여 상부 배선을 각 도전층에 접속시키는 컨택트 홀을 동일한 에칭 공정으로 형성한다.
각 컨택트 홀은 대응하는 도전층의 깊이 위치에 따라 깊이가 상이하다. 여기서, 깊이가 상이한 컨택트 홀을 동시에 에칭하면, 대응하는 컨택트 홀의 바닥이 도달하는 각 도전층의 에칭량(에칭 깊이)이 달라질 수 있다. 각 도전층의 에칭량이 다르면 컨택트 홀에 매립되어 있는 컨택트 전극과 접촉하는 면적이 달라지게 된다. 그 결과, 컨택트 전극에 대한 접촉 저항이 도전층들마다 달라지게 된다.
본 발명의 일 양태에 따라, 복수의 도전층과 복수의 유전체층이 교대로 적층된 적층체 -상기 적층체는 상기 복수의 도전층이 계단 형상으로 가공된 계단 구조를 포함함-, 상기 계단 구조를 피복하는 층간 유전체층, 및 상기 층간 유전체층을 관통하는 컨택트 홀 내부에 제공되는 컨택트 전극 -상기 컨택트 홀은 상기 계단 형상의 도전층들 중 하나를 관통하며, 상기 컨택트 전극은 상기 컨택트 홀 내에 노출된 상기 계단 형상의 도전층들 중 하나의 측벽 부분과 접촉함-을 포함하는 반도체 장치가 제공된다.
본 발명의 일 양태에 따라, 복수의 도전층과 복수의 유전체층을 교대로 적층하여 적층체를 형성하는 단계, 상기 적층체에 상기 복수의 도전층이 계단 형상으로 가공된 계단 구조를 형성하는 단계, 상기 계단 구조를 피복하는 층간 유전체층을 형성하는 단계, 상기 층간 유전체층을 관통하는 복수의 컨택트 홀을 일괄로 형성하는 단계 -상기 컨택트 홀들 각각은 상기 계단 형상의 도전층들 중 해당하는 도전층을 관통함-, 및 상기 복수의 컨택트 홀 내부에 컨택트 전극들을 제공하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
컨택트 홀(50)의 측벽에 노출된 도전층 WL1 내지 WL4의 측벽 부분(70)은 RIE 동안 이온에 덜 부딪쳐서, 덜 손상된다. 따라서, 측벽 부분(70)에서의 실리사이드 반응이 촉진되고 컨택트 전극(63)에 대한 접촉 저항도 줄어들 수 있다. 그 결과, 도전층 WL1 내지 WL4가 그 측벽 부분(70)에서만 컨택트 전극(63)과 접촉하고 있는 이 구조에서, 컨택트 전극(63)에 대한 도전층들 WL1 내지 WL4 간의 접촉 저항의 편차가 상당히 더 줄어들 수 있다.
게다가, 상부 층에서부터 층들을 순차적으로 에칭하여 컨택트 홀(50)을 형성하는 상술한 공정은, 단순히 가스의 종류, 유량 등을 바꾸면서 동일한 챔버에서 연속적으로 행하여 공정 효율을 개선할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치에서의 메모리 셀 어레이의 구성을 도시하는 개략적인 사시도.
도 2는 메모리 셀 어레이의 하나의 메모리 스트링의 개략적인 사시도.
도 3은 도 1의 YZ 방향에서의, 메모리 셀 어레이의 주요 개략 단면도.
도 4는 도 3의 주요부의 확대 단면도.
도 5a와 도 5b는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 6a와 도 6b는 도 5b에 이어지는 공정을 나타내는 개략도.
도 7a와 도 7b는 도 6b에 이어지는 공정을 나타내는 개략도.
도 8a와 도 8b는 도 7b에 이어지는 공정을 나타내는 개략도.
도 9a와 도 9b는 도 8b에 이어지는 공정을 나타내는 개략도.
도 10a와 도 10b는 도 9b에 이어지는 공정을 나타내는 개략도.
도 11은 본 발명의 실시 형태에 따른 반도체 장치의 주요부의 개략도.
도 12는 비교예의 반도체 장치의 주요부의 개략도.
본 발명의 일 실시 형태에 따른 반도체 장치는, 메모리 셀 어레이 내에 3차원으로 배치된 복수의 메모리 셀과 메모리 셀 어레이 주변에 형성된 주변 회로를 구비한 메모리 셀 어레이를 포함한다. 이하의 실시 형태에서는 반도체가 예시적으로 실리콘이지만, 실리콘 이외의 반도체를 또한 사용할 수 있다.
도 1은 메모리 셀 어레이의 구성을 예시하는 개략 사시도다.
도 2는 워드 전극층으로서 기능하는 복수의 도전층의 적층 방향으로 복수의 메모리 셀이 직렬 접속된 하나의 메모리 스트링의 개략 사시도다.
도 3은 도 1의 YZ 방향에서의, 메모리 셀 어레이의 개략 단면도다.
도 1 및 도 2에서는, 도시의 명료함을 위해, 도전부만이 나타나 있고 유전체부는 나타나 있지 않다.
본 명세서에서는, 설명의 편의상 XYZ 직교 좌표계를 도입한다. 이 좌표계에서는, 기판의 주 표면에 평행하며 서로 직교하는 두 방향을 X 및 Y 방향이라 하고, X 및 Y 두 방향에 직교하는 방향, 즉, 복수의 도전층 WL1 내지 WL4의 적층 방향을 Z 방향이라 한다.
도 3에 나타낸 바와 같이, (실리콘 기판과 같은) 기판(11) 상에 셀 소스(12)가 제공된다. 셀 소스(12)는 불순물이 도핑되어 있고 도전성이 있는 실리콘층이다. 유전체층(13)을 개재하여 셀 소스(12) 위에 하부 선택 게이트 LSG가 제공되고, 하부 선택 게이트 LSG 위에는 유전체층(14)이 제공된다. 유전체층(13, 14)은 실리콘 산화물 또는 실리콘 질화물을 포함하는 층이다. 하부 선택 게이트 LSG는 불순물이 도핑되어 있고 도전성이 있는 실리콘층이다.
유전체층(14) 위에는, 복수의 유전체층(17)과 복수의 도전층 WL1 내지 WL4가 교대로 적층되어 있는 적층체가 제공된다. 도전층 WL1 내지 WL4의 수는 임의이며, 본 실시 형태에서는 예시적으로 4개이다. 유전체층(17)은 TEOS(테트라에톡시실란)(Si(OC2H5)4)와 같은 실리콘 산화물을 포함한다. 도전층 WL1 내지 WL4는 불순물이 도핑되어 있고 도전성이 있는 실리콘층이며, 통상 동일한 두께를 갖는다.
최상부 유전체층(17)을 개재하여 최상부 도전층 WL4 위에 (SiN층과 같은) 스토퍼층(24)이 제공되고, 유전체층(25)을 개재하여 스토퍼층(24) 위에 상부 선택 게이트 USG가 제공되며, 이 상부 선택 게이트 USG 위에 유전체층(27)이 제공된다. 유전체층(25, 27)은 실리콘 산화물 또는 실리콘 질화물을 포함하는 층이다. 상부 선택 게이트 USG는 불순물이 도핑되어 있고 도전성이 있는 실리콘층이다.
도 1 및 도 3에 나타낸 바와 같이, 도전층 WL1 내지 WL4, 하부 선택 게이트 LSG 및 셀 소스(12)는 XY 평면에 평행한 판형 층으로 형성되어 있다. 상부 선택 게이트 USG는 X 방향으로 연장되는, 배선형 복수의 도전 재료로 형성되어 있다. 도 3에 나타낸 바와 같이, 유전체층(26)이 각 쌍의 상부 선택 게이트 USG 사이에 제공된다. 대안의 구성으로서, 상부 선택 게이트 USG처럼 하부 선택 게이트 LSG가 복수개로 분할될 수 있음을 유의한다.
전술한 기판(11) 상의 적층체는 Z 방향으로 연장되는 복수의 메모리 홀을 포함한다. 메모리 홀은, 예를 들어, X 및 Y 방향을 따라 매트릭스로 배치되어 있다.
도 3에 나타낸 바와 같이, 각 메모리 홀 MH 내부에는, 실리콘 필러(15, 19, 32)가 바닥으로부터 순차적으로 원주형 반도체층으로서 매립되어 있다. 실리콘 필러(15)는 하부 선택 게이트 LSG를 관통하고, 실리콘 필러(19)는 복수의 도전층 WL1 내지 WL4를 관통하고, 실리콘 필러(32)는 상부 선택 게이트 USG를 관통한다. 실리콘 필러(15, 19, 32)는 다결정 실리콘 또는 비정질 실리콘으로 형성된다. 실리콘 필러(15, 19, 32)는, Z 방향으로 연장되는, 실린더와 같은 원주 형상이다. 실리콘 필러(15)의 하단부는 셀 소스(12)에 접속되어 있다. 실리콘 필러(19)의 하단부는 실리콘 필러(15)에 접속되어 있으며, 그 상단부는 실리콘 필러(32)에 접속되어 있다.
상부 선택 게이트 USG 위의 유전체층(27) 위에 유전체층(29)이 제공되고, 유전체층(29) 위에는 Y 방향으로 연장되는 복수의 비트선 BL이 제공된다. 각 비트선 BL은 Y 방향을 따라 배치된 실리콘 필러(32)의 대응 시퀀스 바로 위를 지나도록 배치되어 있고, 유전체층(29)을 관통하는 컨택트 전극(30)을 통해 실리콘 필러(32)의 상단부에 접속되어 있다.
도 1에 나타낸 바와 같이, 상부 선택 게이트 USG는 컨택트 전극(65)을 통해 상부 선택 게이트 배선 USL에 접속되어 있다. 셀 소스(12), 하부 선택 게이트 LSG 및 복수의 도전층 WL1 내지 WL4가 적층되어 있는 적층체의 단부는, 하부층이 X 방향으로 더 돌출된 계단 형상으로 가공된다. 이 계단 구조에서, 셀 소스(12)는 컨택트 전극(61)을 통해 셀 소스 배선 CSL에 접속되고, 하부 선택 게이트 LSG는 컨택트 전극(62)을 통해 하부 선택 게이트 배선 LSL에 접속되고, 각 도전층 WL1 내지 WL4는 컨택트 전극(63)을 통해 워드선 WLL에 접속된다.
도 3에 나타낸 바와 같이, 도전층 WL1 내지 WL4 및 유전체층(17)의 적층체에 형성되어 있는 메모리 홀 MH의 내부 주변벽 위에는, 실리콘 질화물막이 한 쌍의 실리콘 산화물막 사이에 끼워져 있는 ONO(산화물-질화물-산화물) 구조를 예시적으로 갖는 유전체막(20)이 형성되어 있다. 도 4는 그 부분의 확대 단면도를 나타낸다.
유전체막(20)은 전하 축적층(22)이 제1 유전체막(21)과 제2 유전체막(23) 사이에 끼워져 있는 구조를 갖는다. 실리콘 필러(19)는 제2 유전체막(23) 내부에 제공되고, 제2 유전체막(23)은 실리콘 필러(19)와 접촉한다. 제1 유전체막(21)이 도전층 WL1 내지 WL4와 접촉되어 제공되고, 전하 축적층(22)은 제1 유전체막(21)과 제2 유전체막(23) 사이에 제공된다.
도전층 WL1 내지 WL4와 유전체층(17)의 적층체에 제공되는 실리콘 필러(19)는 채널로서 기능하고, 도전층 WL1 내지 WL4는 제어 게이트로서 기능하고, 전하 축적층(22)은 실리콘 필러(19)로부터 주입되는 전하를 축적하기 위한 데이터 메모리 층으로서 기능한다. 즉, 실리콘 필러(19)와 각 도전층 WL1 내지 WL4의 교차부에, 채널이 제어 게이트에 의해 둘러싸여져 있는 구조를 갖는 메모리 셀이 형성된다.
이 메모리 셀은 전하 트랩 구조를 갖는 메모리 셀이다. 전하 축적층(22)은 전하(전자)를 가두도록 동작가능한 수많은 트랩을 포함하며, 예시적으로 실리콘 질화물막으로 만들어져 있다. 제2 유전체막(23)은 예시적으로 실리콘 산화물막으로 만들어져 있고, 전하가 실리콘 필러(19)로부터 전하 축적층(22)으로 주입될 때 또는 전하 축적층(22)에 축적되어 있는 전하가 실리콘 필러(19) 내로 확산될 때 전위 배리어로서 기능한다. 제1 유전체막(21)은 예시적으로 실리콘 산화물막으로 만들어져 있고 전하 축적층(22)에 축적되어 있는 전하가 도전층 WL1 내지 WL4 내로 확산되는 것을 방지한다.
도 2에 나타낸 바와 같이, 도전층 WL1 내지 WL4의 수만큼 많은 메모리 셀 MC가 하나의 실리콘 필러(19) 주위에서 Z 방향으로 직렬 접속되어 하나의 메모리 스트링 MS를 구성한다. 이러한 메모리 스트링 MS는 X 및 Y 방향으로 매트릭스로 배치되어, 복수의 메모리 셀 MC는 X ,Y 및 Z 방향으로 3차원으로 배치된다.
도 3을 다시 참조해보면, 하부 선택 게이트 LSG와 그 위에 있는 유전체층(14) 및 그 아래에 있는 유전체층(13)으로 이루어진 적층체에 형성된 홀의 내부 주변 벽에는 게이트 유전체막(16)이 관 형상으로 형성되어 있고 실리콘 필러(15)가 그 내부에 매립되어 있다. 따라서, 이 적층체는, 채널로서 기능하는 실리콘 필러(15)와 게이트 전극으로서 기능하는 그 주위의 하부 선택 게이트 LSG를 구비하는 하부 선택 트랜지스터 LST를 포함한다.
또한, 스토퍼층(24), 상부 선택 게이트 USG, 및 그 위에 있는 유전체층(27) 및 그 아래에 있는 유전체층(25)으로 이루어진 적층체에 형성된 홀의 내부 주변 벽에는 게이트 유전체막(33)이 관 형상으로 형성되어 있고, 실리콘 필러(32)가 그 내부에 매립되어 있다. 따라서, 이 적층체는, 채널로서 기능하는 실리콘 필러(32)와 게이트 전극으로서 기능하는 그 주위의 상부 선택 게이트 USG를 구비하는 상부 선택 트랜지스터 UST를 포함한다.
상술한 메모리 셀 어레이 주위에는, 도시하지는 않았지만 주변 회로가 동일한 기판(11)에 형성된다. 주변 회로는 예시적으로, 비트선 BL을 통해 실리콘 필러(32)의 상단부에 전위를 인가하기 위한 구동 회로, 셀 소스 배선 CSL과 셀 소스(12)를 통해 실리콘 필러(15)의 하단부에 전위를 인가하기 위한 구동 회로, 상부 선택 게이트 배선 USL을 통해 상부 선택 게이트 USG에 전위를 인가하기 위한 구동 회로, 하부 선택 게이트 배선 LSL을 통해 하부 선택 게이트 LSG에 전위를 인가하기 위한 구동 회로, 및 워드선 WLL을 통해 각 도전층 WL1 내지 WL4에 전위를 인가하기 위한 구동 회로를 포함한다.
본 실시 형태에 따른 반도체 장치는, 데이터를 전기적으로 그리고 자유롭게 소거 및 프로그램할 수 있고, 전원이 나갔을 때에도 그 메모리 내용을 유지할 수 있는 불휘발성 반도체 메모리 장치이다.
메모리 셀의 X 좌표는 비트선 BL을 선택함으로써 선택되고, 메모리 셀의 Y 좌표는 상부 선택 게이트 USG를 선택하여 상부 선택 트랜지스터 UST를 도전 상태 또는 비도전 상태로 되게 함으로써 선택되고, 메모리 셀의 Z 좌표는 워드선 WLL, 즉, 도전층들 WL1 내지 WL4 중 하나를 선택함으로써 선택된다. 이후, 선택된 메모리 셀의 전하 축적층(22) 내로 전자를 주입함으로써 데이터가 기억된다. 메모리 셀에 기억된 데이터는 메모리 셀을 통과하는 실리콘 필러(19)에 감지 전류를 흘림으로써 판독된다.
상기 반도체 장치에서는. 도 1에 나타낸 바와 같이, 메모리 셀 어레이 영역 외부의 도전층 WL1 내지 WL4의 단부는 하부층이 메모리 셀 어레이 영역으로부터 길이가 더 길어지는 계단 형상으로 가공된다. 따라서, 각 도전층 WL1 내지 WL4를 상부 워드선 WLL에 접속시키는 컨택트 홀이 동일한 에칭 공정에 의해 일괄로 형성될 수 있다.
이하에서는, 본 실시 형태에 따른 반도체 장치를 제조하는 방법에 대해 도 5 내지 도 10을 참조하여 설명한다. 여기서, 설명을 위해 유전체층(17)과 도전층 WL1 내지 WL4의 적층체를 추출한다. 하부 선택 트랜지스터 LST를 포함하는 적층체 및 상부 선택 트랜지스터 UST를 포함하는 적층체를 형성하는 방법에 대한 설명은 생략한다.
복수의 유전체층(17)과 복수의 도전층 WL1 내지 WL4가, 예시적으로 CVD(화학적 증착)법에 의해 교대로 적층되어 적층체를 형성한다.
상기 적층체가 형성된 후, 도 3에 나타낸 바와 같이, 메모리 어레이 영역에 메모리 홀 MH, 전하 축적층을 포함하는 유전체막(20), 실리콘 필러(19) 등을 형성하는 공정을 행한다.
이어서, 상기 적층체 위에, 도 5a에 나타낸 바와 같이 레지스트막(41)을 형성하여 계단 구조를 가공한다.
먼저, 레지스트막(41)의 단부가 이 계단 구조의 가장 아래의 단차부(step)에 위치하도록 레지스트막(41)을 패터닝하고, 도 5b에 나타낸 바와 같이, 레지스트막(41)을 마스크로서 사용하여 예를 들면 RIE(반응성 이온 에칭)법에 의해, 위로부터의 제1 단차부의 유전체층(17)과 도전층 WL4를 에칭한다.
다음으로, O2 가스 등을 기반으로 하는 RIE법 또는 CDE(화학적 건식 에칭)법을 사용하여 레지스트막(41)의 평면 크기를 줄이는 레지스트 슬리밍을 행하고, 레지스트막(41)은 RIE법에 의해 적층체를 에칭하는 마스크로서 사용된다. 이 에칭에 의해, 도 6a에 나타낸 바와 같이, 제1 단의 유전체층(17)과 도전층 WL4가 이전의 에칭에 의해 제거되었던 부분에서, 제2 단의 유전체층(17)과 도전층 WL3이 더 제거되고, 제1 단의 유전체층(17)과 도전층 WL4는 인접하는 부분에서 제거된다.
이어서, 도 6b에 나타낸 바와 같이, 레지스트막(41)은 더욱 슬림해지고, 레지스트막(41)으로 피복되지 않은 부분의 유전체층(17)과 도전층 WL1 내지 WL4는 각각 한 층의 양만큼 에칭된다. 이후, 레지스트막(41)은 제거된다. 따라서, 도 7a에 나타낸 바와 같은 계단 구조가 적층체에 형성된다.
다음으로, 도 7b에 나타낸 바와 같이, 이 계단 구조를 피복하기 위해 적층체 위에 실리콘 질화물계 스토퍼층(24)을 형성하고, 스토퍼층(24) 위에 실리콘 산화물계 층간 유전체층(42)을 더 형성한다. 이것은 예시적으로 CVD법에 의해 형성된다. 이 층간 유전체층(42)은 도 3에 나타낸 상부 선택 트랜지스터 UST를 포함하는 적층체의 유전체층 부분에 대응한다.
다음으로, 층간 유전체막(42)의 상부 표면을 평탄화한 후, 층간 유전체막(42)을 에칭하는 데 마스크로서 기능하는 유기막(43)을 층간 유전체막(42) 위에 형성한다. 또한, 유기막(43)을 에칭하는 데 마스크로서 기능하는 실리콘 산화물막(44)을 유기막(43) 위에 형성한다.
다음으로, 실리콘 산화물막(44) 위에 레지스트막(45)을 형성하고 나서 패터닝한다. 레지스트 패턴을 마스크로서 이용하여, RIE법에 의해 실리콘 산화물막(44) 및 유기막(43)을 에칭한다. 따라서, 도 8a에 나타낸 바와 같이, 실리콘 산화물막(44)과 유기막(43)에는, 그것을 관통하는 홀(51)이 형성된다. 여기서, 산화물막(43)을 에칭할 때, 마찬가지로 유기 재료로 만들어진 레지스트막(45)도 소모되어 실리콘 산화물막(44) 위에서 제거된다.
다음으로, 도 8b에 나타낸 바와 같이, 유기막(43)을 마스크로서 사용하여 층간 유전체막(42)을 에칭하여, 이 층간 유전체막(42)을 관통하는 홀(52)을 형성한다. 여기서, 실리콘 산화물계 층간 유전체층(42)을 에칭할 때, 실리콘 산화물막(44) 또한 소모되어 유기막(43) 위에서 제거된다. 이어서, 도 9a에 나타낸 바와 같이, 스토퍼층(24)이 에칭되고 스토퍼층(24)을 관통하는 홀(53)을 형성한다. 이들을 에칭하는 에칭 시간은, 가장 깊게 형성될 계단 구조의 가장 아래 단차부의 홀(53)이 에칭된 층을 관통하고 하부층에 확실하게 도달할 수 있도록 설정된다.
층간 유전체층(42)과 스토퍼층(24)은 둘 다, 예를 들면 탄화 플루오르 가스를 이용한 RIE법에 의해 에칭된다. 탄화 플루오르 가스의 조성 및 유량(flow rate)은, 실리콘 산화물계 층간 유전체층(42)이 실리콘 질화물계 스토퍼 층(24)에 비해 높은 에칭 선택비(etching selection ratio)로 에칭되도록, 그리고 스토퍼층(24)이 그 아래의 실리콘 산화물계 유전체층(17)에 비해 높은 에칭 선택비로 에칭되도록 제어된다.
따라서, 층간 유전체층(42)이 에칭될 때, 스토퍼층(24)은 에칭 스토퍼로서 기능하여 홀들(52) 간의 공정 편차(process variation)를 줄인다. 스토퍼층(24)이 에칭될 때, 그 아래의 유전체층(17)이 에칭 스토퍼로서 기능하여 홀들(53) 간의 공정 편차를 줄인다.
이어서, 도 9b에 나타낸 바와 같이, 계단 형상의 도전층 WL1 내지 WL4와 스토퍼층(24) 간의 유전체층(17)이 에칭되어 유전체층(17)을 관통하고 도전층 WL1 내지 WL4에 도달하는 홀(54)을 형성한다.
따라서, 홀(54)이 형성될 때, 홀들 간의 공정 편차를 줄이기 위해, 계단 형상의 도전층 WL1 내지 WL4 위에, 유전체층(17)과 층간 유전체층(42) 사이에 실리콘 질화물계(실리콘 산화물계일 수도 있음) 스토퍼층(24)이 끼워져 있는 구조가 제공된다. 그럼에도 불구하고, 깊이가 서로 다른 수많은 홀(54)이 동일 공정에 의해 동시에 에칭될 때, 홀 바닥에 도달하는 위치가 달라질 수 있다. 통상적으로, 에칭 시간은, 가장 깊은 위치에 있는 도전층 WL1에 도달하는 홀(54)의 에칭 시간에 따라 설정된다. 그러나, 이 홀보다 얕게 형성된 홀(54)에서는, 대응하는 도전층 WL2 내지 WL4가 오버에칭되는 경향이 있다.
즉, 도 9b에 나타낸 바와 같이, 홀(54)이 도달하는 계단 형상의 도전층 WL1 내지 WL4에서는, 더 깊은 위치에 있는 하부 층에서보다 더 얕은 위치에 있는 상부 층에서 에칭량이 더 많은 경향이 있다. 에칭량에서의 이러한 차는 각 홀(54)에 매립된 컨택트 전극과 대응하는 도전층 WL1 내지 WL4 간의 접촉 면적의 차로 해석되며, 이것은 컨택트 전극과 대응하는 도전층 WL1 내지 WL4 간의 접촉 저항을 달라지게 한다.
도 12는, 예를 들면, 가장 아래의 도전층 WL1에 도달하는 컨택트 홀 및 그 컨택트 홀 내에 매립된 컨택트 전극(80), 그리고 가장 위의 도전층 WL4에 도달하는 컨택트 홀 및 그 컨택트 홀 내에 매립된 컨택트 전극(80)을 개략적으로 나타내고 있다.
도전층 WL1에 관하여, 컨택트 전극(80)은 그 바닥 표면에서만 도전층 WL1에 접촉하고 있다. 그러나, 도전층 WL4에 관해서는, 컨택트 전극(80)은 그 바닥 표면 뿐만 아니라 도전층 WL4의 에칭량(에칭 깊이)에 대응하는 영역을 갖는 그 측면에서도 도전층 WL4에 접촉하고 있다. 즉, 도전층 WL4는 도전층 WL1보다 컨택트 전극(80)에 대해 더 작은 접촉 저항을 갖고 있으며, 이러한 차는 제어 게이트로서 기능하는 도전층 WL4을 구비하는 메모리 셀과 제어 게이트로서 기능하는 도전층 WL1을 구비하는 메모리 셀 간의 특징의 차로 될 수 있다.
따라서, 본 실시 형태에서는, 도 9b의 공정 후에, 도전층 WL1 내지 WL4가 도 10a에 나타낸 바와 같이 한 층의 양만큼 각각 관통할 때까지 에칭을 더 행한다. 각각이 실리콘층인 도전층 WL1 내지 WL4에서, 도 9b에 나타낸 홀(54)에 접하는 분분은 Cl2, HBr 및 BCl3 중 적어도 하나를 포함하는 가스와 같은 할로겐 원소를 포함하는 가스를 이용하여 RIE법에 의해 에칭된다. 여기서, 그 아래의 실리콘 산화물 계 유전체층(17)은 에칭 스토퍼로서 기능한다. 에칭 시간은, 가장 깊은 위치에 있는 도전층 WL1이 완전히 관통되도록 설정된다.
상술한 공정에 의해, 층간 유전체층(42), 스토퍼층(24), 계단 형상의 유전체층(17) 및 도전층 WL1 내지 WL4을 관통하는 컨택트 홀(50)이 일괄로 형성된다. 각 컨택트 홀(50)은 한 층의 양만큼 대응하는 도전층 WL1 내지 WL4를 관통하고, 그 바닥은 그 아래의 다른 도전층들에 도달하지 않고 아래의 도전층(17)에서 멈춘다.
이 실시 형태에서, 상술한 바와 같이, 도전층 WL1 내지 WL4를 관통하기 위한 에칭 이전의 단계에서 홀들 간의 공정 편차를 줄이도록, 실리콘 산화물계 층들 사이에 이종의 실리콘 질화물계 층이 개재된다. 따라서, 도 9b 단계에서 도전층들 WL1 내지 WL4 간의 에칭량의 차가 감소될 수 있다. 따라서, 도전층들 WL1 내지 WL4를 관통하는 에칭이 순차적으로 행해지더라도, 더 얕은 컨택트 홀(50)이 아래에 있는 다른 도전층들에 도달하는 것을 방지할 수 있다.
상술한 컨택트 홀(50)이 형성된 후, 마스크 재료로서 기능하는 유기막(43)이 제거된다. 이어서, 컨택트 전극 형성의 사전공정으로서, 플루오르화 수소산과 황화수소와 같은 화학물로 처리를 행하여 자연 산화물막(natural oxide film), RIE 후의 잔류물 및 대기 수송 동안 달라붙은 컨택트 홀(50)의 바닥의 오염물질을 제거한다.
이어서, CVD법에 의해 각각, 티타늄막과 같은 실리사이드를 형성하기 위한 금속막을 컨택트 홀(50)의 바닥과 측벽에 형성하고, 이를 피복하는 티타늄 질화물막을 추가로 형성한다. 이 막들을 형성한 후, 도전층 WL1 내지 WL4의 실리콘과의 열처리에 의해 티타늄막이 반응하고, 티타늄막과 접촉하는 도전층 WL1 내지 WL4의 측벽 부분에 티타늄 실리사이드(TiSi2)를 형성함으로써 저항을 감소시킨다. 다음으로, 예를 들면 텅스텐을 CVD법으로 컨택트 홀(50) 내에 매립하여 도 10b에 나타낸 것과 같은 컨택트 전극(63)을 형성한다.
도 11은 가장 아래에 있는 도전층 WL1에 도달하고 이를 관통하며, 내부에 컨택트 전극(63)이 매립되어 있는 컨택트 홀(50)과, 가장 위에 있는 도전층 WL4에 도달하고 이를 관통하며, 내부에 컨택트 전극(63)이 매립되어 있는 컨택트 홀(50)을 개략적으로 나타내고 있다.
컨택트 전극(63)은 컨택트 홀(50)의 바닥과 측벽에 형성되어 있는 전술한 티타늄 또는 다른 도전막(63b)과 내부에 매립되어 있는 텅스텐 또는 다른 도전 재료(63a)를 포함한다. 각 도전층 WL1 내지 WL4는 그것을 관통하는 컨택트 홀(50)을 둘러싸도록 컨택트 홀(50) 내에 노출된 측벽 부분(70)에서만 컨택트 전극(63)과 접촉하며, 그 부분은 티타늄 실리사이드로 된다. 각 컨택트 전극(63)의 상단부는 도 1에 나타낸 바와 같이 워드선 WLL에 접속되며, 각 도전층 WL1 내지 WL4는 컨택트 전극(63)을 통해 워드선 WLL과 전기적으로 접속된다.
이 실시 형태에 따르면, 계단 형상의 도전층 WL1 내지 WL4에 도달하는 컨택트 홀(50)은 도전층 WL1 내지 WL4를 관통하도록 형성된다. 따라서, 컨택트 홀(50) 내에 제공되는 컨택트 전극(63)의 바닥은 대응하는 도전층 WL1 내지 WL4와 접촉하지 않고, 각 도전층 WL1 내지 WL4는 측벽 부분(70)에서만 컨택트 전극(63)과 접촉한다. 또한, 도전층 WL1 내지 WL4는 통상 동일한 두께로 형성된다. 따라서, 도전층 WL1 내지 WL4와 컨택트 전극(63)과의 접촉 면적은 도전층들 WL1 내지 WL4 간에 거의 동일하게 될 수 있고, 도전층들 WL1 내지 WL4 간에는 컨택트 전극(63)에 대한 접촉 저항의 편차를 줄일 수 있다. 그 결과, 제어 게이트로서 기능하는 도전층 WL1 내지 WL4를 구비하는 메모리 셀들마다의 특성 편차를 줄일 수 있다.
여기서, 도 12에 나타낸 비교예에서와 같이, 컨택트 전극(80)이 컨택트 홀의 바닥에서 대응하는 도전층 WL1 내지 WL4와 접촉하게 될지라도, 컨택트 홀의 바닥에 노출된 도전층 WL1 내지 WL4의 표면이 RIE 동안 주입되는 이온에 의해 손상되어, 실리사이드 반응이 그 부분에서는 덜 일어나게 된다. 따라서, 컨택트 홀 바닥에서의 해당하는 도전층 WL1 내지 WL4와 컨택트 전극(80)과의 접촉이 그 사이의 접촉 저항을 줄이는 데 그다지 기여하지 않는다.
한편, 컨택트 홀(50)의 측벽에 노출된 도전층 WL1 내지 WL4의 측벽 부분(70)은 RIE 동안 이온에 덜 부딪쳐서, 덜 손상된다. 따라서, 측벽 부분(70)에서의 실리사이드 반응이 촉진되고 컨택트 전극(63)에 대한 접촉 저항도 줄어들 수 있다. 그 결과, 도전층 WL1 내지 WL4가 그 측벽 부분(70)에서만 컨택트 전극(63)과 접촉하고 있는 이 구조에서, 컨택트 전극(63)에 대한 도전층들 WL1 내지 WL4 간의 접촉 저항의 편차가 상당히 더 줄어들 수 있다.
게다가, 상부 층에서부터 층들을 순차적으로 에칭하여 컨택트 홀(50)을 형성하는 상술한 공정은, 단순히 가스의 종류, 유량 등을 바꾸면서 동일한 챔버에서 연속적으로 행하여 공정 효율을 개선할 수 있다.
본 발명의 실시 형태를 예를 참조하여 설명하였다. 그러나, 본 발명은 이에 제한되지 않고 본 발명의 사상 내에서 다양하게 변경될 수 있다.
메모리 셀 어레이의 실리콘 필러의 형상은 실린더에 제한되지 않고, 프리즘일 수도 있다. 또한, 본 발명은 메모리 홀 내에 원주형 실리콘을 완전히 매립하는 것에 제한되지 않는다. 대안의 구조로서, 전하 축적층을 포함하는 유전체막에 접촉하는 부분에만 관 형태의 실리콘막을 형성하고, 그 내부에 유전체를 매립할 수 있다. 또한, 도전층과 실리콘 필러 간의 유전체막 구조는 ONO(산화물-질화물-산화물) 구조에 제한되지 않으며, 예를 들면 전하 축적층과 게이트 유전체막의 2층 구조일 수도 있다.
11 : 기판
12 : 셀 소스
14 : 유전체층
17 : 유전체층
WL1 ~ WL4 : 도전층
20 : 유전체막
22 : 전하 축적층
24 : 스토퍼층
25 : 유전체층
15, 19, 32 : 실리콘 필러
41 : 레지스트막
42 : 층간 유전체층
43 : 유기막
44 : 실리콘 산화물막
45 : 레지스트막
50 : 컨택트 홀
63 : 컨택트 전극
70 : 측벽 부분

Claims (20)

  1. 반도체 장치로서,
    복수의 도전층과 복수의 유전체층이 교대로 적층된 적층체 -상기 적층체는 상기 복수의 도전층이 계단 형상으로 가공된 계단 구조를 포함함 -;
    상기 계단 구조를 피복하는 층간 유전체층; 및
    상기 층간 유전체층을 관통하는 컨택트 홀 내부에 제공되는 컨택트 전극 -상기 컨택트 홀은 상기 계단 형상의 도전층들 중 한 도전층을 관통하며, 상기 컨택트 전극은 상기 컨택트 홀 내에 노출된 상기 계단 형상의 도전층들 중 한 도전층의 측벽 부분과 접촉함-;
    을 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 도전층은 통상 동일한 두께를 갖는, 반도체 장치.
  3. 제1항에 있어서, 상기 컨택트 홀의 바닥은 해당 컨택트 홀이 관통하는 상기 계단 형상의 도전층들 중 한 도전층의 아래에 있는 다른 도전층들에는 도달하지 않는, 반도체 장치.
  4. 제1항에 있어서, 상기 계단 형상의 도전층들 중 한 도전층의 측벽 부분은 상기 컨택트 전극을 둘러싸는, 반도체 장치.
  5. 제1항에 있어서, 상기 컨택트 전극은 상기 컨택트 홀의 바닥과 측벽에 형성되는 금속막과 상기 금속막 내부에 매립된 도전 재료를 포함하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 적층체를 관통하는 메모리 홀 내부에 제공되는 반도체층 -상기 반도체층은 상기 도전층들과 상기 복수의 유전체층의 적층 방향으로 연장됨- ; 및
    상기 도전층들과 상기 반도체층 사이에 제공되는 전하 축적층
    을 더 포함하는, 반도체 장치.
  7. 제6항에 있어서,
    상기 도전층들과 상기 전하 축적층 사이에 제공되는 제1 유전체막; 및
    상기 전하 축적층과 상기 반도체층 사이에 제공되는 제2 유전체막
    을 더 포함하는, 반도체 장치.
  8. 제6항에 있어서, 상기 반도체층은 실리콘을 포함하는, 반도체 장치.
  9. 제6항에 있어서, 상기 도전층들은 실리콘을 포함하는, 반도체 장치.
  10. 제9항에 있어서, 상기 계단 형상의 도전층들 중 한 도전층의 측벽은 금속 실리사이드를 포함하는, 반도체 장치.
  11. 제1항에 있어서, 상기 복수의 유전체층은 실리콘 산화물을 포함하는, 반도체 장치.
  12. 제11항에 있어서,
    상기 계단 구조의 표면층은 상기 복수의 유전체층 중 하나이며,
    상기 층간 유전체층은 실리콘 질화물층을 개재하여 상기 계단 구조의 상기 표면층 위에 제공된 실리콘 산화물층을 포함하는, 반도체 장치.
  13. 반도체 장치를 제조하는 방법으로서,
    복수의 도전층과 복수의 유전체층을 교대로 적층하여 적층체를 형성하는 단계;
    상기 적층체에, 상기 복수의 도전층이 계단 형상으로 가공된 계단 구조를 형성하는 단계;
    상기 계단 구조를 피복하는 층간 유전체층을 형성하는 단계;
    상기 층간 유전체층을 관통하는 복수의 컨택트 홀을 일괄로 형성하는 단계 -상기 컨택트 홀들 각각은 상기 계단 형상의 도전층들 중 해당하는 도전층을 관통함-; 및
    상기 복수의 컨택트 홀 내부에 컨택트 전극들을 제공하는 단계
    를 포함하는, 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 계단 구조를 형성하는 단계는,
    상기 적층체 위에 형성된 레지스트막의 평면 크기를 줄이도록 구성된 레지스트 슬리밍 단계; 및
    슬리밍된 상기 레지스트막을 마스크로서 이용하여, 위로부터 한 층의 양만큼 상기 복수의 유전체층과 상기 도전층들을 각각 에칭하는 단계
    를 포함하는, 반도체 장치 제조 방법.
  15. 제13항에 있어서,
    상기 층간 유전체층은 실리콘 산화물을 포함하고,
    유기막을 상기 층간 유전체층 위에 형성하여 마스크로서 사용하여 상기 층간 유전체층을 에칭함으로써, 상기 층간 유전체층 내에 상기 컨택트 홀들을 형성하는, 반도체 장치 제조 방법.
  16. 제13항에 있어서,
    상기 복수의 컨택트 홀을 일괄로 형성하는 단계는,
    상기 층간 유전체층을 관통하여 상기 계단 형상의 도전층들에 도달하는 제1 홀들을 형성하는 단계; 및
    상기 제1 홀들에 접하는 상기 계단 형상의 도전층들의 부분을 각각 관통하는 제2 홀들을 형성하는 단계를 포함하며,
    상기 제1 홀들을 형성하는 단계와 상기 제2 홀들을 형성하는 단계는 동일한 챔버 내에서 연속적으로 수행되는,
    반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 도전층들은 실리콘을 포함하고,
    상기 제2 홀들은 할로겐 원소를 포함하는 가스를 이용하여 에칭함으로써 형성되는, 반도체 장치 제조 방법.
  18. 제13항에 있어서, 상기 컨택트 홀들을 형성한 후, 상기 컨택트 홀들의 내부를 화학물로 처리하는, 반도체 장치 제조 방법.
  19. 제13항에 있어서,
    상기 도전층들은 실리콘을 포함하고,
    상기 컨택트 홀들을 형성한 후, 상기 컨택트 홀들에 접하는 상기 도전층들의 측벽들은 금속 실리사이드로 전환되는, 반도체 장치 제조 방법.
  20. 제19항에 있어서,
    상기 컨택트 전극들을 제공하는 단계는,
    상기 컨택트 홀들의 바닥과 측벽 상에 금속막을 형성하는 단계 -상기 금속막은 상기 도전층들에 포함된 실리콘과 반응하는 금속을 포함함- ; 및
    상기 금속막 내부에 도전 재료를 매립하는 단계
    를 포함하는, 반도체 장치 제조 방법.
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
JP2010192646A (ja) 2009-02-18 2010-09-02 Toshiba Corp 半導体装置及びその製造方法
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
KR101725978B1 (ko) * 2010-10-05 2017-04-12 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9454997B2 (en) * 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8535549B2 (en) * 2010-12-14 2013-09-17 Lam Research Corporation Method for forming stair-step structures
US20120181580A1 (en) * 2011-01-18 2012-07-19 Macronix International Co., Ltd. Semiconductor Structure and Manufacturing Method of the Same
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
KR101688838B1 (ko) * 2011-01-20 2016-12-22 삼성전자주식회사 연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
JP2013055136A (ja) 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013131580A (ja) 2011-12-20 2013-07-04 Toshiba Corp 半導体装置及びその製造方法
US8759807B2 (en) 2012-03-22 2014-06-24 Micron Technology, Inc. Memory cells
JP5752660B2 (ja) * 2012-09-21 2015-07-22 株式会社東芝 半導体装置およびその製造方法
US10651315B2 (en) 2012-12-17 2020-05-12 Micron Technology, Inc. Three dimensional memory
JP2014183225A (ja) 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
US9123823B2 (en) 2013-09-05 2015-09-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR20150057147A (ko) 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
JP2015170692A (ja) 2014-03-06 2015-09-28 株式会社東芝 半導体装置及びその製造方法
JP6290022B2 (ja) 2014-07-17 2018-03-07 東芝メモリ株式会社 半導体装置の製造方法
US9601370B2 (en) 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR102217241B1 (ko) 2014-11-06 2021-02-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9196567B1 (en) * 2015-01-14 2015-11-24 Macronix International Co., Ltd. Pad structure
US20160268269A1 (en) 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9520402B1 (en) * 2015-08-25 2016-12-13 Intel Corporation Provision of etch stop for wordlines in a memory device
KR102421728B1 (ko) * 2015-09-10 2022-07-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9831121B2 (en) 2015-09-14 2017-11-28 Toshiba Memory Corporation Semiconductor memory device with contact plugs extending inside contact connection portions
KR102424720B1 (ko) 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9911753B2 (en) 2016-01-15 2018-03-06 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
US10134672B2 (en) * 2016-03-15 2018-11-20 Toshiba Memory Corporation Semiconductor memory device having a stepped structure and contact wirings formed thereon
US9711515B1 (en) 2016-03-23 2017-07-18 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor memory device
KR102650994B1 (ko) * 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
JP6674406B2 (ja) 2017-03-23 2020-04-01 キオクシア株式会社 半導体装置及びその製造方法
JP2018170447A (ja) * 2017-03-30 2018-11-01 東芝メモリ株式会社 半導体装置及びその製造方法
US11282845B2 (en) 2017-08-24 2022-03-22 Micron Technology, Inc. Semiconductor devices comprising carbon-doped silicon nitride and related methods
KR20200015219A (ko) * 2018-08-03 2020-02-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20200055186A (ko) 2018-11-12 2020-05-21 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102661853B1 (ko) * 2018-12-14 2024-04-30 삼성전자주식회사 3차원 반도체 메모리 소자
CN112366205B (zh) * 2020-11-09 2021-10-22 长江存储科技有限责任公司 一种半导体器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070096972A (ko) * 2006-03-27 2007-10-02 가부시끼가이샤 도시바 비휘발성 반도체 메모리 장치 및 그의 제조 방법
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
US20100207240A1 (en) * 2009-02-18 2010-08-19 Junichi Hashimoto Semiconductor device and method for manufacturing same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63137941U (ko) * 1987-03-04 1988-09-12
JPH06177259A (ja) * 1992-12-02 1994-06-24 Seiko Epson Corp 半導体装置
JPH0945763A (ja) * 1995-08-01 1997-02-14 Sony Corp コンタクトプラグおよびこれを用いた多層配線形成方法
JPH10125774A (ja) * 1996-10-16 1998-05-15 Kawasaki Steel Corp 半導体装置の配線形成方法
JP3171323B2 (ja) * 1997-05-30 2001-05-28 日本電気株式会社 半導体装置及びその製造方法
JPH1140667A (ja) * 1997-07-15 1999-02-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH11145281A (ja) * 1997-11-06 1999-05-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000124416A (ja) * 1998-10-14 2000-04-28 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR100496259B1 (ko) * 2003-02-17 2005-06-17 삼성전자주식회사 다마신 공정을 이용한 배선 및 그 형성 방법, 이를포함하는 반도체 소자 및 그 제조 방법
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
US7795661B2 (en) * 2006-03-07 2010-09-14 International Business Machines Corporation Vertical SOI transistor memory cell
JP5016928B2 (ja) * 2007-01-10 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
US7800232B2 (en) * 2007-03-06 2010-09-21 Denso Corporation Metallic electrode forming method and semiconductor device having metallic electrode
JP2009065024A (ja) * 2007-09-07 2009-03-26 Elpida Memory Inc 半導体装置及びその製造方法
JP5086851B2 (ja) * 2008-03-14 2012-11-28 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070096972A (ko) * 2006-03-27 2007-10-02 가부시끼가이샤 도시바 비휘발성 반도체 메모리 장치 및 그의 제조 방법
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
US20100207240A1 (en) * 2009-02-18 2010-08-19 Junichi Hashimoto Semiconductor device and method for manufacturing same
US7799672B2 (en) 2009-02-18 2010-09-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

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