JP2016171280A - 半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】低コストで信頼性が高い半導体記憶装置の製造方法を提供する。【解決手段】実施形態の半導体記憶装置の製造方法は、積層体上に形成したマスク層の一部に積層体とは異種材料のストッパー膜を形成する工程と、マスク層に、ストッパー膜の上にも重なるように複数のマスクホールを形成する工程と、マスク層を用いたエッチングにより、ストッパー膜の下の積層体にはホールを形成せず、ストッパー膜の上のマスクホール以外のマスクホールの下の積層体にホールを形成する工程と、ホール内にメモリ膜およびチャネルボディを形成する工程と、を備えている。【選択図】図１０

Description

本発明の実施形態は、半導体記憶装置の製造方法に関する。

メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリセルアレイが提案されている。

そのような３次元構造のメモリセルアレイにおいて、記憶容量の増大にともない電極層の積層数が増大し、メモリホールのアスペクト比が大きくなると、真円度が高いホールを積層方向にわたって均一な直径で形成することが困難になる傾向がある。

特開２０１３−５５１８５号公報

本発明の実施形態は、低コストで信頼性が高い半導体記憶装置の製造方法を提供する。

実施形態によれば、半導体記憶装置の製造方法は、基板上に、複数の第１層と、それぞれが前記第１層の間に設けられた複数の第２層とを有する積層体を形成する工程と、前記積層体上にマスク層を形成する工程と、前記マスク層の一部に、前記積層体とは異種材料のストッパー膜を形成する工程と、前記マスク層に、前記ストッパー膜の上にも重なるように複数のマスクホールを形成する工程と、前記マスク層を用いたエッチングにより、前記ストッパー膜の下の積層体にはホールを形成せず、前記ストッパー膜の上のマスクホール以外のマスクホールの下の積層体にホールを形成する工程と、前記ホール内にメモリ膜およびチャネルボディを形成する工程と、を備えている。

第１実施形態のメモリセルアレイの模式斜視図。 第１実施形態のメモリストリングの模式断面図。 実施形態のメモリセルの模式断面図。 第１実施形態のメモリセルの模式平面図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第１実施形態の半導体記憶装置の製造方法を示す模式図。 第２実施形態の半導体記憶装置のメモリセルアレイの模式斜視図。 第３実施形態のメモリセルアレイの模式斜視図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式図。 第３実施形態の半導体記憶装置の製造方法を示す模式図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。 第３実施形態の半導体記憶装置の製造方法を示す模式断面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

図１は、第１実施形態の半導体記憶装置のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁層、絶縁分離膜などの図示については省略している。

図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。

メモリセルアレイ１は、複数のメモリストリングＭＳを有する。図２は、メモリストリングＭＳの模式断面図である。図２は、図１におけるＹＺ面に平行な断面を表す。

メモリセルアレイ１は、電極層ＷＬと絶縁層４０とが１層ずつ交互に積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。

バックゲートＢＧは、基板１０上に図示しない絶縁層を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。絶縁層４０は、例えば酸化シリコンを主に含む。

１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成され、積層体を貫通し、バックゲートＢＧに達している。

Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に絶縁層４０を介して設けられている。

ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。

上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ、および下部選択ゲートとしてのバックゲートＢＧは、１層の電極層ＷＬよりも厚い。

ドレイン側選択ゲートＳＧＤ上、およびソース側選択ゲートＳＧＳ上には、絶縁層４４が設けられている。絶縁層４４上には絶縁層６１が設けられている。例えば、絶縁層４４はシリコン酸化層であり、絶縁層６１はＢＳＧ（boron doped silicate glass）層である。

ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜４６によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体も、絶縁分離膜４６によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜４６によってＹ方向に分離されている。

絶縁分離膜４６は、Ｘ方向（図２において紙面を貫く方向）に延びている。絶縁分離膜４６は上部４６ａと下部４６ｂを有する。下部４６ｂは、上部４６ａよりも下で電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳに隣接している。絶縁分離膜４６の上部４６ａは下部４６ｂよりも幅（Ｙ方向の幅）が大きい。すなわち、絶縁分離膜４６はＴ字形状の断面形状を有する。

ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳよりも上に設けられた絶縁層４４、６１に段差が形成され、その段差を覆うように絶縁分離膜４６が設けられている。

電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳにおいて、絶縁分離膜４６に隣接する端部には金属シリサイド９２が形成されている。

ソース側選択ゲートＳＧＳ上には、絶縁層を介して、図１に示すソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層を介して、図１に示す複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。

図３は、柱状部ＣＬの一部の拡大模式断面図である。

柱状部ＣＬを構成する各膜は、後述する図１１（ｂ）に示すＵ字状のメモリホールＭＨ内に形成される。メモリホールＭＨは、複数層の電極層ＷＬ、複数層の絶縁層４０、およびバックゲートＢＧを含む積層体内に形成される。

メモリホールＭＨ内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。

メモリホールＭＨの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。

電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。

チャネルボディ２０は積層体の積層方向に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜３０が積層体の積層方向に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。

ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、ブロック絶縁膜３５とトンネル絶縁膜３１との間に電荷蓄積膜３２が設けられている。

チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。

実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。

トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜である。

または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。

ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。

ブロック膜３３は、例えば、シリコン酸化膜である。キャップ膜３４は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜３５として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。

図１、２に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。

メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、基板１０上に積層された積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。

ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜５１（図２）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。

ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜５２（図２）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディ２０は、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。

メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。

ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。

それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。

次に、図５（ａ）〜図１３（ｂ）を参照して、第１実施形態の半導体記憶装置の製造方法について説明する。

図５（ａ）に示すように、基板１０上に絶縁層４１を介してバックゲートＢＧが形成される。バックゲートＢＧには凹部が形成され、その凹部内には犠牲膜５５が埋め込まれる。犠牲膜５５は、例えばシリコン窒化膜である。犠牲膜５５（凹部）が形成された部分は、メモリストリングＭＳの連結部ＪＰになる。なお、以降の工程断面図において、基板１０および絶縁層４１の図示は省略する。

バックゲートＢＧ上には、絶縁層（第２層）４０と、電極層（第１層）ＷＬとが交互に繰り返し積層される。さらに、最上層の電極層ＷＬ上に絶縁層４０を介して、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる選択ゲートＳＧが形成される。さらに、選択ゲートＳＧ上に絶縁層４４が形成され、絶縁層４４上に絶縁層（マスク下地層）６１が形成される。これら積層体は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。

電極層ＷＬおよび選択ゲートＳＧは、不純物（例えばボロン）を含むシリコン層である。絶縁層４０、４４は例えばシリコン酸化層であり、絶縁層６１は例えばＢＳＧ層である。

図５（ａ）に示す積層体を形成した後、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で、図５（ｂ）に示すように、積層体に複数のスリット６２を形成する。

スリット６２は、上記積層体を貫通し、犠牲膜５５に達する。スリット６２は、Ｘ方向（図５（ｂ）において紙面を貫く方向）に延び、積層体をＹ方向に複数のブロックに分離する。

図６（ｂ）はスリット６２が形成された積層体の上層側の一部の模式断面図であり、図６（ａ）は図６（ｂ）の模式上面図である。

以降、図７（ｂ）〜図１０（ｂ）は、図６（ｂ）に続く工程を示す模式断面図であり、図７（ａ）〜図１０（ａ）は、それぞれ、図７（ｂ）〜図１０（ｂ）の模式上面図である。

スリット６２を形成した後、例えば希フッ酸溶液を用いて絶縁層（ＢＳＧ層）６１を等方的にエッチングする。これにより、図７（ｂ）に示すように、絶縁層６１においてスリット６２に隣接する側壁がＹ方向に後退する。したがって、スリット６２において、絶縁層６１に隣接する上部の幅（Ｙ方向の幅）が、絶縁層６１よりも下層の積層体に隣接する下部の幅（Ｙ方向の幅）よりも拡大される。絶縁層６１の側壁と絶縁層４４の側壁との間に段差が形成される。

次に、スリット６２内に、図８（ａ）および（ｂ）に示すように、ストッパー膜６３が埋め込まれる。ストッパー膜６３は、絶縁層６１、４４、４０、選択ゲートＳＧ、および電極層ＷＬとは異種の材料からなる。

例えば、ストッパー膜６３は、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜を含む。まず、スリット６２の側壁に窒化チタン膜が形成され、その内側にタングステン膜が埋め込まれる。

あるいは、ストッパー膜６３として、例えばカーボン膜をスリット６２内に埋め込んでもよい。

ストッパー膜６３をスリット６２内に埋め込んだ後、上面が平坦化される。その後、図９（ｂ）に示すように、絶縁層６１上およびストッパー膜６３上に中間膜６４を形成し、さらに中間膜６４上にマスク層６５を形成する。

中間膜６４は、例えば、ＴＥＯＳ（Tetraethoxysilane）膜である。

マスク層６５は、絶縁層６１、４４、４０、選択ゲートＳＧ、および電極層ＷＬとは異種の材料からなる。例えば、マスク層６５はカーボン層である。また、マスク層６５は、ストッパー膜６３とも異種の材料からなる。したがって、マスク層６５としてカーボンを使う場合には、ストッパー膜６３としてカーボン以外の例えばタングステンを用いるのが望ましい。中間膜６４および絶縁層６１も、メモリホールを形成するときのマスク層の一部を構成する。

マスク層６５上には、図示しないレジスト膜が形成され、そのレジスト膜に対する露光および現像処理により、レジスト膜はパターニングされる。すなわち、レジスト膜に複数のホール（開口）が形成される。

図９（ａ）には、レジスト膜に形成された複数のホール１２０をマスク層６５の上に重ねて表す。

複数のホール１２０は、周期性をもって規則正しく配置される。例えば、複数のホール１２０は、並進対称配置されている。さらに、具体的には、複数のホール１２０は、六方最密パターンで配置されている。

複数のホール１２０は、Ｘ方向に等ピッチで配列されている。また、複数のホール１２０はＹ方向に等ピッチで配列されている。Ｙ方向で隣り合うホール列は、Ｘ方向の位置が互いに半ピッチずれている。Ｘ方向で隣り合うホール列は、Ｙ方向の位置が互いに半ピッチずれている。すなわち、複数のホール１２０は、いわゆる千鳥配置されている。

ホール１２０は後述する積層体にメモリホールを形成するためのパターンであるが、メモリホールを形成しない部分であるストッパー膜６３の上に重なる位置にもホール１２０が形成される。

レジスト膜に形成された複数のホールパターンは、マスク層６５に転写される。すなわち、ホール１２０が形成されたレジスト膜をマスクにした例えばＲＩＥ法により、マスク層６５に複数のマスクホール６６が形成される。このとき、中間膜６４はエッチングストッパーとして機能する。

マスクホール６６の平面配置パターンは、レジスト膜のホール１２０の平面配置パターンに対応する。したがって、図９（ｂ）に示すように、ストッパー膜６３の上に重なる位置にもマスクホール６６が形成される。

そして、マスク層６５をマスクにした例えばＲＩＥ法により、積層体を加工する。図１０（ｂ）に示すように、選択ゲートＳＧおよび複数層の電極層ＷＬを含む積層体にホール７１が形成される。

このとき、上記積層体とは異種材料からなるストッパー膜６３はエッチングストッパーとして機能する。したがって、ストッパー膜６３の上に位置するマスクホール６６の下にはホールが形成されない。

したがって、複数のホール７１の平面配置パターンは、マスクホール６６（レジスト膜のホール１２０）の六方最密パターンにおいて、スリット（ストッパー膜６３）上でＸ方向に配列されたホール列が除去されたパターンに対応する。

ホール７１は、図１１（ａ）に示すように、バックゲートＢＧに埋め込まれた犠牲膜５５に達する。

ホール７１を形成した後、ホール７１を通じたエッチングにより、犠牲膜５５を除去する。犠牲膜５５は、例えばウェットエッチングにより除去される。

犠牲膜５５の除去により、図１１（ｂ）に示すように、バックゲートＢＧに形成された凹部７２が現れる。１つの凹部７２に対して、一対のホール７１がつながっている。すなわち、一対のホール７１のそれぞれの下端が１つの共通の凹部７２とつながり、Ｕ字状のメモリホールＭＨが形成される。

メモリホールＭＨ内には、図１２（ａ）に示すように、メモリ膜３０およびチャネルボディ２０が形成される。また、チャネルボディ２０の内側には、図３に示すコア絶縁膜５０が形成されるが、図１２（ａ）では図示を省略している。

次に、ストッパー膜６３を除去する。ストッパー膜６３の除去により、図１２（ｂ）に示すように、スリット６２が現れる。そのスリット６２の内壁（側壁および底壁）には、図１３（ａ）に示すように金属膜９１が形成される。金属膜９１は例えばニッケル膜である。柱状部ＣＬの上端部のシリコン膜上にも金属膜９１が形成される。

そして、熱処理により、金属膜９１に接しているシリコンを金属シリサイド化する。すなわち、図１３（ｂ）に示すように、電極層ＷＬおよび選択ゲートＳＧにおけるスリット６２に隣接している部分に金属シリサイド９２が形成される。また、柱状部ＣＬの上端部のシリコン膜にも金属シリサイド９２が形成される。

スリット６２側から電極層ＷＬに金属シリサイド反応を進行させることで、複数層の電極層ＷＬを一括して低抵抗化することができ、低コストで半導体記憶装置の動作の高速化を実現できる。

金属シリサイド９２を形成した後、未反応金属を除去し、スリット６２内に図２に示す絶縁分離膜４６を埋め込む。絶縁分離膜４６は、例えばシリコン窒化膜である。

その後、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。

例えば、複数の柱状部ＣＬ（ホール７１）がＸ方向およびＹ方向に正方格子配置された構成においては、デザインの微細化が進むと、スリット６２と柱状部ＣＬとの間の距離が短くなり、電極層ＷＬに十分な量の金属シリサイドを形成することが困難になる可能性がある。この問題を解決するために千鳥配置セルの提案がなされている。

図４は、第１実施形態の半導体記憶装置における複数の柱状部ＣＬの平面配置を示す模式図である。

共通の絶縁分離膜４６（スリット６２）をＹ方向に挟む１対の柱状部ＣＬは、Ｙ方向の隣のメモリストリングＭＳの柱状部ＣＬに対して、Ｘ方向の位置が半ピッチずれている。Ｘ方向で隣り合う柱状部ＣＬの間の位置に、Ｙ方向の隣の柱状部ＣＬが位置している。

この千鳥配置セルでは、スリット６２と柱状部ＣＬとの間の距離を、同じデザインルールの正方格子配置セルよりも大きくすることが可能であり、電極層ＷＬの金属シリサイド化される領域を増やして、電極層ＷＬの抵抗低減が容易となる。

図４において実線の円で示すホールが形成されたマスクを使って、千鳥配置の柱状部ＣＬに対するホール７１を形成することができる。

しかしながら、記憶容量の増大にともない電極層ＷＬの積層数が増大し、ホール７１のアスペクト比が大きくなると、図４において実線の円で示すような均一性の低い配置のホールパターンでは、マスク層のＲＩＥ加工の際にエロージョンがホール間隔（ホールの疎密）に依存して非対称に生じてしまい、真円度が高くサイズの均一なホール７１を積層方向にわたって形成することが困難になることが懸念される。

例えば、ホールが疎な領域では、相対的にホールが密な領域よりもエッチングレートが速くなる傾向がある。また、レジスト膜に対して露光転写される潜像パターンにおいて疎密があると、転写された潜像ホールに、形状やサイズの変形が生じることがある。

そこで、実施形態によれば、マスクパターンの段階においては、図４において１点鎖線で示す位置にもホールパターンを形成する。すなわち、前述した図９（ａ）に示すように、レジスト膜においてスリット６２（ストッパー膜６３）上にもホール１２０を形成し、さらに図９（ｂ）に示すようにマスク層６５においてもスリット６２（ストッパー膜６３）上にマスクホール６６が形成される。

したがって、マスクホール１２０、６６は、疎密がなく均一配置され、レジスト膜の潜像パターンの形状やサイズ、およびマスクホール６６の形状やサイズの変形を抑制することができる。したがって、マスク層６５を用いたＲＩＥにより、真円度が高く、積層方向で直径のばらつきが小さいホール７１を積層体に形成することができる。

スリット６２の上に形成されたマスクホール６６は、ストッパー膜６３がエッチングストッパーとなり、積層体には転写されない。

以上説明したように、実施形態によれば、メモリホールを形成するプロセスマージンが大幅に向上し、信頼性が高く高速動作可能な半導体記憶装置を提供することができる。また、高コストなリソグラフィー工程数の増加はなく、プロセスコストの増加は最小限に抑えられる。これにより、安価な半導体メモリを実現する。

また、スリット６２の幅に比べてホール７１の直径が大きい場合や、スリット６２に対するマスクホール１２０、６６の位置合わせがずれた場合でも、ストッパー膜６３の上部は下部よりも幅を拡大されているため、スリット６２形成位置へのホールパターンの転写を確実に防ぐことができ、歩留まりが向上する。

また、スリット６２内のストッパー膜６３を除去した後に、図１３（ａ）に示すようにスリット６２の側壁に金属膜９１を形成する工程において、スリット６２の上部の幅が下部よりも拡大されているため、例えばニッケル等の金属膜９１をＣＶＤ法により被覆性よく形成することが容易となる。

また、ホール７１のＲＩＥの際、ホール７１の側壁がテーパー形状や、ボーイング（bowing）形状になることで、積層体の上層側でホール径が大きくなり、スリット６２との距離が近接し、上層側のシリコン層（選択ゲートＳＧ、電極層ＷＬ）に十分な量の金属シリサイドが形成できない場合があり得る。

しかしながら、実施形態によれば、ストッパー膜６３におけるＹ方向に拡張された上部によって、ホール７１が必要以上にスリット６２（ストッパー膜６３）側に広がるのを抑制できる。したがって、ホール７１において、ストッパー膜６３に隣接する部分の外形は、円弧の一部が直線状に欠けた形状となる場合がある。上層側での必要以上のホール７１の拡大がストッパー膜６３によって規制されることで、電極層ＷＬに十分な金属シリサイド化領域を確保することができる。さらに、上下のホール７１の直径の差異が小さくなり、高速で高信頼、高歩留まりな半導体メモリの実現に寄与する。

次に、図１４（ａ）〜図１８（ｂ）は、第１実施形態の半導体記憶装置の他の製造方法例を示す模式図である。

積層体にスリット６２を形成し、絶縁層６１をウェットエッチングにより等方エッチングしてスリット６２の上部の幅を拡大させる工程までは、前述した実施形態と同様に進められる。そして、スリット６２を形成した、図１４（ｂ）に示すように、２種類のストッパー膜８１、８２がスリット６２内に埋め込まれる。

まず、スリット６２内に第１の膜８１が埋め込まれる。第１の膜８１は、絶縁層６１、４４、４０、選択ゲートＳＧ、および電極層ＷＬとは異種の材料からなり、例えばシリコン窒化膜である。その後、第１の膜８１はエッチバックされる。第１の膜８１の上面は、絶縁層４４に隣接する高さまで後退される。

第１の膜８１のエッチバックの後、スリット６２の上部に第２の膜８２が埋め込まれる。第２の膜８２は、スリット６２において下部よりも幅が拡大された上部に埋め込まれる。第２の膜８２は、絶縁層６１、４４、４０、選択ゲートＳＧ、電極層ＷＬ、および第１の膜８１とは異種の材料からなる。例えば、第２の膜８２は、タングステン膜またはカーボン膜である。

ストッパー膜８１、８２をスリット６２内に埋め込んだ後、上面が平坦化される。以降、図１５（ｂ）および図１６（ｂ）に示す工程が続けられる。図１５（ｂ）および図１６（ｂ）は、図１４（ｂ）の断面に対応する。また、図１５（ａ）および図１６（ａ）は、ぞれぞれ、図１５（ｂ）および図１６（ｂ）の上面図に対応する。

図１５（ｂ）に示すように、絶縁層６１上およびストッパー膜８２上に、中間膜６４を形成し、さらに中間膜６４上にマスク層６５を形成する。

中間膜６４は、例えば、ＴＥＯＳを用いて成膜される酸化シリコンを主成分とする膜である。

マスク層６５は、絶縁層６１、４４、４０、選択ゲートＳＧ、および電極層ＷＬとは異種の材料からなる。例えば、マスク層６５はカーボン層である。また、マスク層６５は、ストッパー膜８２とも異種の材料からなる。したがって、マスク層６５としてカーボンを使う場合には、ストッパー膜８２としてカーボン以外の例えばタングステンを用いるのが望ましい。

マスク層６５上には、図示しないレジスト膜が形成され、そのレジスト膜に対する露光および現像処理により、レジスト膜はパターニングされる。すなわち、レジスト膜に複数のホール（開口）が形成される。

図１５（ａ）には、レジスト膜に形成された複数のホール１２０をマスク層６５の上に重ねて表す。この具体例においても、複数のホール１２０は、周期性をもって規則正しく配置される。例えば、複数のホール１２０は、並進対称配置されている。さらに、具体的には、複数のホール１２０は、六方最密パターンで配置されている。すなわち、複数のホール１２０は、いわゆる千鳥配置されている。メモリホールを形成しない部分であるストッパー膜８１、８２の上に重なる位置にもホール１２０が形成される。

レジスト膜に形成された複数のホールパターンは、マスク層６５に転写される。すなわち、ホール１２０が形成されたレジスト膜をマスクにした例えばＲＩＥ法により、マスク層６５に複数のマスクホール６６が形成される。このとき、中間膜６４はエッチングストッパーとして機能する。

マスクホール６６の平面配置パターンは、レジスト膜のホール１２０の平面配置パターンに対応する。したがって、図１５（ｂ）に示すように、ストッパー膜８２の上に重なる位置にもマスクホール６６が形成される。

そして、マスク層６５をマスクにした例えばＲＩＥ法により、積層体を加工する。図１６（ｂ）に示すように、選択ゲートＳＧおよび複数層の電極層ＷＬを含む積層体にホール７１が形成される。

このとき、上記積層体とは異種材料からなるストッパー膜８２はエッチングストッパーとして機能する。したがって、ストッパー膜８２の上に位置するマスクホール６６の下にはホールが形成されない。

ホール７１は、図１７（ａ）に示すように、バックゲートＢＧに埋め込まれた犠牲膜５５に達する。

ホール７１を形成した後、スリット６２の上部に埋め込まれた第２の膜８２、絶縁層６１、中間膜６４、およびマスク層６５を除去する。スリット６２内には、図１７（ａ）に示すように、第１の膜８１が残される。

そして、ホール７１を通じたエッチングにより、犠牲膜５５を除去する。犠牲膜５５は、例えばウェットエッチングにより除去される。

犠牲膜５５の除去により、前述した図１１（ｂ）と同様にバックゲートＢＧに形成された凹部７２が現れ、一対のホール７１のそれぞれの下端が１つの共通の凹部７２とつながり、Ｕ字状のメモリホールＭＨが形成される。

メモリホールＭＨ内には、図１７（ｂ）に示すように、メモリ膜３０およびチャネルボディ２０が形成される。

次に、第１の膜８１を除去する。第１の膜８１の除去により、スリット６２が現れる。そのスリット６２の内壁（側壁および底壁）には、図１８（ａ）に示すように金属膜９１が形成される。柱状部ＣＬの上端部のシリコン膜上にも金属膜９１が形成される。

そして、熱処理により、金属膜９１に接しているシリコンを金属シリサイド化する。すなわち、図１８（ｂ）に示すように、電極層ＷＬおよび選択ゲートＳＧにおけるスリット６２に隣接している部分に金属シリサイド９２が形成される。また、柱状部ＣＬの上端部のシリコン膜にも金属シリサイド９２が形成される。

金属シリサイド９２を形成した後、未反応金属を除去し、スリット６２内に図２に示す絶縁分離膜４６を埋め込む。その後、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。

図１４（ａ）〜図１８（ｂ）に示す実施形態においても、マスクパターンの段階において、スリット６２上の位置にもホールパターンを形成する。すなわち、図１５（ａ）に示すように、レジスト膜においてスリット６２（ストッパー膜８２）上にもホール１２０を形成し、さらに図１５（ｂ）に示すようにマスク層６５においてもスリット６２（ストッパー膜８２）上にマスクホール６６が形成される。

したがって、マスクホール１２０、６６は、疎密がなく均一配置され、レジスト膜の潜像パターンの形状やサイズ、およびマスクホール６６の形状やサイズの変形を抑制することができる。したがって、マスク層６５を用いたＲＩＥにより、真円度が高く、積層方向で直径のばらつきが小さいホール７１を積層体に形成することができる。

スリット６２の上に形成されたマスクホール６６は、ストッパー膜８２がエッチングストッパーとなり、積層体には転写されない。

この実施形態においても、メモリホールを形成するプロセスマージンが大幅に向上し、信頼性が高く高速動作可能な半導体記憶装置を提供することができる。また、高コストなリソグラフィー工程数の増加はなく、プロセスコストの増加は最小限に抑えられる。これにより、安価な半導体メモリを実現する。

また、スリット６２の幅に比べてホール７１の直径が大きい場合や、スリット６２に対するマスクホール１２０、６６の位置合わせがずれた場合でも、スリット６２の上部に埋め込まれた第２の膜８２は幅を拡大されているため、スリット６２形成位置へのホールパターンの転写を確実に防ぐことができ、歩留まりが向上する。

また、この実施形態によれば、タングステンやカーボンなどに比べて埋め込み性のよい窒化シリコン膜を第１の膜８１として深いスリット６２内に埋め込んだ後、幅が拡大された上部にエッチングストッパーとして機能する第２の膜８２を埋め込んでいる。

特に、ストッパー膜がプラズマＣＶＤ法等で成膜され段差被覆性が高くない場合や、膜応力が高いストッパー膜がスリット６２内に形成されることで積層体に歪みが生じる懸念がある場合にも、２種の膜を分けてスリット６２内に埋め込む方法は有効である。

第１の膜８１は、スリット６２内に埋め込まれた後エッチバックされ、絶縁層４４と絶縁層６１との境界付近まで後退される。そして、第２の膜８２として例えばカーボン膜が、第１の膜８１の上のスリット上部に埋め込まれる。そして、ホール７１を形成した後、アッシング処理によりマスク層６５を除去し、さらにフッ酸蒸気中で絶縁層６１（ＢＳＧ層）を除去することで、図１７（ａ）に示すように、スリット６２内の第１の膜８１と、積層体の上面をほぼ平坦にそろえることが可能である。したがって、段差の小さいメモリセルアレイを形成することが可能となり、歩留まりが向上する。

次に、図１９は、第２実施形態の半導体記憶装置のメモリセルアレイ２の模式斜視図である。なお、図１９においても図１と同様に、図を見易くするために、絶縁層などの図示については省略している。

図１９において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。

基板１０上にソース層ＳＬが設けられている。ソース層ＳＬ上には、絶縁層を介してソース側選択ゲート（下部選択ゲート）ＳＧＳが設けられている。

ソース側選択ゲートＳＧＳ上には絶縁層が設けられ、その絶縁層上には、複数の電極層ＷＬと複数の絶縁層とが交互に積層された積層体が設けられている。

最上層の電極層ＷＬ上には絶縁層が設けられ、その絶縁層上にはドレイン側選択ゲート（上部選択ゲート）ＳＧＤが設けられている。

上記積層体には、Ｚ方向に延びた前述した柱状部ＣＬが設けられている。すなわち、柱状部ＣＬは、ドレイン側選択ゲートＳＧＤ、複数層の電極層ＷＬ、およびソース側選択ゲートＳＧＳを貫通している。柱状部ＣＬにおけるチャネルボディ２０の上端はビット線ＢＬに接続され、チャネルボディ２０の下端はソース線ＳＬに接続されている。

このメモリセルアレイ２においても、柱状部ＣＬに対応するホールを積層体に形成するにあたっては、前述した方法を適用することができる。

図２０は、第３実施形態のメモリセルアレイ３の模式斜視図である。なお、図２０においては、図を見易くするために、絶縁層の図示については省略している。

図２０において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（第３方向、積層方向）とする。

基板１０上に、絶縁層を介して、ソース側選択ゲート（下部ゲート層）ＳＧＳが設けられている。ソース側選択ゲートＳＧＳ上には、電極層ＷＬと絶縁層とが一層ずつ交互に積層された積層体１５が設けられている。電極層ＷＬと電極層ＷＬとの間には、第１実施形態と同様、図３に示すように絶縁層４０が設けられている。最上層の電極層ＷＬ上には、絶縁層を介して、ドレイン側選択ゲート（上部ゲート層）ＳＧＤが設けられている。

ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属層（例えば、タングステンを主に含む層）である。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、例えば、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与するための不純物として、例えばボロンがドープされている。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属シリサイドを含んでいてもよい。

ドレイン側選択ゲートＳＧＤの上には、絶縁層を介して、複数のビット線ＢＬ（金属膜）が設けられている。

ドレイン側選択ゲートＳＧＤは、Ｘ方向に配列された複数の柱状部ＣＬの列に対応して、Ｙ方向に複数に分離され、それぞれのドレイン側選択ゲートＳＧＤはＸ方向に延びている。ビット線ＢＬは、Ｙ方向に配列された複数の柱状部ＣＬの列に対応して、Ｘ方向に複数に分離され、それぞれのビット線ＢＬはＹ方向に延びている。

ソース側選択ゲートＳＧＳ、複数の電極層ＷＬを含む積層体１５、およびドレイン側選択ゲートＳＧＤを含む積層体１００を、複数の柱状部ＣＬが貫通している。柱状部ＣＬは、積層体１５の積層方向（Ｚ方向）に延びている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成されている。

積層体１００は、Ｙ方向に複数に分離されている。その分離部には、例えばソース層ＳＬが設けられている。

図３５は、柱状部ＣＬおよび分離部の模式断面図である。

ソース層ＳＬは、金属（例えばタングステン）を含む。ソース層ＳＬの下端は基板１０に接続されている。ソース層ＳＬの上端は、図示しない上層配線に接続されている。ソース層ＳＬと電極層ＷＬとの間、ソース層ＳＬとソース側選択ゲートＳＧＳとの間、およびソース層ＳＬとドレイン側選択ゲートＳＧＤとの間には、図３５に示すように、絶縁膜１６３が設けられている。

柱状部ＣＬは、積層体１００に形成されるメモリホール１７１（図２３（ｂ）に示す）内に形成される。そのメモリホール内には、図３５に示すように、チャネル膜（チャネルボディ）２０が設けられている。チャネル膜２０は、例えばシリコンを主成分とするシリコン膜である。チャネル膜２０は、実質的に不純物を含まない。

チャネル膜２０は、積層体１００の積層方向に延びる筒状に形成されている。チャネル膜２０の上端部は、ドレイン側選択ゲートＳＧＤを貫通し、図２０に示すビット線ＢＬに接続されている。

チャネル膜２０の下端部は、ソース側選択ゲートＳＧＳを貫通し、基板１０に接続されている。チャネル膜２０の下端は、基板１０を介して、ソース層ＳＬと電気的に接続されている。

メモリホールの側壁とチャネル膜２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、図３に示す第１実施形態と同様、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。メモリ膜３０は、積層体１００の積層方向に延びる筒状に形成されている。

電極層ＷＬとチャネル膜２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２およびトンネル絶縁膜３１が設けられている。ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネル膜２０に接し、電荷蓄積膜３２は、ブロック絶縁膜３５とトンネル絶縁膜３１との間に設けられている。

メモリ膜３０は、チャネル膜２０の外周を囲んでいる。電極層ＷＬは、メモリ膜３０を介して、チャネル膜２０の外周を囲んでいる。チャネル膜２０の内側には、コア絶縁膜５０が設けられている。

チャネル膜２０と各電極層ＷＬとの交差部分に、チャネル膜２０の周囲をコントロールゲートが囲んだ縦型トランジスタ構造のメモリセルが形成されている。

第３実施形態の半導体記憶装置も、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

図２０に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。

メモリセル、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、積層体１００の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。

ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネル膜２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜が設けられている。

ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネル膜２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜が設けられている。

ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、チャネル膜２０を通じて直列接続され、１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。

図２１〜図２３（ｂ）は、第３実施形態の半導体記憶装置のメモリホールの形成方法を示す模式図である。

図２１、図２２（ｂ）および図２３（ｂ）は断面図である。図２２（ａ）は、図２２（ｂ）の上面図である。図２３（ａ）は、図２３（ｂ）の上面図である。

図２１に示すように、基板１０上に積層体１００が形成される。積層体１００は、複数層の犠牲層（第１層）１４２と、複数層の絶縁層（第２層）１４０とを有する積層体である。基板１０は、例えば、半導体基板であり、シリコン基板である。

基板１０上に、絶縁層１４０と犠牲層１４２とが交互に形成される。絶縁層１４０と犠牲層１４２とを交互に形成する工程が複数回繰り返される。犠牲層１４２と絶縁層１４０との積層数は、図に示す層数に限定されない。

絶縁層１４０は例えば酸化シリコンを主成分として含む酸化シリコン層である。犠牲層１４２は、絶縁層１４０とは異種材料の層であり、例えば窒化シリコンを主成分として含む窒化シリコン層である。犠牲層１４２は、後の工程で、選択ゲートＳＧＳ、ＳＧＤ、電極層ＷＬに置換される。

最上層の絶縁層１４０上には絶縁層１４３が形成される。絶縁層１４３は、絶縁層１４０と同種の例えば酸化シリコンを主成分として含む酸化シリコン層である。

その絶縁層１４３上には、図２２（ｂ）に示すように、マスク層１８０が形成される。マスク層１８０の一部には、ストッパー膜１８３が埋め込まれる。マスク層１８０上およびストッパー膜１８３上には、マスク層１８１が形成される。

マスク層１８０、１８１の材料は、積層体１００とは異種材料である。マスク層１８０とマスク層１８１とは例えば同種材料である。ストッパー膜１８３の材料は、マスク層１８０、１８１、および積層体１００とは異種材料である。

マスク層１８１上にはレジスト膜１８２が形成され、そのレジスト膜１８２に対する露光および現像処理により、レジスト膜１８２はパターニングされる。レジスト膜１８２に複数のホール（開口）１８２ａが形成される。

複数のホール１８２ａは、周期性をもって規則正しく配置される。図２２（ａ）に示すように、例えば、複数のホール１８２ａは正方格子配置される。

ホール１８２ａは積層体１００にメモリホールを形成するためのパターンであるが、メモリホールを形成しない部分であるストッパー膜１８３の上に重なる位置にもホール１８２ａが形成される。

レジスト膜１８２に形成された複数のホール１８２ａは、マスク層１８１およびマスク層１８０に転写される。すなわち、ホール１８２ａが形成されたレジスト膜１８２をマスクにした例えばＲＩＥ法により、マスク層１８１、１８０に複数のマスクホールが形成される。

さらに、そのマスクホールが形成されたマスク層１８１、１８０を用いたＲＩＥ法により、積層体１００をエッチングし、図２３（ｂ）に示すように、積層体１００に複数のメモリホール１７１が形成される。

マスクホールの平面配置パターンは、レジスト膜１８２のホール１８２ａの平面配置パターンに対応する。したがって、ストッパー膜１８３の上に重なる位置にもマスクホールが形成される。

この積層体１００のエッチングのとき、積層体１００とは異種材料からなるストッパー膜１８４はエッチングストッパーとして機能する。積層体１００の加工が終了するまで、ストッパー膜１８３は残る。あるいは、積層体１００の加工が終了した時点で、ストッパー膜１８３が消失している場合もある。

いずれにしても、ストッパー膜１８３が形成された部分のエッチングは抑制され、ストッパー膜１８３が形成されていない領域の下の積層体１００にメモリホール１７１が基板１０に達して形成された時点で、ストッパー膜１８３の下の積層体１００にはメモリホールが形成されない。

第３実施形態においても、マスクパターンの段階においては、メモリホールを形成しない領域にもホールパターンを形成する。したがって、マスクホールは、疎密がなく均一配置され、レジスト膜の潜像パターンの形状やサイズ、およびマスクホールの形状やサイズの変形を抑制することができる。したがって、マスク層１８０、１８１を用いたＲＩＥにより、真円度が高く、積層方向で直径のばらつきが小さいメモリホール１７１を積層体１００に形成することができる。

以上説明したように、第３実施形態によれば、メモリホールを形成するプロセスマージンが大幅に向上し、信頼性が高く高速動作可能な半導体記憶装置を提供することができる。また、高コストなリソグラフィー工程数の増加はなく、プロセスコストの増加は最小限に抑えられる。これにより、安価な半導体メモリを実現する。

メモリホール１７１は、積層体１００を貫通し、基板１０に達する。

次に、メモリホール１７１を形成した後の工程について、図２４〜図３５を参照して説明する。

メモリホール１７１の内壁（側壁および底部）には、図２４に示すように、メモリ膜３０が形成され、そのメモリ膜３０の内側にはカバー膜２０ａが形成される。

メモリホール１７１の底部に形成されたカバー膜２０ａおよびメモリ膜３０は、ＲＩＥ法で除去され、図２５に示すように、メモリホール１７１の底部にコンタクトホール１５１が形成される。コンタクトホール１５１は基板１０に達する。

このＲＩＥのとき、メモリホール１７１の側壁に形成されたメモリ膜３０は、カバー膜２０ａで覆われて保護されている。したがって、メモリホール１７１の側壁に形成されたメモリ膜３０はＲＩＥのダメージを受けない。

次に、コンタクトホール１５１内、およびカバー膜２０ａの内側に、図２６に示すように、チャネル膜２０ｂが形成される。カバー膜２０ａおよびチャネル膜２０ｂは、例えばアモルファスシリコン膜として形成された後、アニール処理により多結晶シリコン膜にされる。カバー膜２０ａはチャネル膜２０ｂとともに、前述したチャネル膜２０の一部を構成する。

コンタクトホール１５１内に形成されたチャネル膜２０ｂを通じて、チャネル膜２０は基板１０と電気的に接続される。

チャネル膜２０ｂの内側には、図２７に示すように、コア絶縁膜１５０が形成され、これにより、柱状部ＣＬが形成される。コア絶縁膜１５０の上部はエッチバックされ、図２８に示すように、柱状部ＣＬの上部に空洞１５２が形成される。

空洞１５２内には、図２９に示すように、半導体膜１５３が埋め込まれる。半導体膜１５３は、例えばドープトシリコン膜であり、ノンドープシリコン膜であるチャネル膜２０よりも不純物濃度が高い。

一般的な電荷注入型のメモリでは、基板電位を上げることでフローティングゲートなどの電荷蓄積層に書き込まれた電子を引き抜き、データを消去する。また、他の消去方法として、ドレイン側選択ゲートの上端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法もある。

本実施形態では、ドレイン側選択ゲートＳＧＤの上端部近傍に形成された高不純物濃度の半導体膜１５３に高電界を与えることで生成される正孔をチャネル膜２０に供給してチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネル膜２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、データの消去動作が行われる。

空洞１５２内に半導体膜５３を埋め込んだ後、積層体１００の上面（絶縁層１４３の上面）上に堆積された、メモリ膜３０、チャネル膜２０、および半導体膜１５３を除去する。

次に、図示しないマスクを用いたＲＩＥ法により、積層体１００に、図３０に示すようにスリット１６１を形成する。スリット１６１は、積層体１００を貫通し、基板１０に達する。前述したストッパー膜１８３は、スリット１６１が形成される予定の領域上に形成される。

そのスリット１６１を通じたエッチングにより、犠牲層１４２は除去される。犠牲層１４２の除去により、図３１に示すように、絶縁層１４０と絶縁層１４０との間にスペース１６２が形成される。

そのスペース１６２内には、スリット１６１を通じて、図３２に示すように電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳが形成される。

最上層のスペース１６２にドレイン側選択ゲートＳＧＤが形成され、最下層のスペース１６２にソース側選択ゲートＳＧＳが形成され、最上層と最下層との間のスペース１６２に電極層ＷＬが形成される。

電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳは、金属層であり、例えばタングステンを含む。

その後、スリット１６１の底の基板１０の表面に不純物を打ち込む。その後の熱処理により、打ち込まれた不純物が拡散し、スリット１６１の底の基板１０の表面に、図３３に示すようにコンタクト領域１９１が形成される。

次に、スリット１６１の内壁（側壁および底部）に、図３４に示すように、絶縁膜１６３が形成される。スリット１６１の底部に形成された絶縁膜１６３はＲＩＥ法で除去される。

その後、スリット１６１内に、図３５に示すようにソース層ＳＬが埋め込まれる。ソース層ＳＬの下端はコンタクト領域１９１に接する。コンタクト領域１９１および基板１０を介して、チャネル膜２０の下端とソース層ＳＬとが電気的に接続される。

その後、積層体１００上に絶縁層１９２を形成する。ドレイン側選択ゲートＳＧＤは、図２０に示すように、Ｙ方向に分離される。さらに、その後、ビット線ＢＬや、ソース層ＳＬと接続された上層配線などが形成される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２，３…メモリセルアレイ、１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４０，１４０…絶縁層、４６…絶縁分離膜、６２…スリット、６３…ストッパー膜、６５…マスク層、６６，６６ａ…マスクホール、９２…金属シリサイド、ＷＬ…電極層、ＭＳ…メモリストリング

Claims (12)

1. 基板上に、複数の第１層と、それぞれが前記第１層の間に設けられた複数の第２層とを有する積層体を形成する工程と、
   前記積層体上にマスク層を形成する工程と、
   前記マスク層の一部に、前記積層体とは異種材料のストッパー膜を形成する工程と、
   前記マスク層に、前記ストッパー膜の上にも重なるように複数のマスクホールを形成する工程と、
   前記マスク層を用いたエッチングにより、前記ストッパー膜の下の積層体にはホールを形成せず、前記ストッパー膜の上のマスクホール以外のマスクホールの下の積層体にホールを形成する工程と、
   前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
   を備えた半導体記憶装置の製造方法。
2. 前記積層体を貫通し、前記積層体を複数に分離するスリットを形成する工程をさらに備え、
   前記スリット内に前記ストッパー膜が形成される請求項１記載の半導体記憶装置の製造方法。
3. 前記スリットの上部の幅を広げる工程をさらに備えた請求項２記載の半導体記憶装置の製造方法。
4. 前記ストッパー膜を形成する工程は、第１の膜を形成する工程と、前記第１の膜の上に前記第１の膜とは異種材料の第２の膜を形成する工程とを有する請求項２または３に記載の半導体記憶装置の製造方法。
5. 前記ストッパー膜を形成する工程は、前記スリットの前記上部の下に第１の膜を形成する工程と、前記上部に前記第１の膜とは異種材料の第２の膜を形成する工程とを有する請求項３記載の半導体記憶装置の製造方法。
6. 前記第１の膜はシリコン窒化膜を含み、前記第２の膜はタングステン膜またはカーボン膜を含む請求項４または５に記載の半導体記憶装置の製造方法。
7. 前記積層体を形成する工程は、
   前記第１層として電極層を、前記第２層として絶縁層を形成する工程を有する請求項２〜６のいずれか１つに記載の半導体記憶装置の製造方法。
8. 前記ホール内に前記メモリ膜および前記チャネルボディを形成した後、前記ストッパー膜を除去する工程と、
   前記ストッパー膜を除去した後、前記電極層における前記スリット側の端部を金属シリサイド化する工程と、
   前記金属シリサイドを形成した後、前記スリット内に絶縁膜を形成する工程と、
   をさらに備えた請求項７記載の半導体記憶装置の製造方法。
9. 前記メモリ膜および前記チャネルボディを形成した後、前記積層体を複数に分離するスリットを形成する工程をさらに備えた請求項１記載の半導体記憶装置の製造方法。
10. 前記スリットを通じたエッチングにより、前記第１層を除去する工程と、
    前記第１層が除去されたスペースに電極層を形成する工程と、
    をさらに備えた請求項９記載の半導体記憶装置の製造方法。
11. 前記スリット内にソース層を形成する工程をさらに備えた請求項１０記載の半導体記憶装置の製造方法。
12. 前記複数のマスクホールは、周期配置される請求項１〜１１のいずれか１つに記載の半導体記憶装置の製造方法。

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