JP2013183063A - 半導体装置の製造方法及びコンピュータ記録媒体 - Google Patents

半導体装置の製造方法及びコンピュータ記録媒体 Download PDF

Info

Publication number
JP2013183063A
JP2013183063A JP2012046487A JP2012046487A JP2013183063A JP 2013183063 A JP2013183063 A JP 2013183063A JP 2012046487 A JP2012046487 A JP 2012046487A JP 2012046487 A JP2012046487 A JP 2012046487A JP 2013183063 A JP2013183063 A JP 2013183063A
Authority
JP
Japan
Prior art keywords
film
plasma
semiconductor device
manufacturing
photoresist layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012046487A
Other languages
English (en)
Other versions
JP5934523B2 (ja
Inventor
Manabu Sato
学 佐藤
Kazuki Narushige
和樹 成重
Takanori Sato
孝紀 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2012046487A priority Critical patent/JP5934523B2/ja
Priority to PCT/JP2013/001133 priority patent/WO2013128900A1/ja
Priority to US14/375,182 priority patent/US9355861B2/en
Priority to KR1020147021558A priority patent/KR102071732B1/ko
Priority to TW102107189A priority patent/TWI612577B/zh
Publication of JP2013183063A publication Critical patent/JP2013183063A/ja
Application granted granted Critical
Publication of JP5934523B2 publication Critical patent/JP5934523B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】効率良く望ましい形の多段の階段状の構造を形成することのできる半導体装置の製造方法及びコンピュータ記録媒体を提供する。
【解決手段】第１の膜と第２の膜とが交互に積層された多層膜と、フォトレジスト層とを有する基板をエッチングして、階段状の構造を形成する半導体装置の製造方法であって、フォトレジスト層をマスクとして第１の膜をプラズマエッチングする第１工程と、少なくともシリコン製部材を含む上部電極と、下部電極とを具備したプラズマ処理装置を使用し、上部電極に負の直流電圧を印加した状態で、アルゴンガスと水素ガスとを含む処理ガスを下部電極に印加する高周波電力によってプラズマ化し、当該プラズマに基板上に形成されたフォトレジスト層を晒す第２工程と、フォトレジスト層をトリミングする第３工程と、第３工程の後第２の膜をプラズマエッチングする第４工程とを繰り返して行う。
【選択図】図３

Description

本発明は、半導体装置の製造方法及びコンピュータ記録媒体に関する。
従来から、半導体装置の製造工程では、半導体ウエハ等の基板にプラズマを作用させて、エッチングや成膜等の処理を施すプラズマ処理が行われている。このような半導体装置の製造工程、例えば、ＮＡＮＤ型フラッシュメモリの製造工程では、誘電率の異なる２種の膜、例えば、絶縁膜と導電膜とが交互に積層された多層膜に対して、プラズマエッチングとマスクのトリミングを行い、階段状の構造を形成することが知られている（例えば、特許文献１参照。）。
特開２００９−１７０６６１号公報
上記のように、誘電率の異なる２種の膜、例えば、絶縁膜と導電膜とが交互に積層された多層膜から階段状の構造を形成する半導体装置の製造工程では、工程数が多くなり製造効率が悪化するとともに、堆積物の影響等で、望ましい形の多段の階段状の構造を形成することが困難であるという問題があった。
本発明は、上記従来の事情に対処してなされたもので、効率良く望ましい形の多段の階段状の構造を形成することのできる半導体装置の製造方法及びコンピュータ記録媒体を提供しようとするものである。
本発明の半導体装置の製造方法の一態様は、第１の誘電率を有する第１の膜と、前記第１の誘電率とは異なる第２の誘電率を有する第２の膜とが交互に積層された多層膜と、前記多層膜の上層に位置しエッチングマスクとして機能するフォトレジスト層とを有する基板をエッチングして、階段状の構造を形成する半導体装置の製造方法であって、前記フォトレジスト層をマスクとして前記第１の膜をプラズマエッチングする第１工程と、少なくともシリコン製部材を含む上部電極と、前記上部電極と対向して配設され、前記基板が載置される下部電極とを具備したプラズマ処理装置を使用し、前記上部電極に負の直流電圧を印加した状態で、アルゴンガスと水素ガスとを含む処理ガスを前記下部電極に印加する高周波電力によってプラズマ化し、当該プラズマに前記基板上に形成されたフォトレジスト層を晒す第２工程と、前記第２工程の後、前記フォトレジスト層をトリミングする第３工程と、前記第３工程によってトリミングした前記フォトレジスト層及び前記第１工程でプラズマエッチングした前記第１の膜をエッチングマスクとして前記第２の膜をプラズマエッチングする第４工程とを有し、前記第１工程乃至前記第４工程を繰り返して行うことにより、前記多層膜を階段状の構造とすることを特徴とする。
また、本発明の半導体装置の製造方法の他の態様は、基板上に形成されたフォトレジスト層をマスクとして当該フォトレジスト層の下層に形成された膜をプラズマエッチングする半導体装置の製造方法であって、少なくともシリコン製部材を含む上部電極と、前記上部電極と対向して配設され基板が載置される下部電極とを具備したプラズマ処理装置を使用し、前記上部電極に負の直流電圧を印加した状態で、アルゴンガスと水素ガスとを含む処理ガスを前記下部電極に印加する高周波電力によってプラズマ化し、当該プラズマに前記フォトレジスト層を晒すフォトレジストの改質工程と、前記フォトレジストの改質工程の後、前記フォトレジスト層を、トリミングするトリミング工程とを具備し、前記トリミング工程における前記フォトレジスト層の高さ方向のトリミング量ｙと水平方向のトリミング量ｘとの比（ｙ／ｘ）が０．７以下であることを特徴とする。
本発明によれば、効率良く望ましい形の多段の階段状の構造を形成することのできる半導体装置の製造方法及びコンピュータ記録媒体を提供することができる。
本発明の一実施形態に用いるプラズマ処理装置の概略構成を模式的に示す図。 本発明の一実施形態に係る半導体ウエハの断面の概略構成を模式的に示す図。 本発明の一実施形態の工程を示すフローチャート。 本発明の他の実施形態に係る半導体ウエハの断面の概略構成を模式的に示す図。 本発明の他の実施形態の工程を示すフローチャート。
以下、本発明の一実施形態について図面を参照して説明する。
図１は、実施形態に係る半導体装置の製造方法に用いるプラズマ処理装置の構成を示すものである。まず、プラズマ処理装置の構成について説明する。
プラズマ処理装置は、気密に構成され、電気的に接地電位とされた処理チャンバー１を有している。この処理チャンバー１は、円筒状とされ、例えば表面に陽極酸化被膜を形成されたアルミニウム等から構成されている。処理チャンバー１内には、被処理基板である半導体ウエハＷを水平に支持する載置台２が設けられている。
載置台２は、その基材２ａが導電性の金属、例えばアルミニウム等で構成されており、下部電極としての機能を有する。この載置台２は、絶縁板３を介して導体の支持台４に支持されている。また、載置台２の上方の外周には、例えば単結晶シリコンで形成されたフォーカスリング５が設けられている。さらに、載置台２及び支持台４の周囲を囲むように、例えば石英等からなる円筒状の内壁部材３ａが設けられている。
載置台２の基材２ａには、第１の整合器１１ａを介して第１の高周波電源１０ａが接続され、また、第２の整合器１１ｂを介して第２の高周波電源１０ｂが接続されている。第１の高周波電源１０ａは、プラズマ発生用のものであり、この第１の高周波電源１０ａからは所定周波数（例えば６０ＭＨｚ）の高周波電力が載置台２の基材２ａに供給されるようになっている。また、第２の高周波電源１０ｂは、イオン引き込み用（バイアス用）のものであり、この第２の高周波電源１０ｂからは第１の高周波電源１０ａより低い所定周波数（例えば、４００ｋＨｚ）の高周波電力が載置台２の基材２ａに供給されるようになっている。一方、載置台２の上方には、載置台２と平行に対向するように、上部電極としての機能を有するシャワーヘッド１６が設けられており、シャワーヘッド１６と載置台２は、一対の電極（上部電極と下部電極）として機能するようになっている。
載置台２の上面には、半導体ウエハＷを静電吸着するための静電チャック６が設けられている。この静電チャック６は絶縁体６ｂの間に電極６ａを介在させて構成されており、電極６ａには直流電源１２が接続されている。そして電極６ａに直流電源１２から直流電圧が印加されることにより、クーロン力によって半導体ウエハＷが吸着されるよう構成されている。
載置台２の内部には、冷媒流路２ｂが形成されており、冷媒流路２ｂには、冷媒入口配管２ｃ、冷媒出口配管２ｄが接続されている。そして、冷媒流路２ｂの中にガルデンなどの冷媒を循環させることによって、支持台４及び載置台２を所定の温度に制御可能となっている。また、載置台２等を貫通するように、半導体ウエハＷの裏面側にヘリウムガス等の冷熱伝達用ガス（バックサイドガス）を供給するためのバックサイドガス供給配管３０が設けられている。このバックサイドガス供給配管３０は、図示しないバックサイドガス供給源に接続されている。これらの構成によって、載置台２の上面に静電チャック６によって吸着保持された半導体ウエハＷを、所定の温度に制御可能となっている。
上記したシャワーヘッド１６は、処理チャンバー１の天壁部分に設けられている。シャワーヘッド１６は、本体部１６ａと電極板をなす上部天板１６ｂとを備えており、絶縁性部材４５を介して処理チャンバー１の上部に支持されている。本体部１６ａは、導電性材料、例えば表面が陽極酸化処理されたアルミニウムからなり、その下部にシリコン製の上部天板１６ｂを着脱自在に支持できるように構成されている。
本体部１６ａの内部には、ガス拡散室１６ｃ，１６ｄが設けられ、このガス拡散室１６ｃ，１６ｄの下部に位置するように、本体部１６ａの底部には、多数のガス通流孔１６ｅが形成されている。ガス拡散室は、中央部に設けられたガス拡散室１６ｃと、周縁部に設けられたガス拡散室１６ｄとに２分割されており、中央部と周縁部とで独立に処理ガスの供給状態を変更できるようになっている。
また、上部天板１６ｂには、当該上部天板１６ｂを厚さ方向に貫通するようにガス導入孔１６ｆが、上記したガス通流孔１６ｅと重なるように設けられている。このような構成により、ガス拡散室１６ｃ，１６ｄに供給された処理ガスは、ガス通流孔１６ｅ及びガス導入孔１６ｆを介して処理チャンバー１内にシャワー状に分散されて供給されるようになっている。なお、本体部１６ａ等には、冷媒を循環させるための図示しない配管が設けられており、プラズマエッチング処理中にシャワーヘッド１６を所望温度に温度制御できるようになっている。
上記した本体部１６ａには、ガス拡散室１６ｃ，１６ｄへ処理ガスを導入するための２つのガス導入口１６ｇ，１６ｈが形成されている。これらのガス導入口１６ｇ，１６ｈにはガス供給配管１５ａ，１５ｂが接続されており、このガス供給配管１５ａ，１５ｂの他端には、エッチング用の処理ガスを供給する処理ガス供給源１５が接続されている。ガス供給配管１５ａには、上流側から順にマスフローコントローラ（ＭＦＣ）１５ｃ、及び開閉弁Ｖ１が設けられている。また、ガス供給配管１５ｂには、上流側から順にマスフローコントローラ（ＭＦＣ）１５ｄ、及び開閉弁Ｖ２が設けられている。
そして、処理ガス供給源１５からプラズマエッチングのための処理ガスが、ガス供給配管１５ａ，１５ｂを介してガス拡散室１６ｃ，１６ｄに供給され、このガス拡散室１６ｃ，１６ｄから、ガス通流孔１６ｅ及びガス導入孔１６ｆを介して処理チャンバー１内にシャワー状に分散されて供給される。
上記した上部電極としてのシャワーヘッド１６には、ローパスフィルタ（ＬＰＦ）５１を介して可変直流電源５２が電気的に接続されている。この可変直流電源５２は、オン・オフスイッチ５３により給電のオン・オフが可能となっている。可変直流電源５２の電流・電圧ならびにオン・オフスイッチ５３のオン・オフは、後述する制御部６０によって制御されるようになっている。なお、後述のように、第１の高周波電源１０ａ、第２の高周波電源１０ｂから高周波が載置台２に印加されて処理空間にプラズマが発生する際には、必要に応じて制御部６０によりオン・オフスイッチ５３がオンとされ、上部電極としてのシャワーヘッド１６に所定の直流電圧が印加される。
処理チャンバー１の側壁からシャワーヘッド１６の高さ位置よりも上方に延びるように円筒状の接地導体１ａが設けられている。この円筒状の接地導体１ａは、その上部に天壁を有している。
処理チャンバー１の底部には、排気口７１が形成されており、この排気口７１には、排気管７２を介して排気装置７３が接続されている。排気装置７３は、真空ポンプを有しており、この真空ポンプを作動させることにより処理チャンバー１内を所定の真空度まで減圧することができるようになっている。一方、処理チャンバー１の側壁には、半導体ウエハＷの搬入出口７４が設けられており、この搬入出口７４には、当該搬入出口７４を開閉するゲートバルブ７５が設けられている。
図中７６，７７は、着脱自在とされたデポシールドである。デポシールド７６は、処理チャンバー１の内壁面に沿って設けられ、処理チャンバー１にエッチング副生物（デポ）が付着することを防止する役割を有している。このデポシールド７６の半導体ウエハＷと略同じ高さ位置には、直流的にグランドに接続された導電性部材（ＧＮＤブロック）７９が設けられており、これにより異常放電が防止される。
上記構成のプラズマ処理装置は、制御部６０によって、その動作が統括的に制御される。この制御部６０には、ＣＰＵを備えプラズマ処理装置の各部を制御するプロセスコントローラ６１と、ユーザインターフェース６２と、記憶部６３とが設けられている。
ユーザインターフェース６２は、工程管理者がプラズマ処理装置を管理するためにコマンドの入力操作を行うキーボードや、プラズマ処理装置の稼働状況を可視化して表示するディスプレイ等から構成されている。
記憶部６３には、プラズマ処理装置で実行される各種処理をプロセスコントローラ６１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインターフェース６２からの指示等にて任意のレシピを記憶部６３から呼び出してプロセスコントローラ６１に実行させることで、プロセスコントローラ６１の制御下で、プラズマ処理装置での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記録媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
次に、上記構成のプラズマ処理装置で、半導体ウエハＷをプラズマ処理する手順について説明する。まず、ゲートバルブ７５が開かれ、半導体ウエハＷが図示しない搬送ロボット等により、図示しないロードロック室を介して搬入出口７４から処理チャンバー１内に搬入され、載置台２上に載置される。この後、搬送ロボットを処理チャンバー１外に退避させ、ゲートバルブ７５を閉じる。そして、排気装置７３の真空ポンプにより排気口７１を介して処理チャンバー１内が排気される。
処理チャンバー１内が所定の真空度になった後、処理チャンバー１内には処理ガス供給源１５から所定の処理ガス（エッチングガス）が導入され、処理チャンバー１内が所定の圧力に保持される。この時、処理ガス供給源１５からの処理ガスの供給状態を、中央部と周縁部とで異ならせることができ、また、処理ガスの全体の供給量のうち、中央部からの供給量と周縁部からの供給量との比率を所望の値に制御することができる。
そして、この状態で第１の高周波電源１０ａから載置台２の基材２ａに、周波数が例えば６０ＭＨｚの高周波電力が供給される。また、第２の高周波電源１０ｂからは、イオン引き込みのため、載置台２の基材２ａに周波数が例えば４００ｋＨｚの高周波電力（バイアス用）が供給される。このとき、直流電源１２から静電チャック６の電極６ａに所定の直流電圧が印加され、半導体ウエハＷはクーロン力により静電チャック６に吸着される。
上述のようにして下部電極である載置台２に高周波電力が印加されることにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間には電界が形成される。この電界により、半導体ウエハＷが存在する処理空間には放電が生じ、それによって形成された処理ガスのプラズマにより、半導体ウエハＷがプラズマ処理（エッチング処理、フォトレジスト膜の改質処理等）される。
また、前述したとおり、プラズマ処理中にシャワーヘッド１６に直流電圧を印加することができるので次のような効果がある。すなわち、プロセスによっては、高い電子密度でかつ低いイオンエネルギーであるプラズマが要求される場合がある。このような場合に直流電圧を用いれば、半導体ウエハＷに打ち込まれるイオンエネルギーが抑えられつつプラズマの電子密度が増加されることにより、半導体ウエハＷのエッチング対象となる膜のエッチングレートが上昇すると共にエッチング対象の上部に設けられたマスクとなる膜へのスパッタレートが低下して選択性が向上する。
そして、上記したプラズマ処理が終了すると、高周波電力の供給、直流電圧の供給及び処理ガスの供給が停止され、上記した手順とは逆の手順で、半導体ウエハＷが処理チャンバー１内から搬出される。
次に、本発明の半導体装置の製造方法の一実施形態について図２、図３を参照して説明する。図２は、本実施形態に係る被処理基板として半導体ウエハＷの断面構成を模式的に示し、本実施形態の工程を示すものであり、図３は、本実施形態の工程を示すフローチャートである。
図２（ａ）に示すように、半導体ウエハＷの最上部には、所定形状にパターニングされ、マスクとしての機能を果たすフォトレジスト膜２００が形成されている。このフォトレジスト膜２００は、厚みが例えば５μｍ程度とされている。フォトレジスト膜２００の下側には、二酸化シリコン（ＳｉＯ２）膜２０１ａが形成され、二酸化シリコン膜２０１ａの下側には、窒化シリコン膜２０２ａが形成されている。
また、窒化シリコン膜２０２ａの下側には、二酸化シリコン膜２０１ｂが形成され、二酸化シリコン膜２０１ｂの下側には、窒化シリコン膜２０２ｂが形成されている。このように、二酸化シリコン膜２０１と窒化シリコン膜２０２とが交互に積層され、積層膜２１０が構成されている。積層膜２１０の積層数は、例えば二酸化シリコン膜２０１が３２層、窒化シリコン膜２０２が３２層、合計６４層等とされる。
なお、本実施形態では、二酸化シリコン膜と窒化シリコン膜とを積層した積層膜を例に説明するが、積層膜としては、第１の誘電率を有する第１の膜と、第１の誘電率とは異なる第２の誘電率を有する第２の膜とを積層した構造の積層膜について適用することができる。より具体的には、例えば、二酸化シリコン膜とポリシリコン膜（ドープドポリシリコン膜）を積層して構成した積層膜、ポリシリコン膜とドープドポリシリコン膜を積層して構成した積層膜等に適用することができる。
図２（ａ）に示す状態から、まず、フォトレジスト膜２００をマスクとして、二酸化シリコン膜２０１ａをプラズマエッチングして図２（ｂ）の状態とする（図３に示す工程３０１）。このプラズマエッチング処理は、例えばＣ４Ｆ６＋Ａｒ＋Ｏ２等の処理ガスのプラズマを用いて行う。
次に、フォトレジスト膜２００の上面を改質する改質処理（キュア）を行い、フォトレジスト膜２００の上面に改質膜２００ａを形成し、図２（ｃ）の状態とする（図３に示す工程３０２）。この改質処理（キュア）では、図１に示したプラズマ処理装置において、処理ガスとしてＡｒとＨ２との混合ガスを用い、下部電極として載置台２に第１の高周波電源１０ａから所定周波数の高周波電力を印加してこの混合ガスのプラズマを発生させるとともに、上部電電極としてのシリコン製の上部天板１６ｂに、可変直流電源５２から負の直流電圧を印加して行う。
この場合、プラズマ中のＡｒイオンは、シリコン製の上部天板１６ｂに印加された負の直流電圧によって加速されてシリコン製の上部天板１６ｂをスパッタし、シリコンと電子とを発生させる。これらのうち電子は、天板１６ｂに印加された負の直流電圧による電場により加速されてフォトレジスト膜２００の上面に衝突し改質する。また、シリコンは、フォトレジスト膜２００の上面にシリケートカーボン等からなるコーティング層を形成するよう作用する。このように、シリコンと電子によってフォトレジスト膜２００の上面の改質処理（キュア）が行われ、改質膜２００ａが形成される。
次に、フォトレジスト膜２００のトリミング処理を行い、フォトレジスト膜２００の開口面積を広げる。つまり、フォトレジスト膜２００の下側の二酸化シリコン膜２０１ａの一部を露出させ、図２（ｄ）の状態とする（図３に示す工程３０３）。このトリミング処理は、例えばＯ２等の処理ガスのプラズマを用いて行う。
次に、フォトレジスト膜２００及び一部を露出させた二酸化シリコン膜２０１ａをマスクとして、二酸化シリコン膜２０１ａの下側の窒化シリコン膜２０２ａをプラズマエッチングして図２（ｅ）の状態とする（図３に示す工程３０４）。このプラズマエッチング処理は、例えばＣＨ２Ｆ２＋Ａｒ＋Ｏ２等の処理ガスのプラズマを用いて行う。
上記の工程によって、一段目の階段形状が形成される。この後、上記の二酸化シリコン膜２０１のプラズマエッチングから、窒化シリコン膜２０２のプラズマエッチングまでの工程を、所定回数繰り返して実施し（図３に示す工程３０５）、所定の段数の階段状の構造を形成する。
上記のように、本実施形態では、トリミング処理の前にフォトレジスト膜２００の上面の改質処理を行っているので、トリミング処理の際に、フォトレジスト膜２００の上面がトリミングされる量を抑制することができる。したがって、トリミング処理において、フォトレジスト膜２００の膜厚の減少（図２（ｄ）に示すｙ）が抑制され、フォトレジスト膜２００の水平方向のトリミング量（図２（ｄ）に示すｘ）の方が多くなり、トリム比ｙ／ｘを小さくすることができる。
実施例として、図１に示した構造のプラズマ処理装置を使用し、図２に示したように、二酸化シリコン膜と、窒化シリコン膜が交互に積層された積層膜に対して以下の処理条件で処理を行い、階段状の構造を形成した。
（二酸化シリコン膜のエッチング）
処理ガス：Ｃ４Ｆ６／Ａｒ／Ｏ２＝１５／７５０／３５ｓｃｃｍ
圧力：３．３３Ｐａ（２５ｍＴｏｒｒ）
高周波電力（高い周波数の高周波／低い周波数の高周波）：３００Ｗ／３００Ｗ
直流電圧：−１５０Ｖ
（フォトレジスト膜の改質）
処理ガス：Ｈ２／Ａｒ＝１００／８００ｓｃｃｍ
圧力：６．６５Ｐａ（５０ｍＴｏｒｒ）
高周波電力（高い周波数の高周波／低い周波数の高周波）：３００Ｗ／０Ｗ
直流電圧：−９００Ｖ
（フォトレジスト膜のトリミング）
処理ガス：Ｏ２＝１４９６ｓｃｃｍ
圧力：１０６．４Ｐａ（８００ｍＴｏｒｒ）
高周波電力（高い周波数の高周波／低い周波数の高周波）：２４００Ｗ／０Ｗ
（窒化シリコン膜のエッチング）
処理ガス：ＣＨ２Ｆ２／Ａｒ／Ｏ２＝７０／４２０／３５ｓｃｃｍ
圧力：６．６５Ｐａ（５０ｍＴｏｒｒ）
高周波電力（高い周波数の高周波／低い周波数の高周波）：４００Ｗ／４００Ｗ
直流電圧：−３００Ｖ
上記の工程を複数回繰り返して実施した後、半導体ウエハＷを電子顕微鏡で拡大して観察したところ、良好な形状の階段状の構造が形成されていることを確認することができた。
また、上記のトリミング工程におけるトリム比（ｙ／ｘ）は、７．０ｎｍ／１４５．５ｎｍ＝０．０５程度であった。一方、比較例として、トリミング工程の前にフォトレジスト膜の改質を行わなかった場合についてトリム比（ｙ／ｘ）を測定したところ、５５８ｎｍ／２８６．７ｎｍ＝１．９５程度となった。したがって、本実施例のようにフォトレジストの改質を行うことによって、大幅にトリム比を改善することができることを確認できた。
また、上記の実施例において、フォトレジスト膜の改質工程における直流電圧の値を−３００Ｖとした場合は、上記実施例と同一の条件で一連処理工程を実施したところ、トリミング工程におけるトリム比（ｙ／ｘ）は、４６３ｎｍ／２５９．３ｎｍ＝１．７９程度であった。この場合においても、フォトレジスト膜の改質を行わなかった場合よりもトリム比は改善されているが、直流電圧の値を−９００Ｖとした場合に比べてトリム比の改善の程度は少なかった。したがって、フォトレジスト膜の改質工程における直流電圧の値は少なくとも−３００Ｖ以上とすることが好ましく、−９００Ｖ以上とすることがさらに好ましい。多段の階段構造を製造するにあたり、上記のトリム比は、１．０以下とすることが好ましく、０．７以下とすることがさらに好ましい。そして、上記実施例では、トリム比が０．０５程度であり、０．１以下となっているので、効率的に多段の階段構造を製造することができる。
なお、フォトレジスト膜の改質工程における圧力は１．３３〜１３．３Ｐａ（１０〜１００ｍＴｏｒｒ）の範囲を使用することが可能であり、圧力が高い方がトリム比を良くできるが、フォトレジスト層の側壁の荒れとトレードオフの関係になる。更に、プラズマ生成に寄与する高周波電力のパワーは、２００〜５００Ｗの範囲を使用することが可能であり、パワーが高い方がトリム比を良くできるが、フォトレジスト層の側壁の荒れとトレードオフの関係になる。
次に、図４、図５を参照して、第２実施形態の工程について説明する。なお、図２、図３と対応する部分には、対応する符号を付して重複した説明は省略する。図４（ｂ）に示すように、二酸化シリコン膜のエッチング工程（図５に示す工程５０１）を実施すると、フォトレジスト膜２００の側壁部に堆積物２２０が堆積する。このため、この第２実施形態では、二酸化シリコン膜のエッチング工程（図５に示す工程５０１）を行った後、プラズマエッチングによって発生した堆積物、特にフォトレジスト膜２００の側壁部に堆積した堆積物２２０を除去するための堆積物除去処理を行い図４（ｃ）の状態とする（図５に示す工程５０２）。
この堆積物除去処理は、例えばＯ２＋ＣＦ４等の処理ガスのプラズマを用いて以下のような条件で行うことができる。
（堆積物除去処理）
処理ガス：Ｏ２／ＣＦ４＝１５０／３５０ｓｃｃｍ
圧力：２６．６Ｐａ（２００ｍＴｏｒｒ）
高周波電力（高い周波数の高周波／低い周波数の高周波）：１５００Ｗ／０Ｗ
上記堆積物除去処理工程を行った後は、前述した実施形態と同様に、フォトレジスト膜２００の上面を改質する改質処理（キュア）を行い、フォトレジスト膜２００の上面に改質膜２００ａを形成し、図４（ｄ）の状態とする（図５に示す工程５０３）。この改質処理（キュア）では、図１に示したプラズマ処理装置において、処理ガスとしてＡｒとＨ２との混合ガスを用い、下部電極として載置台２に第１の高周波電源１０ａから所定周波数の高周波電力を印加してこの混合ガスのプラズマを発生させるとともに、上部電電極としてのシリコン製の上部天板１６ｂに、可変直流電源５２から負の直流電圧を印加して行う。
次に、フォトレジスト膜２００のトリミング処理を行い、フォトレジスト膜２００の開口面積を広げる。つまり、フォトレジスト膜２００の下側の二酸化シリコン膜２０１ａの一部を露出させ、図４（ｅ）の状態とする（図５に示す工程５０４）。このトリミング処理は、例えばＯ２等の処理ガスのプラズマを用いて行う。
次に、フォトレジスト膜２００及び一部を露出させた二酸化シリコン膜２０１ａをマスクとして、二酸化シリコン膜２０１ａの下側の窒化シリコン膜２０２ａをプラズマエッチングして図４（ｆ）の状態とする（図５に示す工程５０５）。このプラズマエッチング処理は、例えばＣＨ２Ｆ２＋Ａｒ＋Ｏ２等の処理ガスのプラズマを用いて行う。
上記の工程によって、一段目の階段形状が形成される。この後、上記の二酸化シリコン膜２０１のプラズマエッチングから、窒化シリコン膜２０２のプラズマエッチングまでの工程を、所定回数繰り返して実施し（図５に示す工程５０６）、所定の段数の階段状の構造を形成する。
上記実施形態のように、二酸化シリコン膜のエッチング工程と、フォトレジスト膜の改質処理（キュア）工程との間に、堆積物除去処理工程を行う構成としてもよい。
また、上記の実施形態及び実施例では、積層膜２１０が、二酸化シリコン（ＳｉＯ２）膜２０１ａ等と、窒化シリコン膜２０２ａ等とから構成されている場合について説明した。しかし、前述したとおり、誘電率の異なる２種の膜、例えば、二酸化シリコン膜とドープドポリシリコン膜を積層して構成した積層膜、ポリシリコン膜とドープドポリシリコン膜を積層して構成した積層膜等に適用することができる。
なお、本発明は上記の実施形態及び実施例に限定されるものではなく、各種の変形が可能である。例えば、プラズマ処理装置は、図に示した平行平板型の下部２周波印加型に限らず、例えば、上部電極と下部電極に夫々高周波を印加するタイプのプラズマ処理装置や、下部電極に１周波の高周波電力を印加するタイプのプラズマ処理装置等、各種のプラズマ処理装置を用いることができる。
２００……フォトレジスト膜、２０１……二酸化シリコン膜、２０２……ポリシリコン膜、２１０……積層膜、Ｗ……半導体ウエハ。

Claims (7)

  1. 第１の誘電率を有する第１の膜と、前記第１の誘電率とは異なる第２の誘電率を有する第２の膜とが交互に積層された多層膜と、前記多層膜の上層に位置しエッチングマスクとして機能するフォトレジスト層とを有する基板をエッチングして、階段状の構造を形成する半導体装置の製造方法であって、
    前記フォトレジスト層をマスクとして前記第１の膜をプラズマエッチングする第１工程と、
    少なくともシリコン製部材を含む上部電極と、前記上部電極と対向して配設され、前記基板が載置される下部電極とを具備したプラズマ処理装置を使用し、前記上部電極に負の直流電圧を印加した状態で、アルゴンガスと水素ガスとを含む処理ガスを前記下部電極に印加する高周波電力によってプラズマ化し、当該プラズマに前記基板上に形成されたフォトレジスト層を晒す第２工程と、
    前記第２工程の後、前記フォトレジスト層をトリミングする第３工程と、
    前記第３工程によってトリミングした前記フォトレジスト層及び前記第１工程でプラズマエッチングした前記第１の膜をエッチングマスクとして前記第２の膜をプラズマエッチングする第４工程とを有し、
    前記第１工程乃至前記第４工程を繰り返して行うことにより、前記多層膜を階段状の構造とすることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、
    前記第１工程と、前記第２工程との間に、前記フォトレジスト層に付着した堆積物を除去する堆積物除去工程を具備する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１又は２記載の半導体装置の製造方法であって、
    前記第２工程では、前記上部電極に−９００Ｖ以上の負の直流電圧を印加する
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１〜３いずれか１項記載の半導体装置の製造方法であって、
    前記第１の膜と前記第２の膜は、
    二酸化シリコン膜とドープドポリシリコン膜、
    二酸化シリコン膜と窒化シリコン膜、
    ポリシリコン膜とドープドポリシリコン膜
    のいずれかであることを特徴とする半導体装置の製造方法。
  5. 請求項１〜４いずれか１項記載の半導体装置の製造方法であって、
    前記第１の膜と、前記第２の膜は、合計６４層以上積層されている
    ことを特徴とする半導体装置の製造方法。
  6. 基板上に形成されたフォトレジスト層をマスクとして当該フォトレジスト層の下層に形成された膜をプラズマエッチングする半導体装置の製造方法であって、
    少なくともシリコン製部材を含む上部電極と、前記上部電極と対向して配設され基板が載置される下部電極とを具備したプラズマ処理装置を使用し、前記上部電極に負の直流電圧を印加した状態で、アルゴンガスと水素ガスとを含む処理ガスを前記下部電極に印加する高周波電力によってプラズマ化し、当該プラズマに前記フォトレジスト層を晒すフォトレジストの改質工程と、
    前記フォトレジストの改質工程の後、前記フォトレジスト層を、トリミングするトリミング工程とを具備し、
    前記トリミング工程における前記フォトレジスト層の高さ方向のトリミング量ｙと水平方向のトリミング量ｘとの比（ｙ／ｘ）が０．７以下である
    ことを特徴とする半導体装置の製造方法。
  7. 被処理基板を収容する処理チャンバーと、
    前記処理チャンバー内に処理ガスを供給する処理ガス供給機構と、
    前記処理ガスのプラズマを発生させるプラズマ発生機構と
    を具備したプラズマ処理装置を制御する制御プログラムが記録されたコンピュータ記録媒体であって、
    前記制御プログラムは、請求項１〜６いずれか１項記載の半導体装置の製造方法が実行されるように前記プラズマ処理装置を制御する
    ことを特徴とするコンピュータ記録媒体。
JP2012046487A 2012-03-02 2012-03-02 半導体装置の製造方法及びコンピュータ記録媒体 Active JP5934523B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2012046487A JP5934523B2 (ja) 2012-03-02 2012-03-02 半導体装置の製造方法及びコンピュータ記録媒体
PCT/JP2013/001133 WO2013128900A1 (ja) 2012-03-02 2013-02-26 半導体装置の製造方法及びコンピュータ記録媒体
US14/375,182 US9355861B2 (en) 2012-03-02 2013-02-26 Semiconductor device manufacturing method and computer-readable storage medium
KR1020147021558A KR102071732B1 (ko) 2012-03-02 2013-02-26 반도체 장치의 제조 방법 및 컴퓨터 기록 매체
TW102107189A TWI612577B (zh) 2012-03-02 2013-03-01 半導體裝置之製造方法及電腦記錄媒體

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012046487A JP5934523B2 (ja) 2012-03-02 2012-03-02 半導体装置の製造方法及びコンピュータ記録媒体

Publications (2)

Publication Number Publication Date
JP2013183063A true JP2013183063A (ja) 2013-09-12
JP5934523B2 JP5934523B2 (ja) 2016-06-15

Family

ID=49082113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012046487A Active JP5934523B2 (ja) 2012-03-02 2012-03-02 半導体装置の製造方法及びコンピュータ記録媒体

Country Status (5)

Country Link
US (1) US9355861B2 (ja)
JP (1) JP5934523B2 (ja)
KR (1) KR102071732B1 (ja)
TW (1) TWI612577B (ja)
WO (1) WO2013128900A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701159A (zh) * 2013-12-10 2015-06-10 东京毅力科创株式会社 蚀刻方法
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置
KR20210096576A (ko) 2020-01-28 2021-08-05 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 장치
WO2023090168A1 (ja) * 2021-11-19 2023-05-25 東京エレクトロン株式会社 窒化膜の成膜方法及びプラズマ処理装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007100849A2 (en) 2006-02-27 2007-09-07 Microcontinuum, Inc. Formation of pattern replicating tools
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
US9589797B2 (en) * 2013-05-17 2017-03-07 Microcontinuum, Inc. Tools and methods for producing nanoantenna electronic devices
JP6422262B2 (ja) * 2013-10-24 2018-11-14 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9305839B2 (en) * 2013-12-19 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Curing photo resist for improving etching selectivity
US9704878B2 (en) 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280629A (ja) * 1991-03-08 1992-10-06 Fujitsu Ltd 微細階段状構造体の製造方法およびそれを用いた半導　　　　　　　　　　　　体装置
JPH07193053A (ja) * 1993-12-27 1995-07-28 Sony Corp 超格子構造半導体のエッチング方法
JP2010062363A (ja) * 2008-09-04 2010-03-18 Tokyo Electron Ltd プラズマ処理方法およびレジストパターンの改質方法
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
JP2011166061A (ja) * 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894932B1 (en) * 2003-11-18 2005-05-17 Advanced Micro Devices, Inc. Dual cell memory device having a top dielectric stack
JP2007294905A (ja) * 2006-03-30 2007-11-08 Hitachi High-Technologies Corp 半導体製造方法およびエッチングシステム
JP2009170661A (ja) 2008-01-16 2009-07-30 Toshiba Corp 半導体装置の製造方法
JP5578782B2 (ja) 2008-03-31 2014-08-27 東京エレクトロン株式会社 プラズマ処理方法及びコンピュータ読み取り可能な記憶媒体
US8263499B2 (en) 2008-03-31 2012-09-11 Tokyo Electron Limited Plasma processing method and computer readable storage medium
JP5486883B2 (ja) * 2009-09-08 2014-05-07 東京エレクトロン株式会社 被処理体の処理方法
US8563231B2 (en) * 2011-09-22 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process and materials for lithography

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280629A (ja) * 1991-03-08 1992-10-06 Fujitsu Ltd 微細階段状構造体の製造方法およびそれを用いた半導　　　　　　　　　　　　体装置
JPH07193053A (ja) * 1993-12-27 1995-07-28 Sony Corp 超格子構造半導体のエッチング方法
JP2010062363A (ja) * 2008-09-04 2010-03-18 Tokyo Electron Ltd プラズマ処理方法およびレジストパターンの改質方法
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
JP2011166061A (ja) * 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701159A (zh) * 2013-12-10 2015-06-10 东京毅力科创株式会社 蚀刻方法
JP2015115410A (ja) * 2013-12-10 2015-06-22 東京エレクトロン株式会社 エッチング方法
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置
KR20210096576A (ko) 2020-01-28 2021-08-05 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 장치
US11430664B2 (en) 2020-01-28 2022-08-30 Tokyo Electron Limited Etching method and plasma processing apparatus
WO2023090168A1 (ja) * 2021-11-19 2023-05-25 東京エレクトロン株式会社 窒化膜の成膜方法及びプラズマ処理装置

Also Published As

Publication number Publication date
KR20140130111A (ko) 2014-11-07
KR102071732B1 (ko) 2020-01-30
US20150056816A1 (en) 2015-02-26
TWI612577B (zh) 2018-01-21
US9355861B2 (en) 2016-05-31
JP5934523B2 (ja) 2016-06-15
WO2013128900A1 (ja) 2013-09-06
TW201403705A (zh) 2014-01-16

Similar Documents

Publication Publication Date Title
JP5934523B2 (ja) 半導体装置の製造方法及びコンピュータ記録媒体
US8735299B2 (en) Semiconductor device manufacturing method and computer-readable storage medium
US8679358B2 (en) Plasma etching method and computer-readable storage medium
US8664117B2 (en) Method for manufacturing semiconductor device using anisotropic etching
JP5839689B2 (ja) プラズマエッチング方法及び半導体装置の製造方法並びにコンピュータ記憶媒体
US8216485B2 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US20100224587A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
US8609549B2 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
US8642482B2 (en) Plasma etching method, control program and computer storage medium
KR101067222B1 (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치, 제어 프로그램 및 컴퓨터 기억 매체
JP6289996B2 (ja) 被エッチング層をエッチングする方法
US20090203219A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
JP5840973B2 (ja) 半導体装置の製造方法及びコンピュータ記録媒体
JP2020088174A (ja) エッチング方法及び基板処理装置
JP5804978B2 (ja) プラズマエッチング方法及びコンピュータ記録媒体
JP5047644B2 (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP2008181996A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160509

R150 Certificate of patent or registration of utility model

Ref document number: 5934523

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250