JP2009277770A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000003860 storage Methods 0.000 claims abstract description 18
- 238000003475 lamination Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 20
- 230000001681 protective effect Effects 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 24
- 239000007789 gas Substances 0.000 description 16
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000000460 chlorine Substances 0.000 description 5
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- -1 for example Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- NEHMKBQYUWJMIP-UHFFFAOYSA-N chloromethane Chemical compound ClC NEHMKBQYUWJMIP-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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Abstract
【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板11上に、それぞれ複数の絶縁膜12及び電極膜13を交互に積層して積層体14を形成する。次に、積層体14を積層方向に貫通する貫通孔15を形成する。このとき、貫通孔15における電極膜13内に位置する部分の側面15aを、貫通孔15の中心軸15cを含む断面において、貫通孔15の内側から見て凹状に湾曲させる。その後、貫通孔15の側面上に電荷蓄積層26を形成し、貫通孔15の内部に半導体ピラー17を形成する。
【選択図】図2
【解決手段】シリコン基板11上に、それぞれ複数の絶縁膜12及び電極膜13を交互に積層して積層体14を形成する。次に、積層体14を積層方向に貫通する貫通孔15を形成する。このとき、貫通孔15における電極膜13内に位置する部分の側面15aを、貫通孔15の中心軸15cを含む断面において、貫通孔15の内側から見て凹状に湾曲させる。その後、貫通孔15の側面上に電荷蓄積層26を形成し、貫通孔15の内部に半導体ピラー17を形成する。
【選択図】図2
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
近年、フラッシュメモリの高密度化を図るために、セルを多層化する技術が開発されている。この技術は、基板上に絶縁膜と電極膜とを交互に積層した後、一括で貫通孔を形成し、この貫通孔の側面上に電荷を保持する電荷蓄積層を形成し、貫通孔の内部に柱状電極を埋め込むというものである。これにより、各柱状電極と電極膜との交差部分に、メモリセルが3次元的に配列される。そして、最上層の電極膜上に一方向に延びる複数本の選択ゲート線を設け、その上方に他方向に延びる複数本のビット線を設けて柱状電極の上端部に接続することにより、任意の柱状電極が選択可能となる。一方、各電極膜を相互に異なるワード配線に接続することにより、任意の電極膜が選択可能となる。この結果、任意のメモリセルを選択して、データの書き込み、読み出しを行うことができる(例えば、特許文献1参照。)。
しかしながら、このような積層型のフラッシュメモリにおいては、微細化が進むと個々のメモリセルの電荷蓄積量が少なくなり、信頼性が低下するという問題点がある。
本発明の目的は、個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供することである。
本発明の一態様によれば、基板と、前記基板上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備え、前記貫通孔における前記電極膜内に位置する部分の側面の少なくとも一部は、前記積層方向に対して傾斜していることを特徴とする不揮発性半導体記憶装置が提供される。
本発明の他の一態様によれば、基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層する工程と、前記積層された絶縁膜及び電極膜を積層方向に貫通する貫通孔を形成する工程と、前記貫通孔の側面における少なくとも前記電極膜に相当する領域上に電荷蓄積層を形成する工程と、前記貫通孔の内部に半導体ピラーを形成する工程と、を備え、前記貫通孔を形成する工程において、前記貫通孔における前記電極膜内に位置する部分の側面の少なくとも一部が、前記積層方向に対して傾斜するように、前記電極膜をエッチングすることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図1は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図2は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図1においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、シリコン基板11(図2参照)におけるセルソースCS以外の部分も図示を省略している。更に、図1及び図2においては、積層数を実際よりも少なく描いている。
図1は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図2は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図1においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、シリコン基板11(図2参照)におけるセルソースCS以外の部分も図示を省略している。更に、図1及び図2においては、積層数を実際よりも少なく描いている。
図1及び図2に示すように、本実施形態に係る不揮発性半導体記憶装置1(以下、単に「装置1」ともいう)においては、例えば単結晶シリコンからなるシリコン基板11が設けられている。シリコン基板11の上層部分における矩形の領域には、不純物が導入されて半導体領域が形成されており、セルソースCSとなっている。シリコン基板11上におけるセルソースCSの直上域には、例えば酸化シリコン(SiO2)からなる絶縁膜D1が設けられており、その上には、多結晶シリコンからなる下側選択ゲートLSGが設けられている。
下側選択ゲートLSGの上方には、例えば酸化シリコン(SiO2)からなる複数の絶縁膜12(図2参照)と、例えば多結晶シリコンからなる複数の電極膜13とが、交互に積層された積層体14が形成されている。電極膜13はワード線WLとなっており、絶縁膜12は、ワード線WL同士を絶縁する層間絶縁膜となっている。積層体14全体の厚さは例えば300乃至600nmであり、電極膜13の層数は、例えば64層である。
以下、本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、シリコン基板11の上面に平行な方向であって相互に直交する2方向をX方向及びY方向とし、X方向及びY方向の双方に対して直交する方向、すなわち、絶縁膜12及び電極膜13の積層方向をZ方向とする。
電極膜13は、上層に配置された電極膜13ほどX方向における長さが短くなっており、上方(+Z方向)から見て、各電極膜13は、それより下方に配置された電極膜13、下側選択ゲートLSG及びセルソースCSの内側に配置されている。電極膜13から見て±X方向及び±Y方向の領域には、絶縁膜(図示せず)が設けられている。また、積層体14は、Y方向に沿って複数個設けられている。
そして、積層体14上には絶縁膜D2が設けられており、その上には、例えば多結晶シリコンからなる上側選択ゲートUSGが設けられており、その上には、絶縁膜D3が設けられている。上側選択ゲートUSGは、例えば多結晶シリコンからなる1枚の導電膜がY方向に沿って分断されて形成されたものであり、X方向に延びる複数本の配線状の導電部材となっている。これに対して、ワード線WL及び下側選択ゲートLSGは、積層体14ごとに形成されており、それぞれがXY平面に平行な1枚の板状の導電部材となっている。また、セルソースCSも分断されておらず、複数の積層体14の直下域をつなぐように、XY平面を構成する1枚の板状の導電部材となっている。
積層体14を構成する各絶縁膜12及び各電極膜13には、積層方向(Z方向)に延びる複数本の貫通孔15が形成されている。各貫通孔15は積層体14全体を貫いており、その直径は例えば90nmである。また、例えば、貫通孔15は、X方向及びY方向に沿ってマトリクス状に配列されており、X方向及びY方向のそれぞれにおいて、貫通孔15の配列周期は一定である。
そして、本実施形態においては、貫通孔15の形状は単純な筒形ではなく、側面に絶縁膜12及び電極膜13の積層周期に対応した凹凸が形成されている。すなわち、貫通孔15における電極膜13内に位置する部分は、上下方向(Z方向)中央部が上部及び下部よりも膨らんだボウイング形状である。一方、貫通孔15における絶縁膜12内に位置する部分は、上下方向中央部が上部及び下部よりも狭い形状となる。一例では、上方から見た貫通孔15の形状は円形であり、電極膜13内に位置する部分の形状は樽型であり、絶縁膜12内に位置する部分の形状は鼓状となる。
すなわち、図2は、貫通孔15の中心軸15cを含む断面であるが、図2に示すように、貫通孔15における電極膜13内に位置する部分の側面15aは、貫通孔15の内側から見て凹状に湾曲している。一方、貫通孔15における絶縁膜12内に位置する部分の側面15bは、貫通孔15の内側から見て凸状になっている。
各貫通孔15の内部には、半導体ピラー17が形成されている。半導体ピラー17は、不純物がドープされた半導体、例えば、多結晶シリコン又は非晶質シリコンによって形成されている。また、半導体ピラー17と絶縁膜12及び電極膜13との間の円筒状の部分には、外側、すなわち、絶縁膜12及び電極膜13側から順に、絶縁層25、電荷蓄積層26、絶縁層27がこの順に積層されている。絶縁層25及び27は、例えば酸化シリコン(SiO2)からなり、電荷蓄積層26は、例えば窒化シリコン(SiN)からなる。
そして、半導体ピラー17がソース、チャネル、ドレイン領域として機能し、ワード線WLがコントロールゲートとして機能し、電荷蓄積層26がフローティングゲートとして機能することにより、NAND型フラッシュメモリが構成されて、これがメモリセルとなる。これにより、1本の半導体ピラー17及びその周囲には、ワード線WLと同数のメモリセルがZ方向に一列に配列され、1本のメモリストリングが構成されている。また、装置1においては、複数本の半導体ピラー17がX方向及びY方向に沿ってマトリクス状に配列されているため、複数のメモリセルが、X方向、Y方向、Z方向に沿って、3次元格子状に配列されている。
また、図2に示すように、半導体ピラー17の直下には、柱状電極16Lが設けられている。柱状電極16Lは、絶縁膜D1及び下側選択ゲートLSGを貫通しており、その下端はセルソースCSに接続され、その上端は半導体ピラー17に接続されている。柱状電極16Lと絶縁膜D1及び下側選択ゲートLSGとの間には、ゲート絶縁膜GLが設けられている。
一方、半導体ピラー17の直上には、柱状電極16Uが設けられている。柱状電極16Uは、絶縁膜D2、上側選択ゲートUSG、絶縁膜D3を貫通しており、その下端は半導体ピラー17に接続されている。柱状電極16Uと、絶縁膜D2、上側選択ゲートUSG及び絶縁膜D3との間には、ゲート絶縁膜GUが設けられている。柱状電極16L及び16Uは、不純物がドープされた半導体、例えば、多結晶シリコン又は非晶質シリコンにより形成されている。
各柱状電極16U、各半導体ピラー17及び各柱状電極16Lは一体的に連結されており、これにより、1本の柱状の半導体部材が構成されている。そして、上述の如く、柱状電極16Uは上側選択ゲートUSGを貫通し、半導体ピラー17は複数のワード線WLを貫通し、柱状電極16Lは下側選択ゲートLSGを貫通している。
また、絶縁膜D3上であって上側選択ゲートUSGが配置されている領域の直上域には、Y方向に延びる複数本のビット配線BLが設けられている。ビット配線BLは、金属、例えば、タングステン(W)、アルミニウム(Al)又は銅(Cu)によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。ビット配線BLは、半導体ピラー17の直上域に設けられており、各ビット配線BLは、Y方向に沿って配列された各列の柱状電極16Uの上端部に接続されている。これにより、半導体ピラー17は、Y方向に延びる列ごとに、異なるビット配線BLに接続されている。ビット配線BLは、Y方向に配列された複数の積層体14の直上域を通過するように連続的に配設されており、各積層体14の半導体ピラー17に共通接続されている。
更に、ビット配線BLが配置されている領域の−X方向側には、X方向に延びる複数本の上側選択ゲート配線USLが設けられている。上側選択ゲート配線USLは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。上側選択ゲート配線USLの本数は、上側選択ゲートUSGの本数と同じであり、各上側選択ゲート配線USLが各ビア18を介して各上側選択ゲートUSGに接続されている。
更にまた、ビット配線BLが配置されている領域の+X方向側には、1つの積層体14ごとに、X方向に延びる複数本のワード配線WLL、X方向に延びる1本の下側選択ゲート配線LSL、及びX方向に延びる1本のセルソース配線CSLが設けられている。ワード配線WLL、下側選択ゲート配線LSL、及びセルソース配線CSLは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。1つの積層体14に対応するワード配線WLLの本数は、ワード線WLの枚数と同じであり、各ワード配線WLLがビア19を介して各ワード線WLに接続されている。また、下側選択ゲート配線LSLはビア20を介して下側選択ゲートLSGに接続されており、セルソース配線CSLはコンタクト21を介してセルソースCSに接続されている。ビア19、20及びコンタクト21は、それらが接続される電極膜13の直上域であって、それより上層の電極膜13から見て+X方向側に外れた領域に形成されている。
ビット配線BL、上側選択ゲート配線USL、ワード配線WLL、下側選択ゲート配線LSL及びセルソース配線CSLは、高さ方向(Z方向)の位置、厚さ、材料が同一であり、例えば、1枚の金属膜がパターニングされて形成されたものである。各配線間は、層間絶縁膜(図示せず)によって絶縁されている。
更にまた、装置1においては、ビット配線BLを介して柱状電極16Uの上端部に電位を印加するドライバ回路、セルソース配線CSL、コンタクト21及びセルソースCSを介して柱状電極16Lの下端部に電位を印加するドライバ回路、上側選択ゲート配線USL及びビア18を介して上側選択ゲートUSGに電位を印加するドライバ回路、下側選択ゲート配線LSL及びビア20を介して下側選択ゲートLSGに電位を印加するドライバ回路、ワード配線WLL及びビア19を介して各ワード線WLに電位を印加するドライバ回路(いずれも図示せず)が設けられている。
次に、本実施形態に係る装置1の製造方法について説明する。
図3乃至図8は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
図3乃至図8は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図2に示すように、シリコン基板11の上層部分の矩形領域に不純物を導入し、セルソースCSを形成する。次に、シリコン基板11上に絶縁膜D1を成膜し、その後、下側選択ゲートLSGを形成する。次に、下側選択ゲートLSG及び絶縁膜D1を貫通してセルソースCSに到達する貫通孔をマトリクス状に形成し、各貫通孔の側面上にゲート絶縁膜GLを形成し、この貫通孔内に柱状電極16Lを形成する。
次に、シリコン基板11上に複数の絶縁膜12及び複数の電極膜13を交互に積層し、積層体14を形成する。このとき、例えば、絶縁膜12は、CVD法(Chemical Vapor Deposition法:化学気相成長法)によって酸化シリコン(SiO2)を堆積させることにより形成し、電極膜13は、CVD法により多結晶シリコンを堆積させることによって形成する。なお、電極膜13の周囲には、絶縁膜(図示せず)を形成する。
次に、図3に示すように、積層体14上にハードマスク31を形成する。ハードマスク31においては、貫通孔15(図2参照)を形成する予定の領域、すなわち、柱状電極16Lの直上域に、開口部31aを形成する。上方(+Z方向)から見て、開口部31aの形状は例えば円形とする。そして、ハードマスク31をマスクとしてドライエッチングを行い、積層体14における開口部31aの直下域に、貫通孔15を形成する。このとき、1つのチャンバー内で積層体14を連続して加工し、貫通孔15を一括して形成する。以下、貫通孔15の形成方法を詳細に説明する。
図4に示すように、電極膜13をエッチングする際には、エッチングガスとして、例えば、臭化水素(HBr)と酸素(O2)との混合ガス(以下、「HBr/O2ガス」と表記する)を使用する。また、このときのエッチング条件は、ラジカルの生成量が多く、反応生成物の排気量も多くなるような条件とする。これにより、ハードマスク31の開口部31aの直下域において、電極膜13が選択的に除去されて、開口部13aが形成される。開口部13aが絶縁膜12に到達した時点では、開口部13aの側面はほぼ垂直である。すなわち、開口部13aの形状は略円柱状であり、開口部13aの中心軸を含む断面において、開口部13aの側面はほとんど湾曲しておらず、Z方向にほぼ平行である。
次に、図5に示すように、HBr/O2ガスを使用して、さらにエッチングを進める。これにより、開口部13aの側面に対して、水平方向(XY方向)に向かってエッチングが進行する。この結果、開口部13aの側面が、外側に膨らむように凹状に加工される。すなわち、開口部13aはボウイング形状となり、開口部13aの中心軸を含む断面において、開口部13aの内側から見て、開口部13aの側面は凹状に湾曲する。
次に、図6に示すように、フッ化炭素(CF)を含むガスを用いてエッチングを行う。これにより、開口部13aの底面に露出している絶縁膜12がエッチングされ、選択的に除去されて、開口部12aが形成される。開口部12aの底面は下層の電極膜13に到達する。このとき、開口部12aの形状は、上端部の内径が下端部の内径よりも大きい順テーパー状となる。例えば、開口部12aは、上面の直径が相対的に大きく下面の直径が相対的に小さい逆円錐台形となる。なお、テーパー角度、すなわち、開口部12aの外形に一致する逆円錐台形において、上面と母線とのなす角度は、例えば、83°である。
一方、このエッチングにおいて、開口部31aの側面上、開口部13aの側面上及び新たに形成された開口部12aの側面上には、クロロカーボン重合膜等のCF系の保護膜32が形成される。これにより、電極膜13の露出面は、保護膜32によって保護され、追加エッチングされることがない。
次に、図7に示すように、再び、HBr/O2ガスを使用してエッチングを行う。これにより、開口部12aの底面に露出している電極膜13がエッチングされ、この電極膜13に開口部13aが形成される。このとき、開口部13aの形状は、1つ上の開口部13aと同様に、ボウイング形状となる。また、この電極膜13のエッチングに伴い、1つ上の開口部12aの側面の下部も、新たに形成された開口部13a内に進入したエッチングガスによって下側からエッチングされて、除去される。この結果、開口部12aの側面の下部は、Z方向中央部よりも開口部12aの中心軸から遠くなる。一方、開口部12aの側面の上部は、元々Z方向中央部よりも開口部12aの中心軸から遠い。このため、開口部12aの中心軸を含む断面において、開口部12aの側面は、開口部12aの内側から見て凸状となる。
以後、上述の工程を繰り返して、電極膜13及び絶縁膜12を交互にエッチングし、柱状電極16L(図2参照)まで到達させる。これにより、図8に示すように、中心軸15cを含む断面において、内側から見て、電極膜13内に位置する部分の側面15aが凹状に湾曲し、絶縁膜12内に位置する部分の側面15bが凸状となった貫通孔15が形成される。この貫通孔15の形状は、隣り合う一対の電極膜13及び絶縁膜12内に位置する部分の形状が基本単位となり、この基本単位がZ方向に繰り返された周期的な形状となる。
次に、図2に示すように、貫通孔15の側面上に、絶縁層25、電荷蓄積層26及び絶縁層27をこの順に形成する。次に、貫通孔15内に半導体材料、例えば、ドナーがドープされたN型の多結晶シリコン又は非晶質シリコンを埋め込み、半導体ピラー17を形成する。次に、積層体14上に絶縁膜D2、上側選択ゲートUSG、絶縁膜D3を形成し、これらの膜における半導体ピラー17の直上域に貫通孔を形成し、この貫通孔の側面上にゲート絶縁膜GUを形成し、この貫通孔内に柱状電極16Uを形成する。
次に、図1に示すように、積層体14の側方の絶縁膜に、ビア19、20及びコンタクト21を形成する。次に、全面に金属膜を形成し、パターニングすることにより、ビット配線BL、上側選択ゲート配線USL、ワード配線WLL、下側選択ゲート配線LSL及びセルソース配線CSLを形成する。これにより、不揮発性半導体記憶装置1が製造される。
次に、本実施形態の動作及び効果について説明する。
図1に示すように、装置1においては、ビット線BLを選択することにより、メモリセルのX座標を選び、上側選択ゲートUSGを選択することにより、メモリセルのY座標を選び、ワード線WLを選択することにより、メモリセルのZ座標を選ぶ。これにより、装置1内から1つのメモリセルを選択し、このメモリセルの電荷蓄積層26に対して電荷を注入又は引き出すことにより、データを記憶又は消去する。また、このメモリセルを通過するように、ビット線BLとセルソースCSとの間にセンス電流を流すことにより、記憶されたデータを読み出す。
図1に示すように、装置1においては、ビット線BLを選択することにより、メモリセルのX座標を選び、上側選択ゲートUSGを選択することにより、メモリセルのY座標を選び、ワード線WLを選択することにより、メモリセルのZ座標を選ぶ。これにより、装置1内から1つのメモリセルを選択し、このメモリセルの電荷蓄積層26に対して電荷を注入又は引き出すことにより、データを記憶又は消去する。また、このメモリセルを通過するように、ビット線BLとセルソースCSとの間にセンス電流を流すことにより、記憶されたデータを読み出す。
そして、本実施形態においては、図2に示すように、貫通孔15の中心軸15cを含む断面において、貫通孔15における電極膜13内に位置する部分の側面15aが湾曲している。これにより、側面15aの少なくとも一部は、積層方向(Z方向)に対して傾斜する。この結果、側面15aの全体が積層方向に対して平行である場合と比較して、側面15aの面積が大きくなり、従って、側面15a上に形成される電荷蓄積層26の面積が大きくなる。これにより、各メモリセルにおける電荷の蓄積量が多くなる。この結果、装置1を微細化しても、個々のメモリセルの電荷蓄積量を確保することが容易になり、信頼性を担保することができる。
また、貫通孔15の中心軸15cを含む断面において、貫通孔15の側面15aが湾曲しているため、側面15aが直線状である場合と比較して、側面15aの上端と下端とで、貫通孔15の直径が大きく異なることがない。このため、貫通孔15の形成が容易である。
更に、貫通孔15を形成する際に、電極膜13をエッチングするためのチャンバーで絶縁膜12を加工すると、絶縁膜12に形成される開口部12aの形状は順テーパー状となり、下方にいくほど直径が小さくなることが多い。この場合、仮に、貫通孔15の中心軸を含む断面において、電極膜13に形成される開口部13aの側面が内側から見て凸状であると、上方から見た貫通孔15の開口面積が過度に小さくなってしまい、貫通孔15の加工が進むにつれて、エッチングが困難になる。これに対して、本実施形態においては、電極膜13に形成される開口部13aの側面が外側に向かって膨らむことにより、貫通孔15の開口面積が過度に小さくなることがない。このため、貫通孔15の加工が進行しても、形状の垂直性が確保され、エッチングが困難になることがなく、アスペクト比が十分に高い貫通孔15を形成することができる。この結果、電極膜13の積層数を増やすことができ、メモリセルの集積度を向上させることができる。
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、本実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、本実施形態においては、多結晶シリコンからなる電極膜13をエッチングする際に、エッチングガスとして、臭化水素(HBr)と酸素(O2)との混合ガス(HBr/O2ガス)を使用する例を示したが、本発明はこれに限定されない。電極膜13をエッチングする際のエッチングガスとして、例えば、塩素(Cl2)と酸素(O2)との混合ガス(Cl2/O2ガス)、臭化水素(HBr)と窒素(N2)との混合ガス(HBr/N2ガス)、又は、塩素(Cl2)と窒素(N2)との混合ガス(Cl2/N2ガス)を使用してもよい。
また、本実施形態においては、絶縁膜12を酸化シリコン(SiO2)によって形成する例を示したが、本発明はこれに限定されない。例えば、絶縁膜12は、SiGeによって形成してもよい。これにより、エッチングが容易になる。また、絶縁膜12は、SiNによって形成してもよい。SiNは、半導体デバイスの分野ではよく使われる絶縁材料であり、その特性及び形成方法等はよく知られているため、取り扱いが容易である。更に、絶縁膜12は、SiOCによって形成してもよい。SiOCを用いることにより、絶縁膜12をポーラス(多孔質)状とすることができ、絶縁膜12の誘電率を下げることができる。更にまた、絶縁膜12は、炭素(C)によって形成してもよい。これにより、剥離が容易になる。
一方、本実施形態においては、電極膜13を多結晶シリコンによって形成する例を示したが、本発明はこれに限定されない。例えば、電極膜13は、非晶質シリコンによって形成してもよく、又は、アルミニウム(Al)、タングステン(W)、チタン(Ti)若しくはチタンナイトライド(TiN)等の金属によって形成してもよい。
更に、本実施形態においては、貫通孔15の中心軸15cを含む断面において、貫通孔15における電極膜13内に位置する部分の側面15aが、貫通孔15の内側から見て凹状に湾曲している例を示したが、側面15aは凸状に湾曲していてもよい。また、側面15aはテーパー状に傾斜していてもよい。この場合でも、側面15aの全体が積層方向に対して平行である場合と比較して、側面15aの面積を増大させ、電荷蓄積層26の面積を増大させ、メモリセルの電荷蓄積量を増加させることができる。
1 不揮発性半導体記憶装置、11 シリコン基板、12 絶縁膜、12a 開口部、13 電極膜、13a 開口部、14 積層体、15 貫通ホール、15a、15b 側面、15c 中心軸、16L、16U 柱状電極、17 半導体ピラー、18、19、20 ビア、21 コンタクト、25 絶縁層、26 電荷蓄積層、27 絶縁層、31 ハードマスク、31a 開口部、32 保護膜、BL ビット配線、CS セルソース、CSL セルソース配線、D1、D2、D3、D4 絶縁膜、GL、GU ゲート絶縁膜、LSG 下側選択ゲート、LSL 下側選択ゲート配線、USG 上側選択ゲート、USL 上側選択ゲート配線、WL ワード線、WLL ワード配線
Claims (5)
- 基板と、
前記基板上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、
前記貫通孔の内部に形成された半導体ピラーと、
少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、
を備え、
前記貫通孔における前記電極膜内に位置する部分の側面の少なくとも一部は、前記積層方向に対して傾斜していることを特徴とする不揮発性半導体記憶装置。 - 前記貫通孔の中心軸を含む断面において、前記貫通孔における前記電極膜内に位置する部分の側面が湾曲していることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記貫通孔の中心軸を含む断面において、前記貫通孔における前記電極膜内に位置する部分の側面は、前記貫通孔の内側から見て凹状になっていることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層する工程と、
前記積層された絶縁膜及び電極膜を積層方向に貫通する貫通孔を形成する工程と、
前記貫通孔の側面における少なくとも前記電極膜に相当する領域上に電荷蓄積層を形成する工程と、
前記貫通孔の内部に半導体ピラーを形成する工程と、
を備え、
前記貫通孔を形成する工程において、前記貫通孔における前記電極膜内に位置する部分の側面の少なくとも一部が、前記積層方向に対して傾斜するように、前記電極膜をエッチングすることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記貫通孔を形成する工程は、
前記電極膜をエッチングすることにより、前記電極膜に、側面が前記積層方向に平行な第1開口部を形成する工程と、
前記電極膜をさらにエッチングすることにより、前記第1開口部の側面を外側に膨らむように加工する工程と、
前記第1開口部の側面上に保護膜を形成すると共に前記絶縁膜をエッチングして、前記絶縁膜に、上端部の内径が下端部の内径よりも大きい第2開口部を形成する工程と、
を有し、
前記第1開口部の側面を外側に膨らむように加工する工程において、それより前に形成された前記第2開口部の側面の下部がエッチングされ、前記第2開口部の側面が、前記第2開口部の内側から見て凸状となることを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008125856A JP2009277770A (ja) | 2008-05-13 | 2008-05-13 | 不揮発性半導体記憶装置及びその製造方法 |
US12/408,344 US8072024B2 (en) | 2008-05-13 | 2009-03-20 | Nonvolatile semiconductor memory device and method for manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008125856A JP2009277770A (ja) | 2008-05-13 | 2008-05-13 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009277770A true JP2009277770A (ja) | 2009-11-26 |
Family
ID=41315328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008125856A Pending JP2009277770A (ja) | 2008-05-13 | 2008-05-13 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8072024B2 (ja) |
JP (1) | JP2009277770A (ja) |
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