JP2019121750A - エッチング方法およびエッチング装置 - Google Patents

エッチング方法およびエッチング装置 Download PDF

Info

Publication number
JP2019121750A
JP2019121750A JP2018002342A JP2018002342A JP2019121750A JP 2019121750 A JP2019121750 A JP 2019121750A JP 2018002342 A JP2018002342 A JP 2018002342A JP 2018002342 A JP2018002342 A JP 2018002342A JP 2019121750 A JP2019121750 A JP 2019121750A
Authority
JP
Japan
Prior art keywords
etching
process gas
etching step
film
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2018002342A
Other languages
English (en)
Inventor
亮 寺嶋
Ryo Terashima
亮 寺嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2018002342A priority Critical patent/JP2019121750A/ja
Priority to KR1020190003675A priority patent/KR20190085873A/ko
Priority to CN201910026345.7A priority patent/CN110034021B/zh
Priority to US16/245,411 priority patent/US10658193B2/en
Publication of JP2019121750A publication Critical patent/JP2019121750A/ja
Priority to JP2022075800A priority patent/JP7267484B2/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】階段形状の断面部分のラフネスを低減すること。【解決手段】エッチング方法は、第１のエッチング工程と、第２のエッチング工程と、を含む。第１のエッチング工程は、シリコン含有膜が形成され、当該シリコン含有膜の表面にフォトレジストが形成され、処理容器内に配置された被処理体に対して、フォトレジストをマスクとしてシリコン含有膜をエッチングする。第２のエッチング工程は、処理容器内に、酸素およびハロゲンを含有する第１のプロセスガスを供給する、または、ハロゲンを含有する第２のプロセスガスを供給した後に酸素を含有する第３のプロセスガスを供給する。エッチング方法は、第１のエッチング工程から第２のエッチング工程を複数回繰り返す。【選択図】図７

Description

開示の実施形態は、エッチング方法およびエッチング装置に関する。
３Ｄ ＮＡＮＤフラッシュメモリ等の三次元積層半導体メモリの製造には、プラズマを用いて多層膜を階段形状にエッチングする工程がある。多層膜を階段形状にエッチングする工程では、表面にマスクを形成した多層膜のエッチングと、多層膜上のマスクのトリミングとが交互に行われる。マスクのトリミングは、多層膜の積層構造を利用して階段形状を形成するために、マスク材料の鉛直方向のエッチングに対して水平方向のエッチングの比率を高めることが重要となる。
国際公開第２０１３／１２１９３６号
従来の階段形状のエッチングでは、階段形状の断面部分のラフネスが大きくなる。
実施形態の一態様に係るエッチング方法は、第１のエッチング工程と、第２のエッチング工程と、を含む。第１のエッチング工程は、シリコン含有膜が形成され、当該シリコン含有膜の表面にフォトレジストが形成され、処理容器内に配置された被処理体に対して、フォトレジストをマスクとしてシリコン含有膜をエッチングする。第２のエッチング工程は、処理容器内に、酸素およびハロゲンを含有する第１のプロセスガスを供給する、または、ハロゲンを含有する第２のプロセスガスを供給した後に酸素を含有する第３のプロセスガスを供給する。エッチング方法は、第１のエッチング工程から第２のエッチング工程を複数回繰り返す。
実施形態の一態様によれば、階段形状の断面部分のラフネスを低減できる。
図１は、３Ｄ ＮＡＮＤフラッシュメモリの構造を概念的に示した斜視図である。 図２は、図１の３Ｄ ＮＡＮＤフラッシュメモリの１−１断面図である。 図３は、実施形態に係るエッチング装置の構成の一例を示す断面図である。 図４Ａは、ウエハの構成の一例を模式的に示した図である。 図４Ｂは、フォトレジスト層のエッチング結果の一例を模式的に示した図である。 図４Ｃは、多層膜に形成された階段構造の一例を模式的に示した図である。 図４Ｄは、反応生成物が付着した状態の一例を模式的に示した図である。 図５Ａは、エッチングされた階段形状の一例を示す斜視図である。 図５Ｂは、エッチングされた階段形状の一例を示す上面図である。 図６は、ハロゲン族の元素と反応生成物の沸点の一例を示す図である。 図７は、実施形態に係るエッチング方法の流れの一例を示すフローチャートである。 図８Ａは、比較例のプロセス条件の一例を示す図である。 図８Ｂは、比較例のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。 図９Ａは、実施例１のプロセス条件とエッチングに関する評価の一例を示す図である。 図９Ｂは、実施例１のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。 図１０Ａは、実施例２−５のプロセス条件を示す図である。 図１０Ｂは、実施例２−５のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。 図１１Ａは、実施例６−８のプロセス条件を示す図である。 図１１Ｂは、実施例６−８のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。 図１２Ａは、実施例９−１０のプロセス条件を示す図である。 図１２Ｂは、実施例９−１０のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。 図１３Ａは、実施例１１−１２のプロセス条件を示す図である。 図１３Ｂは、実施例１１−１２のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。 図１４は、プロセスガスのラフネスとトリミングレートの依存関係の一例を示す図である。
以下、図面を参照して本願の開示するエッチング方法およびエッチング装置の実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を付すこととする。また、本実施形態により開示する発明が限定されるものではない。各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
［三次元積層半導体メモリの構造］
まず、実施形態に係るエッチング方法を用いて製造される三次元積層半導体メモリの一例について、図１及び図２を参照しながら説明する。図１は、３Ｄ ＮＡＮＤフラッシュメモリの構造を概念的に示した斜視図である。図２は、図１の３Ｄ ＮＡＮＤフラッシュメモリの１−１断面図である。３Ｄ ＮＡＮＤフラッシュメモリは、三次元積層半導体メモリの一例である。
図１に示したＮＡＮＤフラッシュメモリ１００は、例えば、各々が消去の一単位となる複数のブロックから構成される。図１には、二つのブロックＢＫ１、ＢＫ２が例示されている。ソース拡散層１０２は、半導体基板内に形成され、例えば全てのブロックに共通して１つ設けられる。ソース拡散層１０２は、コンタクトプラグＰＳを介して、ソース線ＳＬに接続される。ソース拡散層１０２上には、例えば、比誘電率の異なる第１の膜及び第２の膜が交互に積層された多層膜が形成される。図１では、多層膜は図示の便宜のために６層構造であるが、１６層や３２層であってもよく、それ以上であってもよい。
図１では、最上層を除く残りの５つの絶縁膜は、各ブロックＢＫ１、ＢＫ２内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の絶縁膜にコンタクトをとるために階段形状に形成される。これにより、多層膜は略ピラミッド状に形成される。最下層は、ソース線側セレクトゲート線ＳＧＳとなり、最下層及び最上層を除く残りの４つの絶縁膜は、４つのワード線ＷＬとなる。なお、図１では、多層膜の絶縁膜に１層ずつの階段形状を形成した場合を図示したが、多層膜は、２以上の絶縁膜ずつの階段形状が形成されてもよい。
最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックＢＫ１内には、例えば、６本の導電線が配置される。最上層の例えば６本の導電線は、６つのビット線側セレクトゲート線ＳＧＤとなる。
そして、ＮＡＮＤセルユニットを構成するための複数の活性層ＡＣは、複数の絶縁膜を突き抜けてソース拡散層１０２に達するように、Ｚ方向（半導体基板の表面に対して鉛直方向）に柱状に形成される。
複数の活性層ＡＣの上端は、Ｙ方向に延びる複数のビット線ＢＬに接続される。また、ソース線側セレクトゲート線ＳＧＳは、コンタクトプラグＰＳＧを介して、Ｘ方向に延びる引き出し線ＳＧＳ１に接続されている。ワード線ＷＬは、それぞれコンタクトプラグＰＷ１〜ＰＷ４を介してＸ方向に延びる引き出し線Ｗ１〜Ｗ４に接続される。
さらに、ビット線側セレクトゲート線ＳＧＤは、それぞれ、コンタクトプラグＰＳＤを介して、Ｘ方向に延びる引き出し線ＳＧＤ１に接続される。複数のビット線ＢＬ及び引き出し線ＳＧＳ１，引き出し線Ｗ１〜Ｗ４は、例えば金属から構成される。
図２は、図１の１−１線に沿って切断された断面図である。ソース線側セレクトゲート線ＳＧＳ及びワード線ＷＬ１〜ＷＬ４は、コンタクトプラグＰＳＧ、コンタクトプラグＰＷ１〜ＰＷ４を介してＸ方向に延びる引き出し線ＳＧＳ１，引き出し線Ｗ１〜Ｗ４から図示しないドライバを構成するトランジスタＴｒに接続される。
［エッチング装置の全体構成］
次に、実施形態に係るエッチング装置の全体構成について、図３は、実施形態に係るエッチング装置の構成の一例を示す断面図である。エッチング装置１０は、下部２周波数の平行平板型（容量結合型）プラズマエッチング装置として構成されており、例えば表面がアルマイト処理（陽極酸化処理）されたアルミニウムからなる円筒形の真空チャンバ（処理容器）１１を有している。チャンバ１１は、接地されている。
チャンバ１１内には、被処理体としての半導体ウエハＷ（以下、ウエハＷと称呼する）を載置する載置台１２が設けられている。載置台１２は、たとえばアルミニウムからなり、絶縁性の筒状保持部１４を介してチャンバ１１の底から鉛直上方に延びる筒状支持部１６に支持されている。載置台１２の上面であって静電チャック４０の周縁部には、エッチングの面内均一性を高めるために、例えばシリコンから構成されたフォーカスリング１８が配置されている。
チャンバ１１の側壁と筒状支持部１６との間には、排気路２０が形成されている。排気路２０には、環状のバッフル板２２が取り付けられている。排気路２０の底部には、排気口２４が設けられ、排気管２６を介して排気装置２８に接続されている。排気装置２８は、図示しない真空ポンプを有しており、チャンバ１１内の処理空間を所定の真空度まで減圧する。チャンバ１１の側壁には、ウエハＷの搬入出口を開閉する搬送用のゲートバルブ３０が取り付けられている。
載置台１２には、プラズマ中のイオン引き込み用（バイアス用）の第１高周波電源３１及びプラズマ生成用の第２高周波電源３２が整合器３３及び整合器３４を介してそれぞれ電気的に接続されている。第１高周波電源３１は、載置台１２上のウエハＷにプラズマのイオンを引き込むのに寄与する周波数、例えば、０．４ＭＨｚの第１高周波電力を載置台１２に印加する。第２高周波電源３２は、チャンバ１１内にてプラズマを生成するために寄与する周波数、例えば、１００ＭＨｚの第２高周波電力を載置台１２に印加する。このようにして、載置台１２は、下部電極としても機能する。チャンバ１１の天井部には、後述するシャワーヘッド３８が接地電位の上部電極として設けられている。これにより、第２高周波電源３２からの高周波電力は、載置台１２とシャワーヘッド３８との間に容量的に印加される。
載置台１２の上面には、ウエハＷを静電吸着力で保持するための静電チャック４０が設けられている。静電チャック４０は、導電膜からなる電極４０ａを一対の絶縁膜の間に挟み込んだものである。電極４０ａには、直流電圧源４２がスイッチ４３を介して電気的に接続されている。静電チャック４０は、直流電圧源４２からの電圧により、クーロン力でウエハＷを静電チャック上に吸着保持する。
伝熱ガス供給源５２は、Ｈｅガス等の伝熱ガスをガス供給ライン５４に通して静電チャック４０の上面とウエハＷの裏面との間に供給する。
天井部のシャワーヘッド３８は、多数のガス通気孔５６ａを有する電極板５６と、電極板５６を着脱可能に支持する電極支持体５８とを有する。ガス供給源６２は、エッチングに用いる各種のガスを供給可能とされている。例えば、ガス供給源６２は、Ａｒ、Ｏ２、Ｃ４Ｆ８、Ｈｅ、ＣＨ3Ｆ、ＣＦ４、ＮＦ３、Ｃｌ２などの各種のガスを供給可能とされている。ガス供給源６２は、ガス供給配管６４を介してガス導入口６０ａからシャワーヘッド３８内にガスを供給する。シャワーヘッド３８は、ガス供給源６２から供給されたガスを多数のガス通気孔５６ａからチャンバ１１内に供給する。
チャンバ１１の周囲には、環状または同心円状に延在する磁石６６が配置され、磁力によりチャンバ１１内のプラズマ生成空間に生成されるプラズマを制御する。
載置台１２の内部には、冷媒管７０が設けられている。冷媒管７０には、チラーユニット７１から配管７２，７３を介して所定温度の冷媒が循環供給される。また、静電チャック４０の裏面には、ヒータ７５が設けられている。ヒータ７５には、交流電源４４から所望の交流電圧が印加される。かかる構成によれば、チラーユニット７１による冷却と、ヒータ７５による加熱とによってウエハＷを所望の温度に調整することができる。チラーユニット７１およびヒータ７５の温度制御は、制御部８０からの指令に基づき行われる。本実施形態では、例えば、ウエハＷの温度を４５℃に調整する。
制御部８０は、エッチング装置１０に取り付けられた各部、たとえば排気装置２８、交流電源４４、直流電圧源４２、静電チャック用のスイッチ４３、第１及び第２高周波電源３１，３２、整合器３３，３４、伝熱ガス供給源５２、ガス供給源６２及びチラーユニット７１を制御する。なお、制御部８０は、図示しないホストコンピュータとも接続されている。
制御部８０は、図示しないＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有し、ＣＰＵは、図示しない記憶部に格納された各種のプログラムやレシピに従って、エッチング装置１０に各種の処理を実行させる。例えば、制御部８０は、多層膜に階段形状を形成するエッチング工程をエッチング装置１０に実行させる。記憶部は、例えば半導体メモリ、磁気ディスク、または光学ディスクなどを用いてＲＡＭ、ＲＯＭとして実現されうる。プログラムやレシピは、記憶媒体に格納して提供され、図示しないドライバを介して記憶部に読み込まれるものであってもよく、また、図示しないネットワークからダウンロードされて記憶部に格納されるものであってもよい。また、上記各部の機能を実現するために、ＣＰＵに代えてＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）が用いられてもよい。なお、制御部８０の機能は、ソフトウエアを用いて動作することにより実現されてもよく、ハードウエアを用いて動作することにより実現されてもく、ソフトウエアとハードウエアの両方を用いて実現されてもよい。
次に、実施形態に係るエッチング装置１０がエッチングを行なう際の動作の流れを簡単に説明する。エッチングを行なう際、ゲートバルブ３０は開口する。チャンバ１１内には、ゲートバルブ３０から、搬送アーム上に保持されたウエハＷが搬入される。搬入されたウエハＷは、載置台１２から上昇させた図示しないプッシャーピンに保持され、プッシャーピンを降下させることにより、静電チャック４０上に載置される。ウエハＷを搬入後、ゲートバルブ３０が、閉じられる。ガス供給源６２は、エッチングに用いるプロセスガスを所定の流量および流量比でチャンバ１１内に導入する。また、排気装置２８は、チャンバ１１内の圧力を設定値に減圧する。さらに、第１高周波電源３１及び第２高周波電源３２は、所定のパワーの高周波電力を載置台１２に供給する。また、直流電圧源４２は、静電チャック４０の電極４０ａに電圧を印加して、ウエハＷを静電チャック４０上に固定する。また、伝熱ガス供給源５２は、静電チャック４０の上面とウエハＷの裏面との間に伝熱ガスとしてＨｅガスを供給する。シャワーヘッド３８からシャワー状に導入されたプロセスガスは、第２高周波電源３２からの高周波電力によりプラズマ化される。これにより、上部電極（シャワーヘッド３８）と下部電極（載置台１２）との間のプラズマ生成空間にプラズマが生成される。プラズマ中のイオンは、第１高周波電源３１からの高周波電力によりウエハＷに向かって引き込まれる。これにより、ウエハＷの主面は、プラズマによってエッチングされる。
プラズマエッチング終了後、ゲートバルブ３０は、開口する。ウエハＷは、プッシャーピンにより持ち上げられ保持される。チャンバ１１内には、ゲートバルブ３０から、搬送アームが搬入される。プッシャーピンが下げられ、ウエハＷは、搬送アーム上に保持される。搬送アームは、ウエハＷをチャンバ１１の外へ搬出し、次のウエハＷをチャンバ１１内へ搬入する。この処理を繰り返すことで連続してウエハＷが処理される。
［階段形状を形成するエッチング工程］
次に、階段形状を形成するエッチング工程について説明する。図４Ａは、ウエハの構成の一例を模式的に示した図である。ウエハＷには、第１の膜１１０と第２の膜１２０とが交互に積層された多層膜ｍｌが形成されている。多層膜ｍｌは、例えば、第１の膜１１０及び第２の膜１２０が交互に数十層から数百層積層されているものとする。
第１の膜１１０及び第２の膜１２０は、比誘電率が異なる絶縁膜である。比誘電率が異なる多層膜ｍｌとして、本実施形態では、第１の膜１１０にシリコン酸化膜（ＳｉＯ２）、第２の膜１２にシリコン窒化膜（ＳｉＮ）が形成されている。
ただし、第１の膜１１０及び第２の膜１２０の組み合わせは、上記のシリコン酸化膜／シリコン窒化膜に限られない。例えば、第１の膜１１０にポリシリコン膜（不純物ドーピング）、第２の膜１２０にポリシリコン膜（不純物ドーピングなし）が形成されてもよい。ドープの有無により第１の膜１１０及び第２の膜１２０の比誘電率を異ならせることができる。不純物ドーピングの不純物として、例えばボロン等をドーピングしてもよい。
また、第１の膜１１０及び第２の膜１２０の組み合わせとしては、第１の膜１１０にシリコン酸化膜（ＳｉＯ２）、第２の膜１２０にポリシリコン膜（不純物ドーピング）が形成されてもよい。また、第１の膜１１０及び第２の膜１２０の組み合わせとしては、第１の膜１１０にシリコン酸化膜（ＳｉＯ２）、第２の膜１２０にポリシリコン膜（不純物ドーピングなし）が形成されてもよい。
多層膜ｍｌの直上には、マスクとして機能するフォトレジスト層ＰＲが設けられている。このフォトレジスト層ＰＲの主に水平方向のエッチングが、階段形状の形成に寄与する。フォトレジスト層ＰＲの材料としては、有機膜、アモルファスカーボン膜（α―Ｃ）が一例として挙げられる。
エッチング装置１０は、第１のエッチング工程と、第２のエッチング工程とを含み、第１のエッチング工程から第２のエッチング工程を所定回繰り返すエッチング処理を行って、ウエハＷに対してエッチングを行って多層膜ｍｌに階段形状を形成する。
第１のエッチング工程では、第１の膜１１０及び第２の膜１２０をエッチングする。第１の膜１１０と第２の膜１２０は、別のプロセスを用いてエッチングしてもよい。また、第１の膜１１０と第２の膜１２０は、同じプロセスを用いてエッチングしてもよい。
第１のエッチング工程により、ウエハＷでは、フォトレジスト層ＰＲがマスクとして機能し、多層膜ｍｌの表面のフォトレジスト層ＰＲで覆われていない部分が主にエッチングされる。
第１のエッチング工程の後に、第２のエッチング工程では、フォトレジスト層ＰＲをエッチングする。第２のエッチング工程では、鉛直方向に対する水平方向のエッチングを高め、フォトレジスト層ＰＲがなるべく水平方向にエッチングされるように、プロセス条件が適正化される。第２のエッチング工程のエッチングは、フォトレジスト層ＰＲの側面もエッチングするため、トリミングとも呼ばれる。
第２のエッチング工程により、ウエハＷでは、フォトレジスト層ＰＲの多層膜ｍｌに対して反対側となる鉛直方向の表面と、水平方向の表面がエッチングされる。
図４Ｂは、フォトレジスト層のエッチング結果の一例を模式的に示した図である。図４Ｂに示すように、フォトレジスト層ＰＲは、鉛直方向にエッチングされると共に、水平方向にもエッチングされる。図４Ｂには、１回の第２のエッチング工程において、フォトレジスト層ＰＲの鉛直方向にエッチングされた加工量ＴＶと、水平方向にエッチングされた加工量ＴＬとが示されている。第２のエッチング工程は、ＴＬ／ＴＶが大きいほど好ましい。
階段形状を形成するエッチング工程では、第１のエッチング工程による多層膜ｍｌのエッチングと、第２のエッチング工程によるフォトレジスト層ＰＲの後退を繰り返して、多層膜ｍｌに、階段構造を形成する。
図４Ｃは、多層膜に形成された階段構造の一例を模式的に示した図である。図４Ｃの例は、第１のエッチング工程を５回行い、第２のエッチング工程を４回行った状態であり、５段の階段構造が形成されている。なお、図４Ｃの例では、１回の第１のエッチング工程で、第１の膜１１０および第２の膜１２０を複数層エッチングしている。図４Ｃには、階段構造を形成するエッチング工程において、フォトレジスト層ＰＲの鉛直方向にエッチングされた総加工量ＡＶと、水平方向にエッチングされた総加工量ＡＬとが示されている。また、図４Ｃには、階段構造の平面となるテラス部分のテラス幅Ｗｔと、階段構造の断面部分の角度であるテーパー角θが示されている。
ところで、従来の階段形状のエッチングでは、階段形状の断面部分のラフネスが大きくなる場合がある。例えば、多層膜ｍｌをエッチングする第１のエッチング工程により、フォトレジスト層ＰＲの側面には、反応生成物が付着する。この反応生成物は、例えば、多層膜ｍｌをエッチングした際に生成されるシリコン含有する反応生成物である。
図４Ｄは、反応生成物が付着した状態の一例を模式的に示した図である。図４Ｄに示すように、フォトレジスト層ＰＲの側面には、シリコン含有する反応生成物（Ｓｉ系デポ）が付着する。第１のエッチング工程でシリコン含有する反応性生物がフォトレジスト層ＰＲの側面に不均一に付着した場合、第２のエッチング工程においてシリコン含有する反応生成物の付着量によってエッチング量に差が生じるため、フォトレジスト層ＰＲの側面に凹凸が生じる。この凹凸形状が次の第１のエッチング工程で多層膜ｍｌに転写される。さらに、第１のエッチング工程と第２のエッチング工程が繰り返されることによって、ウエハＷの多層膜ｍｌに形成された階段形状の断面部分のラフネスが大きくなる。
図５Ａは、エッチングされた階段形状の一例を示す斜視図である。図５Ｂは、エッチングされた階段形状の一例を示す上面図である。図５Ａおよび図５Ｂは、ＳＥＭ（Scanning Electron Microscope）画像を図示したものである。図５Ａおよび図５Ｂに示すように、階段形状の断面ＳＦには、凹凸が生じている。
そこで、本実施形態に係るエッチング装置１０は、第２のエッチング工程において、チャンバ１１内の圧力を第１のエッチング工程よりも高い所定の圧力状態とする。そして、エッチング装置１０は、チャンバ１１内に、酸素およびハロゲンを含有する第１のプロセスガスを供給する。例えば、本実施形態に係るエッチング装置１０は、Ｏ２およびＣｌ２を含有する第１のプロセスガスをシャワーヘッド３８から供給する。
図６は、ハロゲン族の元素と反応生成物の大気圧（１気圧）の状態での沸点の一例を示す図である。図６には、ハロゲン族の元素として、Ｆ、Ｃｌ、Ｂｒが示されている。また、図６には、Ｆ、Ｃｌ、Ｂｒと反応して生成される代表的な反応生成物が示されている。Ｆ、Ｃｌ、Ｂｒのハロゲンガスをそれぞれ第２のエッチング工程のプロセスガスに含有させた場合、ハロゲンガスは、フォトレジスト層ＰＲの側面等に付着したシリコン含有する反応生成物と反応して、Ｓｉ系の反応生成物を生成する。また、ハロゲンガスは、フォトレジスト層ＰＲと反応して、Ｃ系の反応生成物を生成する。例えば、Ｃｌは、Ｓｉ系の反応生成物として、ＳｉＣｌ４を生成する。また、Ｃｌは、Ｃ系の反応生成物として、ＣＣｌ４を生成する。ＳｉＣｌ４は、１気圧の状態で沸点が５７．７℃である。ＣＣｌ４は、１気圧の状態で沸点が７６．８℃である。このように、Ｓｉ系の反応生成物の沸点＜Ｃ系の反応生成物の沸点の場合、Ｓｉ系の反応生成物を選択的に除去しやすい状態となる。Ｃｌよりも元素番号が大きいハロゲン族の元素では、何れもＳｉ系の反応生成物の沸点＜Ｃ系の反応生成物の沸点となる。
実施形態に係るエッチング装置１０は、シリコン含有する反応生成物と反応して、当該反応生成物を第２のエッチング工程の圧力状態より高い蒸気圧を有する第１の物質に変質し、フォトレジスト層ＰＲと反応して、第２のエッチング工程の圧力状態より低い蒸気圧を有する第２の物質を生成する特性のハロゲン族の何れかの元素を第２のエッチング工程のプロセスガスに含有させる。例えば、エッチング装置１０は、Ｃｌ２のガスを第２のエッチング工程のプロセスガスに含有させる。
実施形態に係るエッチング装置１０は、第２のエッチング工程の処理容器内の圧力において、Ｓｉ系の反応生成物の沸点より高く、Ｃ系の反応生成物の沸点より低い温度にウエハＷの温度に調整する。例えば、エッチング装置１０は、処理容器内の圧力を８０００Ｔｏｒｒ［８Ｔｏｒｒ］、ウエハＷの温度を４５℃に調整する。ここで、図６の例は、大気圧（１気圧）の沸点である。第２のエッチング工程は、減圧下（８Ｔｏｒｒ）なので、ウエハＷの温度が低い設定となっている。これにより、ＳｉＣｌ４とＳｉＣｌ４のうち、ＳｉＣｌ４が気化し、フォトレジスト層ＰＲの側面等に付着したシリコン含有する反応生成物が除去される。なお、第２のエッチング工程のプロセスガスに含有させるハロゲンは、ウエハＷの温度に応じて定めてよい。
これにより、フォトレジスト層ＰＲは、側面に付着した反応生成物が除去されて、反応生成物による凹凸が生じなくなる。この結果、実施形態に係るエッチング装置１０は、ウエハＷの多層膜ｍｌに形成される階段形状の断面部分のラフネスを低減できる。
また、本実施形態に係るエッチング装置１０は、第２のエッチング工程において、酸素およびハロゲンに加え、フロロカーボン、ハイドロフロロカーボンの少なくとも一方を含有する第１のプロセスガスをシャワーヘッド３８から供給する。例えば、本実施形態に係るエッチング装置１０は、酸素およびハロゲンに加え、ＣＦ４、ＮＦ３の少なくとも一方を含有する第１のプロセスガスをシャワーヘッド３８から供給する。これにより、エッチング装置１０は、エッチングレートの低下を抑制できる。
なお、本実施形態に係るエッチング装置１０は、第２のエッチング工程において、チャンバ１１内に、酸素およびハロゲンを含有する第１のプロセスガスを供給するものとしたが、酸素とハロゲンを別々に供給してもよい。例えば、エッチング装置１０は、チャンバ１１内に、ハロゲンを含有する第２のプロセスガスを供給した後に、酸素を含有する第３のプロセスガスを供給してもよい。この場合、ハロゲンを含有する第２のプロセスガスによって、フォトレジスト層ＰＲの側面等に付着したシリコン含有する反応生成物が除去される。そして、酸素を含有する第３のプロセスガスによって、フォトレジスト層ＰＲがエッチングされる。よって、この場合も、エッチング装置１０は、ウエハＷの多層膜ｍｌに形成される階段形状の断面部分のラフネスを低減できる。
ところで、多層膜ｍｌは、第１のエッチング工程のエッチングによって露出した露出面がダメージを受ける場合がある。例えば、エッチングによって、露出した多層膜ｍｌの側面のシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ２）の水平面がダメージを受ける場合がある。
そこで、本実施形態に係るエッチング装置１０は、第２のエッチング工程において、ハロゲンを含有する第２のプロセスガスの供給の前に、酸素を含有する第４のプロセスガスを供給してもよい。酸素を含有する第４のプロセスガスによって、露出面が酸化される。これにより、エッチング装置１０は、第１のエッチング工程のエッチングによる露出面がダメージを受けることを抑制できる。
［エッチングの流れ］
次に、本実施形態に係るエッチング装置１０が実施するエッチング方法の流れを説明する。図７は、実施形態に係るエッチング方法の流れの一例を示すフローチャートである。図７は、階段形状を形成するエッチング工程の流れを示している。
制御部８０は、カウンタｎを１に初期化する（ステップＳ１０）。制御部８０は、チャンバ１１内に配置されたウエハＷに対して、フォトレジスト層ＰＲをマスクとして多層膜ｍｌをエッチングする第１のエッチング工程を行うようエッチング装置１０を制御する（ステップＳ１１）。制御部８０は、チャンバ１１内の圧力を第１のエッチング工程よりも高い所定の圧力状態とし、チャンバ１１内に、酸素およびハロゲンを含有する第１のプロセスガスを供給する第２のエッチング工程を行うようエッチング装置１０を制御する（ステップＳ１２）。
制御部８０は、カウンタｎの値が階段形状の段数に対応する所定値以上となったか否かを判定する（ステップＳ１３）。カウンタｎの値が所定値未満の場合（Ｓ１３：Ｎｏ）、制御部８０は、カウンタｎに１を加算し（ステップＳ１４）、上述のステップＳ１１へ移行する。
一方、カウンタｎの値が所定値以上の場合（Ｓ１３：Ｙｅｓ）、処理を終了する。
以下、実施例を用いて効果を説明する。最初に、比較例を説明する。図８Ａは、比較例のプロセス条件の一例を示す図である。ウエハＷは、図４Ａに示すように構成されている。第１の膜１１０は、シリコン酸化膜とする。第２の膜１２０は、シリコン窒化膜とする。図８Ａには、第１のエッチング工程と、第２のエッチング工程のプロセス条件が示されている。第１のエッチング工程では、シリコン酸化膜（Ｏｘ）のエッチングと、シリコン窒化膜（ＳｉＮ）のエッチングで、プロセス条件を変えており、プロセス条件を交互に切り替えてシリコン酸化膜とシリコン窒化膜のエッチングを行う。サイクル（Cycle）Ａは、階段形状の１階層でシリコン酸化膜とシリコン窒化膜をエッチングする回数である。図８Ａの例では、第１のエッチング工程として、シリコン酸化膜（Ｏｘ）のエッチングと、シリコン窒化膜（ＳｉＮ）のエッチングとを交互に３回繰り返し、その後、第２のエッチング工程として、フォトレジスト層ＰＲのエッチングを行う。サイクル（Cycle）Ｂは、サイクルＡを繰り返す回数である。図８Ａの例では、サイクルＡを５回行う。これにより、ウエハＷの多層膜ｍｌには、サイクルＢの回数に応じた階層の階段形状が形成される。
例えば、比較例では、第１のエッチング工程のシリコン酸化膜（Ｏｘ）のエッチングを以下のプロセス条件で行う。
エッチング時間： ９．０［ｓｅｃ］
圧力： ５０［ｍＴｏｒｒ］
第２高周波電源３２（１００ＭＨｚ）のパワー： ２４００［Ｗ］
第１高周波電源３１（０．４ＭＨｚ）のパワー： ２００［Ｗ］
ガス種及びガス流量： Ａｒ／Ｏ２／Ｃ４Ｆ８＝６００／２０／３５［ｓｃｃｍ］
また、比較例では、第１のエッチング工程のシリコン窒化膜（ＳｉＮ）のエッチングを以下のプロセス条件で行う。
エッチング時間： １２．０［ｓｅｃ］
圧力： ５０［ｍＴｏｒｒ］
第２高周波電源３２（１００ＭＨｚ）のパワー： １８００［Ｗ］
第１高周波電源３１（０．４ＭＨｚ）のパワー： ３００［Ｗ］
ガス種及びガス流量： Ｏ２／Ｈｅ／ＣＨ3Ｆ＝６０／１５０／１００［ｓｃｃｍ］
また、比較例では、第２のエッチング工程を以下のプロセス条件で行う。比較例は、２のエッチング工程のプロセスガスを酸素のみとしており、ハロゲン、フロロカーボン、ハイドロフロロカーボンを含有させていない。
エッチング時間： １５．０［ｓｅｃ］
圧力： ８０００［ｍＴｏｒｒ］
第２高周波電源３２（１００ＭＨｚ）のパワー： ５０００［Ｗ］
第１高周波電源３１（０．４ＭＨｚ）のパワー： ０［Ｗ］
ガス種及びガス流量： Ｏ２＝１０００［ｓｃｃｍ］
エッチング装置１０は、比較例のプロセス条件に従い、ウエハＷの多層膜ｍｌに階段形状を形成するエッチング工程を行う。
図８Ｂは、比較例のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。図８Ｂの例では、評価として、フォトレジスト層ＰＲの平均トリミングレート、階段形状の断面部分のラフネス３σ、ＴＬ／ＴＶを示している。なお、階段形状の断面部分のラフネス３σは、４段目の断面部分から求めている。
比較例のプロセス条件では、エッチングに関する評価が以下のようになる。
フォトレジスト層ＰＲの平均トリミングレート： １８９８．４［ｎｍ／ｍｉｎ］
階段形状の断面部分のラフネス３σ： １２．３［ｎｍ］
ＴＬ／ＴＶ： ０．６５
次に、実施例１を説明する。図９Ａは、実施例１のプロセス条件とエッチングに関する評価の一例を示す図である。実施例１の第１のエッチング工程は、比較例と同じプロセス条件である。一方、実施例１の第２のエッチング工程は、比較例から、エッチング時間を短く変更し、プロセスガスに、Ｏ２と、ＣＦ４と、Ｃｌ２とを含有させている。
例えば、実施例１の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
エッチング時間： １０．０［ｓｅｃ］
ガス種及びガス流量： Ｏ２／ＣＦ４／Ｃｌ２＝１０００／１６０／４０［ｓｃｃｍ］
エッチング装置１０は、実施例１のプロセス条件に従い、ウエハＷの多層膜ｍｌに階段形状を形成するエッチング工程を行う。
図９Ｂは、実施例１のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。図９Ｂの例では、評価として、フォトレジスト層ＰＲの平均トリミングレート、階段形状の断面部分のラフネス３σ、ＴＬ／ＴＶを示している。
実施例１のプロセス条件では、エッチングに関する評価が以下のようになる。
フォトレジスト層ＰＲの平均トリミングレート： ３５１９．６［ｎｍ／ｍｉｎ］
階段形状の断面部分のラフネス３σ： ４．５［ｎｍ］
ＴＬ／ＴＶ： ０．７２
このように、実施例１は、比較例と比べて、ラフネス３σの値が小さくなっており、階段形状の断面部分のラフネスを低減できている。また、実施例１は、比較例と比べて、平均トリミングレートおよびＴＬ／ＴＶが向上している。
次に、実施例２−５を説明する。図１０Ａは、実施例２−５のプロセス条件を示す図である。実施例２−５の第１のエッチング工程は、比較例と同じプロセス条件である。一方、実施例２−５の第２のエッチング工程は、実施例１よりもエッチング時間を長くしており、プロセスガスに、酸素と、Ｃｌ２とを含有させており、Ｃｌ２の含有の割合を変化させている。図１０Ａでは、Ｃｌ２のガス流量を「ｘｘ」と表記している。
例えば、実施例２の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
ガス種及びガス流量： Ｏ２／Ｃｌ２＝１０００／５［ｓｃｃｍ］
実施例３の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
ガス種及びガス流量： Ｏ２／Ｃｌ２＝１０００／１０［ｓｃｃｍ］
実施例４の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
ガス種及びガス流量： Ｏ２／Ｃｌ２＝１０００／２０［ｓｃｃｍ］
実施例５の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
ガス種及びガス流量： Ｏ２／Ｃｌ２＝１０００／４０［ｓｃｃｍ］
エッチング装置１０は、実施例２−５のプロセス条件に従い、それぞれウエハＷの多層膜ｍｌに階段形状を形成するエッチング工程を行う。
図１０Ｂは、実施例２−５のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。図１０Ｂの例では、評価として、平均テラス幅、平均テーパー角、階段形状の断面部分のラフネス３σ、ＴＬ／ＴＶを示している。
また、図１０Ｂには、比較例（Ｏ２＝１０００［ｓｃｃｍ］）の評価結果も示している。
比較例のプロセス条件では、エッチングに関する評価が以下のようになる。
平均テラス幅： ４７４．６［ｎｍ］
平均テーパー角： ７３度
階段形状の断面部分のラフネス３σ： １２．３［ｎｍ］
ＴＬ／ＴＶ： ０．６５
実施例２のプロセス条件では、エッチングに関する評価が以下のようになる。
平均テラス幅： ６３３．５［ｎｍ］
平均テーパー角： ７９度
階段形状の断面部分のラフネス３σ： ４．３［ｎｍ］
ＴＬ／ＴＶ： ０．７３
実施例３のプロセス条件では、エッチングに関する評価が以下のようになる。
平均テラス幅： ５９９．０［ｎｍ］
平均テーパー角： ７７度
階段形状の断面部分のラフネス３σ： ５．８［ｎｍ］
ＴＬ／ＴＶ： ０．７２
実施例４のプロセス条件では、エッチングに関する評価が以下のようになる。
平均テラス幅： ４６１．６［ｎｍ］
平均テーパー角： ７７度
階段形状の断面部分のラフネス３σ： ４．９［ｎｍ］
ＴＬ／ＴＶ： ０．６６
実施例５のプロセス条件では、エッチングに関する評価が以下のようになる。
平均テラス幅： ４０９．３［ｎｍ］
平均テーパー角： ７７度
階段形状の断面部分のラフネス３σ： ５．８［ｎｍ］
ＴＬ／ＴＶ： ０．６４
このように、実施例２−５は、比較例と比べて、ラフネス３σの値が小さくなっており、階段形状の断面部分のラフネスを低減できている。実施例２−５の結果から、第２のエッチング工程のプロセスガスは、Ｏ２に対するＣｌ２の含有割合が０．５％以上であれば、階段形状の断面部分のラフネスを低減できる。
一方、実施例２−５は、比較例と比べて、平均テラス幅が同程度かまたは若干低下している。第２のエッチング工程を同じ時間行っても、フォトレジスト層ＰＲの側面のトリミングレートが大きい場合、テラス幅が大きくなる。実施例２−５は、平均テラス幅が比較例と同程度かまたは若干低下しているため、実施例１と比べて、平均トリミングレートが若干低くなっている。
次に、実施例６−８を説明する。図１１Ａは、実施例６−８のプロセス条件を示す図である。実施例６−８の第１のエッチング工程は、比較例と同じプロセス条件である。一方、実施例６−８の第２のエッチング工程は、実施例１よりもエッチング時間を長くしており、プロセスガスに、Ｏ２と、ＣＦ４とを含有させており、ＣＦ４の含有の割合を変化させている。図１１Ａでは、ＣＦ４のガス流量を「ｘｘ」と表記している。
例えば、実施例６の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
ガス種及びガス流量： Ｏ２／ＣＦ４＝１０００／２０［ｓｃｃｍ］
実施例７の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
ガス種及びガス流量： Ｏ２／ＣＦ４＝１０００／８０［ｓｃｃｍ］
実施例８の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
エッチング時間： １０．０［ｓｅｃ］
ガス種及びガス流量： Ｏ２／ＣＦ４＝１０００／１６０［ｓｃｃｍ］
エッチング装置１０は、実施例６−８のプロセス条件に従い、それぞれウエハＷの多層膜ｍｌに階段形状を形成するエッチング工程を行う。
図１１Ｂは、実施例６−８のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。図１１Ｂの例では、評価として、平均テラス幅、平均テーパー角、階段形状の断面部分のラフネス３σ、ＴＬ／ＴＶを示している。また、図１１Ｂには、図１０Ｂと同様に、比較例（Ｏ２＝１０００［ｓｃｃｍ］）の評価結果も示している。
実施例６のプロセス条件では、エッチングに関する評価が以下のようになる。
平均テラス幅： ４８８．６［ｎｍ］
平均テーパー角： ７５度
階段形状の断面部分のラフネス３σ： １０．９［ｎｍ］
ＴＬ／ＴＶ： ０．６５
実施例７のプロセス条件では、エッチングに関する評価が以下のようになる。
平均テラス幅： ８７６．９［ｎｍ］
平均テーパー角： ７３度
階段形状の断面部分のラフネス３σ： １２．５［ｎｍ］
ＴＬ／ＴＶ： ０．７９
実施例８のプロセス条件では、エッチングに関する評価が以下のようになる。なお、実施例８では、エッチング時間を１０．０［ｓｅｃ］と短くしたため、平均テラス幅を１５．０［ｓｅｃ］に換算した値で示している。
平均テラス幅： １２９８．６［ｎｍ］
平均テーパー角： ７４度
階段形状の断面部分のラフネス３σ： ８．１［ｎｍ］
ＴＬ／ＴＶ： ０．８２
このように、実施例６−８は、比較例と比べて、ＣＦ４のガス流量が多いほど、平均テラス幅が大きくなっている。よって、第２のエッチング工程では、プロセスガスに含有させるＣＦ４のガス流量が多くするほど、平均トリミングレートが向上する。
一方、実施例６−８は、比較例と比べて、ラフネス３σの値が同程度かまたは若干低下しており、階段形状の断面部分のラフネスを十分に改善できていない。すなわち、実施例２−５の第２のエッチング工程では、プロセスガスに、酸素と、ＣＦ４とを含有させても、ラフネスを十分に改善できない。
次に、実施例９−１０を説明する。図１２Ａは、実施例９−１０のプロセス条件を示す図である。実施例９−１０の第１のエッチング工程は、比較例と同じプロセス条件である。一方、実施例９−１０の第２のエッチング工程は、実施例１よりもエッチング時間を長くしており、プロセスガスに、酸素と、ＮＦ３とを含有させており、ＮＦ３の含有の割合を変化させている。図１２Ａでは、ＮＦ３のガス流量を「ｘｘ」と表記している。
例えば、実施例９の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
ガス種及びガス流量： Ｏ２／ＮＦ３＝１０００／４０［ｓｃｃｍ］
実施例１０の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
ガス種及びガス流量： Ｏ２／ＮＦ３＝１０００／８０［ｓｃｃｍ］
エッチング装置１０は、実施例９−１０のプロセス条件に従い、それぞれウエハＷの多層膜ｍｌに階段形状を形成するエッチング工程を行う。
図１２Ｂは、実施例９−１０のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。図１２Ｂの例では、評価として、平均テラス幅、平均テーパー角、階段形状の断面部分のラフネス３σ、ＴＬ／ＴＶを示している。また、図１２Ｂには、図１０Ｂと同様に、比較例（Ｏ２＝１０００［ｓｃｃｍ］）の評価結果も示している。
実施例９のプロセス条件では、エッチングに関する評価が以下のようになる。なお、階段形状の断面部分が荒く、テーパー角の変化も大きいため、平均テーパー角は、参考値として示す。
平均テラス幅： ６８２．２［ｎｍ］
平均テーパー角： ７３度（参考値）
階段形状の断面部分のラフネス３σ： ５３．８［ｎｍ］
ＴＬ／ＴＶ： ０．６９
実施例１０のプロセス条件では、エッチングに関する評価が以下のようになる。なお、階段形状の断面部分が荒く、テーパー角の変化も大きいため、平均テーパー角は、参考値として示す。
平均テラス幅： １２０５．５［ｎｍ］
平均テーパー角： ６９度（参考値）
階段形状の断面部分のラフネス３σ： ６１．２［ｎｍ］
ＴＬ／ＴＶ： ０．８３
このように、実施例９−１０は、比較例と比べて、ＮＦ３のガス流量が多いほど、平均テラス幅が大きくなっている。よって、第２のエッチング工程では、プロセスガスに含有させるＮＦ３のガス流量が多くするほど、平均トリミングレートが向上する。
一方、実施例９−１０は、比較例と比べて、ラフネス３σの値が大きく低下しており、階段形状の断面部分のラフネスを改善できていない。すなわち、実施例９−１０の第２のエッチング工程では、プロセスガスに、酸素と、ＮＦ３とを含有させても、ラフネスを改善できない。
次に、実施例１１−１２を説明する。図１３Ａは、実施例１１−１２のプロセス条件を示す図である。実施例１１−１２の第１のエッチング工程は、比較例と同じプロセス条件である。一方、実施例１１−１２の第２のエッチング工程は、エッチング時間を変更しており、プロセスガスに、酸素と、Ｃｌ２と共に、ＣＦ４またはＮＦ３を含有させており、Ｃｌ２、ＣＦ４、ＮＦ３の含有の割合を変化させている。図１２Ａでは、第２のエッチング工程のエッチング時間を「ｗｗ」と表記し、ＣＦ４のガス流量を「ｘｘ」と表記し、Ｃｌ２のガス流量を「ｙｙ」と表記し、ＮＦ３のガス流量を「ｚｚ」と表記している。
例えば、実施例１１の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
エッチング時間： １０．０［ｓｅｃ］
ガス種及びガス流量： Ｏ２／ＣＦ４／Ｃｌ２＝１０００／１６０／４０［ｓｃｃｍ］
実施例１２の第２のエッチング工程は、比較例から、以下のようにプロセス条件を変更している。
エッチング時間： １０．０［ｓｅｃ］
ガス種及びガス流量： Ｏ２／ＮＦ３／Ｃｌ２＝１０００／８０／４０［ｓｃｃｍ］
エッチング装置１０は、実施例１１−１２のプロセス条件に従い、それぞれウエハＷの多層膜ｍｌに階段形状を形成するエッチング工程を行う。
図１３Ｂは、実施例１１−１２のプロセス条件でウエハの多層膜に形成された階段形状を評価した評価結果の一例を示す図である。図１３Ｂの例では、評価として、平均テラス幅、平均テーパー角、階段形状の断面部分のラフネス３σ、ＴＬ／ＴＶを示している。また、図１３Ｂには、図１０Ｂと同様に、比較例（Ｏ２＝１０００［ｓｃｃｍ］）の評価結果も示している。
実施例１１のプロセス条件では、エッチングに関する評価が以下のようになる。なお、実施例１１では、エッチング時間を１０．０［ｓｅｃ］と短くしたため、平均テラス幅を１５．０［ｓｅｃ］に換算した値で示している。
平均テラス幅： ８２６．１［ｎｍ］
平均テーパー角： ７０度
階段形状の断面部分のラフネス３σ： ５．０［ｎｍ］
ＴＬ／ＴＶ： ０．７１
実施例１２のプロセス条件では、エッチングに関する評価が以下のようになる。なお、実施例１２でも、エッチング時間を１０．０［ｓｅｃ］と短くしたため、平均テラス幅を１５．０［ｓｅｃ］に換算した値で示している。
平均テラス幅： ８９６．７［ｎｍ］
平均テーパー角： ７２度
階段形状の断面部分のラフネス３σ： ６．３［ｎｍ］
ＴＬ／ＴＶ： ０．７３
このように、実施例１１−１２は、比較例と比べて、ラフネス３σの値が小さくなっており、階段形状の断面部分のラフネスを低減できている。
また、実施例１１−１２は、比較例と比べて、平均テラス幅が大きくなっている。よって、第２のエッチング工程では、プロセスガスに、Ｏ２とＣｌ２に加えて、ＣＦ４またはＮＦ３を含有させることにより、平均トリミングレートが向上する。
図１４は、プロセスガスのラフネスとトリミングレートの依存関係の一例を示す図である。図１４には、第２のエッチング工程のプロセスガスに含有させるガス種が示されている。階段形状を形成するエッチング工程では、実施例１１のように、第２のエッチング工程のプロセスガスにＯ２、ＣＦ４、Ｃｌ２を含有させることで、比較例のようにプロセスガスにＯ２のみを含有させた場合と比べて、ラフネスが低下する。また、トリミングレートが向上する。なお、階段形状を形成するエッチング工程では、実施例１２のように、第２のエッチング工程のプロセスガスにＯ２、ＮＦ３、Ｃｌ２を含有させることでも、ラフネスが低下する。また、トリミングレートが向上する。
一方、階段形状を形成するエッチング工程では、実施例２−５のように、第２のエッチング工程のプロセスガスにＯ２、Ｃｌ２を含有させることで、比較例のようにプロセスガスにＯ２のみを含有させた場合と比べて、ラフネスが低下する。しかし、トリミングレートが若干低下する。
また、階段形状を形成するエッチング工程では、実施例６−１０のように、第２のエッチング工程のプロセスガスにＯ２と共に、ＣＦ４またはＮＦ３を含有させることで、比較例のようにプロセスガスにＯ２のみを含有させた場合と比べて、トリミングレートが向上する。しかし、ラフネスが低下する。
［効果］
このように、実施形態に係るエッチング装置１０は、第１の膜１１０と第２の膜１２０とが交互に積層された多層膜ｍｌの表面にフォトレジスト層ＰＲが形成され、チャンバ（処理容器）１１内に配置されたウエハＷに対して、フォトレジスト層ＰＲをマスクとして多層膜ｍｌをエッチングする第１のエッチング工程を行う。エッチング装置１０は、酸素およびハロゲンを含有する第１のプロセスガスを供給する、または、ハロゲンを含有する第２のプロセスガスを供給した後に酸素を含有する第３のプロセスガスを供給する第２のエッチング工程を行う。エッチング装置１０は、第１のエッチング工程から第２のエッチング工程を複数回繰り返す。これにより、エッチング装置１０は、多層膜ｍｌに階段形状を形成できる。また、エッチング装置１０は、多層膜ｍｌに形成される階段形状の断面部分のラフネスを低減できる。
また、実施形態に係るエッチング装置１０は、第２のエッチング工程において、チャンバ１１内の圧力を第１のエッチング工程よりも高い所定の圧力状態とする。これにより、エッチング装置１０は、フォトレジスト層ＰＲの水平方向のエッチングレートを高めることができる。
また、実施形態に係るエッチング装置１０は、第１のプロセスガスに含有するハロゲンを、第１のエッチング工程により生成される、シリコン含有する反応生成物と反応して、当該反応生成物を第２のエッチング工程の圧力状態より高い蒸気圧を有する第１の物質（Ｓｉ系の反応生成物）に変質し、フォトレジスト層ＰＲと反応して、第２のエッチング工程の圧力状態より低い蒸気圧を有する第２の物質（Ｃ系の反応生成物）を生成する特性のハロゲン族の何れかの元素とする。これにより、エッチング装置１０は、第２の物質と第１の物質のうち、第１の物質を選択的に除去できる。
また、実施形態に係るエッチング装置１０は、第１のプロセスガスに、フロロカーボン、ハイドロフロロカーボンの少なくとも一方をさらに含有する。例えば、実施形態に係るエッチング装置１０は、第１のプロセスガスに、ＣＦ４またはＮＦ３をさらに含有する。これにより、エッチング装置１０は、フォトレジスト層ＰＲのトリミングレートを向上させることができる。
また、実施形態に係るエッチング装置１０は、第１のプロセスガスの酸素に対するハロゲンの含有割合を０．５％以上とする。これにより、エッチング装置１０は、多層膜ｍｌに形成される階段形状の断面部分のラフネスを低減できる。
また、実施形態に係るエッチング装置１０は、第２のプロセスガスの供給の前に、酸素を含有する第４のプロセスガスを供給する。これにより、エッチング装置１０は、第１のエッチング工程のエッチングによる露出面がダメージを受けることを抑制できる。
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に多様な変更または改良を加えることが可能であることが当業者には明らかである。また、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
例えば、上記の実施形態では、多層膜ｍｌに階段形状を形成するエッチングを行う場合を例に説明したが、これに限定されるものではない。階段形状を形成する対象は、シリコン含有膜であればよく、単層膜であってもよい。
また、上記の実施形態では、被処理体を、多層膜ｍｌが形成されたウエハＷとする場合を例に説明したが、これに限定されるものではない。被処理体は、階段形状を形成する対象であれば、何れであってもよい。
１０ エッチング装置
１１ チャンバ
３８ シャワーヘッド
８０ 制御部
１１０ 第１の膜
１２０ 第２の膜
Ｗ 半導体ウエハ
ｍｌ 多層膜
ＰＲ フォトレジスト層

Claims (8)

  1. シリコン含有膜が形成され、当該シリコン含有膜の表面にフォトレジストが形成された被処理体をエッチングするエッチング方法であって、
    処理容器内に配置された前記被処理体に対して、前記フォトレジストをマスクとして前記シリコン含有膜をエッチングする第１のエッチング工程と、
    前記処理容器内に、酸素およびハロゲンを含有する第１のプロセスガスを供給する、または、ハロゲンを含有する第２のプロセスガスを供給した後に酸素を含有する第３のプロセスガスを供給する第２のエッチング工程と、を含み、
    前記第１のエッチング工程から前記第２のエッチング工程を複数回繰り返す
    ことを特徴とするエッチング方法。
  2. 前記第２のエッチング工程は、前記処理容器内の圧力を前記第１のエッチング工程よりも高い所定の圧力状態とする
    ことを特徴とする請求項１に記載のエッチング方法。
  3. 前記第１のプロセスガスおよび前記第２のプロセスガスに含有されるハロゲンは、前記第１のエッチング工程により生成される、シリコン含有する反応生成物と反応して、当該反応生成物を第２のエッチング工程の圧力状態より高い蒸気圧を有する第１の物質に変質し、前記フォトレジストと反応して、前記第２のエッチング工程の圧力状態より低い蒸気圧を有する第２の物質を生成する特性のハロゲン族の何れかの元素である
    ことを特徴とする請求項１または２に記載のエッチング方法。
  4. 前記第１のプロセスガスおよび前記第２のプロセスガスは、フロロカーボン、ハイドロフロロカーボンの少なくとも一方をさらに含有する
    ことを特徴とする請求項１から３の何れか１つに記載のエッチング方法。
  5. 前記第１のプロセスガスは、酸素に対するハロゲンの含有割合が０．５％以上である
    ことを特徴とする請求項１から４の何れか１つに記載のエッチング方法。
  6. 前記第２のエッチング工程は、前記第２のプロセスガスの供給の前に、酸素を含有する第４のプロセスガスを供給する
    ことを特徴とする請求項１から５の何れか１つに記載のエッチング方法。
  7. 前記シリコン含有膜は、ＳｉＮとＳｉＯの層が交互に積層された多層膜である
    ことを特徴とする請求項１から６の何れか１つに記載のエッチング方法。
  8. 処理容器と、
    シリコン含有膜が形成され、当該シリコン含有膜の表面にフォトレジストが形成され、前記処理容器内に配置された被処理体に対して、前記フォトレジストをマスクとして前記シリコン含有膜をエッチングする第１のエッチング工程と、前記第１のエッチング工程の後に、前記処理容器内に、酸素およびハロゲンを含有する第１のプロセスガスを供給する、または、ハロゲンを含有する第２のプロセスガスを供給した後に酸素を含有する第３のプロセスガスを供給する第２のエッチング工程と、を複数回繰り返すように制御する制御部と、
    を有することを特徴とするエッチング装置。
JP2018002342A 2018-01-11 2018-01-11 エッチング方法およびエッチング装置 Ceased JP2019121750A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018002342A JP2019121750A (ja) 2018-01-11 2018-01-11 エッチング方法およびエッチング装置
KR1020190003675A KR20190085873A (ko) 2018-01-11 2019-01-11 에칭 방법 및 에칭 장치
CN201910026345.7A CN110034021B (zh) 2018-01-11 2019-01-11 蚀刻方法和蚀刻装置
US16/245,411 US10658193B2 (en) 2018-01-11 2019-01-11 Etching method and etching apparatus
JP2022075800A JP7267484B2 (ja) 2018-01-11 2022-05-02 エッチング方法およびエッチング装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018002342A JP2019121750A (ja) 2018-01-11 2018-01-11 エッチング方法およびエッチング装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022075800A Division JP7267484B2 (ja) 2018-01-11 2022-05-02 エッチング方法およびエッチング装置

Publications (1)

Publication Number Publication Date
JP2019121750A true JP2019121750A (ja) 2019-07-22

Family

ID=67140951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018002342A Ceased JP2019121750A (ja) 2018-01-11 2018-01-11 エッチング方法およびエッチング装置

Country Status (4)

Country Link
US (1) US10658193B2 (ja)
JP (1) JP2019121750A (ja)
KR (1) KR20190085873A (ja)
CN (1) CN110034021B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530800A (zh) * 2019-09-18 2021-03-19 东京毅力科创株式会社 蚀刻方法和基板处理***

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102328573B1 (ko) * 2020-01-17 2021-11-17 성균관대학교산학협력단 C-free 할로겐 기반의 가스를 이용한 실리콘 산화막 대비 높은 식각 선택비를 갖는 실리콘 질화막 건식 식각 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637061A (ja) * 1992-07-14 1994-02-10 Nec Corp 有機膜のエッチング方法
JPH06196453A (ja) * 1992-12-24 1994-07-15 Kawasaki Steel Corp レジストの剥離方法
JP2000100798A (ja) * 1998-07-22 2000-04-07 Canon Inc プラズマ処理装置及びプラズマ処理方法
JP2004259819A (ja) * 2003-02-25 2004-09-16 Hitachi High-Technologies Corp 試料の表面処理装置及び表面処理方法
US20060016781A1 (en) * 2004-07-26 2006-01-26 Kenichi Kuwabara Dry etching method
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
JP2012511254A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー， インク． 基板作製方法
JP2012195569A (ja) * 2011-03-03 2012-10-11 Tokyo Electron Ltd 半導体装置の製造方法及びコンピュータ記録媒体
JP2013183063A (ja) * 2012-03-02 2013-09-12 Tokyo Electron Ltd 半導体装置の製造方法及びコンピュータ記録媒体
JP2014036148A (ja) * 2012-08-09 2014-02-24 Tokyo Electron Ltd 多層膜をエッチングする方法、及びプラズマ処理装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403241A (en) * 1980-08-22 1983-09-06 Bell Telephone Laboratories, Incorporated Method for etching III-V semiconductors and devices made by this method
ATE68912T1 (de) * 1985-09-27 1991-11-15 Unisys Corp Verfahren zur herstellung einer konischen kontaktoeffnung in polyimid.
FR2590409B1 (fr) * 1985-11-15 1987-12-11 Commissariat Energie Atomique Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede
US4698128A (en) * 1986-11-17 1987-10-06 Motorola, Inc. Sloped contact etch process
US4952274A (en) * 1988-05-27 1990-08-28 Northern Telecom Limited Method for planarizing an insulating layer
GB9600469D0 (en) * 1996-01-10 1996-03-13 Secr Defence Three dimensional etching process
DE19926108C2 (de) * 1999-06-08 2001-06-28 Infineon Technologies Ag Nichtflüchtige Halbleiter-Speicherzelle mit einem Metalloxid-Dielektrikum und Verfahren zu deren Herstellung
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
US6743727B2 (en) * 2001-06-05 2004-06-01 International Business Machines Corporation Method of etching high aspect ratio openings
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7491343B2 (en) * 2006-09-14 2009-02-17 Lam Research Corporation Line end shortening reduction during etch
JP4912907B2 (ja) * 2007-02-06 2012-04-11 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
CN101903989B (zh) * 2007-12-21 2013-04-17 朗姆研究公司 硅结构的制造和带有形貌控制的深硅蚀刻
US8298959B2 (en) * 2009-06-03 2012-10-30 Applied Materials, Inc. Method and apparatus for etching
KR101603737B1 (ko) * 2010-05-11 2016-03-16 삼성전자주식회사 기상 세정을 이용한 금속 잔류물 제거 방법, 도전막 패턴의 형성 방법, 반도체 소자의 제조 방법 및 관련 설비
US8735299B2 (en) * 2011-03-03 2014-05-27 Tokyo Electron Limited Semiconductor device manufacturing method and computer-readable storage medium
JP5912637B2 (ja) * 2012-02-17 2016-04-27 東京エレクトロン株式会社 半導体装置の製造方法
US9059038B2 (en) * 2012-07-18 2015-06-16 Tokyo Electron Limited System for in-situ film stack measurement during etching and etch control method
JP6230930B2 (ja) * 2014-02-17 2017-11-15 東京エレクトロン株式会社 半導体装置の製造方法
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637061A (ja) * 1992-07-14 1994-02-10 Nec Corp 有機膜のエッチング方法
JPH06196453A (ja) * 1992-12-24 1994-07-15 Kawasaki Steel Corp レジストの剥離方法
JP2000100798A (ja) * 1998-07-22 2000-04-07 Canon Inc プラズマ処理装置及びプラズマ処理方法
JP2004259819A (ja) * 2003-02-25 2004-09-16 Hitachi High-Technologies Corp 試料の表面処理装置及び表面処理方法
US20060016781A1 (en) * 2004-07-26 2006-01-26 Kenichi Kuwabara Dry etching method
JP2012511254A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー， インク． 基板作製方法
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
JP2012195569A (ja) * 2011-03-03 2012-10-11 Tokyo Electron Ltd 半導体装置の製造方法及びコンピュータ記録媒体
JP2013183063A (ja) * 2012-03-02 2013-09-12 Tokyo Electron Ltd 半導体装置の製造方法及びコンピュータ記録媒体
JP2014036148A (ja) * 2012-08-09 2014-02-24 Tokyo Electron Ltd 多層膜をエッチングする方法、及びプラズマ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112530800A (zh) * 2019-09-18 2021-03-19 东京毅力科创株式会社 蚀刻方法和基板处理***

Also Published As

Publication number Publication date
US20190214267A1 (en) 2019-07-11
CN110034021A (zh) 2019-07-19
CN110034021B (zh) 2023-06-09
US10658193B2 (en) 2020-05-19
KR20190085873A (ko) 2019-07-19

Similar Documents

Publication Publication Date Title
JP5912637B2 (ja) 半導体装置の製造方法
US11380551B2 (en) Method of processing target object
KR102034556B1 (ko) 플라즈마 처리 방법
JP6431557B2 (ja) プラズマ処理装置及びプラズマ処理方法
US20180158684A1 (en) Method of processing target object
TW201419400A (zh) 電漿處理方法及電漿處理裝置
US20150056816A1 (en) Semiconductor device manufacturing method and computer-readable storage medium
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
US20070224828A1 (en) Plasma etching method
CN110034021B (zh) 蚀刻方法和蚀刻装置
TW202213505A (zh) 蝕刻方法及電漿處理裝置
KR20200062031A (ko) 에칭 방법 및 기판 처리 장치
JP2023118883A (ja) プラズマ処理装置
JP2021028968A (ja) 基板および基板処理方法
JP7267484B2 (ja) エッチング方法およびエッチング装置
TWI544543B (zh) A manufacturing method of a semiconductor device, and a computer recording medium
CN101192559A (zh) 隔离沟槽的填充方法
US11658038B2 (en) Method for dry etching silicon carbide films for resist underlayer applications
JP7309799B2 (ja) エッチング方法及びプラズマ処理装置
US20220406609A1 (en) Plasma processing method, plasma processing apparatus, and plasma processing system
US20240112919A1 (en) Low-Temperature Etch
US20240047223A1 (en) Substrate processing method and substrate processing apparatus
US20230343598A1 (en) Method For Improving Etch Rate And Critical Dimension Uniformity When Etching High Aspect Ratio Features Within A Hard Mask Layer
WO2023214575A1 (ja) プラズマ処理方法及びプラズマ処理装置
US20190252203A1 (en) Plasma etching method and plasma etching apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200811

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210903

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220502

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220502

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220516

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220517

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20220603

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20220607

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20221018

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20221206

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20230104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230118

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20230307

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20230404

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20230404

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20230829