JP2006237224A - 半導体装置 - Google Patents
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Abstract
【課題】 従来の半導体装置では、過電圧から素子を保護するために設けられたN型の拡散領域が狭く、ブレークダウン電流が集中し、保護用のPN接合領域が破壊されてしまうという問題があった。
【解決手段】 本発明の半導体装置では、基板2とエピタキシャル層3とに渡りN型の埋込拡散層4が形成されている。P型の埋込拡散層5が、N型の埋込拡散層4上面の広い領域に渡り形成され、過電圧保護用のPN接合領域16が形成されている。P型の拡散層6が、P型の埋込拡散層5と連結するように形成されている。PN接合領域16のブレークダウン電圧は、ソース−ドレイン間のブレークダウン電圧よりも低い。この構造により、ブレークダウン電流の集中を防止し、過電圧から半導体装置を保護することができる。
【選択図】 図1
【解決手段】 本発明の半導体装置では、基板2とエピタキシャル層3とに渡りN型の埋込拡散層4が形成されている。P型の埋込拡散層5が、N型の埋込拡散層4上面の広い領域に渡り形成され、過電圧保護用のPN接合領域16が形成されている。P型の拡散層6が、P型の埋込拡散層5と連結するように形成されている。PN接合領域16のブレークダウン電圧は、ソース−ドレイン間のブレークダウン電圧よりも低い。この構造により、ブレークダウン電流の集中を防止し、過電圧から半導体装置を保護することができる。
【選択図】 図1
Description
本発明は、過電圧から回路素子を保護する半導体装置に関する。
従来の半導体装置では、例えば、Nチャネル型のLDMOSトランジスタを形成するため、P型半導体基板上にN型のエピタキシャル層を堆積している。エピタキシャル層には、バックゲート領域として用いるP型の拡散領域を形成している。P型の拡散領域には、ソース領域として用いるN型の拡散領域を形成している。また、エピタキシャル層には、ドレイン領域として用いるN型の拡散領域を形成している。そして、ドレイン領域下方に位置し、半導体基板とエピタキシャル層とに渡り、N型の埋込領域が形成されている。このとき、埋込領域と半導体基板とで形成されるPN接合領域のブレークダウン電圧は、LDMOSトランジスタのソース−ドレイン間のブレークダウン電圧よりも低くなるように構成されている。この構造により、LDMOSトランジスタを破壊する過電圧がドレイン電極に印加された場合でも、埋込領域と半導体基板とで形成されるPN接合領域がブレークダウンする。その結果、上記過電圧により、LDMOSトランジスタが破壊されることを防ぐことができる(例えば、特許文献1参照。)。
特表平10−506503号公報(第4−5、7頁、第1−2図)
上述したように、従来の半導体装置では、ドレイン領域に印加される過電圧により、LDMOSトランジスタが破壊されることを防ぐために、ドレイン領域の下方にN型の埋込領域が形成されている。N型の埋込領域は、ドレイン領域の幅とほぼ同等の幅を有するように形成されている。この構造により、ドレイン領域に過電圧が印加され、N型の埋込領域とP型の半導体基板とのPN接合領域がブレークダウンすると、ブレークダウン電流が、PN接合領域に集中する。そのため、PN接合領域は、電流集中及びその集中による発熱により破壊されるという問題がある。
また、従来の半導体装置では、上記PN接合領域での電流集中を防ぐために、N型の埋込領域を広い領域に渡り形成することで対処することも可能である。ここで、従来の半導体装置では、既知のRESURF原理を用いて素子の耐圧特性の向上を目的としている。そのため、N型の埋込領域は、分離領域側へ大きく形成することとなる。一方、N型の埋込領域は、PN接合領域を形成するために、LDMOSトランジスタに追加された構造である。つまり、N型の埋込領域を広い領域に渡り形成すると、ドレイン領域と分離領域間が広がり、素子が形成されない無効領域が広がる。そのため、チップサイズに対して、素子形成領域を効率的に配置出来ない問題がある。
また、従来の半導体装置では、P型の半導体基板を利用し、N型の埋込領域とP型の半導体基板とにより、PN接合領域を形成している。この構造により、ドレイン領域に過電圧が印加され、発生するブレークダウン電流が、半導体基板を流れる。そのため、例えば
、接地状態に設定された半導体基板の電位が、ブレークダウン電流が流れることで、その電位が上昇する。つまり、ブレークダウン電流の流路として、半導体基板を利用するため、同一基板に形成されたその他の素子が、基板電位の上昇により誤動作することやラッチアップ現象が起こるという問題がある。
、接地状態に設定された半導体基板の電位が、ブレークダウン電流が流れることで、その電位が上昇する。つまり、ブレークダウン電流の流路として、半導体基板を利用するため、同一基板に形成されたその他の素子が、基板電位の上昇により誤動作することやラッチアップ現象が起こるという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に形成されている逆導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層とに渡り形成されている逆導電型の埋込拡散層と、前記逆導電型の埋込拡散層上に形成され、前記逆導電型の埋込拡散層との第1の接合領域を有している一導電型の埋込拡散層と、前記エピタキシャル層に形成され、ドレイン領域として用いられている一導電型の第1の拡散層と、前記一導電型の第1の拡散層に形成され、バックゲート領域として用いられ、且つ前記一導電型の第1の拡散層との第2の接合領域を有している逆導電型の第1の拡散層と、前記逆導電型の第1の拡散層に形成され、ソース領域として用いられている一導電型の第2の拡散層と、前記エピタキシャル層上に形成されているゲート酸化膜及びゲート電極と、前記エピタキシャル層に形成され、前記エピタキシャル層上方で前記一導電型の第2の拡散層と電気的に接続されている逆導電型の第2の拡散層とを有し、前記第1の接合領域のブレークダウン電圧は、前記第2の接合領域のブレークダウン電圧よりも低いことを特徴とする。従って、本発明では、ソース領域として用いられる拡散層に過電圧が印加されると、第1の接合領域が、第2の接合領域より先にブレークダウンする。この構造により、過電圧が印加されることにより、半導体装置が破壊されることを防ぐことができる。
また、本発明の半導体装置では、前記一導電型の第1の拡散層は、前記一導電型の埋込拡散層と連結していることを特徴とする。従って、本発明では、ドレイン領域として用いられる一導電型の第1の拡散層と一導電型の埋込拡散層とは連結している。この構造により、一導電型の埋込拡散層にドレイン電圧を印加することができ、素子サイズの微細化を図ることができる。また、ブレークダウン電流の電流路と半導体素子の電流路とを離間させることで、素子特性の劣化を防止できる。
また、本発明の半導体装置では、前記一導電型の第1の拡散層にドレイン導出領域として用いられている一導電型の第3の拡散層が形成されており、前記一導電型の第1の拡散層には、前記一導電型の第3の拡散層と前記逆導電型の第1の拡散層とが交互に繰り返し配置されていることを特徴とする。従って、本発明では、ドレイン領域としての一導電型の第3の拡散層とソース領域が形成されるバックゲート領域としての逆導電型の第1の拡散層とが交互に繰り返し配置される構造においても、過電圧による半導体装置の破壊を防ぐことができる。
本発明では、MOSトランジスタ等の素子が形成される領域の下方に、N型の埋込拡散層とP型の埋込拡散層とを重畳させ、素子保護用のPN接合領域を形成している。該PN接合領域のブレークダウン電圧は、MOSトランジスタのドレイン−ソース間のブレークダウン電圧より低くなるように、形成されている。この構造により、MOSトランジスタが過電圧により破壊されることを防ぐことができる。
また、本発明では、PN接合領域が、素子保護用のN型の埋込拡散層上面の広い領域に渡り形成されている。この構造により、PN接合領域ではブレークダウン電流が拡散し、PN接合領域の破壊を防ぐことができる。
また、本発明では、半導体基板とエピタキシャル層とに渡り形成されるN型の埋込拡散層の上面に素子保護用のPN接合領域を形成している。この構造により、ブレークダウン電流が、半導体基板を流れることはなく、ブレークダウン電流による半導体基板の電位変化を防ぐことができる。
また、本発明では、P型の埋込拡散層とP型の拡散層とを連結され、素子保護用のPN接合領域を形成するP型の埋込拡散層にはドレイン電位が印加される。この構造により、P型の埋込拡散層に電位を印加するためのP型の拡散層を形成する必要がなく、素子サイズの微細化を実現できる。
また、本発明では、素子保護用のPN接合領域を形成するN型の埋込拡散層には、ソース電位が印加され、P型の埋込拡散層にはドレイン電位が印加される。この構造により、ブレークダウン電流の電流路とソース−ドレイン領域間の電流路とを離間させることができる。そして、素子の電流路が保護されることで、素子特性の劣化を防止できる。
以下に、本発明の一実施の形態である半導体装置について、図1〜図5を参照し、詳細に説明する。図1は、本実施の形態の半導体装置を説明するための断面図である。図2(A)は、過電圧保護構造を有する半導体装置の断面図である。図2(B)は、過電圧保護構造を有しない半導体装置の断面図である。図3(A)は、過電圧保護構造を有する半導体装置での衝突電離発生領域を説明する図であり、図3(B)は、過電圧保護構造を有しない半導体装置での衝突電離発生領域を説明する図である。図4は、過電圧保護構造を有する半導体装置と過電圧保護構造を有しない半導体装置との素子特性の比較図である。図5は、本実施の形態の半導体装置を説明するための断面図である。
図1に示す如く、Pチャネル型のLDMOSトランジスタ1は、主に、P型の単結晶シリコン基板2と、N型のエピタキシャル層3と、N型の埋込拡散層4と、P型の埋込拡散層5と、ドレイン領域として用いられるP型の拡散層6、7と、バックゲート領域として用いられるN型の拡散層8、9と、ソース領域として用いられるP型の拡散層10と、N型の拡散層11と、ゲート酸化膜12と、ゲート電極13とから構成されている。
N型のエピタキシャル層3が、P型の単結晶シリコン基板2上面に堆積されている。尚、本実施の形態では、基板2上に1層のエピタキシャル層3が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
N型の埋込拡散層4が、基板2及びエピタキシャル層3の両領域に形成されている。N型の埋込拡散層4は、例えば、アンチモン(Sb)を拡散させ、形成されている。図示したように、N型の埋込拡散層4は、分離領域14で区画された、LDMOSトランジスタ1の形成領域に渡り、形成されている。尚、本実施の形態でのN型の埋込拡散層4が本発明の「逆導電型の埋込拡散層」に対応する。
P型の埋込拡散層5が、N型の埋込拡散層4の上下面から導出するように、基板2及びエピタキシャル層3に形成されている。P型の埋込拡散層5は、例えば、ホウ素(B)を拡散させ、形成されている。そして、P型の埋込拡散層5は、N型の埋込拡散層4上面に同等の領域を有するように形成されても良い。詳細は後述するが、N型の埋込拡散層4とP型の埋込拡散層5とのPN接合領域において、ブレークダウン電流が集中することを防げる構造であれば、P型の埋込拡散層5の形成領域は任意の設計変更が可能である。尚、本実施の形態では、P型不純物としてホウ素(B)を用いる場合を示すが、この場合に限定するものではない。P型の埋込拡散層5が、N型の埋込拡散層4上面から導出していれば良く、P型の不純物の拡散係数がN型の不純物の拡散係数より大きければ、任意の設計変更が可能である。また、本実施の形態でのP型の埋込拡散層5が本発明の「一導電型の埋込拡散層」に対応する。
P型の拡散層6が、P型の埋込拡散層5と連結するように、エピタキシャル層3に形成されている。また、P型の拡散層6には、P型の拡散層7が形成されている。P型の拡散層6、7は、ドレイン領域として用いられ、二重拡散構造である。そして、P型の拡散層6がP型の埋込拡散層5と連結することで、P型の埋込拡散層5にドレイン電位を印加することができる。この構造により、P型の埋込拡散層5に電位を印加するための拡散層を別個に形成する必要がない。尚、本実施の形態でのP型の拡散層6が本発明の「一導電型の第1の拡散層」に対応する。
P型の拡散層7が、N型の拡散層8を囲むように一環状に形成され、ドレイン導出領域として用いられる。そして、P型の拡散層7は、エピタキシャル層3上方の配線等により、出力パッドに接続している。本実施の形態では、ドレイン領域は出力として用いられ、電源電位以下の電位が印加される。尚、本実施の形態でのP型の拡散層7が本発明の「一導電型の第3の拡散層」に対応する。
N型の拡散層8、9が、P型の拡散層6に形成されている。N型の拡散層8はバックゲート領域として用いられ、N型の拡散層9はバックゲート導出領域として用いられる。尚、本実施の形態でのN型の拡散層8が本発明の「逆導電型の第1の拡散層」に対応する。
P型の拡散層10が、N型の拡散層8に形成されている。P型の拡散層10はソース領域として用いられる。P型の拡散層10は、N型の拡散層9を囲むように形成されている。P型の拡散層6とP型の拡散層10との間に位置するN型の拡散層8が、チャネル領域として用いられる。そして、N型の拡散層9とP型の拡散層10には、ソース電極がコンタクトしている。つまり、N型の拡散層9には、ソース電位と同電位であるバックゲート電位が印加される。尚、本実施の形態では、ソース電位及びバックゲート電位は電源電位である。また、本実施の形態でのP型の拡散層10が本発明の「一導電型の第2の拡散層」に対応する。
N型の拡散層11が、P型の拡散層6とP型の分離領域14との間のエピタキシャル層3に形成されている。N型の拡散層11は、エピタキシャル層3上方の配線等により、ソース電極に接続している。この構造により、N型の拡散層11には、ソース電位が印加されている。また、図示したように、N型の拡散層11の下方には、N型のエピタキシャル層3を介してN型の埋込拡散層4が形成されている。N型の埋込拡散層4には、N型の拡散層11を介してソース電位が印加される。本実施の形態でのN型の拡散層11が本発明の「逆導電型の第2の拡散層」に対応する。
ゲート酸化膜12が、バックゲート領域等が形成されるエピタキシャル層3表面に形成されている。
ゲート電極13が、ゲート酸化膜12上に形成されている。ゲート電極13は、例えば、ポリシリコン膜、タングステンシリコン膜等により所望の膜厚となるように形成されている。
最後に、エピタキシャル層3の所望の領域には、LOCOS(Local Oxidation of Silicon)酸化膜15が形成されている。図示していないが、エピタキシャル層3上面には、BPSG(Boron Phospho Silicate Glass)膜、SOG(Spin On Glass)膜等の絶縁層が形成されている。
次に、図に太い実線で示すように、LDMOSトランジスタ1が形成されている領域の下方に、N型の埋込拡散層4とP型の埋込拡散層5とのPN接合領域16が形成されている。上述したように、N型の埋込拡散層4には、N型の拡散層11及びエピタキシャル層3を介してソース電位が印加される。一方P型の埋込拡散層5には、P型の拡散層6、7を介してドレイン電位が印加される。つまり、PN接合領域16には逆バイアスが印加され、LDMOSトランジスタ1の通常の動作時には、オープン状態である。尚、本実施の形態でのPN接合領域16が本発明の「第1の接合領域」に対応する。
また、図に太い実線で示すように、LDMOSトランジスタ1が形成されている領域には、N型の拡散層8とP型の拡散層6とのPN接合領域17が形成されている。P型の拡散層6には、P型の拡散層7を介してドレイン電位が印加される。一方、N型の拡散層8には、N型の拡散層9を介してバックゲート電位が印加される。つまり、PN接合領域17には、PN接合領域16と同様に、逆バイアスが印加される。尚、本実施の形態でのPN接合領域17が本発明の「第2の接合領域」に対応する。
この構造により、PN接合領域16とPN接合領域17とは、実質、同条件の逆バイアスが印加される。そして、LDMOSトランジスタ1のソース−ドレイン間には、ソース領域を介して、例えば、モーター負荷等のL負荷ターンオフ時に発生する正の過電圧等が印加される。この場合、PN接合領域17がブレークダウンする前に、PN接合領域16をブレークダウンさせることで、LDMOSトランジスタ1の破壊を防ぐことができる。詳細は後述するが、本実施の形態では、PN接合領域16のブレークダウン電圧が、PN接合領域17のブレークダウン電圧(ソース−ドレイン間のブレークダウン電圧)よりも低くなるように、N型の埋込拡散層4及びP型の埋込拡散層5の不純物濃度が決められている。つまり、N型の埋込拡散層4上面に高不純物濃度のP型の埋込拡散層5を形成することで、空乏層の広がる領域を狭くしている。
尚、出力パッドを介してドレイン領域に負の過電圧が印加された場合でも、同様に、LDMOSトランジスタ1の破壊を防ぐことができる。また、図示したように、P型の埋込拡散層5の不純物濃度、拡散条件等により、N型の埋込拡散層4の下面にもP型の埋込拡散層5が形成される。しかしながら、N型の埋込拡散層4の下面側に位置するP型の埋込拡散層5の不純物濃度は低濃度であり、N型の埋込拡散層4の下面側に位置するPN接合領域のブレークダウン電圧はPN接合領域17のブレークダウン電圧より高くなる。
次に、図2から図4を用いて、過電圧保護構造を有するLDMOSトランジスタ及び過電圧保護構造を有しないLDMOSトランジスタのそれぞれに、過電圧が印加された場合について説明する。
図2(A)では、図1に示したLDMOSトランジスタの一領域を示している。上述したように、N型の埋込拡散層4とP型の埋込拡散層5とのPN接合領域16が形成されている。PN接合領域16を有することで、過電圧保護構造が実現されている。一方、図2(B)では、図2(A)に示す、P型の埋込拡散層5が形成されていない他は、同様な構造である。つまり、図2(B)の構造では、PN接合領域16を有していない。そして、N型のエピタキシャル層3とP型の拡散層6とのPN接合領域は、不純物濃度の関係により、PN接合領域17のブレークダウン電圧よりも高くなる。そのため、過電圧保護構造が実現されていない。尚、図2(A)及び(B)では、図1に示した各構成要素と同じ構成要素には同じ符番を付している。
図3(A)及び(B)に示すように、LDMOSトランジスタに過電圧が印加された際に、実線で囲まれ、ハッチングで示す領域で衝突電離が発生している。
先ず、図3(A)に示す構造では、PN接合領域16及びその近傍領域に、衝突電離が発生し、最大のブレークダウン電流が流れる。一方、図3(B)に示す構造では、N型の拡散層8とP型の拡散層6とのPN接合領域17及びその近傍領域に、衝突電離が発生し、最大のブレークダウン電流が流れる。
この現象により、図3(B)に示すPN接合領域16を有しない構造では、LDMOSトランジスタのソース−ドレイン間のPN接合領域17がブレークダウンする。そして、ブレークダウン電流は、PN接合領域17の表面近傍に集中して発生する。そのため、ブレークダウン電流の集中及びその集中による発熱により、PN接合領域17が破壊され、LDMOSトランジスタ自体が破壊されてしまう。
一方、図3(A)に示すPN接合領域16を有する構造では、PN接合領域16が、PN接合領域17より先にブレークダウンする。そして、PN接合領域16の広い領域に渡り、ブレークダウン電流が発生している。この構造により、PN接合領域16でのブレークダウン電流の集中が緩和され、ブレークダウン電流によりPN接合領域16が破壊され難い。そして、PN接合領域17及びその近傍領域における最大のブレークダウン電流の発生を抑制し、LDMOSトランジスタ自体が破壊され難い構造を実現できる。
つまり、N型の埋込拡散層4をLDMOSトランジスタの下方に広く形成する。そして、N型の埋込拡散層4を広く形成しても、実動作領域の中で素子が配置されない無効領域を増加させることなく、上述した過電圧保護構造を実現できる。
また、図3(A)に示すように、PN接合領域16を有する構造では、ブレークダウン電流が、ドレイン領域であるP型の拡散層6側へと流れている。本実施の形態では、N型の埋込拡散層4上面から高不純物濃度のP型の埋込拡散層5が導出するように、P型の埋込拡散層5が形成されている。この構造により、ブレークダウン電流が、N型の埋込拡散層4から基板2へと流れ出すことを防ぐことができる。そして、ブレークダウン電流が、PN接合領域16を電流路とし、P型の拡散層7とN型の拡散層11間を流れる。その結果、ブレークダウン電流が流れることによる基板電位の変位、例えば、接地状態からの電位上昇を防ぐことができる。そして、基板2を共通にし、その他領域に形成された素子が、基板電位の上昇により誤動作することやラッチアップ現象を防ぐことができる。
具体的には、図4では、LDMOSトランジスタのBVdsが40(V)に設計され、実線は過電圧保護構造を有する場合(図2(A)参照)を示し、点線は過電圧保護構造を有しない場合(図2(B)参照)を示す。実線で示す構造では、PN接合領域16が30(V)程度のブレークダウン電圧となるように設計されているため、ソース−ドレイン間には、30(V)程度以上の電圧が印加されない。一方、点線で示す構造では、ソース−ドレイン間に38(V)程度の電圧が印加され、PN接合領域17でブレークダウンしている。上述したように、過電圧保護構造としてPN接合領域16を有することで、過電圧が印加された場合でも、LDMOSトランジスタが破壊され難い構造が実現できる。
尚、PN接合領域16のブレークダウン電圧は、N型の埋込拡散層4、P型の埋込拡散層5の不純物濃度の調整やN型の埋込拡散層4、P型の埋込拡散層5の拡散幅等により任意の設計変更が可能である。そして、PN接合領域16のブレークダウン電圧を低く設定し過ぎると、LDMOSトランジスタの電流能力が悪化する場合もある。そのため、PN接合領域16のブレークダウン電圧は、素子特性が考慮されて、所望の範囲に設定することができる。
図5に示す如く、本実施の形態では、ドレイン導出領域とバックゲート領域とが交互に繰り返し配置される構造にも応用することができる。尚、図1に示した各構成要素と同じ構成要素には同じ符番を付すこととする。
図1を用いて上述したように、N型のエピタキシャル層3が、P型の単結晶シリコン基板2上面に堆積されている。基板2及びエピタキシャル層3には、N型の埋込拡散層4が形成されている。N型の埋込拡散層4の上下面にはP型の埋込拡散層5が形成され、PN接合領域16が形成されている。エピタキシャル層3には、P型の拡散層6がP型の埋込拡散層5と連結するように形成されている。P型の拡散層6はドレイン領域として用いられる。そして、P型の拡散層6には、ドレイン導出領域として用いられるP型の拡散層7とバックゲート領域として用いられるN型の拡散層8とが交互に繰り返し形成されている。N型の拡散層8には、バックゲート導出領域として用いられるN型の拡散層9及びソース領域として用いられるP型の拡散層10が形成されている。この構造により、ソース−ドレイン間には、N型の拡散層8とP型の拡散層6とのPN接合領域17が形成されている。そして、P型の拡散層6と分離領域14との間のエピタキシャル層3には、ソース電位が印加されるN型の拡散層11が形成されている。
本実施の形態では、ドレイン導出領域とバックゲート領域とが繰り返し形成される構造においても、過電圧保護構造としてのPN接合領域16を形成することができる。そして、分離領域14で区画された領域に渡り、N型の埋込拡散層4が一体に形成されている。つまり、N型の埋込拡散層4が素子形成領域に効率的に配置できるので、PN接合領域16の破壊を防ぎつつ、LDMOSトランジスタの破壊も防ぐことができる。特に、ドレイン導出領域とバックゲート領域とが交互に繰り返し配置される構造のように、広い素子形成領域にN型の埋込拡散層4が形成される場合には、PN接合領域16の破壊が起こり難い構造となる。
また、本実施の形態では、N型の埋込拡散層4上面にP型の埋込拡散層5が一体に形成されている構造で説明したが、この構造に限定するものではない。例えば、N型の埋込拡散層4上面に複数のP型の埋込拡散層5を形成する場合でも良い。この場合には、それぞれのPN接合領域において、ブレークダウン電流の集中を防止する程度の接合領域が必要である。
尚、本実施の形態では、ドレイン領域として用いられるP型の拡散層が、P型の埋込拡散層と連結する場合に関し説明したが、この場合に限定する必要はない。例えば、P型の埋込拡散層に対し電位を印加する拡散層を形成することで、過電圧保護構造であるPN接合領域を形成することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の一実施の形態である半導体装置の製造方法について、図6から図11を参照し、詳細に説明する。尚、以下の説明では、図1に示した半導体装置で説明した各構成要素と同じ構成要素には同じ符番を付している。
図6から図11は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、1つの素子形成領域に、例えば、Pチャネル型のMOSトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Nチャネル型のMOSトランジスタ、NPN型のトランジスタ、縦型PNPトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
先ず、図6に示す如く、P型の単結晶シリコン基板2を準備する。基板2表面から、公知のフォトリソグラフィ技術を用い、N型の埋込拡散層4を形成する領域に、N型不純物、例えば、アンチモン(Sb)をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
次に、図7に示す如く、基板2表面から、公知のフォトリソグラフィ技術を用い、P型の埋込拡散層5及び分離領域14の埋込拡散層21を形成する領域に、P型不純物、例えば、ホウ素(B)をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。
次に、図8に示す如く、基板2をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板2に、例えば、1200℃程度の高温を与えると共に反応管内にSiHCl3ガスとH2ガスを導入する。この工程により、基板2上に、例えば、比抵抗0.1〜2.0Ω・cm、厚さ0.5〜1.5μm程度のエピタキシャル層3を成長させる。この工程により、N型の埋込拡散層4、P型の埋込拡散層5及びP型の埋込拡散層21は、エピタキシャル層3へと拡散する。また、ホウ素(B)はアンチモン(Sb)よりも拡散係数が大きいため、P型の埋込拡散層5は、N型の埋込拡散層4の上下面に導出する。
次に、図9に示す如く、エピタキシャル層3表面から、公知のフォトリソグラフィ技術を用い、P型の拡散層6及び分離領域14の拡散層22を形成する。この工程では、P型の拡散層6は、P型の埋込拡散層5と連結するように、形成される。
次に、図10に示す如く、基板2全体に熱処理を与え、エピタキシャル層3の所望の領域にLOCOS酸化膜15を形成する。そして、エピタキシャル層3表面にシリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を堆積する。公知のフォトリソグラフィ技術を用い、シリコン酸化膜、ポリシリコン膜及びタングステンシリコン膜を選択的に除去し、ゲート酸化膜12及びゲート電極13を形成する。
その後、エピタキシャル層3表面から、公知のフォトリソグラフィ技術を用い、N型の拡散層8を形成する領域に、N型不純物、例えば、リン(P)をイオン注入する。そして、フォトレジストを除去した後、イオン注入した不純物を拡散する。この工程では、ゲート電極13の一端側を利用し、N型の拡散層8が自己整合技術により形成される。
最後に、図11に示す如く、エピタキシャル層3表面から、公知のフォトリソグラフィ技術を用い、N型の拡散層9、11及びP型の拡散層7、10を形成する。その後、エピタキシャル層3上に絶縁層23として、例えば、BPSG膜、SOG膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、CHF3+O2系のガスを用いたドライエッチングで、絶縁層23にコンタクトホール24、25、26を形成する。
次に、コンタクトホール24、25、26内壁等にバリアメタル膜27を形成する。その後、コンタクトホール24、25、26内をタングステン(W)膜28で埋設する。そして、タングステン(W)膜28上面に、CVD法により、アルミ銅(AlCu)膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、AlCu膜及びバリアメタル膜を選択的に除去し、ソース電極29及びドレイン電極30を形成する。尚、図11に示した断面では、ゲート電極への配線層は図示していないが、その他の領域で配線層と接続している。また、図示していないが、N型の拡散層11上に形成された電極31は、ソース電極29と同電位となるように、電気的に接続されている。
上述したように、本実施の形態では、N型の埋込拡散層4の上面にPN接合領域16が形成される条件で、P型の埋込拡散層5の形成条件を決めている。この製造方法により、LDMOSトランジスタ1に過電圧が印加された際、ブレークダウン電流が基板へと流れ出すことを防ぐ構造が実現できる。そして、同一基板上に形成される他の素子が、基板電位の上昇により誤動作することやラッチアップ現象を防ぐことができる。
また、PN接合領域16を形成するP型の埋込拡散層5を分離領域14の埋込拡散層21と共用工程で形成することができる。そのため、PN接合領域16を形成するために、専用マスク等を用いる必要がなく、製造コストの増加を防ぐことができる。
1 Pチャネル型LDMOSトランジスタ
2 P型の単結晶シリコン基板
3 N型のエピタキシャル層
4 N型の埋込拡散層
5 P型の埋込拡散層
6 P型の拡散層
7 P型の拡散層
8 N型の拡散層
10 P型の拡散層
16 PN接合領域
17 PN接合領域
2 P型の単結晶シリコン基板
3 N型のエピタキシャル層
4 N型の埋込拡散層
5 P型の埋込拡散層
6 P型の拡散層
7 P型の拡散層
8 N型の拡散層
10 P型の拡散層
16 PN接合領域
17 PN接合領域
Claims (3)
- 一導電型の半導体基板と、
前記半導体基板上に形成されている逆導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層とに渡り形成されている逆導電型の埋込拡散層と、
前記逆導電型の埋込拡散層上に形成され、前記逆導電型の埋込拡散層との第1の接合領域を有している一導電型の埋込拡散層と、
前記エピタキシャル層に形成され、ドレイン領域として用いられている一導電型の第1の拡散層と、
前記一導電型の第1の拡散層に形成され、バックゲート領域として用いられ、且つ前記一導電型の第1の拡散層との第2の接合領域を有している逆導電型の第1の拡散層と、
前記逆導電型の第1の拡散層に形成され、ソース領域として用いられている一導電型の第2の拡散層と、
前記エピタキシャル層上に形成されているゲート酸化膜及びゲート電極と、
前記エピタキシャル層に形成され、前記エピタキシャル層上方で前記一導電型の第2の拡散層と電気的に接続されている逆導電型の第2の拡散層とを有し、
前記第1の接合領域のブレークダウン電圧は、前記第2の接合領域のブレークダウン電圧よりも低いことを特徴とする半導体装置。 - 前記一導電型の第1の拡散層は、前記一導電型の埋込拡散層と連結していることを特徴とする請求項1に記載の半導体装置。
- 前記一導電型の第1の拡散層にドレイン導出領域として用いられている一導電型の第3の拡散層が形成されており、前記一導電型の第1の拡散層には、前記一導電型の第3の拡散層と前記逆導電型の第1の拡散層とが交互に繰り返し配置されていることを特徴とする請求項2に記載の半導体装置。
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