JP2012099749A - 半導体装置 - Google Patents

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Abstract

【課題】半導体基板に向かって流れ込む回生電流又は寄生バイポーラトランジスタのオン電流を、チップサイズを増大させることなく低減できるＬＤＭＯＳトランジスタの実現が課題となる。
【解決手段】Ｎ＋型ドレイン層１３等が形成されたＮ型エピタキシャル層５からなるＮ型層５ａを、Ｎ型エピタキシャル層５の表面からＮ＋型埋め込み層２まで延在するＰ型ドレイン分離層６で取り囲む。Ｐ型ドレイン分離層６とＰ型素子分離層３に囲まれたＮ型エピタキシャル層５からなるＮ型層５ｂにその表面から内部に延在するＰ型コレクタ層７を形成する。これにより第１導電型のドレイン分離層６をエミッタ、前記第２導電型の分離層５ｂをベース、前記コレクタ層７をコレクタとする寄生バイポーラトランジスタを形成しサージ電流を接地ラインに流す。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に半導体基板に向かって流れ込む、回生電流又は寄生バイポーラトランジスタのオン電流を大幅に減少させるＬＤＭＯＳトランジスタに係るものである。
ＬＤＭＯＳトランジスタは、ＩＧＢＴと共に、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れ特性も安定し使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源や照明機器のインバータ回路、モーターのインバータ回路等に広く使用されている。なお、ＬＤＭＯＳとは、Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称で横型二重拡散ゲートＭＯＳを意味する。
ＬＤＭＯＳトランジスタには種々の構成のものがあるが、先ず、Ｐ型の半導体基板上にＮ＋型埋め込み層を挟んでＮ型エピタキシャル層を形成し、該Ｎ型エピタキシャル層をＰ＋型分離層で複数の領域に分離し、その一の領域にＮ＋型ソース層を含むＰ型ボディ層、及びＮ＋型ドレイン層を含むＮ型ドリフト層が形成された一般的なＬＤＭＯＳトランジスタ（以下、通常型ＬＤＭＯＳトランジスタと記載する）が存在する。
このＬＤＭＯＳトランジスタのＮ＋型ドレイン層に、電源オフ動作時等にモーター等のインダクタンス負荷（以下Ｌ負荷という）から負電圧が印加される場合がある。このとき、Ｎ＋型埋め込み層とＰ型半導体基板で構成されるＰＮ接合は順方向バイアスとなるため、Ｎ＋ドレイン層からＰ型半導体基板にいわゆる回生電流が流れノイズ発生や制御回路の誤動作の原因となる。
このような誤動作を防止するための対策が、以下の特許文献１に開示されている。
特開２００４−２４７４００号公報
回生電流を流すために、Ｎ＋型ドレイン層に大きな負電圧が印加された場合には、Ｎ型エピタキシャル層をエミッタ、Ｐ型半導体基板をベース、Ｐ＋型分離層で分離された隣のＮ型エピタキシャル層等をコレクタとする寄生ＮＰＮバイポーラトランジスタがオン動作する場合がある。
更に、該寄生ＮＰＮバイポーラトランジスタが、内在する寄生ＰＮＰバイポーラトランジスタとそれぞれのベースがそれぞれのコレクタと接続された状態にあるときは、両トランジスタで寄生サイリスタを構成しリーク電流が増大し続け、最終的には、ＬＤＭＯＳトランジスタが熱破壊する場合がある。
係る寄生サイリスタが動作するという弊害を回避するため、図３に示すように、Ｎ＋型ドレイン層１３、Ｎ型ドリフト層８及びＮ型エピタキシャル層５（以下、３層を併せてドレイン領域という）をＰ型ドレイン分離層６で取り囲み、Ｐ型半導体基板１から該ドレイン領域を完全に分離したＬＤＭＯＳトランジスタが開発され、量産されている。以下、係るＬＤＭＯＳトランジスタをドレイン分離型ＬＤＭＯＳトランジスタと記載して説明を進める。
ドレイン分離型ＬＤＭＯＳトランジスタには、同図に示す寄生サイリスタＳが存在するが、ドレイン領域を取り囲むＰ型ドレイン分離層６とＰ型素子分離層３の間のＮ型エピタキシャル層５からなるＮ型層５ｂをＮ＋型ガードリング層１５を介して接地ラインに接続し、該寄生サイリスタＳのオン動作を防止している。
しかしながら、上記特許文献１ではモーター負荷から大きな負電圧が印加された場合を対象にしているだけでＮ＋型ドレイン層１３に大きな正電圧が印加された場合は想定していない。しかし、図３に示すＮ＋型ドレイン層１３に何らかの原因、例えば電源オンオフ時のＬ負荷からの大きな正電圧や静電気による大きな正電圧が印加された場合、ドレイン領域のＮ型エピタキシャル層５からなるＮ型層５ａとＰ型ドレイン分離層６との容量結合によりＰ型ドレイン分離層６が正電位になる場合がある。
また、Ｐ型ドレイン分離層６は、Ｎ＋型ドレイン層１３に入力した高い正電圧により生じる強電界で加速されたホットエレクトロンが原因となり、正電位になる場合もある。その場合、同図に示す、Ｐ型ドレイン分離層６をエミッタ、前記接地ラインに接続されたＮ型層５ｂをベース、Ｐ＋型素子分離層３をコレクタとする寄生ＰＮＰバイポーラトランジスタＴ２がオン動作する。その結果、Ｎ＋型ドレイン層１３からＰ型半導体基板１に大きな電流が流れることになり、ノイズ発生、制御回路誤動作等の弊害が出る可能性がある。
これを防止するため、図２に示すように、Ｎ＋型ガードリング層１５が形成されたＮ型エピタキシャル層５の表面からＮ＋型埋め込み層２内まで延在する高濃度のＮ＋型シンカー層２１を形成し、寄生ＰＮＰバイポーラトランジスタＴ２のベース抵抗を小さくし、ベース・エミッタ間電圧を低下させ、該寄生ＰＮＰバイポーラトランジスタＴ２がオン動作しにくくしている。
前記Ｎ＋型シンカー層２１を形成する場合、高温炉中で長時間かけてリン（Ｐ）等をＮ＋型埋め込み層５内に延在するまで熱拡散する。このとき、リン（Ｐ）等は横方向にも拡がって熱拡散するのでＮ型層５ｂの表面領域のかなりの幅をＮ＋型シンカー層２１で占有することになりチップサイズが増大する。
従って、チップサイズの増大を伴わない形態で、寄生ＰＮＰバイポーラトランジスタのオン動作を阻止し、Ｎ＋型ドレイン層１３からＰ型半導体基板１に流出する不要なサージ電流を阻止することができるドレイン分離型ＬＤＭＯＳトランジスタの実現が課題となる。又、ドレイン分離型ＬＤＭＯＳトランジスタのチップサイズと同等以下で、且つ回生電流が減少された通常型ＬＤＭＯＳトランジスタの実現も課題となる。
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、前記エピタキシャル層の中に形成された第１導電型の素子分離層と、前記素子分離層で囲まれた前記エピタキシャル層の表面に形成された第２導電型のドリフト層と、前記ドリフト層の表面に形成された第２導電型のドレイン層と、前記エピタキシャル層の中に、前記ドリフト層及び前記ドレイン層を囲んで形成された第１導電型のドレイン分離層と、前記ドレイン分離層と前記素子分離層の間の前記エピタキシャル層の中に形成された第１導電型のコレクタ層と、前記エピタキシャル層の表面に前記コレクタ層を取り囲んで形成された第２導電型のガードリング層と、前記エピタキシャル層の表面に形成された第１導電型のボディ層と、前記ボディ層の表面に形成された第２導電型のソース層と、前記エピタキシャル層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備することを特徴とするものである。
また、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、前記エピタキシャル層の中に形成された第１導電型の素子分離層と、前記素子分離層で囲まれた前記エピタキシャル層の表面に形成された第２導電型のドリフト層と、前記ドリフト層の表面に形成された第２導電型のドレイン層と、前記ドリフト層と前記素子分離層の間の前記エピタキシャル層の中に形成された第１導電型のコレクタ層と、前記エピタキシャル層の表面に前記コレクタ層を取り囲んで形成された第２導電型のガードリング層と、前記エピタキシャル層の表面に形成された第１導電型のボディ層と、前記ボディ層の表面に形成された第２導電型のソース層と、前記エピタキシャル層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備することを特徴とする。
また、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、前記エピタキシャル層の中に形成された第１導電型の素子分離層と、前記素子分離層で囲まれた前記エピタキシャル層の表面に形成された第１導電型のドリフト層と、前記ドリフト層の表面に形成された第１導電型のドレイン層と、前記ドリフト層と前記素子分離層の間の前記エピタキシャル層の中に形成された第１導電型のコレクタ層と、前記エピタキシャル層の表面に前記コレクタ層を取り囲んで形成された第２導電型のガードリング層と、前記エピタキシャル層の表面に形成された第２導電型のボディ層と、前記ボディ層の表面に形成された第１導電型のソース層と、前記エピタキシャル層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備することを特徴とする。
本発明の半導体装置によれば、チップサイズを増大させることなく、ＬＤＭＯＳトランジスタのドレイン層から半導体基板に向かって流れこむ、回生電流又は寄生バイポーラトランジスタの電流を、大幅に減少させることができる。
本発明の第１の実施形態におけるドレイン分離型ＬＤＭＯＳトランジスタ及びその製造方法を示す断面図である。 従来のＮ＋型シンカー層を有するドレイン分離型ＬＤＭＯＳトランジスタを示す断面図である。 従来のＮ＋型ガードリング層のみを有するドレイン分離型ＬＤＭＯＳトランジスタを示す断面図である。 ドレイン分離型ＬＤＭＯＳトランジスタの寄生ＰＮＰバイポーラトランジスタの電流増幅率（ｈＦＥ）の測定方法並びに寄生ＰＮＰバイポーラトランジスタの構造別の電流増幅率（ｈＦＥ）を比較する図である。 寄生ＰＮＰバイポーラトランジスタ形成領域の構造別のチップサイズへの影響を比較するドレイン分離型ＬＤＭＯＳトランジスタの断面図である。 本発明の第１の実施形態におけるドレイン分離型ＬＤＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１の実施形態におけるドレイン分離型ＬＤＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第１の実施形態におけるドレイン分離型ＬＤＭＯＳトランジスタの製造方法を示す断面図である。 本発明の第２の実施形態における通常型ＬＤＭＯＳトランジスタを示す断面図である。 本発明の第３の実施形態における通常型ＬＤＭＯＳトランジスタを示す断面図である。
〔第１の実施形態〕
本実施形態に係るドレイン分離型ＬＤＭＯＳトランジスタについて、従来構成のドレイン分離型ＬＤＭＯＳトランジスタと比較しつつ、図１から図５に基づいて以下に説明する。
なお、本実施形態に係るドレイン分離型ＬＤＭＯＳトランジスタは、図１等に示すように、Ｎ＋型ドレイン１３等からなるドレイン領域を中心に、左右対称にＮ＋型ソース層１２等からなるソース領域等が構成されている。
図１は本実施形態のドレイン分離型ＬＤＭＯＳトランジスタ及びその製造方法を示す断面図である。Ｐ型半導体基板１上にＰ型素子分離層３により複数の領域に分離されたＮ型エピタキシャル層５が形成される。Ｐ型素子分離層３により分離された一のＮ型エピタキシャル層５とＰ型半導体基板１の境界領域にはＮ＋型埋め込み層２が形成される。
また、該Ｎ型エピタキシャル層５には後述のＮ＋型ドレイン層１３等を形成するドレイン領域を除いて、Ｐ型ドレイン分離層６がＮ＋型埋め込み層２の一部を除いた領域と接し、該Ｎ＋型埋め込み層２上からＮ型エピタキシャル層５の表面まで延在して形成される。従って、Ｐ型ドレイン分離層６で囲まれたＮ型エピタキシャル層５の一部からなるＮ型層５ａが形成される。
また、Ｐ型ドレイン分離層６とＰ型素子分離層３の間にはＮ型エピタキシャル層５の一部からなるＮ型層５ｂが形成される。このＮ型層５ｂは、詳しく言えば、Ｐ型ドレイン分離層６が存在しないＮ＋型埋め込み層２の領域、Ｐ型ドレイン分離層６の一端、Ｐ型素子分離層３及びＰ型半導体基板１に挟まれた領域に形成される。Ｎ型層５ｂは、Ｎ＋型埋め込み層２とＰ型素子分離層３との間の絶縁耐圧を確保する役割を有している。
Ｎ型層５ａの表面には、Ｎ型ドリフト層８が形成され、該Ｎ型ドリフト層８の表面にはＮ＋型ドレイン層１３が形成される。つまり、Ｎ型ドリフト層８及びＮ＋型ドレイン層１３は、Ｐ型ドレイン分離層６に囲まれた領域に形成され、Ｐ型半導体基板１から完全に分離される。このことがドレイン分離型ＬＤＭＯＳトランジスタと称した理由である。
また、Ｐ型ドレイン分離層６内からＮ型層５ａに延在してＰ型ボディ層９が形成され、Ｐ型ボディ層９の表面にはＮ＋型ソース層１２及びＰ＋型コンタクト層１４ａが形成される。Ｎ＋型ソース層１２上からＮ型層５ａ上に延在してゲート絶縁膜１０が形成され、ゲート絶縁膜１０上にゲート電極１１が形成される。
Ｎ型層５ｂには、同図に示すように、その表面から該Ｎ型層５ｂの内部まで延在するＰ型コレクタ層７が形成され、その表面にＰ＋型コレクタ層１４が形成される。Ｐ型コレクタ層７は、Ｎ型エピタキシャル層５の厚さより浅く形成される。Ｐ型コレクタ層７の外側にＮ＋型ガードリング層１５が形成される。Ｐ型素子分離層３の表面にもＰ＋型分離コンタクト層１４ｃが形成され、Ｐ型ドレイン分離層６の表面にもＰ＋型ドレイン分離コンタクト層１４ｄが形成される。
さらに、Ｎ＋型ソース層１２及びＰ＋型コンタクト層１４ａと接続するソース電極１８、Ｎ＋型ドレイン層１３と接続するドレイン電極１７、Ｐ＋型コレクタ層１４ｂ及びＮ＋型ガードリング層１５と接続するコレクタ電極１９、並びにＰ＋型分離層１４ｃと接続する分離電極２０が、それぞれ層間絶縁膜１６等に形成されたコンタクトホールを介して形成される。
通常、ドレイン電極１７に電源電圧ＶＤＤが印加され、ソース電極１８、コレクタ電極１９及び分離電極２０は接地される。係るドレイン分離型ＬＤＭＯＳトランジスタのドレイン電極１７に静電気等やＬ負荷が原因で大きな正電圧が印加された場合、Ｎ型層５ａとＰ型ドレイン分離層６との間に形成されるＰＮ接合による容量結合でＰ型ドレイン分離層６の電位が上がる。
または、Ｎ＋型ドレイン層１３とＮ＋型ソース層１２間にドレイン・ソース間絶縁破壊電圧ＢＶＤＳより大きな電圧が印加されることから、Ｎ＋型ドレイン層１３側に向かってＮ型層５ａ、Ｎ型ドリフト層８内に空乏層が拡がる。Ｎ＋型ソース層１２から注入されＮ＋型ドレイン層１３側に向かって走行する電子は、空乏層内の強電界により加速されホットエレクトロンになりＮ型ドリフト層８等でシリコン格子に作用し多数の電子−正孔対を発生する。
電子−正孔対の内、電子は正電位のＮ＋型ドレイン層１３に流れ込むが、正孔はソース電極１８側に向かってＰ型ボディ層９内を流れＰ＋型コンタクト層１４ａに流れ込む。一部はＰ型ドレイン分離層６を経由してＰ＋型コンタクト層１４ａに流れる。このときＰ型ボディ層９やＰ型ドレイン分離層６の電位が接地電位に対して正になる。
この結果、同図に示す２つの寄生ＰＮＰバイポーラトランジスタＴ３、Ｔ４がオン動作を開始する可能性がある。寄生ＰＮＰバイポーラトランジスタＴ３はＰ型ドレイン分離層６がエミッタ、Ｎ型層５ｂがベース、Ｐ型素子分離層３がコレクタを構成する。寄生ＰＮＰバイポーラトランジスタＴ４はＰ型ドレイン分離層６がエミッタ、Ｎ型層５ｂがベース、Ｐ型コレクタ層７がコレクタを構成する。
この場合、前記正孔はＰ型ドレイン分離層６の上層部の方を流れやすいため寄生ＰＮＰバイポーラトランジスタＴ４を経由してＰ型コレクタ層７から接地電位のコレクタ電極１９に流れ出る。従って、寄生ＰＮＰバイポーラトランジスタＴ４より下方に形成される寄生ＰＮＰバイポーラトランジスタＴ３から接地電位であるＰ型素子分離層３を経由して半導体基板１側に流れる電流は桁違いに少なくなる。
図２、図３に示す、前述の構造のＬＤＭＯＳトランジスタの場合と比較するとその改善度が理解できる。図２はＮ型層５ｂ内にＮ＋型シンカー層２１が形成されたＬＤＭＯＳトランジスタである。また、図３はＮ型層５ｂにＮ＋型ガードリング層１５のみが形成されたＬＤＭＯＳトランジスタである。その他の構成は、図１と同じ構成に対して同一番号、符号をつけて明示する。
図２の場合、寄生ＰＮＰバイポーラトランジスタＴ２のベースは高不純物濃度からなるＮ＋型シンカー層２１で構成される。従って、ベース抵抗が低くなりエミッタ・ベース間順方向電圧が上昇しにくく、コレクタ層となるＰ型素子分離層３を経由してＰ型半導体基板１に流れる電流は少なくなる。
図３の場合、寄生ＰＮＰバイポーラトランジスタＴ２のベースは低不純物濃度のＮ型層５ｂになる。従って、ベース抵抗も高くなりエミッタ・ベース間順方向電圧も高くなる。Ｐ型ドレイン分離層６の電位が上昇する程度が大きければ大きいほど寄生ＰＮＰバイポーラトランジスタＴ２を通りＰ型半導体基板１に向かって流れる電流は増加する。
寄生ＰＮＰバイポーラトランジスタＴ１，Ｔ２，Ｔ３に、図４（Ａ）に示すようなバイアス状態を与えて、流れるベース電流ＩＢとコレクタ電流ＩＳＵＢを測定し電流増幅率ｈＦＥ＝ＩＳＵＢ／ＩＢを求めて比較した。それぞれの寄生ＰＮＰバイポーラトランジスタの性能を簡便に比較するためである。
図１〜図３で言えば、エミッタとなるＰ型ドレイン分離層６にＰ＋型ドレイン分離コンタクト層１４ｄを経由して図４（Ａ）に示す定電流源ＩＧから電流ＩＥを流し込む。ベースとなるＮ型層５ｂは電流計Ａ１を介して接地した。コレクタとなるＰ型素子分離層３には接地ラインに対して負電圧を印加（ベースに対して負電位）するよう電流計Ａ２を介して電源ＤＤを配置した。
このようにして測定した各寄生ＰＮＰバイポーラトランジスタＴ１，Ｔ２，Ｔ３のｈＦＥを、図４（Ｂ）にＮ＋型ガードリング１５のみを具備する寄生ＰＮＰバイポーラトランジスタＴ１のｈＦＥ＝１とした場合の相対値で示す。Ｎ＋型シンカー層２１を採用した寄生ＰＮＰバイポーラトランジスタＴ２のｈＦＥはＮ＋型ガードリング１５のみで構成した場合に比べ約１桁程度小さくなり電流が流れにくくなっていることが示される。
それに対して、本実施形態での寄生ＰＮＰバイポーラトランジスタＴ３のｈＦＥは、Ｎ＋型シンカー層２１を採用した場合に比べ更に１桁弱小さな値を示し、更に電流が流れにくくなっている。本実施形態ではＰ型コレクタ層７を導入し、寄生ＰＮＰバイポーラトランジスタＴ４を形成したことで電位の高くなったＰ型ドレイン分離層６から大半の電流を寄生ＰＮＰバイポーラトランジスタＴ４のＰ型コレクタ層７に引き込み、接地ラインに逃がしているためである。
この結果、本実施形態では従来に比し、Ｎ＋型ドレイン層１３に大きな正電圧が印加されたとき、Ｐ型ドレイン分離層６をエミッタ、Ｎ型層５ｂをベース、Ｐ型素子分離層３及びＰ型半導体基板１をコレクタとする寄生ＰＮＰバイポーラトランジスタを経由して、Ｐ型ドレイン分離層６からＰ型半導体基板１に流れる電流を大幅に減少させることが可能になった。
次に、本実施形態のドレイン分離型ＬＤＭＯＳトランジスタが図２のＮ＋型シンカー層２１を採用したドレイン分離型ＬＤＭＯＳトランジスタに比べて、チップサイズが小さくなる点について以下に図５に基づいて説明する。図５（Ａ）はＮ＋型シンカー層２１を採用したドレイン分離型ＬＤＭＯＳトランジスタのＮ型層５ｂ近傍の概略の断面図で、図５（Ｂ）は本実施形態のＰ型コレクタ層７を採用したドレイン分離型ＬＤＭＯＳトランジスタの同様の断面図である。
同図（Ｂ）に示す本実施形態の間隔ｙ１はＰ型ドレイン分離層６とＮ＋型ガードリング層１５間に必要な絶縁破壊電圧から決定される。Ｎ＋型ガードリング層１５は砒素（Ａｓ）等のイオン注入で形成されるため、ほぼすべての砒素（Ａｓ）が同図Ｂに示す形状内に分布する。従って、間隔ｙ１は上記絶縁破壊電圧を満たす間隔になる。
間隔ｙ３はＮ＋型ガードリング１５とＰ型素子分離層３間、及びＮ＋型埋め込み層２とＰ型素子分離層３間の絶縁破壊電圧から決定される。前述のようにＮ＋型ガードリング１５は砒素（Ａｓ）等の重い原子のイオン注入によって形成されるため、同図Ｂに示す形状がＮ＋型ガードリングの不純物分布の端部になる。従って、間隔ｙ３は上記絶縁破壊電圧を満たす間隔になる。
間隔ｙ２はＰ型コレクタ層７のイオン注入等の深さ、及びＮ＋型ガードリング１５の幅で決定される。Ｐ型コレクタ層７のイオン注入等による深さの寄与率が高い。但し、Ｐ型コレクタ層７の表面濃度はＮ＋型ガードリング１５の濃度に比して十分低いのでＮ＋型ガードリング１５の幅１杯を使って形成することができる。従って、Ｎ＋型ガードリング１５の幅いっぱいを使って、Ｐ型コレクタ層７をＮ型層５ｂの奥深くまで延在させることができる。
図５（Ａ）に示すＮ＋型シンカー層２１を採用したドレイン分離型ＬＤＭＯＳトランジスタのｘ１は本実施形態と同様Ｐ型ドレイン分離層６とＮ＋型シンカー層２１の間の絶縁破壊電圧で決定される。同図（Ａ）ではＮ＋型シンカー層２１の表示は前述のベース濃度を下げる効果のある比較的高濃度の領域を境界として示している。
同図（Ａ）に示すＮ＋型シンカー層２１の外側には、なおＰ型ドレイン分離層６との絶縁破壊電圧に関与する不純物濃度からなる不図示のＮ＋型シンカー層２１が存在する。従って、間隔ｘ１はその分だけ余裕を見て決定する必要があり同図（Ｂ）の場合のｙ１より大きな値とする必要がある。
間隔ｘ２については、高濃度のＮ＋型シンカー層２１をＮ型層５ｂを突き抜けてＮ＋型埋め込み層２の内部まで延在させる必要があり、横方向拡散もその分広くなりｙ２に比べて大きな値にならざるを得ない。不純物濃度が高くするため、その分更に横方向の拡がりが大きくなる。間隔ｘ３はＰ型素子分離層３との間の絶縁破壊電圧を満たす値が必要である。この場合も、ｘ１での記載した内容と同様の理由でｙ３よりは大きな値にする必要がある。
一例として、本実施形態のドレイン分離型ＬＤＭＯＳトランジスタのＮ型層５ｂの幅（ｙ１＋ｙ２＋ｙ３＝ｙ）をＮ＋型シンカー層２１を採用したＮ型層５ｂの幅（ｘ１＋ｘ２＋ｘ３＝ｘ）の７０％より小さい値まで縮小することができた。
次に本実施形態のドレイン分離型ＬＤＭＯＳトランジスタの製造方法について、その断面図となる図１、図６〜図８に基づいて以下に説明する。先ず、図６に示すように、Ｐ型半導体基板１を準備して、所定の方法により、該Ｐ型半導体基板１の所定の領域にアンチモン（Ｓｂ）等からなるＮ＋型埋め込み層２ａを形成する。次に、Ｎ＋型埋め込み層２ａの表面に所定のイオン注入方法等によりボロン（Ｂ）からなるＰ＋型埋め込み層４を形成する。同時にＰ型分離層３を形成する予定の領域にボロン（Ｂ）からなるＰ＋型素子分離デポ層３ａを形成する。
次に、図７に示すように、Ｎ＋型埋め込み層２等を含むＰ型半導体基板１上に所定のエピタキシャル法によりＮ型エピタキシャル層５を堆積する。この際、Ｎ＋型埋め込み層２、Ｐ＋型埋め込み層４及びＰ型素子分離デポ層３ａはＮ型エピタキシャル層５内をその表面側に向かって這い上がり拡散する。
ボロン（Ｂ）からなるＰ＋型素子分離デポ層３ａやＰ＋型埋め込み層４の這い上がり量はアンチモン（Ｓｂ）等からなるＮ＋型埋め込み層２の這い上がりより大きい。同時にＮ＋型埋め込み層２及びＰ型素子分離デポ層３ａはＰ型半導体基板１にも拡散する。
次にＮ型エピタキシャル層５の所定の領域にボロン（Ｂ）等をイオン注入することにより、Ｐ型コレクタ層７、下方のＰ＋型埋め込み層４ａからの這い上がり拡散層と一体となるＰ型ドレイン分離層６、及び下方のＰ＋型分離デポ層３ａからの這い上がり拡散層と一体となる複数のＰ型素子分離層３を形成する。なお、Ｐ型コレクタ層７はＮ型層５ａを囲むＰ型ドレイン分離層６を取り囲んでいる。
Ｐ型素子分離層３とＰ型ドレイン分離層６に挟まれたＮ型エピタキシャル層５はＮ型層５ｂを構成する。Ｐ型コレクタ層７は該Ｎ型層５ｂの表面から内部の途中まで延在して形成される。また、Ｎ型エピタキシャル層５の一部領域がＰ型ドレイン分離層６に取り囲まれた状態で残り、Ｎ型層５ａを構成する。
次に、図８に示すように、Ｎ型層５ａにリン（Ｐ）等を所定の方法でイオン注入してＮ型ドリフト層８を形成する。また、Ｐ型ドレイン分離層６の所定の領域にボロン（Ｂ）をイオン注入してＰ型ボディ層９を形成する。次に、Ｐ型ボディ層９等が形成されたＰ型半導体基板１上にゲート絶縁膜１０を形成し、該ゲート絶縁膜１０上をＮ型ドリフト層８上からＰ型ボディ層９上に延在するゲート電極１１を形成する。
次に、ゲート電極１１等をマスクとして所定の方法で砒素（Ａｓ）をイオン注入してＰ型ボディ層９にＮ＋型ソース層１２を形成する。同時にＮ型ドリフト層８にＮ＋型ドレイン層１３、Ｎ型層５ｂにＰ型コレクタ層７を挟んでＮ＋型ガードリング層１５が形成される。
次に、所定の方法でボロン（Ｂ）等をイオン注入して、Ｐ型ボディ層９にＰ＋型コンタクト層１４ａ、Ｐ型コレクタ層７にＰ＋型コレクタ層１４ｂ、Ｐ型ドレイン分離層６にＰ＋型ドレイン分離層１４ｄ、及びＰ型素子分離層３にＰ＋型分離層１４ｃを形成する。その後、所定の処理をして所定のＣＶＤ法等により層間絶縁膜１６を形成する。
次に、図１に示すように、層間絶縁膜１６等に所定のフォトエッチング工程を経由してコンタクトホールを形成してからアルミニューム（Ａｌ）を主成分とする金属膜をスパッタ法等により該コンタクトホールを含むＰ型半導体基板１の全面に堆積する。Ｎ＋型ドレイン層１３等に所定の方法でシリサイドを形成してからスパッタしても良い。
次に、所定のフォトエッチング工程を経て、該コンタクトホールを介してＮ＋型ドレイン層１３と接続するドレイン電極１７、Ｎ＋型ソース層１２及びＰ＋型コンタクト層１４ａと接続するソース電極１８、Ｐ＋型コレクタ層１４ｂ及びＮ＋型ガードリング１５と接続するコレクタ電極１９並びにＰ＋型分離層１４ｃと接続する分離電極２０が形成される。なお、ソース電極１８とコレクタ電極１９と分離電極２０はアルミニューム（Ａｌ）等の電極で接続される。
次に、必要に応じて多層配線構造が形成された後、シリコン窒化膜等からなるパッシベーション膜が形成され、所定のフォトエッチング工程を経ることによりＬＤＭＯＳトランジスタは完成する。
〔第２の実施形態〕
本実施形態について図９に基づいて以下に説明する。本実施形態は、通常型ＬＤＭＯＳトランジスタの回生電流等の減少を図るもので、同図はその断面構造を示すものである。図１に示すドレイン分離型ＬＤＭＯＳトランジスタの断面構造からＰ型ドレイン分離層６、Ｐ＋型ドレイン分離コンタクト層１４ｄを削除したもので、図１と同様の部分は同一記号、数字で表示している。
ソース電極１８にＬ負荷から電源オフ時等に正の大きな電圧が印加された場合、順方向バイアスとなるＮ型エピタキシャル層５とＰ型ボディ層９で構成されるＰＮ接合からＮ＋型ドレイン層１３、ドレイン電極１７を経由して電源ラインＤＤにサージ電流が流れる。
また、Ｐ型ボディ層９をエミッタ、Ｎ型エピタキシャル層５をベース、Ｐ型半導体基板１をコレクタとする不図示の寄生ＰＮＰバイポーラトランジスタもオン動作状態になる。
さらに、Ｐ型ボディ層９の電位がＮ型エピタキシャル層５の電位より高くなるので同図に示すＰ型ボディ層９をエミッタ、Ｎ型エピタキシャル層５をベース、Ｐ型コレクタ層７をコレクタとする寄生ＰＮＰバイポーラトランジスタＴ５がオン動作状態になり、サージ電流がＰ＋型コレクタ層１４ｂ、コレクタ電極１９を経由して電源ラインＤＤに流れる。
このとき、電流経路が短く、低抵抗である寄生ＰＮＰバイポーラトランジスタＴ５の方を大半のサージ電流が流れるので、不図示の寄生ＰＮＰバイポーラトランジスタを通してＰ型半導体基板１に流れ込むサージ電流を大幅に少なくすることができる。
本実施形態の通常型ＬＤＭＯＳトランジスタの製造方法はドレイン分離型ＬＤＭＯＳトランジスタの製造工程からＰ型ドレイン分離層６の形成工程を除いたもので、他の工程は
第１の実施形態と同様である。
〔第３の実施形態〕
本実施形態について図１０に基づいて以下に説明する。本実施形態も第２の実施形態の場合と同様、通常型ＬＤＭＯＳトランジスタに掛かるものである。同図はその断面構造を示すものである。第２の実施形態との違いは、第２の実施形態がＮチャネル型の通常型ＬＤＭＯＳトランジスタであるのに対して本実施形態はＰチャネル型の通常型ＬＤＭＯＳトランジスタに適用していることである。
従って、第２の実施形態では中心部にＮ＋型ドレイン層１３等からなるドレイン領域が形成され、その左右にＮ＋型ソース層１２等からなるソース領域が形成されているのに対して、本実施形態は中心部にＰ＋型ソース層１２ａ等からなるソース領域が形成され、その左右にＰ＋型ドレイン層１３等からなるドレイン領域が形成される点で異なる。
ソース領域及びドレイン領域の各構成の符号等に関しては図９と対応するように、例えば図９のＮ＋型ソース層１２に対して図１０ではＰ＋型ソース層１２ａと、数字にａを付加して表示してある。Ｐ＋型コンタクト層１４ａはＮ＋型コンタクト層１４ｅと表示してある。それ以外の構成は同一数字等で表示した。
Ｐチャネル型の通常型ＬＤＭＯＳトランジスタのドレイン電極１８ａに、第２の実施形態の場合と同様に大きな正の電圧が印加された場合、Ｎ型エピタキシャル層５とＰ型ドリフト層８ａ間のＰＮ接合が順バイアスされることから、サージ電流はＮ型ボディ層９ａ、Ｎ＋型コンタクト層１４ｅを経由して、ソース電極１７ａから電源ラインＤＤに流れる。
さらに、Ｐ型ドリフト層８ａをエミッタ、Ｎ型エピタキシャル層５をベース、Ｐ型コレクタ層７をコレクタとする寄生ＰＮＰバイポーラトランジスタＴ６もオン動作状態になりサージ電流がコレクタ電極１９ａを介して電源ラインＤＤに流れる。
このとき、第２の実施形態と同様、Ｐ型ドリフト層８ａをエミッタ、Ｎ型エピタキシャル層５をベース、Ｐ型半導体基板１をコレクタとする不図示の寄生ＰＮＰバイポーラトランジスタもオン動作状態になるが該寄生ＰＮＰバイポーラトランジスタを通りＰ型半導体基板１に流れる電流は第２の実施形態と同様少ない。
本実施形態のＰチャネル型の通常型ＬＤＭＯＳトランジスタは第２の実施形態のＮチャネル型ＬＤＭＯＳトランジスタのＮ型をＰ型に変更しただけであり第２の実施形態の場合と同様な方法で製造することができる。但し、Ｐ型コレクタ層７は第２の実施形態と同一方法で形成される。
Ｐ型コレクタ層７は両通常型ＬＤＭＯＳトランジスタのＰ型半導体基板に流れるサージ電流を減少させるという、発明の要旨となる構成である。
１ Ｐ型半導体基板 ２ Ｎ＋型埋め込み層 ３ Ｐ型素子分離層
３ａ Ｐ＋型素子分離デポ層 ４ Ｐ＋型埋め込み層 ５ Ｎ型エピタキシャル層
５ａ Ｎ型層 ５ｂ Ｎ型層 ６ Ｐ型ドレイン分離層 ７ Ｐ型コレクタ層 ８ Ｎ型ドリフト層 ９ Ｐ型ボディ層 １０ ゲート絶縁膜
１１ ゲート電極 １２ Ｎ＋型ソース層 １３ Ｎ＋型ドレイン層
１４ａ Ｐ＋型コンタクト層 １４ｂ Ｐ＋型コレクタ層 １４ｃ Ｐ＋型分離層 １４ｄ Ｐ＋型ドレイン分離層 １５ Ｎ＋型ガードリング層 １６ 層間絶縁膜 １７ ドレイン電極 １８ ソース電極 １９ コレクタ電極 ２０ 分離電極 Ａ１、Ａ２ 電流計 ＩＧ 電流源 ＶＤＤ、ＤＤ 電源ライン
８ａ Ｐ型ドリフト層 ９ａ Ｎ型ボディ層 １２ａ Ｐ＋型ソース層
１３ａ Ｐ＋型ドレイン層 １４ｅ Ｎ＋型コンタクト層 １７ａ ソース電極 １８ａ ドレイン電極 １９ａ コレクタ電極

Claims (7)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第２導電型のエピタキシャル層と、
    前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、
    前記エピタキシャル層の中に形成された第１導電型の素子分離層と、
    前記素子分離層で囲まれた前記エピタキシャル層の表面に形成された第２導電型のドリフト層と、
    前記ドリフト層の表面に形成された第２導電型のドレイン層と、
    前記エピタキシャル層の中に、前記ドリフト層及び前記ドレイン層を囲んで形成された第１導電型のドレイン分離層と、
    前記ドレイン分離層と前記素子分離層の間の前記エピタキシャル層の中に形成された第１導電型のコレクタ層と、
    前記エピタキシャル層の表面に前記コレクタ層を取り囲んで形成された第２導電型のガードリング層と、
    前記エピタキシャル層の表面に形成された第１導電型のボディ層と、
    前記ボディ層の表面に形成された第２導電型のソース層と、
    前記エピタキシャル層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を具備することを特徴とする半導体装置。
  2. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第２導電型のエピタキシャル層と、
    前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、
    前記エピタキシャル層の中に形成された第１導電型の素子分離層と、
    前記素子分離層で囲まれた前記エピタキシャル層の表面に形成された第２導電型のドリフト層と、
    前記ドリフト層の表面に形成された第２導電型のドレイン層と、
    前記ドリフト層と前記素子分離層の間の前記エピタキシャル層の中に形成された第１導電型のコレクタ層と、
    前記エピタキシャル層の表面に前記コレクタ層を取り囲んで形成された第２導電型のガードリング層と、
    前記エピタキシャル層の表面に形成された第１導電型のボディ層と、
    前記ボディ層の表面に形成された第２導電型のソース層と、
    前記エピタキシャル層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を具備することを特徴とする半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第２導電型のエピタキシャル層と、
    前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、
    前記エピタキシャル層の中に形成された第１導電型の素子分離層と、
    前記素子分離層で囲まれた前記エピタキシャル層の表面に形成された第１導電型のドリフト層と、
    前記ドリフト層の表面に形成された第１導電型のドレイン層と、
    前記ドリフト層と前記素子分離層の間の前記エピタキシャル層の中に形成された第１導電型のコレクタ層と、
    前記エピタキシャル層の表面に前記コレクタ層を取り囲んで形成された第２導電型のガードリング層と、
    前記エピタキシャル層の表面に形成された第２導電型のボディ層と、
    前記ボディ層の表面に形成された第１導電型のソース層と、
    前記エピタキシャル層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、を具備することを特徴とする半導体装置。
  4. 前記コレクタ層は、前記エピタキシャル層の表面から前記エピタキシャル層の厚さより浅く形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記ソース層、前記コレクタ層、前記素子分離層及び前記半導体基板は接地電位に固定されることを特徴とする請求項１、４のいずれかに記載の半導体装置。
  6. 前記ドレイン層、前記コレクタ層は電源電位に、及び前記半導体基板は接地電位に固定されることを特徴とする請求項２、４のいずれかに記載の半導体装置。
  7. 前記ソース層、前記コレクタ層は電源電位に、及び前記半導体基板は接地電位に固定されることを特徴とする請求項３、４のいずれかに記載の半導体装置。
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