JP2003197790A - 半導体装置及びその製造方法 - Google Patents
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【課題】チャージポンプ装置において、ラッチアップの
発生の防止及び大電流化を図るのに適した半導体装置を
提供する。 【解決手段】Ｐ型の単結晶シリコン基板上５０に、Ｎ型
エピタキシャル・シリコン層５１ＡとＮ型エピタキシャ
ル・シリコン層５１Ｂとを積層し、Ｎ型エピタキシャル
・シリコン層５１Ｂの中にＰ型ウエル領域５２Ｃを設け
る。Ｐ型ウエル領域５２Ｃの底部に接するＰ＋型埋め込
み層５５を設け、Ｐ型ウエル領域５２Ｃの中にＭＯＳト
ランジスタを設ける。ＭＯＳトランジスタは、高濃度ソ
ース層Ｎ＋Ｓ及び高濃度ドレインＮ＋Ｄ層と、高濃度ソ
ース層Ｎ＋Ｓ及び高濃度ドレイン層Ｎ＋Ｄより深く拡散
された低濃度ソース層Ｎ−Ｓ又は／及び低濃度ドレイン
層Ｎ−Ｄを有する。
発生の防止及び大電流化を図るのに適した半導体装置を
提供する。 【解決手段】Ｐ型の単結晶シリコン基板上５０に、Ｎ型
エピタキシャル・シリコン層５１ＡとＮ型エピタキシャ
ル・シリコン層５１Ｂとを積層し、Ｎ型エピタキシャル
・シリコン層５１Ｂの中にＰ型ウエル領域５２Ｃを設け
る。Ｐ型ウエル領域５２Ｃの底部に接するＰ＋型埋め込
み層５５を設け、Ｐ型ウエル領域５２Ｃの中にＭＯＳト
ランジスタを設ける。ＭＯＳトランジスタは、高濃度ソ
ース層Ｎ＋Ｓ及び高濃度ドレインＮ＋Ｄ層と、高濃度ソ
ース層Ｎ＋Ｓ及び高濃度ドレイン層Ｎ＋Ｄより深く拡散
された低濃度ソース層Ｎ−Ｓ又は／及び低濃度ドレイン
層Ｎ−Ｄを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に電源回路等に用いられる大電流
出力のチャージポンプ装置に適用して好適であり、その
高性能化及びラッチアップの防止を図るものである。
の製造方法に関し、特に電源回路等に用いられる大電流
出力のチャージポンプ装置に適用して好適であり、その
高性能化及びラッチアップの防止を図るものである。
【０００２】
【従来の技術】近年のビデオカメラ、デジタルスチール
カメラ（DSC）、DSCフォーン等の映像機器は、その映像
を取り込むためにCCD（Charge Coupled Devices）を使
用している。CCDを駆動するためのCCD駆動回路は、プラ
ス、マイナスの高電圧（十数V）で且つ大電流（数mA）
の電源回路を必要とする。現在、この高電圧はスイッチ
ングレギュレータを用いて生成している。
カメラ（DSC）、DSCフォーン等の映像機器は、その映像
を取り込むためにCCD（Charge Coupled Devices）を使
用している。CCDを駆動するためのCCD駆動回路は、プラ
ス、マイナスの高電圧（十数V）で且つ大電流（数mA）
の電源回路を必要とする。現在、この高電圧はスイッチ
ングレギュレータを用いて生成している。
【０００３】スイッチングレギュレータは高性能、即ち
高い電力効率（出力電力／入力電力）にて、高電圧を生
成することができる。しかし、この回路は電流のスイッ
チング時に高調波ノイズを発生する欠点があり、電源回
路をシールドして用いなければならない。更に外部部品
としてコイルを必要とする。
高い電力効率（出力電力／入力電力）にて、高電圧を生
成することができる。しかし、この回路は電流のスイッ
チング時に高調波ノイズを発生する欠点があり、電源回
路をシールドして用いなければならない。更に外部部品
としてコイルを必要とする。
【０００４】そこで、上述したような携帯機器用の電源
回路として、ディクソン（Dickson）チャージポンプ装
置が注目されている。この回路は、例えば技術文献「Jo
hn F.Dickson 徹n-chip High-Voltage Generation in M
NOS Integrated Circuits Using an Improved Voltage
Multiplier Technique IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.SC-11,NO.3 pp.374-378 JUNE 1976.」に
詳しく記載されている。
回路として、ディクソン（Dickson）チャージポンプ装
置が注目されている。この回路は、例えば技術文献「Jo
hn F.Dickson 徹n-chip High-Voltage Generation in M
NOS Integrated Circuits Using an Improved Voltage
Multiplier Technique IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.SC-11,NO.3 pp.374-378 JUNE 1976.」に
詳しく記載されている。
【０００５】図１８に、４段のディクソン・チャージポ
ンプ装置の回路図を示す。ダイオードＤ1〜Ｄ5が直列接
続されている。Ｃ1〜Ｃ4は各ダイオードＤ1〜Ｄ5の接続
点に接続された結合コンデンサ（Coupling Capacito
r）、ＣＬは出力容量(Output Capacitor)、CLKとCLKBは
互いに逆相の入力クロックパルスである。また、５１は
CLK及びCLKBが入力されたクロックドライバー、５２は
電流負荷である。クロックドライバー５１には電源電圧
Ｖddが供給されている。これによりクロックドライバー
５１から出力されるクロックパルスヨ1，ヨ２の出力振幅
は約Ｖddとなる。そして、クロックパルスヨ1は容量Ｃ
２，Ｃ４に供給され、クロックパルスヨ２は容量Ｃ１，
Ｃ３に供給される。
ンプ装置の回路図を示す。ダイオードＤ1〜Ｄ5が直列接
続されている。Ｃ1〜Ｃ4は各ダイオードＤ1〜Ｄ5の接続
点に接続された結合コンデンサ（Coupling Capacito
r）、ＣＬは出力容量(Output Capacitor)、CLKとCLKBは
互いに逆相の入力クロックパルスである。また、５１は
CLK及びCLKBが入力されたクロックドライバー、５２は
電流負荷である。クロックドライバー５１には電源電圧
Ｖddが供給されている。これによりクロックドライバー
５１から出力されるクロックパルスヨ1，ヨ２の出力振幅
は約Ｖddとなる。そして、クロックパルスヨ1は容量Ｃ
２，Ｃ４に供給され、クロックパルスヨ２は容量Ｃ１，
Ｃ３に供給される。
【０００６】安定状態において、出力に定電流Ioutが流
れる場合、チャージポンプ装置への入力電流は、入力電
圧Ｖinからの電流とクロックドライバーから供給される
電流となる。これらの電流は、寄生容量への充放電電流
を無視すると次のようになる。Φ1= ハイ（High）、Φ
２=ロウ（Low）の期間、図中の実線矢印の方向に２Iout
の平均電流が流れる。
れる場合、チャージポンプ装置への入力電流は、入力電
圧Ｖinからの電流とクロックドライバーから供給される
電流となる。これらの電流は、寄生容量への充放電電流
を無視すると次のようになる。Φ1= ハイ（High）、Φ
２=ロウ（Low）の期間、図中の実線矢印の方向に２Iout
の平均電流が流れる。
【０００７】また、Φ1=ロウ（Low）、Φ２= ハイ（Hig
h）の期間、図の破線矢印の方向に２Ioutの平均電流が
流れる。クロックサイクルでのこれらの平均電流は全て
Ioutとなる。安定状態におけるチャージポンプ装置の昇
圧電圧Voutは以下のように表わされる。
h）の期間、図の破線矢印の方向に２Ioutの平均電流が
流れる。クロックサイクルでのこれらの平均電流は全て
Ioutとなる。安定状態におけるチャージポンプ装置の昇
圧電圧Voutは以下のように表わされる。
【０００８】
【数１】
【０００９】ここで、Vφ’は各接続ノードにおいて、
クロックパルスの変化に伴い結合容量によって生じる電
圧振幅である。Vlは出力電流Ioutによって生じる電圧降
下、Ｖinは入力電圧であり、通常プラス昇圧では電源電
圧Ｖdd、マイナス昇圧では0Vとしている。Ｖｄは順方向
バイアスダイオード電圧（Forward bias diode voltag
e）ｎはポンピング段数である。更に、Vl とVφ’は次
式で表される。
クロックパルスの変化に伴い結合容量によって生じる電
圧振幅である。Vlは出力電流Ioutによって生じる電圧降
下、Ｖinは入力電圧であり、通常プラス昇圧では電源電
圧Ｖdd、マイナス昇圧では0Vとしている。Ｖｄは順方向
バイアスダイオード電圧（Forward bias diode voltag
e）ｎはポンピング段数である。更に、Vl とVφ’は次
式で表される。
【００１０】
【数２】
【００１１】
【数３】
【００１２】ここで、Ｃ1〜Ｃ4はクロック結合容量(clo
ck coupling capacitance)、ＣSは各接続ノードにおけ
る寄生容量(stray capacitance at each node)、Vφは
クロックパルスの振幅（clock pulse amplitude）、ｆ
はクロックパルスの周波数、Ｔはクロック周期(clock p
eriod)である。チャージポンプ装置の電力効率は、クロ
ックドライバーから寄生容量に流れる充放電電流を無視
し、Ｖin＝Ｖddとすると以下の式で表される。
ck coupling capacitance)、ＣSは各接続ノードにおけ
る寄生容量(stray capacitance at each node)、Vφは
クロックパルスの振幅（clock pulse amplitude）、ｆ
はクロックパルスの周波数、Ｔはクロック周期(clock p
eriod)である。チャージポンプ装置の電力効率は、クロ
ックドライバーから寄生容量に流れる充放電電流を無視
し、Ｖin＝Ｖddとすると以下の式で表される。
【００１３】
【数４】
【００１４】このように、チャージポンプ装置において
は、ダイオードを電荷転送素子(charge transfer devic
e)として用いて電荷を次段へと次々に転送することによ
り昇圧を行っている。しかし、半導体集積回路装置への
搭載を考えるとプロセスへの適合性からｐｎ接合のダイ
オードよりＭＯＳトランジスタを使用する方が実現しや
すい。
は、ダイオードを電荷転送素子(charge transfer devic
e)として用いて電荷を次段へと次々に転送することによ
り昇圧を行っている。しかし、半導体集積回路装置への
搭載を考えるとプロセスへの適合性からｐｎ接合のダイ
オードよりＭＯＳトランジスタを使用する方が実現しや
すい。
【００１５】そこで、図１９に示すように、電荷転送用
素子としてダイオードＤ1〜Ｄ5の代わりにＭＯＳトラン
ジスタＭ１〜Ｍ５を用いることが提案された。この場合
は式（１）において、ＶｄはＭＯＳトランジスタの閾値
電圧(threshold voltage)Ｖthとなる。
素子としてダイオードＤ1〜Ｄ5の代わりにＭＯＳトラン
ジスタＭ１〜Ｍ５を用いることが提案された。この場合
は式（１）において、ＶｄはＭＯＳトランジスタの閾値
電圧(threshold voltage)Ｖthとなる。
【００１６】
【発明が解決しようとする課題】本発明者はチャージポ
ンプ装置を電源回路に応用することを検討した。その結
果、以下の問題点を見出した。
ンプ装置を電源回路に応用することを検討した。その結
果、以下の問題点を見出した。
【００１７】第１に、電源回路として必要な高電圧（十
数V）で且つ大電流（数mA）をチャージポンプ回路で得
るためには、電荷転送用ＭＯＳトランジスタのオン抵抗
を如何に下げるかという問題である。
数V）で且つ大電流（数mA）をチャージポンプ回路で得
るためには、電荷転送用ＭＯＳトランジスタのオン抵抗
を如何に下げるかという問題である。
【００１８】第２に、大電流チャージポンプ装置で生じ
やすいラッチアップを防止することである。特に、大出
力電流のチャージポンプ装置においては、動作開始と共
にラッチアップが生じるという問題があった。このラッ
チアップの発生メカニズムは本発明者の検討によれば以
下の通りである。
やすいラッチアップを防止することである。特に、大出
力電流のチャージポンプ装置においては、動作開始と共
にラッチアップが生じるという問題があった。このラッ
チアップの発生メカニズムは本発明者の検討によれば以
下の通りである。
【００１９】図２０はチャージポンプ装置をＣＭＯＳ構
造で実現した場合の断面図である。
造で実現した場合の断面図である。
【００２０】この断面構造は、図１９に示した電荷転送
用ＭＯＳトランジスタＭ２，Ｍ３の断面構造に対応して
いる。Ｐ型半導体基板１０の表面にＮ型ウエル領域２０
が形成され、このＮ型ウエル領域２０の中に、分離され
たＰ型ウエル領域３１，３２が形成されている。そし
て、Ｐ型ウエル領域３１内に電荷転送用ＭＯＳトランジ
スタＭ２が形成されている。Ｐ型ウエル領域３２内に電
荷転送用ＭＯＳトランジスタＭ３が形成されている。
用ＭＯＳトランジスタＭ２，Ｍ３の断面構造に対応して
いる。Ｐ型半導体基板１０の表面にＮ型ウエル領域２０
が形成され、このＮ型ウエル領域２０の中に、分離され
たＰ型ウエル領域３１，３２が形成されている。そし
て、Ｐ型ウエル領域３１内に電荷転送用ＭＯＳトランジ
スタＭ２が形成されている。Ｐ型ウエル領域３２内に電
荷転送用ＭＯＳトランジスタＭ３が形成されている。
【００２１】Ｐ型ウエル領域３１内に形成された電荷転
送用ＭＯＳトランジスタＭ２について更に詳しく説明す
ると、Ｐ型ウエル領域３１の表面にＮ＋型のドレイン層
Ｄ及びソース層Ｓが形成されている。Ｐ型ウエル領域３
１内には、Ｐ型ウエル領域３１より高濃度のＰ＋層４１
が形成されている。そして、ドレイン層ＤとＰ＋層４１
とはＡｌ配線等により電気的に接続されている。
送用ＭＯＳトランジスタＭ２について更に詳しく説明す
ると、Ｐ型ウエル領域３１の表面にＮ＋型のドレイン層
Ｄ及びソース層Ｓが形成されている。Ｐ型ウエル領域３
１内には、Ｐ型ウエル領域３１より高濃度のＰ＋層４１
が形成されている。そして、ドレイン層ＤとＰ＋層４１
とはＡｌ配線等により電気的に接続されている。
【００２２】電荷転送用トランジスタＭ２のドレイン層
Ｄと電荷転送用トランジスタＭ２が形成されたＰ型ウエ
ル領域３１とは低抵抗で電気的に接続されるので、バッ
クゲート・バイアス効果に起因した電荷転送用トランジ
スタＭ２の閾値電圧Ｖthの上昇が確実に防止される。Ｐ
型ウエル領域３２内に形成された電荷転送用ＭＯＳトラ
ンジスタＭ３についても同様に構成されている。また、
図示していない電荷転送用ＭＯＳトランジスタＭ１，Ｍ
４，Ｍ５についても同様に構成されている。
Ｄと電荷転送用トランジスタＭ２が形成されたＰ型ウエ
ル領域３１とは低抵抗で電気的に接続されるので、バッ
クゲート・バイアス効果に起因した電荷転送用トランジ
スタＭ２の閾値電圧Ｖthの上昇が確実に防止される。Ｐ
型ウエル領域３２内に形成された電荷転送用ＭＯＳトラ
ンジスタＭ３についても同様に構成されている。また、
図示していない電荷転送用ＭＯＳトランジスタＭ１，Ｍ
４，Ｍ５についても同様に構成されている。
【００２３】また、Ｎ型ウエル領域２０はチャージポン
プ装置の昇圧された出力電圧Ｖoutを供給することによ
り、定常状態においてＮ型ウエル領域２０とＰ型ウエル
領域３１，３２が逆方向バイアスされるようにしてい
る。
プ装置の昇圧された出力電圧Ｖoutを供給することによ
り、定常状態においてＮ型ウエル領域２０とＰ型ウエル
領域３１，３２が逆方向バイアスされるようにしてい
る。
【００２４】しかしながら、上述したように単一のＮ型
ウエル領域２０内に複数のＰ型ウエル領域３１，３２を
形成すると、ラッチアップのような現象が発生し、出力
電圧Ｖoutがほとんど昇圧されないことが判明した。そ
の発生メカニズムは本発明者の推定によれば以下の通り
である。
ウエル領域２０内に複数のＰ型ウエル領域３１，３２を
形成すると、ラッチアップのような現象が発生し、出力
電圧Ｖoutがほとんど昇圧されないことが判明した。そ
の発生メカニズムは本発明者の推定によれば以下の通り
である。
【００２５】まず、隣接するＰ型ウエル領域３１，３２
間に寄生サイリスタが形成される。即ち、図２０中、縦
型のＮＰＮトランジスタＴｒ１及び横型のＰＮＰトラン
ジスタＴｒ２が形成される。ここで、縦型のＮＰＮトラ
ンジスタＴｒ１のエミッタは電荷転送用ＭＯＳトランジ
スタＭ２のドレイン層Ｄであり、ベースはＰ型ウエル領
域３１であり、コレクタはＮ型ウエル領域２０である。
間に寄生サイリスタが形成される。即ち、図２０中、縦
型のＮＰＮトランジスタＴｒ１及び横型のＰＮＰトラン
ジスタＴｒ２が形成される。ここで、縦型のＮＰＮトラ
ンジスタＴｒ１のエミッタは電荷転送用ＭＯＳトランジ
スタＭ２のドレイン層Ｄであり、ベースはＰ型ウエル領
域３１であり、コレクタはＮ型ウエル領域２０である。
【００２６】また、横型のＰＮＰトランジスタＴｒ２の
エミッタはＰ型ウエル領域３２内に形成されたＰ＋層４
２であり、ベースはＰ型ウエル領域３１，３２間のＮ型
ウエル領域２０であり、コレクタはＰ型ウエル領域３１
である。これらの寄生ＮＰＮトランジスタＴｒ１と寄生
ＰＮＰトランジスタＴｒ２は寄生サイリスタを構成す
る。
エミッタはＰ型ウエル領域３２内に形成されたＰ＋層４
２であり、ベースはＰ型ウエル領域３１，３２間のＮ型
ウエル領域２０であり、コレクタはＰ型ウエル領域３１
である。これらの寄生ＮＰＮトランジスタＴｒ１と寄生
ＰＮＰトランジスタＴｒ２は寄生サイリスタを構成す
る。
【００２７】上述した図１９のチャージポンプ装置の安
定動作時には以下の関係が成り立つ。出力電圧Ｖout＞
Ｖ３＞Ｖ２＞Ｖ１＞入力電圧Ｖｉｎここで、入力電圧Ｖ
ｉｎは通常はＶdd（クロックドライバーの電源電圧と等
しい）である。また、Ｖ３は電荷転送用ＭＯＳトランジ
スタＭ３のソース電圧、Ｖ２は電荷転送用ＭＯＳトラン
ジスタＭ２のソース電圧、Ｖ１は電荷転送用ＭＯＳトラ
ンジスタＭ１のソース電圧である。
定動作時には以下の関係が成り立つ。出力電圧Ｖout＞
Ｖ３＞Ｖ２＞Ｖ１＞入力電圧Ｖｉｎここで、入力電圧Ｖ
ｉｎは通常はＶdd（クロックドライバーの電源電圧と等
しい）である。また、Ｖ３は電荷転送用ＭＯＳトランジ
スタＭ３のソース電圧、Ｖ２は電荷転送用ＭＯＳトラン
ジスタＭ２のソース電圧、Ｖ１は電荷転送用ＭＯＳトラ
ンジスタＭ１のソース電圧である。
【００２８】しかし、チャージポンプ装置の立ち上がり
時（昇圧動作の開始時）には、Ｖ１＞Ｖ２＞Ｖ３＞Ｖou
t という関係になっている。すなわち、初段から順に
コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を充電していく。
時（昇圧動作の開始時）には、Ｖ１＞Ｖ２＞Ｖ３＞Ｖou
t という関係になっている。すなわち、初段から順に
コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を充電していく。
【００２９】その結果、Ｖ１−Ｖout＞Ｖbi となった
とき寄生ＰＮＰトランジスタＴｒ２のベース・エミッタ
間に電流が流れる。すなわち、寄生ＰＮＰトランジスタ
Ｔｒ２がオンする。ここで、Ｖbiはベース・エミッタ間
のオン電圧である。
とき寄生ＰＮＰトランジスタＴｒ２のベース・エミッタ
間に電流が流れる。すなわち、寄生ＰＮＰトランジスタ
Ｔｒ２がオンする。ここで、Ｖbiはベース・エミッタ間
のオン電圧である。
【００３０】この寄生ＰＮＰトランジスタＴｒ２のコレ
クタ電流は、寄生ＮＰＮトランジスタＴｒ１のベース電
流となるので、これにより寄生ＮＰＮトランジスタＴｒ
１がオンし、そのエミッタ・コレクタ間が導通する。す
ると、寄生ＮＰＮトランジスタＴｒ１は、寄生ＰＮＰト
ランジスタＴｒ２のベース・エミッタ間電流を流し入れ
ると共に、出力電圧Ｖout側からも電圧Ｖ１側へ電流を
流し入れる。
クタ電流は、寄生ＮＰＮトランジスタＴｒ１のベース電
流となるので、これにより寄生ＮＰＮトランジスタＴｒ
１がオンし、そのエミッタ・コレクタ間が導通する。す
ると、寄生ＮＰＮトランジスタＴｒ１は、寄生ＰＮＰト
ランジスタＴｒ２のベース・エミッタ間電流を流し入れ
ると共に、出力電圧Ｖout側からも電圧Ｖ１側へ電流を
流し入れる。
【００３１】その結果、出力電圧Ｖoutは上昇しない。
上述したような寄生ＮＰＮトランジスタＴｒ１と寄生Ｐ
ＮＰトランジスタＴｒ２のとの協同的な動作は、ラッチ
アップに類似しているため、ラッチアップと呼ぶことに
する。しかしながら、寄生ＮＰＮトランジスタＴｒ１と
寄生ＰＮＰトランジスタＴｒ２の動作は電源を一旦落と
して再投入すれば停止すると考えられるので、一般的な
ラッチアップとは相違すると考えられる。その意味で、
本発明で言うところのラッチアップは擬似的なラッチア
ップである。
上述したような寄生ＮＰＮトランジスタＴｒ１と寄生Ｐ
ＮＰトランジスタＴｒ２のとの協同的な動作は、ラッチ
アップに類似しているため、ラッチアップと呼ぶことに
する。しかしながら、寄生ＮＰＮトランジスタＴｒ１と
寄生ＰＮＰトランジスタＴｒ２の動作は電源を一旦落と
して再投入すれば停止すると考えられるので、一般的な
ラッチアップとは相違すると考えられる。その意味で、
本発明で言うところのラッチアップは擬似的なラッチア
ップである。
【００３２】図２１に、チャージポンプ装置の動作開始
時のＶ１，Ｖ２の回路シミュレーションによる波形図を
示す。ここで、Ｖ１は電荷転送用ＭＯＳトランジスタＭ
２のドレイン電圧、Ｖ２は電荷転送用ＭＯＳトランジス
タＭ３のドレイン電圧である。図において、Ｖdsはソー
スドレイン間電圧を示すが、これがＶb（＝約０．７
Ｖ）より大きいとＮＰＮトランジスタＴｒ１がオンし、
ラッチアップが誘引される。本発明は上述した従来技術
の課題に鑑みて為されたものであり、その目的とすると
ころは大電流で高効率のチャージポンプ装置に適用して
好適な半導体装置の構造及びその製造方法を提供するこ
とである。
時のＶ１，Ｖ２の回路シミュレーションによる波形図を
示す。ここで、Ｖ１は電荷転送用ＭＯＳトランジスタＭ
２のドレイン電圧、Ｖ２は電荷転送用ＭＯＳトランジス
タＭ３のドレイン電圧である。図において、Ｖdsはソー
スドレイン間電圧を示すが、これがＶb（＝約０．７
Ｖ）より大きいとＮＰＮトランジスタＴｒ１がオンし、
ラッチアップが誘引される。本発明は上述した従来技術
の課題に鑑みて為されたものであり、その目的とすると
ころは大電流で高効率のチャージポンプ装置に適用して
好適な半導体装置の構造及びその製造方法を提供するこ
とである。
【００３３】本発明の他の目的はラッチアップの発生を
防止し、安定した動作を実現することである。
防止し、安定した動作を実現することである。
【００３４】
【課題を解決するための手段】本発明の主な特徴構成は
以下の通りである。
以下の通りである。
【００３５】本発明の半導体装置は、第１導電型の単結
晶半導体基板と、この単結晶半導体基板上に成長された
第２導電型の第１のエピタキシャル半導体層と、この第
１のエピタキシャル半導体層上に積層された第２導電型
の第２のエピタキシャル半導体層と、この第２のエピタ
キシャル半導体層内に形成された第１導電型ウエル領域
と、前記第１導電型ウエル領域の底部に接する第１導電
型の埋め込み層と、前記第１導電型ウエル領域内に形成
されたＭＯＳトランジスタと、を具備し、さらに前記Ｍ
ＯＳトランジスタは、高濃度ソース層及び高濃度ドレイ
ン層と、該高濃度ソース層及び高濃度ドレイン層より深
く拡散された低濃度のソース層又は／及びドレイン層
と、を有することを特徴とする。
晶半導体基板と、この単結晶半導体基板上に成長された
第２導電型の第１のエピタキシャル半導体層と、この第
１のエピタキシャル半導体層上に積層された第２導電型
の第２のエピタキシャル半導体層と、この第２のエピタ
キシャル半導体層内に形成された第１導電型ウエル領域
と、前記第１導電型ウエル領域の底部に接する第１導電
型の埋め込み層と、前記第１導電型ウエル領域内に形成
されたＭＯＳトランジスタと、を具備し、さらに前記Ｍ
ＯＳトランジスタは、高濃度ソース層及び高濃度ドレイ
ン層と、該高濃度ソース層及び高濃度ドレイン層より深
く拡散された低濃度のソース層又は／及びドレイン層
と、を有することを特徴とする。
【００３６】かかる構成によれば、第１導電型の埋め込
み層により第１導電型ウエル領域のウエル抵抗を低減し
てラッチアップ耐性を向上できる。また、第１及び第２
のエピタキシャル半導体層を積層し、さらに第１導電型
ウエル領域と第１導電型の埋め込み層とを一体化したこ
とにより実質的に深いウエル領域を少ない熱拡散量で形
成できる。これにより、パターン面積を抑制しながらＭ
ＯＳトランジスタの耐圧を向上できる。
み層により第１導電型ウエル領域のウエル抵抗を低減し
てラッチアップ耐性を向上できる。また、第１及び第２
のエピタキシャル半導体層を積層し、さらに第１導電型
ウエル領域と第１導電型の埋め込み層とを一体化したこ
とにより実質的に深いウエル領域を少ない熱拡散量で形
成できる。これにより、パターン面積を抑制しながらＭ
ＯＳトランジスタの耐圧を向上できる。
【００３７】また、上記構成に加えて、前記第１の埋め
込み層の下に接して形成され、前記第１導電型ウエル領
域を前記単結晶半導体基板から電気的に分離する第２導
電型の埋め込み層を設けたことにより、第１導電型ウエ
ル領域の電位は単結晶半導体基板から独立に設定可能と
なる。これにより、ＭＯＳトランジスタのドレイン層と
第１導電型ウエル領域とを電気的に接続すれば、ＭＯＳ
トランジスタのバックゲートバイアス効果を抑止する効
果が得られる。
込み層の下に接して形成され、前記第１導電型ウエル領
域を前記単結晶半導体基板から電気的に分離する第２導
電型の埋め込み層を設けたことにより、第１導電型ウエ
ル領域の電位は単結晶半導体基板から独立に設定可能と
なる。これにより、ＭＯＳトランジスタのドレイン層と
第１導電型ウエル領域とを電気的に接続すれば、ＭＯＳ
トランジスタのバックゲートバイアス効果を抑止する効
果が得られる。
【００３８】
【発明の実施の形態】次に、本発明の第１の実施形態に
ついて図１乃至図４を参照しながら説明する。まず、チ
ャージポンプ装置を集積回路として構成するための、Ｂ
ＩＣＭＯＳのデバイス構造について図１を参照しながら
説明する。
ついて図１乃至図４を参照しながら説明する。まず、チ
ャージポンプ装置を集積回路として構成するための、Ｂ
ＩＣＭＯＳのデバイス構造について図１を参照しながら
説明する。
【００３９】Ｐ型単結晶シリコン基板５０上に気相成長
された、例えば１．２５Ω・ｃｍ程度の比抵抗を有する
Ｎ型エピタキシャル・シリコン層５１にＮチャネル型Ｍ
ＯＳトランジスタ（ＮＭＯＳ）、Ｐチャネル型ＭＯＳト
ランジスタ（ＰＭＯＳ）、ＮＰＮ型バイポーラトランジ
スタ（ＮＰＮ Ｔｒ）がそれぞれの所定領域に形成され
ている。
された、例えば１．２５Ω・ｃｍ程度の比抵抗を有する
Ｎ型エピタキシャル・シリコン層５１にＮチャネル型Ｍ
ＯＳトランジスタ（ＮＭＯＳ）、Ｐチャネル型ＭＯＳト
ランジスタ（ＰＭＯＳ）、ＮＰＮ型バイポーラトランジ
スタ（ＮＰＮ Ｔｒ）がそれぞれの所定領域に形成され
ている。
【００４０】Ｎチャネル型ＭＯＳトランジスタは、Ｎ型
エピタキシャル・シリコン層５１の表面に形成されたＰ
型ウエル領域５２内に形成されている。Ｐ型ウエル領域
５２の深さは例えば２μｍ程度である。Ｎチャネル型Ｍ
ＯＳトランジスタはＰ型ウエル領域５２表面に形成され
たｎ＋型ドレイン層Ｄ及びｎ＋型ソース層Ｓ、ゲート絶
縁膜上に形成されたゲート電極Ｇとを有している。Ｎチ
ャネル型ＭＯＳトランジスタは微細化のために、いわゆ
るＬＤＤ構造としても良い。また、このＮチャネル型Ｍ
ＯＳトランジスタと隣接して、Ｐ型ウエル領域５２の表
面には基板バイアス用のＰ＋型層５３が形成されてい
る。
エピタキシャル・シリコン層５１の表面に形成されたＰ
型ウエル領域５２内に形成されている。Ｐ型ウエル領域
５２の深さは例えば２μｍ程度である。Ｎチャネル型Ｍ
ＯＳトランジスタはＰ型ウエル領域５２表面に形成され
たｎ＋型ドレイン層Ｄ及びｎ＋型ソース層Ｓ、ゲート絶
縁膜上に形成されたゲート電極Ｇとを有している。Ｎチ
ャネル型ＭＯＳトランジスタは微細化のために、いわゆ
るＬＤＤ構造としても良い。また、このＮチャネル型Ｍ
ＯＳトランジスタと隣接して、Ｐ型ウエル領域５２の表
面には基板バイアス用のＰ＋型層５３が形成されてい
る。
【００４１】Ｐチャネル型ＭＯＳトランジスタは、Ｎ型
エピタキシャル・シリコン層５１の表面に形成されたＮ
型ウエル領域５４内に形成されている。Ｐチャネル型Ｍ
ＯＳトランジスタはＮ型ウエル領域５４表面に形成され
たＰ＋型ドレイン層Ｄ及びＰ＋型ソース層Ｓ、ゲート絶
縁膜上に形成されたゲート電極Ｇとを有している。
エピタキシャル・シリコン層５１の表面に形成されたＮ
型ウエル領域５４内に形成されている。Ｐチャネル型Ｍ
ＯＳトランジスタはＮ型ウエル領域５４表面に形成され
たＰ＋型ドレイン層Ｄ及びＰ＋型ソース層Ｓ、ゲート絶
縁膜上に形成されたゲート電極Ｇとを有している。
【００４２】また、Ｐ型ウエル領域５２の底部に接して
ウエル抵抗低減用のＰ＋型埋め込み層５５が形成されて
いる。このＰ＋型埋め込み層５５は後述する下分離層５
８と同一工程で形成される拡散層であり、Ｐ型単結晶シ
リコン基板５０とＮ型エピタキシャル・シリコン層５１
との境界領域に跨って形成される。
ウエル抵抗低減用のＰ＋型埋め込み層５５が形成されて
いる。このＰ＋型埋め込み層５５は後述する下分離層５
８と同一工程で形成される拡散層であり、Ｐ型単結晶シ
リコン基板５０とＮ型エピタキシャル・シリコン層５１
との境界領域に跨って形成される。
【００４３】さらに、Ｎ＋型埋め込み層５６がＰ型単結
晶シリコン基板５０とＮ型エピタキシャル・シリコン層
５１との境界領域に跨って形成されている。Ｎ＋型埋め
込み層５６は、Ｐチャネル型ＭＯＳトランジスタの形成
されたＮ型ウエル領域５４の下方から、Ｎチャネル型Ｍ
ＯＳトランジスタの形成されたＰ型ウエル領域５２の下
方にまで延在されている。
晶シリコン基板５０とＮ型エピタキシャル・シリコン層
５１との境界領域に跨って形成されている。Ｎ＋型埋め
込み層５６は、Ｐチャネル型ＭＯＳトランジスタの形成
されたＮ型ウエル領域５４の下方から、Ｎチャネル型Ｍ
ＯＳトランジスタの形成されたＰ型ウエル領域５２の下
方にまで延在されている。
【００４４】すなわち、Ｎ＋型埋め込み層５６はＰ＋型
埋め込み層５５に部分的に重畳されている。Ｎ＋型埋め
込み層５６の不純物濃度をＰ＋型埋め込み層５５の不純
物濃度より高くすると、この重畳領域５７の導電型はコ
ンペンセーションによりＮ型となる。
埋め込み層５５に部分的に重畳されている。Ｎ＋型埋め
込み層５６の不純物濃度をＰ＋型埋め込み層５５の不純
物濃度より高くすると、この重畳領域５７の導電型はコ
ンペンセーションによりＮ型となる。
【００４５】これにより、Ｐ型ウエル領域５２をＰ型単
結晶シリコン基板５０から電気的に分離し、独立にウエ
ル電位を設定することができるようになる。 具体的に
は、基板バイアス用のＰ＋型層５３に接続された端子Ｂ
Ｇに電圧を印加することにより、Ｐ型ウエル領域５２の
電位を設定することができる。
結晶シリコン基板５０から電気的に分離し、独立にウエ
ル電位を設定することができるようになる。 具体的に
は、基板バイアス用のＰ＋型層５３に接続された端子Ｂ
Ｇに電圧を印加することにより、Ｐ型ウエル領域５２の
電位を設定することができる。
【００４６】これにより、Ｎチャネル型ＭＯＳトランジ
スタのドレイン層ＤをＰ型ウエル領域５２と電気的に接
続してバックゲートバイアス効果が生じないようにする
ことができる。そのためには、Ｐ型層５３とドレイン層
Ｄとを接続する配線（例えばＡｌ配線）を形成すればよ
い。
スタのドレイン層ＤをＰ型ウエル領域５２と電気的に接
続してバックゲートバイアス効果が生じないようにする
ことができる。そのためには、Ｐ型層５３とドレイン層
Ｄとを接続する配線（例えばＡｌ配線）を形成すればよ
い。
【００４７】Ｎチャネル型ＭＯＳトランジスタはチャー
ジポンプ装置において、電荷転送用トランジスタとして
用いられるので、そのオン抵抗を低減し、チャージポン
プ装置の大電流化を図ることができる。また、Ｎチャネ
ル型ＭＯＳトランジスタはいわゆるトランスミッション
ゲートとしても用いられるが、この場合にもオン抵抗を
低減することができる。また、トランスミッションゲー
トの入出力特性の線形性を向上することができる。
ジポンプ装置において、電荷転送用トランジスタとして
用いられるので、そのオン抵抗を低減し、チャージポン
プ装置の大電流化を図ることができる。また、Ｎチャネ
ル型ＭＯＳトランジスタはいわゆるトランスミッション
ゲートとしても用いられるが、この場合にもオン抵抗を
低減することができる。また、トランスミッションゲー
トの入出力特性の線形性を向上することができる。
【００４８】ここで、本実施形態のＢＩＣＭＯＳ構造と
通常のＢＩＣＭＯＳ構造とを対比すれば以下の通りであ
る。通常の構造では図２に示すように、Ｎ＋型埋め込み
層５６はＰチャネル型ＭＯＳトランジスタの形成された
Ｎ型ウエル領域５４の下方に局在して形成され、ウエル
抵抗を低減する役割を果たしている。
通常のＢＩＣＭＯＳ構造とを対比すれば以下の通りであ
る。通常の構造では図２に示すように、Ｎ＋型埋め込み
層５６はＰチャネル型ＭＯＳトランジスタの形成された
Ｎ型ウエル領域５４の下方に局在して形成され、ウエル
抵抗を低減する役割を果たしている。
【００４９】しかしながら、この構造では、Ｎチャネル
型ＭＯＳトランジスタのＰ＋型ウエル領域５２はＰ＋型
埋め込み層５５を介してＰ型単結晶シリコン基板５０と
導通してしまう。Ｐ型単結晶シリコン基板５０は通常は
接地レベルに設定されるから、Ｐ＋ウエル領域５２の電
位も接地レベルに固定されてしまう。
型ＭＯＳトランジスタのＰ＋型ウエル領域５２はＰ＋型
埋め込み層５５を介してＰ型単結晶シリコン基板５０と
導通してしまう。Ｐ型単結晶シリコン基板５０は通常は
接地レベルに設定されるから、Ｐ＋ウエル領域５２の電
位も接地レベルに固定されてしまう。
【００５０】そこで、本実施形態ではＮ＋型埋め込み層
５６をＮチャネル型ＭＯＳトランジスタの領域まで延在
させることにより、Ｐ型ウエル領域５２をＰ型単結晶シ
リコン基板５０から電気的に分離するようにした。
５６をＮチャネル型ＭＯＳトランジスタの領域まで延在
させることにより、Ｐ型ウエル領域５２をＰ型単結晶シ
リコン基板５０から電気的に分離するようにした。
【００５１】また、ＮＰＮ型バイポーラトランジスタ
（ＮＰＮ Ｔｒ）は、Ｐ型の下分離層５８，Ｐ型の上分
離層５９によって、隣接するデバイスから電気的に分離
されたＮ型エピタキシャル基板５１内に形成されてい
る。Ｐ型の下分離層５８はＰ型単結晶シリコン基板５０
からボロンなどの不純物を上方拡散することにより形成
される。一方、Ｐ型の上分離層５９はＮ型エピタキシャ
ル基板５１の上面からボロンなどの不純物を下方拡散す
ることにより形成される。これにより、Ｐ型の下分離層
５８の上部とＰ型の上分離層５９の下部はＮ型エピタキ
シャル基板５１内で重畳され、一体化された分離層とな
る。
（ＮＰＮ Ｔｒ）は、Ｐ型の下分離層５８，Ｐ型の上分
離層５９によって、隣接するデバイスから電気的に分離
されたＮ型エピタキシャル基板５１内に形成されてい
る。Ｐ型の下分離層５８はＰ型単結晶シリコン基板５０
からボロンなどの不純物を上方拡散することにより形成
される。一方、Ｐ型の上分離層５９はＮ型エピタキシャ
ル基板５１の上面からボロンなどの不純物を下方拡散す
ることにより形成される。これにより、Ｐ型の下分離層
５８の上部とＰ型の上分離層５９の下部はＮ型エピタキ
シャル基板５１内で重畳され、一体化された分離層とな
る。
【００５２】そして、電気的に分離されたＮ型エピタキ
シャル基板５１の表面にＰ型ベース領域６０が形成され
る。このＰ型ベース領域６０の表面にはＮ＋型のエミッ
タ層Ｅ、ベース電極取り出し用のＰ＋型層Ｂが形成され
る。また、Ｐ型ベース領域６０に隣接したＮ型エピタキ
シャル基板５１の表面にコレクタ電極取り出し用のＮ＋
型層Ｃが形成される。また、Ｎ型エピタキシャル基板５
１とＰ型単結晶シリコン基板５０との境界にはＮ＋型埋
め込み層６１が形成されている。このＮ＋型埋め込み層
６１はコレクタ抵抗を低減するための層であり、Ｎ＋型
埋め込み層５６と同一工程で形成される。
シャル基板５１の表面にＰ型ベース領域６０が形成され
る。このＰ型ベース領域６０の表面にはＮ＋型のエミッ
タ層Ｅ、ベース電極取り出し用のＰ＋型層Ｂが形成され
る。また、Ｐ型ベース領域６０に隣接したＮ型エピタキ
シャル基板５１の表面にコレクタ電極取り出し用のＮ＋
型層Ｃが形成される。また、Ｎ型エピタキシャル基板５
１とＰ型単結晶シリコン基板５０との境界にはＮ＋型埋
め込み層６１が形成されている。このＮ＋型埋め込み層
６１はコレクタ抵抗を低減するための層であり、Ｎ＋型
埋め込み層５６と同一工程で形成される。
【００５３】なお、Ｎ型エピタキシャル基板５１の表面
のデバイス形成領域以外には、素子分離用のフィールド
酸化膜６２が形成されている。フィールド酸化膜６２は
いわゆるＬＯＣＯＳ（Local Oxidation Of Silicon）法
により形成されている。
のデバイス形成領域以外には、素子分離用のフィールド
酸化膜６２が形成されている。フィールド酸化膜６２は
いわゆるＬＯＣＯＳ（Local Oxidation Of Silicon）法
により形成されている。
【００５４】図３は、縦型ＰＮＰバイポーラトランジス
タを示す断面図である。Ｎ型エピタキシャル・シリコン
層５１の表面にＮ型ベース領域６５が形成されている。
このＮ型ベース領域６５の表面に、Ｐ＋型のエミッタ層
Ｅ、ベース電極取り出し用のＮ＋型層Ｂが形成されてい
る。また、Ｎ型ベース領域６５と隣接して、Ｎ型エピタ
キシャル・シリコン層５１の表面にコレクタ電極取り出
し用のＰ＋型層６６が形成されている。
タを示す断面図である。Ｎ型エピタキシャル・シリコン
層５１の表面にＮ型ベース領域６５が形成されている。
このＮ型ベース領域６５の表面に、Ｐ＋型のエミッタ層
Ｅ、ベース電極取り出し用のＮ＋型層Ｂが形成されてい
る。また、Ｎ型ベース領域６５と隣接して、Ｎ型エピタ
キシャル・シリコン層５１の表面にコレクタ電極取り出
し用のＰ＋型層６６が形成されている。
【００５５】そして、コレクタ電極取り出し用のＰ＋型
層６６は、Ｐ型の上分離層５９と同一工程で形成された
Ｐ型層６７を介して、Ｐ＋型埋め込み層６８と接続され
ている。Ｐ＋型埋め込み層６８はコレクタ抵抗を低減す
るための層である。
層６６は、Ｐ型の上分離層５９と同一工程で形成された
Ｐ型層６７を介して、Ｐ＋型埋め込み層６８と接続され
ている。Ｐ＋型埋め込み層６８はコレクタ抵抗を低減す
るための層である。
【００５６】また、Ｐ＋型埋め込み層６８に重畳してＮ
＋型埋め込み層６９が形成されている。Ｐ＋型埋め込み
層６８とＮ＋型埋め込み層６９との重畳領域７０はＮ型
の領域となる。これにより、コレクタはＰ型単結晶シリ
コン基板５０から電気的に分離される。Ｐ＋型埋め込み
層６８とＮ＋型埋め込み層６９とによって重畳領域７０
が形成されている構造は、前述したＮチャネル型ＭＯＳ
トランジスタの構造と同様である。すなわち、これらの
製造工程が共通化されているため製造工数が増えること
はない。
＋型埋め込み層６９が形成されている。Ｐ＋型埋め込み
層６８とＮ＋型埋め込み層６９との重畳領域７０はＮ型
の領域となる。これにより、コレクタはＰ型単結晶シリ
コン基板５０から電気的に分離される。Ｐ＋型埋め込み
層６８とＮ＋型埋め込み層６９とによって重畳領域７０
が形成されている構造は、前述したＮチャネル型ＭＯＳ
トランジスタの構造と同様である。すなわち、これらの
製造工程が共通化されているため製造工数が増えること
はない。
【００５７】次に、図４を参照しながらチャージポンプ
装置の断面構造について説明する。このチャージポンプ
装置の回路構成は図１９に示したものと同様である。但
し、本実施形態では電荷転送用ＭＯＳトランジスタのド
レイン層が基板（ウエル領域）に接続されている。ま
た、図１と同一の構成要素については同一符号を付して
詳細な説明を省略する。
装置の断面構造について説明する。このチャージポンプ
装置の回路構成は図１９に示したものと同様である。但
し、本実施形態では電荷転送用ＭＯＳトランジスタのド
レイン層が基板（ウエル領域）に接続されている。ま
た、図１と同一の構成要素については同一符号を付して
詳細な説明を省略する。
【００５８】図４は図１９のチャージポンプ装置の電荷
転送用ＭＯＳトランジスタＭ２，Ｍ３を示している。Ｐ
型の下分離層５８，Ｐ型の上分離層５９によって相互に
電気的に分離されたＮ型エピタキシャル・シリコン層５
１内には、Ｐ型ウエル領域５２Ａ，５２Ｂが形成されて
いる。そして、Ｐ型ウエル領域５２Ａ，５２Ｂに電荷転
送用ＭＯＳトランジスタＭ２，Ｍ３がそれぞれ形成され
ている。Ｐ＋型埋め込み層５５，Ｎ＋型埋め込み層５
６，重畳領域５７の構造については図１と同様である。
転送用ＭＯＳトランジスタＭ２，Ｍ３を示している。Ｐ
型の下分離層５８，Ｐ型の上分離層５９によって相互に
電気的に分離されたＮ型エピタキシャル・シリコン層５
１内には、Ｐ型ウエル領域５２Ａ，５２Ｂが形成されて
いる。そして、Ｐ型ウエル領域５２Ａ，５２Ｂに電荷転
送用ＭＯＳトランジスタＭ２，Ｍ３がそれぞれ形成され
ている。Ｐ＋型埋め込み層５５，Ｎ＋型埋め込み層５
６，重畳領域５７の構造については図１と同様である。
【００５９】電荷転送用ＭＯＳトランジスタＭ２のドレ
イン層Ｄは、Ｐ型ウエル領域５２Ａに形成されたＰ＋型
層５３とＡｌ配線などで接続されている。これにより、
電荷転送用ＭＯＳトランジスタＭ２のゲート・基板間電
圧Ｖgb＝ゲート・ドレイン間電圧Ｖgd、という関係が成
り立つので、バックゲート・バイアス効果による電荷転
送用トランジスタの閾値電圧Ｖthの上昇が防止される。
電荷転送用ＭＯＳトランジスタＭ３についても同様であ
る。これにより、チャージポンプ装置の電荷転送用ＭＯ
ＳトランジスタＭ１〜Ｍ５のオン抵抗が低減されるの
で、大電流出力のチャージポンプ装置を実現することが
できる。
イン層Ｄは、Ｐ型ウエル領域５２Ａに形成されたＰ＋型
層５３とＡｌ配線などで接続されている。これにより、
電荷転送用ＭＯＳトランジスタＭ２のゲート・基板間電
圧Ｖgb＝ゲート・ドレイン間電圧Ｖgd、という関係が成
り立つので、バックゲート・バイアス効果による電荷転
送用トランジスタの閾値電圧Ｖthの上昇が防止される。
電荷転送用ＭＯＳトランジスタＭ３についても同様であ
る。これにより、チャージポンプ装置の電荷転送用ＭＯ
ＳトランジスタＭ１〜Ｍ５のオン抵抗が低減されるの
で、大電流出力のチャージポンプ装置を実現することが
できる。
【００６０】また、Ｐ型ウエル領域５２Ａ，５２Ｂに隣
接したＮ型エピタキシャル・シリコン層５１の表面には
電極取り出し用のＮ＋型層７０，７０が形成されてい
る。これらのＮ＋型層７０，７０にはチャージポンプ装
置の出力電圧Ｖoutが印加されることにより、Ｎ型エピ
タキシャル・シリコン層５１は正の高電圧ｎＶddにバイ
アスされる。
接したＮ型エピタキシャル・シリコン層５１の表面には
電極取り出し用のＮ＋型層７０，７０が形成されてい
る。これらのＮ＋型層７０，７０にはチャージポンプ装
置の出力電圧Ｖoutが印加されることにより、Ｎ型エピ
タキシャル・シリコン層５１は正の高電圧ｎＶddにバイ
アスされる。
【００６１】ここで、ｎはチャージポンプ装置の段数、
Ｖddはその電源電圧である。また、Ｐ型単結晶基板５０
は接地電位０Ｖ若しくは負電位にバイアスされているも
のとする。これにより、Ｐ型ウエル領域５２Ａ，５２Ｂ
とＮ型エピタキシャル・シリコン層５１とで形成される
ＰＮ接合、Ｎ型エピタキシャル・シリコン層５１とＰ型
単結晶基板５０とで形成されるＰＮ接合はそれぞれ逆方
向にバイアスされる。
Ｖddはその電源電圧である。また、Ｐ型単結晶基板５０
は接地電位０Ｖ若しくは負電位にバイアスされているも
のとする。これにより、Ｐ型ウエル領域５２Ａ，５２Ｂ
とＮ型エピタキシャル・シリコン層５１とで形成される
ＰＮ接合、Ｎ型エピタキシャル・シリコン層５１とＰ型
単結晶基板５０とで形成されるＰＮ接合はそれぞれ逆方
向にバイアスされる。
【００６２】また、上述したようなデバイス構造によれ
ば、ラッチアップは発生しない。その理由について以下
で説明する。
ば、ラッチアップは発生しない。その理由について以下
で説明する。
【００６３】図４に示すように、寄生ＮＰＮトランジス
タＴｒ３及び寄生ＰＮＰトランジスタＴｒ４が形成され
る。ここで、寄生ＮＰＮトランジスタＴｒ３のエミッタ
は電荷転送用ＭＯＳトランジスタＭ２のドレイン層Ｄ、
ベースはＰ型ウエル領域５２Ａ、コレクタはＮ型の重畳
領域５７（これはＮ型エピタキシャル・シリコン層５１
と連結されている）で構成されている。また、寄生ＰＮ
ＰトランジスタＴｒ４のエミッタはＰ型ウエル領域５２
Ｂ、ベースは分離されたＮ型エピタキシャル・シリコン
層５１、コレクタはＰ型の下分離層５８及びＰ型の上分
離層５９（これらはＰ型単結晶基板５０と連結されてい
る）である。
タＴｒ３及び寄生ＰＮＰトランジスタＴｒ４が形成され
る。ここで、寄生ＮＰＮトランジスタＴｒ３のエミッタ
は電荷転送用ＭＯＳトランジスタＭ２のドレイン層Ｄ、
ベースはＰ型ウエル領域５２Ａ、コレクタはＮ型の重畳
領域５７（これはＮ型エピタキシャル・シリコン層５１
と連結されている）で構成されている。また、寄生ＰＮ
ＰトランジスタＴｒ４のエミッタはＰ型ウエル領域５２
Ｂ、ベースは分離されたＮ型エピタキシャル・シリコン
層５１、コレクタはＰ型の下分離層５８及びＰ型の上分
離層５９（これらはＰ型単結晶基板５０と連結されてい
る）である。
【００６４】しかしながら寄生ＮＰＮトランジスタＴｒ
３と寄生ＰＮＰトランジスタＴｒ４とは下分離層５８及
び上分離層５９によって電気的に分断されている。この
ため、図２０に示したようなサイリスタが形成されな
い。したがって、ラッチアップ耐性が大幅に向上すると
考えられる。
３と寄生ＰＮＰトランジスタＴｒ４とは下分離層５８及
び上分離層５９によって電気的に分断されている。この
ため、図２０に示したようなサイリスタが形成されな
い。したがって、ラッチアップ耐性が大幅に向上すると
考えられる。
【００６５】上述した実施形態では、本発明の４段のデ
ィクソン・チャージポンプ装置への適用例について説明
したがその段数は４段に限定されないことは明らかであ
る。
ィクソン・チャージポンプ装置への適用例について説明
したがその段数は４段に限定されないことは明らかであ
る。
【００６６】また、電荷転送用ＭＯＳトランジスタをＮ
チャネル型で形成したが、Ｐチャネル型で形成した場合
でも、ウエル領域等の極性を反転させることにより同様
に適用できる。マイナス昇圧のチャージポンプ装置で
は、電荷転送用ＭＯＳトランジスタにおける、基板とソ
ースの接続関係が逆になり、また、クロックのタイミン
グが逆になるだけである。
チャネル型で形成したが、Ｐチャネル型で形成した場合
でも、ウエル領域等の極性を反転させることにより同様
に適用できる。マイナス昇圧のチャージポンプ装置で
は、電荷転送用ＭＯＳトランジスタにおける、基板とソ
ースの接続関係が逆になり、また、クロックのタイミン
グが逆になるだけである。
【００６７】さらに、電荷転送用トランジスタＭ１〜Ｍ
５はゲートとドレインを共通接続した構成としたが、こ
れに限定されず、電荷転送用ＭＯＳトランジスタＭ１〜
Ｍ５がオンする時に、ゲート・ソース間に高い電圧が印
加される回路構成を採用したチャージポンプ装置にも本
発明は適用することができ同様の効果を得ることができ
る。
５はゲートとドレインを共通接続した構成としたが、こ
れに限定されず、電荷転送用ＭＯＳトランジスタＭ１〜
Ｍ５がオンする時に、ゲート・ソース間に高い電圧が印
加される回路構成を採用したチャージポンプ装置にも本
発明は適用することができ同様の効果を得ることができ
る。
【００６８】図５は、本発明の第２の実施形態に係るチ
ャージポンプ装置の断面図である。このチャージポンプ
装置の回路構成は、第１の実施形態と同様である。図５
は第１の実施形態と同様に、図１９のチャージポンプ装
置の電荷転送用ＭＯＳトランジスタＭ２，Ｍ３を示して
いる。
ャージポンプ装置の断面図である。このチャージポンプ
装置の回路構成は、第１の実施形態と同様である。図５
は第１の実施形態と同様に、図１９のチャージポンプ装
置の電荷転送用ＭＯＳトランジスタＭ２，Ｍ３を示して
いる。
【００６９】本実施形態が第１の実施形態と異なる点
は、Ｐ型ウエル領域５２Ａ，５２Ｂの下方にＰ＋型埋め
込み層５５が形成されていない点である。Ｐ＋型埋め込
み層５５が無い分、Ｐ型ウエル領域５２Ａ，５２Ｂのウ
エル抵抗を低減する効果は消失するが、下分離層５９及
び上分離層５９を設けたことにより、従来と比較すれば
ラッチアップ耐性は向上するものと考えられる。
は、Ｐ型ウエル領域５２Ａ，５２Ｂの下方にＰ＋型埋め
込み層５５が形成されていない点である。Ｐ＋型埋め込
み層５５が無い分、Ｐ型ウエル領域５２Ａ，５２Ｂのウ
エル抵抗を低減する効果は消失するが、下分離層５９及
び上分離層５９を設けたことにより、従来と比較すれば
ラッチアップ耐性は向上するものと考えられる。
【００７０】図６は、本発明の第３の実施形態に係るチ
ャージポンプ装置の断面図である。このチャージポンプ
装置の回路構成は、第１の実施形態と同様である。図６
は図１９のチャージポンプ装置の電荷転送用ＭＯＳトラ
ンジスタＭ２，Ｍ３を示している。
ャージポンプ装置の断面図である。このチャージポンプ
装置の回路構成は、第１の実施形態と同様である。図６
は図１９のチャージポンプ装置の電荷転送用ＭＯＳトラ
ンジスタＭ２，Ｍ３を示している。
【００７１】本実施形態が第１の実施形態と異なる点
は、Ｐ型ウエル領域５２Ａ，５２Ｂの下方にＰ＋型埋め
込み層５５が形成されていない点に加えて、Ｎ＋型埋め
込み層５６も形成されていない点である。
は、Ｐ型ウエル領域５２Ａ，５２Ｂの下方にＰ＋型埋め
込み層５５が形成されていない点に加えて、Ｎ＋型埋め
込み層５６も形成されていない点である。
【００７２】Ｎ＋型埋め込み層５６も形成されていない
分、Ｎ型エピタキシャル・シリコン層５１の抵抗を低減
する効果は低減する効果は消失するが、本実施形態につ
いても下分離層５９及び上分離層５９を設けたことによ
り、従来に比較すれば、ラッチアップ耐性は向上するも
のと考えられる。
分、Ｎ型エピタキシャル・シリコン層５１の抵抗を低減
する効果は低減する効果は消失するが、本実施形態につ
いても下分離層５９及び上分離層５９を設けたことによ
り、従来に比較すれば、ラッチアップ耐性は向上するも
のと考えられる。
【００７３】次に本発明の第４の実施形態について、図
７乃至図１７を参照しながら説明する。本実施形態のチ
ャージポンプ装置では、レベルシフト回路により、電荷
転送用ＭＯＳトランジスタのゲートにレベルしフトした
電圧を印加することにより、そのオン抵抗をさらに小さ
くする。これにより、さらに大電流のチャージポンプ装
置を実現できる。ところが、レベルシフト回路は高電圧
を出力するため、高耐圧トランジスタを用いて回路を構
成する必要がある。そこで、上述した第１の実施形態で
用いたデバイスに、高耐圧ＭＯＳトランジスタを加える
こととした。
７乃至図１７を参照しながら説明する。本実施形態のチ
ャージポンプ装置では、レベルシフト回路により、電荷
転送用ＭＯＳトランジスタのゲートにレベルしフトした
電圧を印加することにより、そのオン抵抗をさらに小さ
くする。これにより、さらに大電流のチャージポンプ装
置を実現できる。ところが、レベルシフト回路は高電圧
を出力するため、高耐圧トランジスタを用いて回路を構
成する必要がある。そこで、上述した第１の実施形態で
用いたデバイスに、高耐圧ＭＯＳトランジスタを加える
こととした。
【００７４】そこで、本実施形態のチャージポンプ装置
に適用されるデバイス構造を説明する前に、レベルシフ
ト回路を含めたチャージポンプ装置の回路構成について
説明する。
に適用されるデバイス構造を説明する前に、レベルシフ
ト回路を含めたチャージポンプ装置の回路構成について
説明する。
【００７５】図７において、４つの電荷転送用ＭＯＳト
ランジスタＭ１〜Ｍ４は直列接続されている。前段のＭ
１、Ｍ２はＮチャネル型、後段のＭ３、Ｍ４はＰチャネ
ル型である。この点は第１〜第３の実施形態とは異な
る。また、Ｍ１〜Ｍ４のゲート・基板間電圧Ｖgbはゲー
ト・ドレイン間電圧Ｖgdと同一値となるように、ドレイ
ンと基板が同電位となるように接続し、バックゲートバ
イアス効果を抑制している。この点は第１〜第３の実施
形態と同様である。
ランジスタＭ１〜Ｍ４は直列接続されている。前段のＭ
１、Ｍ２はＮチャネル型、後段のＭ３、Ｍ４はＰチャネ
ル型である。この点は第１〜第３の実施形態とは異な
る。また、Ｍ１〜Ｍ４のゲート・基板間電圧Ｖgbはゲー
ト・ドレイン間電圧Ｖgdと同一値となるように、ドレイ
ンと基板が同電位となるように接続し、バックゲートバ
イアス効果を抑制している。この点は第１〜第３の実施
形態と同様である。
【００７６】また、Ｍ１のソースには入力電圧Ｖinとし
て電源電圧Ｖddが供給されている。また、Ｍ４のドレイ
ンからの昇圧電圧Ｖoutが出力され、電流負荷Ｌに供給
される。
て電源電圧Ｖddが供給されている。また、Ｍ４のドレイ
ンからの昇圧電圧Ｖoutが出力され、電流負荷Ｌに供給
される。
【００７７】Ｃ１、Ｃ２、Ｃ３は電荷転送用ＭＯＳトラ
ンジスタＭ１〜Ｍ４の接続点（ポンピングノード）に一
端が接続された結合コンデンサである。結合コンデンサ
Ｃ１〜Ｃ３の他端にはクロックパルスＣＬＫとこれと逆
相のクロックパルスＣＬＫＢが交互に印加される。クロ
ックパルスＣＬＫ、ＣＬＫＢは不図示のクロックドライ
バーから出力される。このクロックドライバーには電源
電圧Ｖddが供給されているものとする。
ンジスタＭ１〜Ｍ４の接続点（ポンピングノード）に一
端が接続された結合コンデンサである。結合コンデンサ
Ｃ１〜Ｃ３の他端にはクロックパルスＣＬＫとこれと逆
相のクロックパルスＣＬＫＢが交互に印加される。クロ
ックパルスＣＬＫ、ＣＬＫＢは不図示のクロックドライ
バーから出力される。このクロックドライバーには電源
電圧Ｖddが供給されているものとする。
【００７８】電荷転送用ＭＯＳトランジスタＭ１とＭ２
の各ゲートには反転レベルシフト回路Ｓ１とＳ２の出力
が供給されている。また、電荷転送用ＭＯＳトランジス
タＭ３とＭ４の各ゲートには非反転レベルシフト回路Ｓ
３とＳ４の出力が供給されている。
の各ゲートには反転レベルシフト回路Ｓ１とＳ２の出力
が供給されている。また、電荷転送用ＭＯＳトランジス
タＭ３とＭ４の各ゲートには非反転レベルシフト回路Ｓ
３とＳ４の出力が供給されている。
【００７９】反転レベルシフト回路Ｓ１、Ｓ２の回路構
成及び動作波形図を図８に示す。図８（ａ）に示すよう
に、この反転レベルシフト回路は入力インバータＩＮ
Ｖ、差動入力ＭＯＳトランジスタＭ１１とＭ１２、クロ
ス接続されたＭＯＳトランジスタＭ１３とＭ１４とを備
える。また、これらに加えてプルアップ接続されたＭＯ
ＳトランジスタＭ１５、Ｍ１６を備えている。そして、
ＭＯＳトランジスタＭ１５のゲートには電圧Ｖ１２が印
加されると共にソースには電位Ａが印加されている。
成及び動作波形図を図８に示す。図８（ａ）に示すよう
に、この反転レベルシフト回路は入力インバータＩＮ
Ｖ、差動入力ＭＯＳトランジスタＭ１１とＭ１２、クロ
ス接続されたＭＯＳトランジスタＭ１３とＭ１４とを備
える。また、これらに加えてプルアップ接続されたＭＯ
ＳトランジスタＭ１５、Ｍ１６を備えている。そして、
ＭＯＳトランジスタＭ１５のゲートには電圧Ｖ１２が印
加されると共にソースには電位Ａが印加されている。
【００８０】また、ＭＯＳトランジスタＭ１６のゲート
にはＶ１２と逆相の電圧Ｖ１１が印加されると共にソー
スには電位Ｂが印加されている。ここで、電位Ａ＞電位
Ｂである。Ｍ１１、Ｍ１２はＮチャネル型、Ｍ１３〜Ｍ
１６はＰチャネル型であり、いずれも高耐圧ＭＯＳトラ
ンジスタである。
にはＶ１２と逆相の電圧Ｖ１１が印加されると共にソー
スには電位Ｂが印加されている。ここで、電位Ａ＞電位
Ｂである。Ｍ１１、Ｍ１２はＮチャネル型、Ｍ１３〜Ｍ
１６はＰチャネル型であり、いずれも高耐圧ＭＯＳトラ
ンジスタである。
【００８１】また、図８（ｂ）に示すように、上述の構
成のレベルシフト回路において、ＭＯＳトランジスタＭ
１５、Ｍ１６をインバータ構成とするように変更しても
よい。
成のレベルシフト回路において、ＭＯＳトランジスタＭ
１５、Ｍ１６をインバータ構成とするように変更しても
よい。
【００８２】上述した構成の反転レベルシフト回路の動
作波形を図８（ｃ）に示す。このレベルシフト回路は電
位Ａと中間電位Ｂ（Ａ＞Ｂ＞０Ｖ）を交互に出力する。
次に、非反転レベルシフト回路Ｓ３、Ｓ４の回路構成
及び動作波形図を図９に示す。反転レベルシフト回路Ｓ
１、Ｓ２と異なる点は、電位ＡにプルアップされたＭＯ
ＳトランジスタＭ１５のゲートに電圧Ｖ１１が印加さ
れ、電位ＢにプルアップされたＭＯＳトランジスタＭ１
６のゲートに電圧Ｖ１２が印加されている点である（図
９（ａ））。なお、図９（ｂ）に示すように、ＭＯＳト
ランジスタＭ１５、Ｍ１６をインバータ構成にしてもよ
い。
作波形を図８（ｃ）に示す。このレベルシフト回路は電
位Ａと中間電位Ｂ（Ａ＞Ｂ＞０Ｖ）を交互に出力する。
次に、非反転レベルシフト回路Ｓ３、Ｓ４の回路構成
及び動作波形図を図９に示す。反転レベルシフト回路Ｓ
１、Ｓ２と異なる点は、電位ＡにプルアップされたＭＯ
ＳトランジスタＭ１５のゲートに電圧Ｖ１１が印加さ
れ、電位ＢにプルアップされたＭＯＳトランジスタＭ１
６のゲートに電圧Ｖ１２が印加されている点である（図
９（ａ））。なお、図９（ｂ）に示すように、ＭＯＳト
ランジスタＭ１５、Ｍ１６をインバータ構成にしてもよ
い。
【００８３】図９（ｃ）の動作波形図に示すように、こ
の非反転レベルシフト回路Ｓ３、Ｓ４は入力電圧ＩＮに
対して非反転のレベルシフト動作を行う。
の非反転レベルシフト回路Ｓ３、Ｓ４は入力電圧ＩＮに
対して非反転のレベルシフト動作を行う。
【００８４】上述したレベルシフト回路を用いることに
より、後述するように、電荷転送用ＭＯＳトランジスタ
Ｍ３、Ｍ４のゲート・ドレイン間電圧の絶対値を一定電
圧（２Ｖｄｄ）に揃えることが可能になる。
より、後述するように、電荷転送用ＭＯＳトランジスタ
Ｍ３、Ｍ４のゲート・ドレイン間電圧の絶対値を一定電
圧（２Ｖｄｄ）に揃えることが可能になる。
【００８５】反転レベルシフト回路Ｓ１、Ｓ２、非反転
レベルシフト回路Ｓ３、Ｓ４とチャージポンプ回路との
接続関係は以下の通りである。反転レベルシフト回路Ｓ
１にはクロックパルスＣＬＫ’、反転レベルシフト回路
Ｓ２にはクロックパルスＣＬＫＢ’が入力される。クロ
ックパルスＣＬＫ’とＣＬＫＢ’は夫々クロックパルス
ＣＬＫとＣＬＫＢから作成されるが、電荷転送用ＭＯＳ
トランジスタＭ１〜Ｍ４に電流が逆流するのを防止する
ために、ロウ（Low）の期間が短くなっている。
レベルシフト回路Ｓ３、Ｓ４とチャージポンプ回路との
接続関係は以下の通りである。反転レベルシフト回路Ｓ
１にはクロックパルスＣＬＫ’、反転レベルシフト回路
Ｓ２にはクロックパルスＣＬＫＢ’が入力される。クロ
ックパルスＣＬＫ’とＣＬＫＢ’は夫々クロックパルス
ＣＬＫとＣＬＫＢから作成されるが、電荷転送用ＭＯＳ
トランジスタＭ１〜Ｍ４に電流が逆流するのを防止する
ために、ロウ（Low）の期間が短くなっている。
【００８６】すなわち、電荷転送用ＭＯＳトランジスタ
Ｍ１〜Ｍ４が完全にオフしてからクロックパルスＣＬＫ
とＣＬＫＢの変化により各ポンピングノードの昇圧を行
うようにしている。上記クロックパルスの位相関係は図
１０に示されている。
Ｍ１〜Ｍ４が完全にオフしてからクロックパルスＣＬＫ
とＣＬＫＢの変化により各ポンピングノードの昇圧を行
うようにしている。上記クロックパルスの位相関係は図
１０に示されている。
【００８７】また、図７に示されているように、反転レ
ベルシフト回路Ｓ１の高電位側の電源（電位Ａ）として
は、昇圧された１段後のポンピングノードの電圧Ｖ２を
帰還して用いる。
ベルシフト回路Ｓ１の高電位側の電源（電位Ａ）として
は、昇圧された１段後のポンピングノードの電圧Ｖ２を
帰還して用いる。
【００８８】同様に反転レベルシフト回路Ｓ２の高電位
側の電源（電位Ａ）として昇圧された１段後のポンピン
グノードの電圧Ｖ３を帰還して用いる。また、反転レベ
ルシフト回路Ｓ１、Ｓ２の低電位側の電源（電位Ｂ）と
しては、各段の電圧であるＶdd、Ｖ１が夫々印加されて
いる。
側の電源（電位Ａ）として昇圧された１段後のポンピン
グノードの電圧Ｖ３を帰還して用いる。また、反転レベ
ルシフト回路Ｓ１、Ｓ２の低電位側の電源（電位Ｂ）と
しては、各段の電圧であるＶdd、Ｖ１が夫々印加されて
いる。
【００８９】一方、非反転レベルシフト回路Ｓ３の低電
位側の電源（電位Ｂ）としては、１段前のポンピングノ
ードの電圧Ｖ１が用いられ、同様に非反転レベルシフト
回路Ｓ４の低電位側の電源（電位Ｂ）としては、１段前
のポンピングノードの電圧Ｖ２が用いられる。また、反
転レベルシフト回路Ｓ１、Ｓ２の高電位側の電源（電位
Ａ）としては、各段の電圧であるＶ３、Ｖoutが夫々印
加されている。
位側の電源（電位Ｂ）としては、１段前のポンピングノ
ードの電圧Ｖ１が用いられ、同様に非反転レベルシフト
回路Ｓ４の低電位側の電源（電位Ｂ）としては、１段前
のポンピングノードの電圧Ｖ２が用いられる。また、反
転レベルシフト回路Ｓ１、Ｓ２の高電位側の電源（電位
Ａ）としては、各段の電圧であるＶ３、Ｖoutが夫々印
加されている。
【００９０】これらの構成により、電荷転送用トランジ
スタＭ１〜Ｍ４のゲート・ソース間電圧Ｖgd（トランジ
スタがオン状態の時）は以下のとおり２Ｖddに揃えるこ
とが導かれる。まず、次式の関係が成り立つ。 Ｖgd（Ｍ１）＝Ｖ２(High)−Ｖdd Ｖgd（Ｍ２）＝Ｖ３(High)−Ｖ１(High) Ｖgd（Ｍ３）＝Ｖ１(Low)−Ｖ３(Low) Ｖgd（Ｍ４）＝Ｖ２(Low)−Ｖout 次に、定常状態のチャージポンプの昇圧動作から、さら
に以下の関係が成り立つ。 Ｖ１(High)＝２Ｖｄｄ、Ｖ１(Low)＝Ｖdd Ｖ２(High)＝３Ｖｄｄ、Ｖ２(Low)＝２Ｖdd Ｖ３(High)＝４Ｖｄｄ、Ｖ３(Low)＝３Ｖdd、Ｖｏｕｔ
＝４Ｖdd これらの関係式から、全ての電荷転送用ＭＯＳトランジ
スタのオン時のＶｇｓの絶対値は表１に示すように同一
値２Ｖddとなることが導かれる。したがって、高いＶgd
により電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオン
抵抗が下がり、高効率で大出力電流のチャージポンプ回
路が実現できる。また、電荷転送用ＭＯＳトランジスタ
Ｍ１〜Ｍ４のゲート酸化膜厚(thickness of gate oxid
e)は一律に２Ｖddに耐える厚みに設計すれば良いので、
電荷転送用ＭＯＳトランジスタのＶgdが不均一である場
合に比べて、オン抵抗（ON-state resistance）を低く
設計でき効率が良い。
スタＭ１〜Ｍ４のゲート・ソース間電圧Ｖgd（トランジ
スタがオン状態の時）は以下のとおり２Ｖddに揃えるこ
とが導かれる。まず、次式の関係が成り立つ。 Ｖgd（Ｍ１）＝Ｖ２(High)−Ｖdd Ｖgd（Ｍ２）＝Ｖ３(High)−Ｖ１(High) Ｖgd（Ｍ３）＝Ｖ１(Low)−Ｖ３(Low) Ｖgd（Ｍ４）＝Ｖ２(Low)−Ｖout 次に、定常状態のチャージポンプの昇圧動作から、さら
に以下の関係が成り立つ。 Ｖ１(High)＝２Ｖｄｄ、Ｖ１(Low)＝Ｖdd Ｖ２(High)＝３Ｖｄｄ、Ｖ２(Low)＝２Ｖdd Ｖ３(High)＝４Ｖｄｄ、Ｖ３(Low)＝３Ｖdd、Ｖｏｕｔ
＝４Ｖdd これらの関係式から、全ての電荷転送用ＭＯＳトランジ
スタのオン時のＶｇｓの絶対値は表１に示すように同一
値２Ｖddとなることが導かれる。したがって、高いＶgd
により電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のオン
抵抗が下がり、高効率で大出力電流のチャージポンプ回
路が実現できる。また、電荷転送用ＭＯＳトランジスタ
Ｍ１〜Ｍ４のゲート酸化膜厚(thickness of gate oxid
e)は一律に２Ｖddに耐える厚みに設計すれば良いので、
電荷転送用ＭＯＳトランジスタのＶgdが不均一である場
合に比べて、オン抵抗（ON-state resistance）を低く
設計でき効率が良い。
【００９１】
【表１】
【００９２】図１０はチャージポンプ回路の動作を説明
するためのタイミング図である。電荷転送用ＭＯＳトラ
ンジスタＭ１〜Ｍ４はクロックパルスに応じて交互にオ
ン・オフを繰り返す。ここで、反転レベルシフト回路Ｓ
１とＳ２、非反転レベルシフト回路Ｓ３とＳ４に印加さ
れるクロックパルスＣＬＫ’、ＣＬＫＢ’はデューティ
が異なる。すなわち、図に示すようにロウ(Low)の期間
が短く設定されている。このため、電荷転送用ＭＯＳト
ランジスタＭ１〜Ｍ４のオンの期間は短くなる。この理
由は以下の通りである。
するためのタイミング図である。電荷転送用ＭＯＳトラ
ンジスタＭ１〜Ｍ４はクロックパルスに応じて交互にオ
ン・オフを繰り返す。ここで、反転レベルシフト回路Ｓ
１とＳ２、非反転レベルシフト回路Ｓ３とＳ４に印加さ
れるクロックパルスＣＬＫ’、ＣＬＫＢ’はデューティ
が異なる。すなわち、図に示すようにロウ(Low)の期間
が短く設定されている。このため、電荷転送用ＭＯＳト
ランジスタＭ１〜Ｍ４のオンの期間は短くなる。この理
由は以下の通りである。
【００９３】電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４
はダイオード接続されていないので逆方向電流が流れる
危険があり、これは電力効率を悪化させる。そこで、こ
の逆方向電流を防ぐため、電荷転送用ＭＯＳトランジス
タＭ１〜Ｍ４のオンの期間は短くして、オフの期間に、
結合コンデンサＣ１〜Ｃ３に印加されるクロックパルス
ＣＬＫ、ＣＬＫＢを変化させてポンピングを行ってい
る。
はダイオード接続されていないので逆方向電流が流れる
危険があり、これは電力効率を悪化させる。そこで、こ
の逆方向電流を防ぐため、電荷転送用ＭＯＳトランジス
タＭ１〜Ｍ４のオンの期間は短くして、オフの期間に、
結合コンデンサＣ１〜Ｃ３に印加されるクロックパルス
ＣＬＫ、ＣＬＫＢを変化させてポンピングを行ってい
る。
【００９４】また、図１１は各ポンピングノードの電圧
波形Ｖ１、Ｖ２、Ｖ３を示す図である。図中、Ｖヨはク
ロックパルスＣＬＫ’、ＣＬＫＢ’の振幅、トＶｄｓは
ＭＯＳトランジスタのソースドレイン間電圧である。
波形Ｖ１、Ｖ２、Ｖ３を示す図である。図中、Ｖヨはク
ロックパルスＣＬＫ’、ＣＬＫＢ’の振幅、トＶｄｓは
ＭＯＳトランジスタのソースドレイン間電圧である。
【００９５】次に上述したチャージポンプ装置のデバイ
ス構造について図１２及び図１３を参照しながら説明す
る。図１２は図７に示したチャージポンプ装置の電荷転
送用トランジスタＭ１，Ｍ２の構造を示す断面図であ
る。また、図１３は図８に示した反転レベルシフト回路
Ｓ１、Ｓ２、図９に示した非反転レベルシフト回路Ｓ
３、Ｓ４のＮチャネル型の高耐圧ＭＯＳトランジスタＭ
１１，Ｍ１２のデバイス構造を示す断面図である。
ス構造について図１２及び図１３を参照しながら説明す
る。図１２は図７に示したチャージポンプ装置の電荷転
送用トランジスタＭ１，Ｍ２の構造を示す断面図であ
る。また、図１３は図８に示した反転レベルシフト回路
Ｓ１、Ｓ２、図９に示した非反転レベルシフト回路Ｓ
３、Ｓ４のＮチャネル型の高耐圧ＭＯＳトランジスタＭ
１１，Ｍ１２のデバイス構造を示す断面図である。
【００９６】前述したように第１の実施形態において
は、Ｎ＋型埋め込み層５６がＰ＋型埋め込み層５５に重
畳されていた（図１，図４参照）。このため、Ｎチャネ
ル型ＭＯＳトランジスタのソースドレイン耐圧がある程
度高くなると、ドレイン層Ｄ（あるいはソース層Ｓ）と
Ｎ＋型埋め込み層５６との間の耐圧で決まってしまう。
これは、ドレイン層Ｄ（あるいはソース層Ｓ）からの空
乏層がＮ＋型埋め込み層５６まで到達してしまうからで
ある。
は、Ｎ＋型埋め込み層５６がＰ＋型埋め込み層５５に重
畳されていた（図１，図４参照）。このため、Ｎチャネ
ル型ＭＯＳトランジスタのソースドレイン耐圧がある程
度高くなると、ドレイン層Ｄ（あるいはソース層Ｓ）と
Ｎ＋型埋め込み層５６との間の耐圧で決まってしまう。
これは、ドレイン層Ｄ（あるいはソース層Ｓ）からの空
乏層がＮ＋型埋め込み層５６まで到達してしまうからで
ある。
【００９７】特に、レベルシフト回路に用いられる高耐
圧ＭＯＳトランジスタについては例えば２０Ｖ程度のソ
ースドレイン耐圧が必要とされるが、ドレイン層Ｄ（あ
るいはソース層Ｓ）とＮ＋型埋め込み層５６との間の耐
圧で決まってしまうために、この目標耐圧を実現するの
が困難であることがわかった。
圧ＭＯＳトランジスタについては例えば２０Ｖ程度のソ
ースドレイン耐圧が必要とされるが、ドレイン層Ｄ（あ
るいはソース層Ｓ）とＮ＋型埋め込み層５６との間の耐
圧で決まってしまうために、この目標耐圧を実現するの
が困難であることがわかった。
【００９８】そこで、Ｎ型エピタキシャル・シリコン層
５１を厚く形成して、ドレイン層Ｄ（あるいはソース層
Ｓ）とＮ＋型埋め込み層５６との距離Ｘd（図１参照）
を大きくすることが考えられる。しかしながら、そうす
ると、Ｐ型ウエル領域５２ＢとＰ＋型埋め込み層５５と
の間が離れてしまい、Ｐ＋型埋め込み層５５を設けた効
果、すなわちウエル抵抗の低減とラッチアップ耐性の向
上という効果が得られなくなってしまう。
５１を厚く形成して、ドレイン層Ｄ（あるいはソース層
Ｓ）とＮ＋型埋め込み層５６との距離Ｘd（図１参照）
を大きくすることが考えられる。しかしながら、そうす
ると、Ｐ型ウエル領域５２ＢとＰ＋型埋め込み層５５と
の間が離れてしまい、Ｐ＋型埋め込み層５５を設けた効
果、すなわちウエル抵抗の低減とラッチアップ耐性の向
上という効果が得られなくなってしまう。
【００９９】そこで、本実施形態ではＮ型エピタキシャ
ル・シリコン層５１を２段に積層する構造とした（以
下、２段エピタキシャル・シリコン層構造という）。す
なわち、Ｐ型単結晶シリコン基板５０上のＮ＋埋め込み
層５６の形成予定領域にＮ型不純物（アンチモンや砒
素）をイオン注入法等により導入した後、第１のＮ型エ
ピタキシャル・シリコン層５１Ａを気相成長させる。そ
の後、Ｐ＋埋め込み層５５、下分離層５８の形成予定領
域にＰ型不純物（ボロン等）をイオン注入法等により導
入した後、第２のＮ型エピタキシャル・シリコン層５１
Ｂを気相成長させる。
ル・シリコン層５１を２段に積層する構造とした（以
下、２段エピタキシャル・シリコン層構造という）。す
なわち、Ｐ型単結晶シリコン基板５０上のＮ＋埋め込み
層５６の形成予定領域にＮ型不純物（アンチモンや砒
素）をイオン注入法等により導入した後、第１のＮ型エ
ピタキシャル・シリコン層５１Ａを気相成長させる。そ
の後、Ｐ＋埋め込み層５５、下分離層５８の形成予定領
域にＰ型不純物（ボロン等）をイオン注入法等により導
入した後、第２のＮ型エピタキシャル・シリコン層５１
Ｂを気相成長させる。
【０１００】上記Ｎ型不純物及びＰ型不純物は気相成長
中に熱拡散するが、十分な拡散距離を得るために所定の
拡散工程を実施しても良い。その後、第２のＮ型エピタ
キシャル・シリコン層５１Ｂの上面から不純物をイオン
注入や熱拡散法により導入し、Ｐ型ウエル領域５２Ａ，
５２Ｂ，５２Ｃを形成する。また、同様にして、下分離
層５８と上下方向から一体化される上分離層５９を形成
する。
中に熱拡散するが、十分な拡散距離を得るために所定の
拡散工程を実施しても良い。その後、第２のＮ型エピタ
キシャル・シリコン層５１Ｂの上面から不純物をイオン
注入や熱拡散法により導入し、Ｐ型ウエル領域５２Ａ，
５２Ｂ，５２Ｃを形成する。また、同様にして、下分離
層５８と上下方向から一体化される上分離層５９を形成
する。
【０１０１】これにより、図１２示すように電荷転送用
ＭＯＳトランジスタＭ１，Ｍ２の形成領域については、
Ｐ型ウエル領域５２Ａ，５２Ｂは第２のＮ型エピタキシ
ャル・シリコン層５１Ｂ内に形成され、Ｐ型ウエル領域
５２Ａ，５２Ｂの下にはＰ型埋め込み層５５が接して形
成される。Ｐ型埋め込み層５５は、第１のＮ型エピタキ
シャル・シリコン層５１Ａと第２のＮ型エピタキシャル
・シリコン層５１Ｂとの境界に跨って形成され、Ｐ＋型
埋め込み層５５の下にＮ＋型埋め込み層５６が接して形
成される。
ＭＯＳトランジスタＭ１，Ｍ２の形成領域については、
Ｐ型ウエル領域５２Ａ，５２Ｂは第２のＮ型エピタキシ
ャル・シリコン層５１Ｂ内に形成され、Ｐ型ウエル領域
５２Ａ，５２Ｂの下にはＰ型埋め込み層５５が接して形
成される。Ｐ型埋め込み層５５は、第１のＮ型エピタキ
シャル・シリコン層５１Ａと第２のＮ型エピタキシャル
・シリコン層５１Ｂとの境界に跨って形成され、Ｐ＋型
埋め込み層５５の下にＮ＋型埋め込み層５６が接して形
成される。
【０１０２】したがって、２段エピタキシャル構造を採
用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め
込み層５６との重畳領域が狭くなり、結果としてＰ＋型
埋め込み層５５は上下方向に幅広に形成される。このた
め、電荷転送用ＭＯＳトランジスタＭ１，Ｍ２のドレイ
ン層Ｄ（又はソース層Ｓ）とＮ＋型埋め込み層５６との
距離Ｘd1を大きくすることができ、ソースドレイン耐圧
を確保することができる。
用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め
込み層５６との重畳領域が狭くなり、結果としてＰ＋型
埋め込み層５５は上下方向に幅広に形成される。このた
め、電荷転送用ＭＯＳトランジスタＭ１，Ｍ２のドレイ
ン層Ｄ（又はソース層Ｓ）とＮ＋型埋め込み層５６との
距離Ｘd1を大きくすることができ、ソースドレイン耐圧
を確保することができる。
【０１０３】図１３に示すように高耐圧ＭＯＳトランジ
スタについても同様である。すなわち、Ｐ型ウエル領域
５２Ｃは第２のＮ型エピタキシャル・シリコン層５１Ｂ
内に形成され、Ｐ型ウエル領域５２の下にはＰ型埋め込
み層５５が接して形成される。Ｐ型埋め込み層５５は、
第１のＮ型エピタキシャル・シリコン層５１Ａと第２の
Ｎ型エピタキシャル・シリコン層５１Ｂとの境界に跨っ
て形成され、Ｐ＋型埋め込み層５５の下にＮ＋型埋め込
み層５６が接して形成される。
スタについても同様である。すなわち、Ｐ型ウエル領域
５２Ｃは第２のＮ型エピタキシャル・シリコン層５１Ｂ
内に形成され、Ｐ型ウエル領域５２の下にはＰ型埋め込
み層５５が接して形成される。Ｐ型埋め込み層５５は、
第１のＮ型エピタキシャル・シリコン層５１Ａと第２の
Ｎ型エピタキシャル・シリコン層５１Ｂとの境界に跨っ
て形成され、Ｐ＋型埋め込み層５５の下にＮ＋型埋め込
み層５６が接して形成される。
【０１０４】そして、Ｐ型ウエル領域５２Ｃ内に高耐圧
ＭＯＳトランジスタが形成される。高耐圧ＭＯＳトラン
ジスタは、高濃度のソース層Ｎ＋Ｓと高濃度のドレイン
層Ｎ＋Ｄ、低濃度で深いソース層Ｎ−Ｓと低濃度で深い
ドレイン層Ｎ−Ｄ、ゲート絶縁膜上に形成されたゲート
電極Ｇを有している。
ＭＯＳトランジスタが形成される。高耐圧ＭＯＳトラン
ジスタは、高濃度のソース層Ｎ＋Ｓと高濃度のドレイン
層Ｎ＋Ｄ、低濃度で深いソース層Ｎ−Ｓと低濃度で深い
ドレイン層Ｎ−Ｄ、ゲート絶縁膜上に形成されたゲート
電極Ｇを有している。
【０１０５】したがって、２段エピタキシャル構造を採
用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め
込み層５６との重畳領域が狭くなり、結果としてＰ＋型
埋め込み層５５は上下方向に幅広に形成される。このた
め、高耐圧ＭＯＳトランジスタのドレイン層（又はソー
ス層）とＮ＋型埋め込み層５６との距離Ｘd2を大きくす
ることができ、ソースドレイン耐圧を確保することがで
きる。
用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋め
込み層５６との重畳領域が狭くなり、結果としてＰ＋型
埋め込み層５５は上下方向に幅広に形成される。このた
め、高耐圧ＭＯＳトランジスタのドレイン層（又はソー
ス層）とＮ＋型埋め込み層５６との距離Ｘd2を大きくす
ることができ、ソースドレイン耐圧を確保することがで
きる。
【０１０６】図１４〜図１５は、２段エピタキシャル・
シリコン層構造の製造方法を示す図である。この製造方
法は図１３の高耐圧ＭＯＳトランジスタ、図１２の電荷
転送用ＭＯＳトランジスタＭ１，Ｍ２に共通に適用でき
るが、ここでは図１３の高耐圧ＭＯＳトランジスタへの
適用について説明する。
シリコン層構造の製造方法を示す図である。この製造方
法は図１３の高耐圧ＭＯＳトランジスタ、図１２の電荷
転送用ＭＯＳトランジスタＭ１，Ｍ２に共通に適用でき
るが、ここでは図１３の高耐圧ＭＯＳトランジスタへの
適用について説明する。
【０１０７】まず、図１４（Ａ）に示すように、Ｐ型単
結晶シリコン基板５０の表面に、アンチモン又は砒素の
ようなＮ型不純物を、酸化膜９０をマスクとして選択的
に拡散させる。これにより、Ｎ＋型層５６が形成され
る。そのシート抵抗は３０Ω／□程度である。
結晶シリコン基板５０の表面に、アンチモン又は砒素の
ようなＮ型不純物を、酸化膜９０をマスクとして選択的
に拡散させる。これにより、Ｎ＋型層５６が形成され
る。そのシート抵抗は３０Ω／□程度である。
【０１０８】そして、図１４（Ｂ）に示すように、第１
のＮ型エピタキシャル・シリコン層５１Ａを気相成長さ
せる。その厚さは１〜３μｍ程度、比抵抗は１〜２Ω・
ｃｍ程度であることが好ましい。Ｎ＋型層５６は第１の
Ｎ型エピタキシャル・シリコン層５１Ａにも拡散され、
Ｎ＋型埋め込み層５６となる。
のＮ型エピタキシャル・シリコン層５１Ａを気相成長さ
せる。その厚さは１〜３μｍ程度、比抵抗は１〜２Ω・
ｃｍ程度であることが好ましい。Ｎ＋型層５６は第１の
Ｎ型エピタキシャル・シリコン層５１Ａにも拡散され、
Ｎ＋型埋め込み層５６となる。
【０１０９】次に、図１４（Ｃ）に示すように、第１の
Ｎ型エピタキシャル・シリコン層５１Ａ上にホトレジス
ト層９１を形成し、Ｐ＋型埋め込み層５５及びＰ型の下
分離層５８の形成予定領域にＰ型不純物、例えばボロン
をイオン注入する。その加速電圧は１６０ＫｅＶ、ドー
ズ量は１×１０14／ｃｍ2程度である。その後、１００
０°Ｃで１時間程度の熱拡散処理を行う。
Ｎ型エピタキシャル・シリコン層５１Ａ上にホトレジス
ト層９１を形成し、Ｐ＋型埋め込み層５５及びＰ型の下
分離層５８の形成予定領域にＰ型不純物、例えばボロン
をイオン注入する。その加速電圧は１６０ＫｅＶ、ドー
ズ量は１×１０14／ｃｍ2程度である。その後、１００
０°Ｃで１時間程度の熱拡散処理を行う。
【０１１０】次に、図１５（Ａ）に示すように、第１の
Ｎ型エピタキシャル・シリコン層５１Ａ上に、第２のＮ
型エピタキシャル・シリコン層５１Ｂを気相成長する。
その厚さは２〜４μｍ程度、比抵抗は１〜２Ω・ｃｍ程
度であることが好ましい。これにより、第１のＮ型エピ
タキシャル・シリコン層５１Ａと第２のＮ型エピタキシ
ャル・シリコン層５１Ｂとの境界に跨って、Ｐ＋型埋め
込み層が形成される。同時に、Ｐ型の下分離層５８が形
成される。
Ｎ型エピタキシャル・シリコン層５１Ａ上に、第２のＮ
型エピタキシャル・シリコン層５１Ｂを気相成長する。
その厚さは２〜４μｍ程度、比抵抗は１〜２Ω・ｃｍ程
度であることが好ましい。これにより、第１のＮ型エピ
タキシャル・シリコン層５１Ａと第２のＮ型エピタキシ
ャル・シリコン層５１Ｂとの境界に跨って、Ｐ＋型埋め
込み層が形成される。同時に、Ｐ型の下分離層５８が形
成される。
【０１１１】次に、図１５（Ｂ）に示すように、第２の
Ｎ型エピタキシャル・シリコン層５１Ｂ上にホトレジス
ト層９２を形成し、ホトレジスト層９２をマスクとして
Ｐ型ウエル領域５２Ｃの形成予定領域にＰ型不純物、例
えばボロンをイオン注入する。その条件は、加速電圧４
０ＫｅＶ、ドーズ量３×１０14／ｃｍ2である。その
後、ホトレジスト層９２を除去し、１１００°Ｃで１時
間程度の熱拡散処理を行うと、第２のＮ型エピタキシャ
ル・シリコン層５１Ｂ内にＰ型ウエル領域５２Ｃが形成
される。
Ｎ型エピタキシャル・シリコン層５１Ｂ上にホトレジス
ト層９２を形成し、ホトレジスト層９２をマスクとして
Ｐ型ウエル領域５２Ｃの形成予定領域にＰ型不純物、例
えばボロンをイオン注入する。その条件は、加速電圧４
０ＫｅＶ、ドーズ量３×１０14／ｃｍ2である。その
後、ホトレジスト層９２を除去し、１１００°Ｃで１時
間程度の熱拡散処理を行うと、第２のＮ型エピタキシャ
ル・シリコン層５１Ｂ内にＰ型ウエル領域５２Ｃが形成
される。
【０１１２】次に、図１６（Ａ）に示すように、第２の
Ｎ型エピタキシャル・シリコン層５１Ｂ上にホトレジス
ト層９３を形成し、ホトレジスト層９３をマスクとし
て、Ｐ型の上分離層５９の形成予定領域にＰ型不純物、
例えばボロンをイオン注入する。その条件は、加速電圧
４０ＫｅＶ、ドーズ量１×１０14／ｃｍ2である。その
後、ホトレジスト層９３を除去し、１１００°Ｃで１時
間程度の熱拡散処理を行うと、図１６（Ｂ）に示すよう
に、Ｐ型の上分離層５９が形成される。Ｐ型の上分離層
５９は下分離層５８と一体化される。
Ｎ型エピタキシャル・シリコン層５１Ｂ上にホトレジス
ト層９３を形成し、ホトレジスト層９３をマスクとし
て、Ｐ型の上分離層５９の形成予定領域にＰ型不純物、
例えばボロンをイオン注入する。その条件は、加速電圧
４０ＫｅＶ、ドーズ量１×１０14／ｃｍ2である。その
後、ホトレジスト層９３を除去し、１１００°Ｃで１時
間程度の熱拡散処理を行うと、図１６（Ｂ）に示すよう
に、Ｐ型の上分離層５９が形成される。Ｐ型の上分離層
５９は下分離層５８と一体化される。
【０１１３】以上のように、２段エピタキシャル構造を
採用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋
め込み層５６との重畳領域が狭くなり、結果としてＰ＋
型埋め込み層５５は上下方向に幅広に形成される。これ
は換言すれば、より深いＰ型ウエル領域５２を形成する
ことができるということである。深いウエルは高耐圧化
のために有利である。すなわち、高耐圧ＭＯＳトランジ
スタのドレイン層（又はソース層）とＮ＋型埋め込み層
５６との距離を大きくすることができるのでソースドレ
イン耐圧を向上できる。
採用したことにより、Ｐ＋型埋め込み層５５とＮ＋型埋
め込み層５６との重畳領域が狭くなり、結果としてＰ＋
型埋め込み層５５は上下方向に幅広に形成される。これ
は換言すれば、より深いＰ型ウエル領域５２を形成する
ことができるということである。深いウエルは高耐圧化
のために有利である。すなわち、高耐圧ＭＯＳトランジ
スタのドレイン層（又はソース層）とＮ＋型埋め込み層
５６との距離を大きくすることができるのでソースドレ
イン耐圧を向上できる。
【０１１４】ところで、高耐圧ＭＯＳトランジスタのソ
ースドレイン耐圧を高くするためには、図１３に示すよ
うに、低濃度のドレイン層Ｎ−Ｄが高濃度のドレイン層
Ｎ＋Ｓよりも深く形成し、低濃度のソース層Ｎ−Ｓが高
濃度のソース層Ｎ＋Ｓよりも深く形成すればよい。ドレ
イン（又はソース）からの空乏層を広げて電界集中を緩
和するためである。
ースドレイン耐圧を高くするためには、図１３に示すよ
うに、低濃度のドレイン層Ｎ−Ｄが高濃度のドレイン層
Ｎ＋Ｓよりも深く形成し、低濃度のソース層Ｎ−Ｓが高
濃度のソース層Ｎ＋Ｓよりも深く形成すればよい。ドレ
イン（又はソース）からの空乏層を広げて電界集中を緩
和するためである。
【０１１５】この場合でも２段エピタキシャル構造を採
用したことにより、低濃度のドレイン層Ｎ−Ｄ（又は低
濃度ソース層Ｎ−Ｓ）とＮ＋型埋め込み層５６との距離
Ｘd2は大きくなるので、ソースドレイン耐圧が低濃度の
ドレイン層Ｎ−Ｄ（又は低濃度ソース層Ｎ−Ｓ）とＮ＋
型埋め込み層５６との間の耐圧で決まってしまうことが
防止される。すなわち、ラッチアップ耐性の低下等を招
くことなく更なる高耐圧化を追求することが可能であ
る。
用したことにより、低濃度のドレイン層Ｎ−Ｄ（又は低
濃度ソース層Ｎ−Ｓ）とＮ＋型埋め込み層５６との距離
Ｘd2は大きくなるので、ソースドレイン耐圧が低濃度の
ドレイン層Ｎ−Ｄ（又は低濃度ソース層Ｎ−Ｓ）とＮ＋
型埋め込み層５６との間の耐圧で決まってしまうことが
防止される。すなわち、ラッチアップ耐性の低下等を招
くことなく更なる高耐圧化を追求することが可能であ
る。
【０１１６】ここで、目標とするソースドレイン耐圧と
エピタキシャル条件との関係について付け加えると、耐
圧２０Ｖを目標とする場合、第１のＮ型エピタキシャル
・シリコン層５１Ａの厚さは２μｍ、耐圧３０Ｖを目標
とする場合、第１のＮ型エピタキシャル・シリコン層５
１Ａの厚さは３μｍである。この場合、第２のＮ型エピ
タキシャル・シリコン層５１Ｂの厚さは３．５μｍとす
る。
エピタキシャル条件との関係について付け加えると、耐
圧２０Ｖを目標とする場合、第１のＮ型エピタキシャル
・シリコン層５１Ａの厚さは２μｍ、耐圧３０Ｖを目標
とする場合、第１のＮ型エピタキシャル・シリコン層５
１Ａの厚さは３μｍである。この場合、第２のＮ型エピ
タキシャル・シリコン層５１Ｂの厚さは３．５μｍとす
る。
【０１１７】また、上述した２段エピタキシャル構造は
少ない熱拡散量で深いＰ型ウエル領域を形成できるとい
う効果も有している。すなわち、Ｐ型ウエル領域５２
Ａ，５２Ｂ，５２Ｃはその下方のＰ＋型埋め込み層５５
と一体化されているので、実質的にはＰ型埋め込み層５
５の深さまでがウエルの深さであると見なすことができ
る。
少ない熱拡散量で深いＰ型ウエル領域を形成できるとい
う効果も有している。すなわち、Ｐ型ウエル領域５２
Ａ，５２Ｂ，５２Ｃはその下方のＰ＋型埋め込み層５５
と一体化されているので、実質的にはＰ型埋め込み層５
５の深さまでがウエルの深さであると見なすことができ
る。
【０１１８】例えばＣＭＯＳのＰ型ウエル領域は基板の
表面からボロンなどの不純物を基板内部へ拡散させて形
成するが、深いウエルを形成するには高温で長時間の熱
拡散処理が必要である。
表面からボロンなどの不純物を基板内部へ拡散させて形
成するが、深いウエルを形成するには高温で長時間の熱
拡散処理が必要である。
【０１１９】これに対して、２段エピタキシャル構造で
は、Ｐ＋型埋め込み層５５を第１のＮ型エピタキシャル
・シリコン層５１Ａから第２のＮ型エピタキシャル・シ
リコン層５１Ａへ拡散させ、Ｐ型ウエル領域５２Ａを第
２のＮ型エピタキシャル・シリコン層５１Ａから下方へ
拡散させているので、熱処理量を格段に抑えることがで
きる。
は、Ｐ＋型埋め込み層５５を第１のＮ型エピタキシャル
・シリコン層５１Ａから第２のＮ型エピタキシャル・シ
リコン層５１Ａへ拡散させ、Ｐ型ウエル領域５２Ａを第
２のＮ型エピタキシャル・シリコン層５１Ａから下方へ
拡散させているので、熱処理量を格段に抑えることがで
きる。
【０１２０】例えば、同じ深さのウエルを形成するため
に、従来のＣＭＯＳプロセスでは熱処理温度として１２
００°Ｃが必要であるのに対して、２段エピタキシャル
構造では上述のように１１００°Ｃ程度で足りる。これ
により、Ｐ型ウエル領域５２Ａ，５２Ｂ，５２Ｃの横方
向の拡散も抑えられるので、結果としてチャージポンプ
装置のパターン面積を縮小することができる。
に、従来のＣＭＯＳプロセスでは熱処理温度として１２
００°Ｃが必要であるのに対して、２段エピタキシャル
構造では上述のように１１００°Ｃ程度で足りる。これ
により、Ｐ型ウエル領域５２Ａ，５２Ｂ，５２Ｃの横方
向の拡散も抑えられるので、結果としてチャージポンプ
装置のパターン面積を縮小することができる。
【０１２１】図１７は、図７に示したチャージポンプ装
置の電荷転送トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のデ
バイス構造を示す断面図である。なお、図１２と同一の
構成部分については同一の符号を付して詳細な説明を省
略する。
置の電荷転送トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のデ
バイス構造を示す断面図である。なお、図１２と同一の
構成部分については同一の符号を付して詳細な説明を省
略する。
【０１２２】２段エピタキシャル構造において、第２の
Ｎ型エピタキシャル・シリコン層５１Ｂに内に、Ｐ型ウ
エル領域５２Ａ，５２Ｂ、Ｎ型ウエル領域８０Ａ，８０
Ｂがそれぞれ隣接して形成されている。これらの４つの
ウエル領域は隣接領域に設けられたＰ型の下分離層５８
及びＰ型の上分離層５９によって相互に分離されてい
る。
Ｎ型エピタキシャル・シリコン層５１Ｂに内に、Ｐ型ウ
エル領域５２Ａ，５２Ｂ、Ｎ型ウエル領域８０Ａ，８０
Ｂがそれぞれ隣接して形成されている。これらの４つの
ウエル領域は隣接領域に設けられたＰ型の下分離層５８
及びＰ型の上分離層５９によって相互に分離されてい
る。
【０１２３】そして、Ｐ型ウエル領域５２Ａ内にＮチャ
ネルの電荷転送用ＭＯＳトランジスタＭ１が、Ｐ型ウエ
ル領域５２Ｂ内にＮチャネルの電荷転送用ＭＯＳトラン
ジスタＭ２が形成されている。Ｎチャネルの電荷転送用
ＭＯＳトランジスタＭ１のゲートには反転レベルシフト
回路Ｓ１の出力電圧ＶS1が印加され、Ｎチャネルの電荷
転送用ＭＯＳトランジスタＭ２のゲートには反転レベル
シフト回路Ｓ２の出力電圧ＶS2が印加されている。ま
た、Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ１の
ドレイン層はＰ型ウエル領域５２Ａに、Ｎチャネルの電
荷転送用ＭＯＳトランジスタＭ２のドレイン層はＰ型ウ
エル領域５２Ｂに、それぞれ接続されている。
ネルの電荷転送用ＭＯＳトランジスタＭ１が、Ｐ型ウエ
ル領域５２Ｂ内にＮチャネルの電荷転送用ＭＯＳトラン
ジスタＭ２が形成されている。Ｎチャネルの電荷転送用
ＭＯＳトランジスタＭ１のゲートには反転レベルシフト
回路Ｓ１の出力電圧ＶS1が印加され、Ｎチャネルの電荷
転送用ＭＯＳトランジスタＭ２のゲートには反転レベル
シフト回路Ｓ２の出力電圧ＶS2が印加されている。ま
た、Ｎチャネルの電荷転送用ＭＯＳトランジスタＭ１の
ドレイン層はＰ型ウエル領域５２Ａに、Ｎチャネルの電
荷転送用ＭＯＳトランジスタＭ２のドレイン層はＰ型ウ
エル領域５２Ｂに、それぞれ接続されている。
【０１２４】また、Ｎ型ウエル領域８０Ａ内にＰチャネ
ルの電荷転送用ＭＯＳトランジスタＭ３が、Ｎ型ウエル
領域８０Ｂ内にＰチャネルの電荷転送用ＭＯＳトランジ
スタＭ４が形成されている。Ｐチャネルの電荷転送用Ｍ
ＯＳトランジスタＭ３のゲートには非反転レベルシフト
回路Ｓ３の出力電圧ＶS3が印加され、Ｐチャネルの電荷
転送用ＭＯＳトランジスタＭ４のゲートには非反転レベ
ルシフト回路Ｓ２の出力電圧ＶS4が印加されている。
ルの電荷転送用ＭＯＳトランジスタＭ３が、Ｎ型ウエル
領域８０Ｂ内にＰチャネルの電荷転送用ＭＯＳトランジ
スタＭ４が形成されている。Ｐチャネルの電荷転送用Ｍ
ＯＳトランジスタＭ３のゲートには非反転レベルシフト
回路Ｓ３の出力電圧ＶS3が印加され、Ｐチャネルの電荷
転送用ＭＯＳトランジスタＭ４のゲートには非反転レベ
ルシフト回路Ｓ２の出力電圧ＶS4が印加されている。
【０１２５】また、Ｐチャネルの電荷転送用ＭＯＳトラ
ンジスタＭ３のドレイン層はＮ型ウエル領域８０Ａに、
Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ４のドレ
イン層はＮ型ウエル領域８０Ｂに、それぞれ接続されて
いる。
ンジスタＭ３のドレイン層はＮ型ウエル領域８０Ａに、
Ｐチャネルの電荷転送用ＭＯＳトランジスタＭ４のドレ
イン層はＮ型ウエル領域８０Ｂに、それぞれ接続されて
いる。
【０１２６】また、Ｐ型単結晶シリコン基板５０は接地
電位又は負電位にバイアスされると共に、Ｎ型エピタキ
シャル・シリコン層５１Ｂはチャージポンプ装置の出力
電圧Ｖoutにバイアスされているものとする。
電位又は負電位にバイアスされると共に、Ｎ型エピタキ
シャル・シリコン層５１Ｂはチャージポンプ装置の出力
電圧Ｖoutにバイアスされているものとする。
【０１２７】上述した構成のチャージポンプ装置によれ
ば、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のバック
ゲートバイアス効果が抑止されるので、オン抵抗が低減
され、大電流のチャージポンプ装置を実現することがで
きる。
ば、電荷転送用ＭＯＳトランジスタＭ１〜Ｍ４のバック
ゲートバイアス効果が抑止されるので、オン抵抗が低減
され、大電流のチャージポンプ装置を実現することがで
きる。
【０１２８】また、電荷転送用ＭＯＳトランジスタＭ１
〜Ｍ４をＮ型エピタキシャル・シリコン層５１Ｂ内に形
成し、Ｐ型の下分離層５８及びＰ型の上分離層５９によ
って分離して寄生バイポーラトランジスタから成るサイ
リスタが形成されないようにしているので、ラッチアッ
プ耐性を向上することができる。
〜Ｍ４をＮ型エピタキシャル・シリコン層５１Ｂ内に形
成し、Ｐ型の下分離層５８及びＰ型の上分離層５９によ
って分離して寄生バイポーラトランジスタから成るサイ
リスタが形成されないようにしているので、ラッチアッ
プ耐性を向上することができる。
【０１２９】
【発明の効果】以上説明したように、本発明によれば、
Ｐ＋型埋め込み層５５を設けたことによりＰ型ウエル領
域５２Ｃのウエル抵抗を低減してラッチアップ耐性を向
上できる。また、第１及び第２のエピタキシャル・シリ
コン層５１Ａ，５１Ｂを積層し、さらにＰ型ウエル領域
５２ＣとＰ＋型埋め込み層５５とを一体化したことによ
り実質的に深いウエル領域を少ない熱拡散量で形成でき
る。これにより、パターン面積を抑制しながらＭＯＳト
ランジスタの耐圧を向上できる。
Ｐ＋型埋め込み層５５を設けたことによりＰ型ウエル領
域５２Ｃのウエル抵抗を低減してラッチアップ耐性を向
上できる。また、第１及び第２のエピタキシャル・シリ
コン層５１Ａ，５１Ｂを積層し、さらにＰ型ウエル領域
５２ＣとＰ＋型埋め込み層５５とを一体化したことによ
り実質的に深いウエル領域を少ない熱拡散量で形成でき
る。これにより、パターン面積を抑制しながらＭＯＳト
ランジスタの耐圧を向上できる。
【０１３０】また、Ｐ＋型埋め込み層５５の下に接して
形成され、Ｐ型ウエル領域５２Ｃを単結晶シリコン基板
５０から電気的に分離するＮ＋型埋め込み層５６を設け
たことにより、Ｐ型ウエル領域５２Ｃの電位は単結晶シ
リコン基板５０から独立に設定可能となる。これによ
り、ＭＯＳトランジスタのドレイン層Ｎ＋ＤとＰ型ウエ
ル領域５２Ｃとを電気的に接続すれば、ＭＯＳトランジ
スタのバックゲートバイアス効果を抑止する効果が得ら
れる。
形成され、Ｐ型ウエル領域５２Ｃを単結晶シリコン基板
５０から電気的に分離するＮ＋型埋め込み層５６を設け
たことにより、Ｐ型ウエル領域５２Ｃの電位は単結晶シ
リコン基板５０から独立に設定可能となる。これによ
り、ＭＯＳトランジスタのドレイン層Ｎ＋ＤとＰ型ウエ
ル領域５２Ｃとを電気的に接続すれば、ＭＯＳトランジ
スタのバックゲートバイアス効果を抑止する効果が得ら
れる。
【０１３１】さらに本発明をチャージポンプ装置の電荷
転送用ＭＯＳトランジスタやレベルシフト回路の高耐圧
ＭＯＳトランジスタに適用すれば、ラッチアップ耐性の
向上、電荷転送用ＭＯＳトランジスタのオン抵抗低減に
よる大電流化、高耐圧ＭＯＳトランジスタのソースドレ
イン耐圧向上等の効果が得られる。
転送用ＭＯＳトランジスタやレベルシフト回路の高耐圧
ＭＯＳトランジスタに適用すれば、ラッチアップ耐性の
向上、電荷転送用ＭＯＳトランジスタのオン抵抗低減に
よる大電流化、高耐圧ＭＯＳトランジスタのソースドレ
イン耐圧向上等の効果が得られる。
【図１】本発明の第１の実施形態に係るＢＩＣＭＯＳの
デバイス構造を示す図である。
デバイス構造を示す図である。
【図２】本発明の第１の実施形態に係るＢＩＣＭＯＳの
デバイス構造を示す図である。
デバイス構造を示す図である。
【図３】本発明の第１の実施形態に係る縦型ＰＮＰバイ
ポーラトランジスタを示す断面図である。
ポーラトランジスタを示す断面図である。
【図４】本発明の第１の実施形態に係るチャージポンプ
装置の断面構造を示す図である。
装置の断面構造を示す図である。
【図５】本発明の第２の実施形態に係るチャージポンプ
装置の断面図である。
装置の断面図である。
【図６】本発明の第３の実施形態に係るチャージポンプ
装置の断面図である。
装置の断面図である。
【図７】本発明の第４の実施形態に係るチャージポンプ
装置の回路図である。
装置の回路図である。
【図８】本発明の第４の実施形態に係る反転レベルシフ
ト回路Ｓ１、Ｓ２の回路構成及び動作波形を示す図であ
る。
ト回路Ｓ１、Ｓ２の回路構成及び動作波形を示す図であ
る。
【図９】本発明の第４の実施形態に係る非反転レベルシ
フト回路Ｓ３、Ｓ４の回路構成及び動作波形を示す図で
ある。
フト回路Ｓ３、Ｓ４の回路構成及び動作波形を示す図で
ある。
【図１０】本発明の第４の実施形態に係るチャージポン
プ装置におけるクロックパルスの位相関係を示す図であ
る。
プ装置におけるクロックパルスの位相関係を示す図であ
る。
【図１１】本発明の第４の実施形態に係るチャージポン
プ装置の各ポンピングノードの電圧波形Ｖ１、Ｖ２、Ｖ
３を示す図である。
プ装置の各ポンピングノードの電圧波形Ｖ１、Ｖ２、Ｖ
３を示す図である。
【図１２】本発明の第４の実施形態に係るチャージポン
プ装置の電荷転送用トランジスタＭ１，Ｍ２の構造を示
す断面図である。
プ装置の電荷転送用トランジスタＭ１，Ｍ２の構造を示
す断面図である。
【図１３】本発明の第４の実施形態に係るチャージポン
プ装置に用いられるＮチャネル型の高耐圧ＭＯＳトラン
ジスタＭ１１，Ｍ１２のデバイス構造を示す断面図であ
る。
プ装置に用いられるＮチャネル型の高耐圧ＭＯＳトラン
ジスタＭ１１，Ｍ１２のデバイス構造を示す断面図であ
る。
【図１４】２段エピタキシャル・シリコン層構造の製造
方法を示す図である。
方法を示す図である。
【図１５】２段エピタキシャル・シリコン層構造の製造
方法を示す図である。
方法を示す図である。
【図１６】２段エピタキシャル・シリコン層構造の製造
方法を示す図である。
方法を示す図である。
【図１７】本発明の第４の実施形態に係るチャージポン
プ装置の電荷転送トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４
のデバイス構造を示す断面図である。
プ装置の電荷転送トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４
のデバイス構造を示す断面図である。
【図１８】従来例に係る４段のディクソン・チャージポ
ンプ装置の回路図である。
ンプ装置の回路図である。
【図１９】従来例に係るチャージポンプ装置の回路図で
ある。
ある。
【図２０】チャージポンプ装置をＣＭＯＳ構造で実現し
た場合の断面図である。
た場合の断面図である。
【図２１】チャージポンプ装置の動作開始時のＶ１，Ｖ
２の回路シミュレーションによる波形図である。
２の回路シミュレーションによる波形図である。
５０ Ｐ型の単結晶シリコン基板
５１ Ｎ型エピタキシャル・シリコン層
５２ Ｐ型ウエル領域
５３ 基板バイアス用のＰ＋型層
５４ Ｎ型ウエル領域
５５ Ｐ＋型埋め込み層
５６ Ｎ＋型埋め込み層
５７ 重畳領域
５８ Ｐ型下分離層
５９ Ｐ型上分離層
６０ Ｐ型ベース領域
６１ Ｎ＋型埋め込み層
６２ フィールド酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/08
(72)発明者 名野 隆夫
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
Ｆターム(参考） 5F038 BG03 BG05 BH09 BH18 DF01
DF20 EZ13 EZ14 EZ17 EZ20
5F048 AA03 AA05 AB04 AB10 AC05
BA04 BA07 BA12 BC06 BE03
BE09 BF02 BF17 BF18 BG12
BH01 CA07
Claims (6)
- 【請求項１】 第１導電型の単結晶半導体基板と、この
単結晶半導体基板上に成長された第２導電型の第１のエ
ピタキシャル半導体層と、この第１のエピタキシャル半
導体層上に積層された第２導電型の第２のエピタキシャ
ル半導体層と、この第２のエピタキシャル半導体層内に
形成された第１導電型ウエル領域と、前記第１導電型ウ
エル領域の底部に接する第１導電型の埋め込み層と、前
記第１導電型ウエル領域内に形成されたＭＯＳトランジ
スタと、を具備し、さらに前記ＭＯＳトランジスタは、
高濃度ソース層及び高濃度ドレイン層と、該高濃度ソー
ス層及び高濃度ドレイン層より深く拡散された低濃度の
ソース層又は／及びドレイン層と、を有することを特徴
とする半導体装置。 - 【請求項２】 前記第１の埋め込み層の下に接して形成
され、前記第１導電型ウエル領域を前記単結晶半導体基
板から電気的に分離する第２導電型の埋め込み層を設け
たことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記前記第１導電型ウエル領域内に当該
ウエル領域と同導電型のウエル電位設定用の拡散層を設
けたことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記ウエル電位設定用の拡散層と前記Ｍ
ＯＳトランジスタのドレイン層とを接続したことを特徴
とする請求項３記載の半導体装置。 - 【請求項５】 第１導電型の単結晶半導体基板上に第２
導電型の第１のエピタキシャル半導体層を成長する工程
と、前記第１のエピタキシャル半導体層の所定領域に第
１導電型の不純物を導入する工程と、前記第１のエピタ
キシャル半導体層上に第２導電型の第２のエピタキシャ
ル半導体層を成長する工程と、前記第１導電型の不純物
の拡散により第１導電型の埋め込み層を形成する工程
と、前記第１導電型の埋め込み層上の第２のエピタキシ
ャル半導体層の領域に第１導電型の不純物を導入する工
程と、前記第１導電型の不純物の拡散により前記第１導
電型の埋め込み層と接した第１導電型ウエル領域を形成
する工程と、前記第１導電型ウエル領域内に高耐圧のＭ
ＯＳトランジスタを形成する工程と、を有することを特
徴とする半導体装置の製造方法。 - 【請求項６】 前記高耐圧のＭＯＳトランジスタを形成
する工程は、高濃度ソース層及び高濃度ドレイン層より
深く拡散された低濃度のソース層又は／及びドレイン層
を形成する工程を含むことを特徴とする請求項５記載の
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001401189A JP2003197790A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置及びその製造方法 |
| TW091135792A TW571440B (en) | 2001-12-28 | 2002-12-11 | Semiconductor device and method for manufacturing the same |
| US10/329,643 US6864543B2 (en) | 2001-12-28 | 2002-12-26 | High breakdown voltage CMOS device |
| KR10-2002-0084963A KR100491916B1 (ko) | 2001-12-28 | 2002-12-27 | 반도체 장치 및 그 제조 방법 |
| CNB021598215A CN1266770C (zh) | 2001-12-28 | 2002-12-27 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001401189A JP2003197790A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197790A true JP2003197790A (ja) | 2003-07-11 |
Family
ID=19189739
Family Applications (1)
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|---|---|---|---|
| JP2001401189A Pending JP2003197790A (ja) | 2001-12-28 | 2001-12-28 | 半導体装置及びその製造方法 |
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| US9397171B2 (en) | 2014-02-24 | 2016-07-19 | Seiko Epson Corporation | Semiconductor device and manufacturing method for the same |
| US9412738B2 (en) | 2014-04-07 | 2016-08-09 | Seiko Epson Corporation | Semiconductor device |
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| JP4016192B2 (ja) * | 2002-08-19 | 2007-12-05 | ソニー株式会社 | 固体撮像装置とその製造方法 |
| JP4387119B2 (ja) * | 2003-03-27 | 2009-12-16 | 三菱電機株式会社 | 半導体装置 |
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| US7304354B2 (en) * | 2004-02-17 | 2007-12-04 | Silicon Space Technology Corp. | Buried guard ring and radiation hardened isolation structures and fabrication methods |
| KR101115092B1 (ko) * | 2004-07-29 | 2012-02-28 | 인텔렉츄얼 벤처스 투 엘엘씨 | 전하운송효율을 향상시키기 위한 이미지 센서 및 제조 방법 |
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|---|---|---|---|---|
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-
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2002
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