JP2010153634A

JP2010153634A - 半導体装置及びその製造方法

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Publication number: JP2010153634A
Application number: JP2008330811A
Authority: JP
Inventors: Yasuo Oishibashi; 康雄大石橋; Yasunari Tagami; 康成田上; Yoshiaki Sano; 芳明佐野
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-12-25
Filing date: 2008-12-25
Publication date: 2010-07-08

Abstract

【課題】従来の半導体装置では、分離領域の形成領域を狭めつつ、ＭＯＳトランジスタの動作耐圧を向上させ難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の埋込層９が這い上がり、Ｐ型の拡散層１２が這い下がり、両拡散層９、１２が連結することで、ＭＯＳトランジスタ３のバックゲート領域が構成される。この構造により、分離領域１のＰ型の拡散層１３の横方向拡散幅が抑制され、分離領域の形成領域及びＭＯＳトランジスタのデバイスサイズが低減される。その一方で、バックゲート領域での寄生抵抗が低減し、ＭＯＳトランジスタの動作耐圧が向上する。
【選択図】図１

Description

本発明は、分離領域を縮小し、ＭＯＳトランジスタの動作耐圧を向上させる半導体装置及びその製造方法に関する。

従来の半導体装置の実施例として、下記の半導体装置が知られている。

図８に示す如く、Ｎ型のエピタキシャル層６２が、Ｐ型の単結晶シリコン基板６１上に形成される。Ｎ型の埋込層６３が、基板６１とエピタキシャル層６２に渡り形成される。Ｐ型の拡散層６４、６５がエピタキシャル層６２に形成され、バックゲート領域として用いられる。Ｎ型の拡散層６６、６７が、Ｐ型の拡散層６４、６５と重畳して形成され、ソース領域として用いられる。Ｎ型の拡散層６８、６９が、エピタキシャル層６２に形成され、ドレイン領域として用いられる。そして、エピタキシャル層６２上にはゲート電極７０等が形成され、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと呼ぶ。）が形成される（例えば、特許文献１参照。）。

また、図９に示す如く、Ｎ型のエピタキシャル層８２が、Ｐ型の単結晶シリコン基板８１上に形成される。Ｎ型の埋込層８３が、基板８１とエピタキシャル層８２に渡り形成される。Ｐ型の拡散層８４がエピタキシャル層８２に形成され、バックゲート領域として用いられる。そして、Ｐ型の拡散層８４は、Ｎ型の埋込層８３と連結する。Ｎ型の拡散層８５、８６が、Ｐ型の拡散層８４と重畳して形成され、ソース領域として用いられる。Ｎ型の拡散層８７〜８９が、エピタキシャル層８２に形成され、ドレイン領域として用いられる。そして、エピタキシャル層８２上にはゲート電極９０等が形成され、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと呼ぶ。）が形成される（例えば、特許文献２参照。）。
特開２００２−３１４０６６号広報（第５−６頁、第１図）特開２００７−１８０２４４号公報（第５−７頁、第１図）

図８に示す如く、Ｎ−ＭＯＳが動作し、ソース−ドレイン領域間に電流が流れ、ソース−ドレイン領域間の電界により、Ｐ型の拡散層６４、６５にホットキャリアが発生する。発生したホットキャリアは、Ｐ型の拡散層７１、７２を経由しソース電極７２へと流れ込むことで、Ｐ型の拡散層６５の電位は、寄生抵抗に応じて上昇する。そして、Ｎ型の拡散層６６、６７、Ｐ型の拡散層６４、６５及びＮ型の拡散層６８、６９から成る寄生ＮＰＮトランジスタ（以下、寄生Ｔｒと呼ぶ。）１では、ベース−エミッタ領域間の電位差が０．７Ｖ以上となることで、オン動作する。このとき、Ｐ型の拡散層６４、６５の拡散幅が狭い（深さ方向の拡散幅が狭い）場合には、Ｐ型の拡散層６４、６５での寄生抵抗値が大きくなり、その電位の上昇も大きくなる。その結果、寄生Ｔｒ１の電流量も増大し、Ｎ−ＭＯＳの動作耐圧が低下するという問題が発生する。

一方、上記Ｎ−ＭＯＳの動作耐圧の低下を防止するために、図９に示すように、Ｐ型の拡散層８４を深く拡散させ、ホットキャリアに起因するバックゲート領域での電位上昇を防止することもできる。しかしながら、上記構造により、Ｐ型の拡散層８４での寄生抵抗値の低減は図れるが、熱処理時間が増大するため、分離領域９１を構成するＰ型の拡散層９２の横方向拡散幅Ｗ１が増大する。その結果、分離領域９１の形成領域が増大し、Ｎ−ＭＯＳのデバイスサイズを縮小し難いという問題が発生する。特に、Ｐ型の拡散層８４とＰ型の拡散層９２の離間幅Ｗ２は、Ｎ−ＭＯＳの耐圧特性に影響を与えるため、その特性に応じて一定の離間幅は必要となる。そして、Ｎ−ＭＯＳのデバイスサイズを縮小するためには、Ｐ型の拡散層９２の拡散幅Ｗ１が、出来る限り狭められることが必要となる。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に形成される逆導電型のエピタキシャル層と、前記エピタキシャル層を複数の素子形成領域に区分する一導電型の分離領域と、前記素子形成領域の１領域には、前記半導体基板と前記エピタキシャル層に渡り形成される逆導電型の埋込層と、前記逆導電型の埋込層と重畳して形成され、少なくとも前記逆導電型の埋込層の上面に導出する一導電型の第１の埋込層と、前記エピタキシャル層に形成され、前記一導電型の第１の埋込層と連結する一導電型の第１の拡散層と、前記一導電型の第１の拡散層と重畳して形成される逆導電型の第１の拡散層及び逆導電型の第２の拡散層と、前記エピタキシャル層上に形成される電極とを有することを特徴とする。従って、本発明では、分離領域の形成領域を狭めつつ、分離領域内に形成される素子の耐圧特性が向上される。

また、本発明の半導体装置の製造方法では、一導電型の半導体基板を準備し、前記半導体基板に逆導電型の埋込層を形成するための不純物を拡散した後、一導電型の第１の埋込層を形成する不純物を前記半導体基板にイオン注入する工程と、前記半導体基板上に逆導電型のエピタキシャル層を形成し、前記基板に熱処理を施し、前記一導電型の第１の埋込層を前記逆導電型の埋込層上面に導出させた後、前記エピタキシャル層表面から一導電型の第１の拡散層を形成する不純物をイオン注入し、前記一導電型の第１の拡散層と前記一導電型の第１の埋込層とを連結させる工程と、前記一導電型の第１の拡散層に逆導電型の第１の拡散層及び第２の拡散層を形成し、前記エピタキシャル層上に電極を形成する工程とを有することを特徴とする。従って、本発明では、適宜、熱処理を加えることで、分離領域の形成領域を狭めつつ、分離領域内に形成される素子の耐圧特性が向上される。

本発明では、分離領域の横方向拡散幅を狭めつつ、ＭＯＳトランジスタのバックゲート拡散層での寄生抵抗値が低減される。この構造により、ＭＯＳトランジスタの動作耐圧を向上させ、そのデバイスサイズが縮小される。

また、本発明では、分離領域の拡散層とＭＯＳトランジスタのバックゲート拡散層とが、同一工程にて形成される。この製造方法により、熱処理時間が短縮し、分離領域の形成領域が縮小される。

以下に、本発明の第１の実施の形態である半導体装置について、図１を参照し説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。

図１に示す如く、分離領域１、２にて区画された１つの素子形成領域にはＮチャネル型ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳと呼ぶ。）３とＰチャネル型ＭＯＳトランジスタ（以下、Ｐ−ＭＯＳと呼ぶ。）４とが形成される。そして、分離領域１、２は、Ｐ型の単結晶シリコン基板５と連結し、Ｎ型のエピタキシャル層６を複数の素子形成領域に区分する。

次に、エピタキシャル層６が、基板５上に形成される。Ｎ型の埋込層７、８が、基板５及びエピタキシャル層６の両領域に渡り形成される。そして、Ｎ型の埋込層７はＮ−ＭＯＳ３の形成領域に配置され、Ｎ型の埋込層８がＰ−ＭＯＳ４の形成領域に配置される。尚、基板５上面には複数のエピタキシャル層が形成される場合でもよい。

次に、Ｎ−ＭＯＳ３の形成領域では、Ｐ型の埋込層９が、Ｎ型の埋込層７と重畳して形成される。例えば、Ｐ型の埋込層９はホウ素（Ｂ）を拡散させ、形成され、Ｎ型の埋込層７はアンチモン（Ｓｂ）を拡散させ、形成される。そして、両不純物の拡散係数の違いにより、Ｐ型の埋込層９は、Ｎ型の埋込層７上下面から導出する。また、分離領域１、２を構成するＰ型の埋込層１０、１１が、Ｐ型の埋込層９と同一工程にて形成される。尚、Ｐ型の埋込層９が、少なくともＮ型の埋込層７上面から導出していれば良く、Ｐ型の不純物の拡散係数がＮ型の不純物の拡散係数より大きければ、任意の設計変更が可能である。

次に、Ｎ−ＭＯＳ３の形成領域では、Ｐ型の拡散層１２が、エピタキシャル層６に形成され、Ｐ型の埋込層９と連結する。そして、Ｐ型の埋込層９は、バックゲート領域として用いられる。また、分離領域１、２を構成するＰ型の拡散層１３、１４が、Ｐ型の拡散層１２と同一工程にて形成され、Ｐ型の埋込層１０、１１と連結する。一方、Ｐ−ＭＯＳ４の形成領域では、Ｎ型の拡散層１５が、エピタキシャル層６に形成される。そして、Ｎ型の拡散層１５は、バックゲート領域として用いられる。また、Ｎ型の拡散層１６が、Ｎ型の拡散層１５と同一工程にて形成され、分離領域１、２の内周側には、Ｎ型の拡散層１５、１６が配置される。

次に、Ｎ−ＭＯＳ３の形成領域では、Ｎ型の拡散層１７〜２０が、Ｐ型の拡散層１２に形成される。Ｎ型の拡散層１７、１８はドレイン領域として用いられ、Ｎ型の拡散層１９、２０はソース領域として用いられる。一方、Ｐ−ＭＯＳ４の形成領域では、Ｐ型の拡散層２１、２２が、Ｎ型の拡散層１５に形成される。Ｐ型の拡散層２１はドレイン領域として用いられ、Ｐ型の拡散層２２はソース領域として用いられる。

次に、両形成領域では、ゲート酸化膜２３とゲート電極２４、２５とが、エピタキシャル層６上に形成される。ゲート電極２４、２５の側面にはサイドウォール（絶縁スペーサー）２６が形成される。そして、シリコン酸化膜２７、シリコン窒化膜２８及びＢＰＳＧ膜２９が、エピタキシャル層６上に積層される。上記絶縁膜にはコンタクトホール３０〜３３が形成され、ドレイン電極３４、３６とソース電極３５、３７とが形成される。

上述したように、Ｐ型の埋込層９とＰ型の拡散層１２とが連結することで、Ｎ−ＭＯＳ３のバックゲート領域の拡散幅は広くなり、この領域での寄生抵抗値が小さくなる。この構造により、Ｎ型の拡散層１７、１８、Ｐ型の拡散層９、１２及びＮ型の拡散層１９、２０から成る寄生ＮＰＮトランジスタ（以下、寄生Ｔｒと呼ぶ。）２では、ホットキャリアに起因するバックゲート領域での電位上昇が抑止される。そして、寄生Ｔｒ２の動作を防止し、Ｎ−ＭＯＳ３の動作耐圧を低下することを防止できる。

更に、Ｐ型の埋込層９とＰ型の拡散層１２とが連結することで、Ｐ型の拡散層１２の熱処理時間が短くなり、分離領域１のＰ型の拡散層１３の横方向拡散幅Ｗ３が増大することを防止できる。そして、分離領域１の形成領域が縮小される。また、Ｐ型の拡散層１２は、熱処理時間の短縮による他、Ｎ型の拡散層１５、１６によっても、その横方向拡散幅が増大することを防止できる。この構造により、Ｐ型の拡散層１３とＰ型の拡散層１２の離間幅Ｗ４によりＮ−ＭＯＳ３の耐圧特性を維持しつつ、Ｎ−ＭＯＳ３のデバイスサイズを縮小することができる。

尚、本実施の形態では、Ｐ型の埋込層９、１０、１１同士が、また、Ｐ型の拡散層１２、１３、１４同士が、それぞれ同一工程にて形成される場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層１２の熱処理時間の短縮により、Ｐ型の拡散層１３の横方向拡散幅Ｗ３の広がりを防止し、Ｎ−ＭＯＳ３の耐圧特性を維持しつつ、デバイスサイズを縮小できる構造であればよく、それらの拡散層９〜１１、１２〜１４の形成方法は任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の第２の実施の形態である半導体装置の製造方法について、図２〜図７を参照し説明する。図２〜図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、図１に示した半導体装置で説明した各構成要素と同じ構成要素には同じ符番を付している。

先ず、図２に示す如く、Ｐ型の単結晶シリコン基板５を準備する。基板５上にシリコン酸化膜４１を形成し、Ｎ型の埋込層７、８の形成領域上に開口部が形成されるように、シリコン酸化膜４１を選択的に除去する。そして、シリコン酸化膜４１をマスクとして用い、基板５の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４２を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層７、８を形成した後、シリコン酸化膜４１及び液体ソース４２を除去する。

次に、図３に示す如く、基板５上にシリコン酸化膜４３を形成し、シリコン酸化膜４３上にフォトレジスト４４を形成する。そして、Ｐ型の埋込層９〜１１が形成される領域上のフォトレジスト４４に開口部を形成する。その後、基板５の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）を加速電圧１５０〜１７０ｋｅＶ、導入量１．０×１０^１３〜１．０×１０^１５／ｃｍ^２でイオン注入する。このとき、図示したように、Ｐ型の埋込層７を形成する不純物は、Ｎ型の埋込層７の形成領域にイオン注入される。

次に、図４に示す如く、基板５上にＮ型のエピタキシャル層６を形成する。このとき、膜厚が２．４〜２．６μｍ程度となるように、エピタキシャル層６を形成する。そして、エピタキシャル層６の形成工程における熱処理により、上記Ｎ型の埋込層７、８及びＰ型の埋込層９〜１１が熱拡散される。

次に、基板５を１１００（℃）の窒素雰囲気中に１時間程度置き、熱拡散処理を行う。この熱拡散処理により、ホウ素の方がアンチモンよりも熱拡散係数が大きく、Ｐ型の埋込層９が、Ｎ型の埋込層７よりも上面に這い上がる。

次に、図５に示す如く、エピタキシャル層６の所望の領域にＬＯＣＯＳ酸化膜４５〜４７を形成する。そして、エピタキシャル層６上にシリコン酸化膜４８を形成し、シリコン酸化膜４８上にフォトレジスト４９を形成する。そして、Ｐ型の拡散層１２〜１４が形成される領域上のフォトレジスト４９に開口部を形成する。エピタキシャル層６の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ＋）を３段階に分けてイオン注入する。例えば、１回目のイオン注入では、加速電圧４４０〜４６０ｋｅＶ、導入量３．０×１０^１２〜３．０×１０^１４／ｃｍ^２の条件にて行う。２回目のイオン注入では、加速電圧１８０〜２００ｋｅＶ、導入量１．０×１０^１２〜１．０×１０^１４／ｃｍ^２の条件にて行う。３回目のイオン注入では、加速電圧３０〜５０ｋｅＶ、導入量２．２×１０^１１〜２．２×１０^１３／ｃｍ^２の条件にて行う。

この製造方法により、エピタキシャル層６の深部に対しても所望の不純物濃度とすることができ、Ｐ型の拡散層１２とＰ型の埋込層９とを確実に連結させ、更に、その連結領域の不純物濃度も、適宜、調整することができる。一方、エピタキシャル層６の表面近傍に対しても所望の不純物濃度とすることができ、チャネル領域での不純物濃度も、適宜、調整でき、Ｎ−ＭＯＳ３の特性も所望の値とすることができる。

また、Ｐ型の拡散層１２〜１４を形成する前工程にて、ＬＯＣＯＳ酸化膜４５〜４７を形成する。その後、ホウ素（Ｂ＋）をイオン注入することで、エピタキシャル層７表面はダメージを受けるが、既に、ＬＯＣＯＳ酸化膜４５〜４７は形成されているので、ＬＯＣＯＳ酸化膜４５〜４７形成時の熱により、エピタキシャル層６表面のダメージから結晶欠陥が発生することを防ぐことができる。

次に、図６に示す如く、Ｐ型の拡散層１２〜１４の熱拡散工程を行うことなく、フォトレジスト４９（図５参照）を除去する。そして、シリコン酸化膜４８上にフォトレジスト５０を形成する。そして、Ｎ型の拡散層１５、１６が形成される領域上のフォトレジスト５０に開口部を形成する。エピタキシャル層６の表面から、Ｎ型不純物、例えば、リン（Ｐ＋＋、Ｐ＋）、フッ化ホウ素（ＢＦ_２＋）を３段階に分けてイオン注入する。例えば、１回目のイオン注入では、リン（Ｐ＋＋）を加速電圧３７０〜３９０ｋｅＶ、導入量５．０×１０^１１〜５．０×１０^１３／ｃｍ^２の条件にて行う。２回目のイオン注入では、リン（Ｐ＋）を加速電圧１１０〜１３０ｋｅＶ、導入量５．０×１０^１１〜５．０×１０^１２／ｃｍ^２の条件にて行う。３回目のイオン注入では、フッ化ホウ素（ＢＦ_２＋）を加速電圧２５〜４５ｋｅＶ、導入量４．０×１０^１１〜４．０×１０^１３／ｃｍ^２の条件にて行う。

この製造方法により、Ｎ型の拡散層１５、１６においても、Ｐ型の拡散層１２〜１４と同様に、エピタキシャル層の深さ方向に対し所望の不純物濃度の拡散層となり、また、結晶欠陥の発生を防止できる。

次に、図７に示す如く、フォトレジスト５０（図６参照）を除去し、Ｐ型の拡散層１２〜１４とＮ型の拡散層１５、１６とを同一の熱拡散工程にて拡散させる。そして、この熱拡散工程にて、Ｐ型の拡散層１２〜１４は、それぞれＰ型の埋込層９〜１１と連結する。また、上記熱拡散工程を共用化により１回分の熱拡散工程を省くことができ、Ｐ型の埋込層１０、１１とＰ型の拡散層１３、１４との必要以上の横方向への拡散広がりを防止できる。

次に、シリコン酸化膜４８（図６参照）を除去し、ゲート酸化膜２３とゲート電極２４とを形成する。そして、ゲート電極２４をマスクの一部として用い、自己整合技術によりＮ型の拡散層１８、２０を形成する。その後、ゲート電極２４の側面にサイドウォール（絶縁スペーサー）２６を形成し、エピタキシャル層６上にシリコン酸化膜２７を形成する。Ｎ型の拡散層１８、２０は、ゲート電極２４に対し位置精度良く配置される。

次に、シリコン酸化膜４８上にフォトレジスト５１を形成する。そして、Ｎ型の拡散層１７、１９が形成される領域上のフォトレジスト５１に開口部を形成する。その後、エピタキシャル層６の表面から、Ｎ型不純物、例えば、ヒ素（Ａｓ＋）をイオン注入し、Ｎ型の拡散層１７、１９を形成する。このとき、ゲート電極２４とサイドウォール２６とをマスクの一部として用い、自己整合技術により形成することで、Ｎ型の拡散層１７、１９は、Ｎ型の拡散層１８、２０に対し位置精度良く配置される。

最後に、Ｐ型の拡散層２１、２２、シリコン窒化膜２８、ＢＰＳＧ膜２９を形成する。その後、ドレイン電極３４、３６、ソース電極３５、３７を形成し、図１に示す半導体装置が完成する。

尚、本実施の形態では、Ｐ型の拡散層１２〜１４とＮ型の拡散層１５、１６は、それぞれ３回のイオン注入工程によって形成される場合について説明したがこの場合に限定するものではない。例えば、２回のイオン注入工程や４回以上のイオン注入により形成する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明するための断面図である。本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。本発明の実施の形態における半導体装置の製造方法を説明するための断面図である。従来の実施の形態における半導体装置を説明するための断面図である。従来の実施の形態における半導体装置を説明するための断面図である。

符号の説明

１分離領域
２分離領域
３Ｎチャネル型ＭＯＳトランジスタ
９Ｐ型の埋込層
１２Ｐ型の拡散層

Claims

一導電型の半導体基板と、
前記半導体基板上に形成される逆導電型のエピタキシャル層と、
前記エピタキシャル層を複数の素子形成領域に区分する一導電型の分離領域と、
前記素子形成領域の１領域には、前記半導体基板と前記エピタキシャル層に渡り形成される逆導電型の埋込層と、
前記逆導電型の埋込層と重畳して形成され、少なくとも前記逆導電型の埋込層の上面に導出する一導電型の第１の埋込層と、
前記エピタキシャル層に形成され、前記一導電型の第１の埋込層と連結する一導電型の第１の拡散層と、
前記一導電型の第１の拡散層と重畳して形成される逆導電型の第１の拡散層及び逆導電型の第２の拡散層と、
前記エピタキシャル層上に形成される電極とを有することを特徴とする半導体装置。
前記分離領域は、前記半導体基板と前記エピタキシャル層とに渡り形成された一導電型の第２の埋込層と、前記エピタキシャル層に形成され、前記一導電型の第２の埋込層と連結する一導電型の第２の拡散層とを有し、
前記一導電型の第２の埋込層は、前記一導電型の第１の埋込層と同一工程にて形成される拡散層であり、前記一導電型の第２の拡散層は、前記一導電型の第１の拡散層と同一工程にて形成される拡散層であることを特徴とする請求項１に記載の半導体装置。
一導電型の半導体基板を準備し、前記半導体基板に逆導電型の埋込層を形成するための不純物を拡散した後、一導電型の第１の埋込層を形成する不純物を前記半導体基板にイオン注入する工程と、
前記半導体基板上に逆導電型のエピタキシャル層を形成し、前記半導体基板に熱処理を施し、前記一導電型の第１の埋込層を前記逆導電型の埋込層上面に導出させた後、前記エピタキシャル層表面から一導電型の第１の拡散層を形成する不純物をイオン注入し、前記一導電型の第１の拡散層と前記一導電型の第１の埋込層とを連結させる工程と、
前記一導電型の第１の拡散層に逆導電型の第１の拡散層及び第２の拡散層を形成し、前記エピタキシャル層上に電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記エピタキシャル層を複数の素子形成領域に区分する分離領域を構成する一導電型の第２の埋込層を形成するイオン注入工程は、前記一導電型の第１の埋込層を形成するイオン注入工程と同一工程であり、
前記分離領域を構成する一導電型の第２の拡散層を形成するイオン注入工程は、前記一導電型の第１の拡散層を形成するイオン注入工程と同一工程であることを特徴とする請求項３に記載の半導体装置の製造方法。