JP2002076132A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】耐圧が高く、かつ、逆方向電流増幅率の高いＩ
ＩＬ素子を形成する。 【解決手段】Ｐ型半導体基板１０に拡散速度の異なる２
種類の不純物を導入し、その後に、Ｎ型半導体エピタキ
シャル成長層１５を基板１０上に成長させる。これによ
り、埋め込み層２２が形成され、この埋め込み層２２上
にＮ+型ウエル２３が形成される。Ｎ+型ウエル２３は、
エピタキシャル成長層１５の表層部には達しない。この
エピタキシャル成長層１５の表層部に、ＩＩＬ素子３０
の構成要素となる第１および第２のＰ型拡散領域３１，
３２が形成される。 【効果】第２のＰ型拡散領域３２を比較的深い接合にで
きるから、耐圧を向上できる。第２のＰ型拡散領域３２
の直下のＮ+型ウエル２３の働きにより、逆方向電流増
幅率を高くできる。
ＩＬ素子を形成する。 【解決手段】Ｐ型半導体基板１０に拡散速度の異なる２
種類の不純物を導入し、その後に、Ｎ型半導体エピタキ
シャル成長層１５を基板１０上に成長させる。これによ
り、埋め込み層２２が形成され、この埋め込み層２２上
にＮ+型ウエル２３が形成される。Ｎ+型ウエル２３は、
エピタキシャル成長層１５の表層部には達しない。この
エピタキシャル成長層１５の表層部に、ＩＩＬ素子３０
の構成要素となる第１および第２のＰ型拡散領域３１，
３２が形成される。 【効果】第２のＰ型拡散領域３２を比較的深い接合にで
きるから、耐圧を向上できる。第２のＰ型拡散領域３２
の直下のＮ+型ウエル２３の働きにより、逆方向電流増
幅率を高くできる。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポーラトラ
ンジスタなどの素子を複数個有する半導体装置、および
このような半導体装置の製造方法に関する。
ンジスタなどの素子を複数個有する半導体装置、および
このような半導体装置の製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタを用いて論理回
路を構成した集積回路の一つに、ＩＩＬ素子（Integrat
ed Injection Logic）がある。このＩＩＬ素子の構成は
本願の図５に示されている。基本回路構成は、図５(b)
に示すように、複数のコレクタを有するトランジスタＴ
ｒ２のベースにインジェクタと呼ばれるＰＮＰトランジ
スタＴｒ１のコレクタが接続された構造となっている。
路を構成した集積回路の一つに、ＩＩＬ素子（Integrat
ed Injection Logic）がある。このＩＩＬ素子の構成は
本願の図５に示されている。基本回路構成は、図５(b)
に示すように、複数のコレクタを有するトランジスタＴ
ｒ２のベースにインジェクタと呼ばれるＰＮＰトランジ
スタＴｒ１のコレクタが接続された構造となっている。
【０００３】具体的な断面構造は、図５(a)に示されて
いる。Ｐ型半導体基板５０の表面に、Ｎ型エピタキシャ
ル成長層５１が成長させられている。Ｐ型半導体基板５
０とＮ型エピタキシャル成長層５１との間には、複数の
Ｎ型埋め込み層５２，５３が形成されている。この埋め
込み層５２，５３の間には、素子分離のためのＰ型分離
層５４が形成されている。Ｎ型埋め込み層５２の上方に
は、ＮＰＮ型トランジスタＴｒが形成されている。一
方、埋め込み層５３の上方には、トランジスタＴｒ２と
インジェクタトランジスタＴｒ１とからなるＩＩＬ素子
６０が形成されている。より具体的には、Ｎ型エピタキ
シャル成長層５１の表層部に、トランジスタＴｒ１のエ
ミッタ領域となるＰ型領域６１と、トランジスタＴｒ２
の共通のベースとなるＰ型領域６２とが間隔を開けて形
成されている。
いる。Ｐ型半導体基板５０の表面に、Ｎ型エピタキシャ
ル成長層５１が成長させられている。Ｐ型半導体基板５
０とＮ型エピタキシャル成長層５１との間には、複数の
Ｎ型埋め込み層５２，５３が形成されている。この埋め
込み層５２，５３の間には、素子分離のためのＰ型分離
層５４が形成されている。Ｎ型埋め込み層５２の上方に
は、ＮＰＮ型トランジスタＴｒが形成されている。一
方、埋め込み層５３の上方には、トランジスタＴｒ２と
インジェクタトランジスタＴｒ１とからなるＩＩＬ素子
６０が形成されている。より具体的には、Ｎ型エピタキ
シャル成長層５１の表層部に、トランジスタＴｒ１のエ
ミッタ領域となるＰ型領域６１と、トランジスタＴｒ２
の共通のベースとなるＰ型領域６２とが間隔を開けて形
成されている。
【０００４】Ｐ型領域６１，６２は、Ｎ型エピタキシャ
ル成長層５１を挟んでＰＮＰ接合を形成しており、これ
により、インジェクタトランジスタＴｒ１が形成されて
いる。一方、Ｐ型領域６２内には、複数のＮ型領域６
３，６４，６５が間隔を開けて形成されている。これら
がトランジスタＴｒ２のコレクタ領域となる。これらの
Ｎ型領域６３，６４，６５は、通常のトランジスタにお
けるエミッタ領域に対応しており、これらの形成方法は
エミッタ拡散と呼ばれる。
ル成長層５１を挟んでＰＮＰ接合を形成しており、これ
により、インジェクタトランジスタＴｒ１が形成されて
いる。一方、Ｐ型領域６２内には、複数のＮ型領域６
３，６４，６５が間隔を開けて形成されている。これら
がトランジスタＴｒ２のコレクタ領域となる。これらの
Ｎ型領域６３，６４，６５は、通常のトランジスタにお
けるエミッタ領域に対応しており、これらの形成方法は
エミッタ拡散と呼ばれる。
【０００５】グランドレベルに接続されるＮ型領域６６
がＰ型領域６２の外側に形成されている。このＮ型領域
６６は、コンタクトウエル６７を介して、埋め込み層５
３に接している。７１〜７６は、領域６１〜６６にそれ
ぞれオーミック接触する金属電極である。
がＰ型領域６２の外側に形成されている。このＮ型領域
６６は、コンタクトウエル６７を介して、埋め込み層５
３に接している。７１〜７６は、領域６１〜６６にそれ
ぞれオーミック接触する金属電極である。
【０００６】
【発明が解決しようとする課題】このＩＩＬ素子６０で
は、トランジスタＴｒ２はエミッタ拡散により形成され
たＮ型領域６３〜６５をコレクタ領域として用いてい
る。すなわち、トランジスタの逆方向電流増幅率ｈFEを
利用している。そのため、このＩＩＬ素子６０が極低温
（−３０〜−４０℃）の環境で用いられる場合には、電
流増幅率ｈFEが下がり、その論理動作に異常を来すおそ
れがある。
は、トランジスタＴｒ２はエミッタ拡散により形成され
たＮ型領域６３〜６５をコレクタ領域として用いてい
る。すなわち、トランジスタの逆方向電流増幅率ｈFEを
利用している。そのため、このＩＩＬ素子６０が極低温
（−３０〜−４０℃）の環境で用いられる場合には、電
流増幅率ｈFEが下がり、その論理動作に異常を来すおそ
れがある。
【０００７】この問題を解決するために、図６に示すよ
うに、Ｎ型エピタキシャル成長層５１の表面からＮ型不
純物を高濃度に導入することによって、Ｐ型領域６１，
６２およびＮ型領域６６を内包するＮ+型ウエル７７が
形成される場合がある。この構造により、トランジスタ
Ｔｒ２のＰ型領域６２の周囲のＮ型の不純物濃度が高く
なるので、Ｐ型領域６２への電子の注入効率を高めるこ
とができる。これにより、逆方向電流増幅率ｈFEを向上
することができる。
うに、Ｎ型エピタキシャル成長層５１の表面からＮ型不
純物を高濃度に導入することによって、Ｐ型領域６１，
６２およびＮ型領域６６を内包するＮ+型ウエル７７が
形成される場合がある。この構造により、トランジスタ
Ｔｒ２のＰ型領域６２の周囲のＮ型の不純物濃度が高く
なるので、Ｐ型領域６２への電子の注入効率を高めるこ
とができる。これにより、逆方向電流増幅率ｈFEを向上
することができる。
【０００８】ところが、この構造を採用すると、トラン
ジスタＴｒ２のベースとなるＰ型領域６２を深く形成す
ることができなくなる。すなわち、Ｎ+型ウエル７７を
形成した後に、Ｐ型領域６２をこのＮ+型ウエル７７内
に形成するためには、高濃度に導入されたＮ型不純物を
打ち消し、さらに所要の濃度でＰ型不純物が存在する状
態を作り出さなければならない。しかし、実際上は、Ｎ
+型ウエル７７内の不純物を十分に打ち消すことができ
ないので、Ｐ型領域６２が浅い接合になってしまう。そ
のため、このＰ型領域６２内に形成されるコレクタ領域
６３〜６５とＰ型領域６２の境界部との間の距離ｄ１が
短くなる。これにより、コレクタ−エミッタ間の耐圧Ｂ
ＶCEOが低くなるという問題がある。
ジスタＴｒ２のベースとなるＰ型領域６２を深く形成す
ることができなくなる。すなわち、Ｎ+型ウエル７７を
形成した後に、Ｐ型領域６２をこのＮ+型ウエル７７内
に形成するためには、高濃度に導入されたＮ型不純物を
打ち消し、さらに所要の濃度でＰ型不純物が存在する状
態を作り出さなければならない。しかし、実際上は、Ｎ
+型ウエル７７内の不純物を十分に打ち消すことができ
ないので、Ｐ型領域６２が浅い接合になってしまう。そ
のため、このＰ型領域６２内に形成されるコレクタ領域
６３〜６５とＰ型領域６２の境界部との間の距離ｄ１が
短くなる。これにより、コレクタ−エミッタ間の耐圧Ｂ
ＶCEOが低くなるという問題がある。
【０００９】この問題は、Ｎ+型ウエル７７の形成のた
めに導入される不純物の濃度を低くすることによって解
決できる。しかし、この場合には、図７に示すように、
Ｎ+型ウエル７７を深く形成することができず、このＮ+
型ウエル７７をＮ型埋め込み層５３に接続することがで
きない。したがって、Ｐ型領域６２とＮ型埋め込み層５
３との間の抵抗が高くなるうえ、Ｎ+型ウエル７７の不
純物濃度が低いので、Ｐ型領域６２への電子の注入効率
が悪くなる。よって、逆方向電流増幅率ｈFEをさほど高
めることができない。
めに導入される不純物の濃度を低くすることによって解
決できる。しかし、この場合には、図７に示すように、
Ｎ+型ウエル７７を深く形成することができず、このＮ+
型ウエル７７をＮ型埋め込み層５３に接続することがで
きない。したがって、Ｐ型領域６２とＮ型埋め込み層５
３との間の抵抗が高くなるうえ、Ｎ+型ウエル７７の不
純物濃度が低いので、Ｐ型領域６２への電子の注入効率
が悪くなる。よって、逆方向電流増幅率ｈFEをさほど高
めることができない。
【００１０】また、エピタキシャル成長層５２の表面か
らの不純物の導入は、ウエハ面内で均一に行うことがで
きない。そのうえ、エピタキシャル成長層５１の成長時
にせり上がることになるＮ型埋め込み層５３のせり上が
り量も、ウエハ面内で一定ではない。そのため、Ｎ+型
ウエル７７とＮ型埋め込み層５３との間の距離ｄ２は、
ウエハ面内で一定にすることが非常に困難である。これ
により、安定な逆方向電流増幅率ｈFEを達成することが
できないという問題がある。
らの不純物の導入は、ウエハ面内で均一に行うことがで
きない。そのうえ、エピタキシャル成長層５１の成長時
にせり上がることになるＮ型埋め込み層５３のせり上が
り量も、ウエハ面内で一定ではない。そのため、Ｎ+型
ウエル７７とＮ型埋め込み層５３との間の距離ｄ２は、
ウエハ面内で一定にすることが非常に困難である。これ
により、安定な逆方向電流増幅率ｈFEを達成することが
できないという問題がある。
【００１１】そこで、この発明の第１の目的は、半導体
基板上に設けられる半導体層中に、素子特性を劣化させ
ることのない不純物層を有する半導体装置を提供するこ
とである。また、この発明の第２の目的は、半導体基板
上に形成される半導体層中に、この半導体層の表層領域
に形成される素子の特性に影響を与えることのない不純
物層を設けることができる半導体装置の製造方法を提供
することである。
基板上に設けられる半導体層中に、素子特性を劣化させ
ることのない不純物層を有する半導体装置を提供するこ
とである。また、この発明の第２の目的は、半導体基板
上に形成される半導体層中に、この半導体層の表層領域
に形成される素子の特性に影響を与えることのない不純
物層を設けることができる半導体装置の製造方法を提供
することである。
【００１２】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、半導体基
板（１０）上の第１の領域（１１）および第２の領域
（１２）に第１の不純物が導入されて形成された第１不
純物層（２１）および第２不純物層（２２）と、上記第
２不純物層上に形成され、第２の不純物が導入された第
３不純物層（２３）と、上記第１不純物層の上方の半導
体層（１５）の表層部に形成された第１の素子（Ｔｒ）
と、上記第３不純物層の上方の半導体層の表層部に形成
された第２の素子（３０）とを含むことを特徴とする半
導体装置である。上記第３の不純物層の不純物濃度は、
上記第２の不純物層の不純物濃度と同程度まで高くなっ
ていることが好ましい。
目的を達成するための請求項１記載の発明は、半導体基
板（１０）上の第１の領域（１１）および第２の領域
（１２）に第１の不純物が導入されて形成された第１不
純物層（２１）および第２不純物層（２２）と、上記第
２不純物層上に形成され、第２の不純物が導入された第
３不純物層（２３）と、上記第１不純物層の上方の半導
体層（１５）の表層部に形成された第１の素子（Ｔｒ）
と、上記第３不純物層の上方の半導体層の表層部に形成
された第２の素子（３０）とを含むことを特徴とする半
導体装置である。上記第３の不純物層の不純物濃度は、
上記第２の不純物層の不純物濃度と同程度まで高くなっ
ていることが好ましい。
【００１３】なお、括弧内の英数字は、後述の実施形態
における対応構成要素を表す。以下、この項において同
じ。この構成によれば、第１不純物層の上方には第１の
素子が形成されており、第２不純物層の上方には第２の
素子が形成されている。そして、第２不純物層と第２の
素子との間には第３不純物層が設けられている。第３不
純物層は、第２不純物層上に形成されているので、半導
体層の表面から不純物層を形成する場合とは異なり、第
２の素子の形成時に影響を与えることがない。これによ
り、第２の素子は、良好な特性を有するように形成する
ことができる。
における対応構成要素を表す。以下、この項において同
じ。この構成によれば、第１不純物層の上方には第１の
素子が形成されており、第２不純物層の上方には第２の
素子が形成されている。そして、第２不純物層と第２の
素子との間には第３不純物層が設けられている。第３不
純物層は、第２不純物層上に形成されているので、半導
体層の表面から不純物層を形成する場合とは異なり、第
２の素子の形成時に影響を与えることがない。これによ
り、第２の素子は、良好な特性を有するように形成する
ことができる。
【００１４】第１の素子および第２の素子は、半導体基
板を見下す平面視において、互いに離間した第１の領域
および第２の領域にそれぞれ形成されることが好まし
い。また、第２不純物層は、半導体基板とこの上に形成
される半導体層との間に形成される埋め込み層であるこ
とが好ましく、この埋め込み層に接触して第３不純物層
が形成されることが好ましい。また、第３不純物層は、
第２の素子が形成される半導体層の表層領域にまで及ば
ないように形成されていることが好ましい。これによ
り、第３不純物層中の不純物が第２の素子の形成に悪影
響を及ぼすことを確実に防止できる。
板を見下す平面視において、互いに離間した第１の領域
および第２の領域にそれぞれ形成されることが好まし
い。また、第２不純物層は、半導体基板とこの上に形成
される半導体層との間に形成される埋め込み層であるこ
とが好ましく、この埋め込み層に接触して第３不純物層
が形成されることが好ましい。また、第３不純物層は、
第２の素子が形成される半導体層の表層領域にまで及ば
ないように形成されていることが好ましい。これによ
り、第３不純物層中の不純物が第２の素子の形成に悪影
響を及ぼすことを確実に防止できる。
【００１５】請求項２記載の発明は、上記第２の領域に
おける上記半導体層の表層領域に第３の不純物を導入し
て形成された第４不純物層（２４）をさらに含むことを
特徴とする請求項１記載の半導体装置である。上記第４
の不純物層の不純物濃度は、第３の不純物層の不純物濃
度よりも低くされていることが好ましい。この発明によ
れば、第２の素子の形成領域における半導体層の表層領
域に第４不純物層が設けられることによって、第２の素
子の周辺領域に、この第２の素子の特性を向上すること
ができる濃度プロファイルを形成することができる。こ
れによって、第２の素子の素子特性を向上することがで
きる。
おける上記半導体層の表層領域に第３の不純物を導入し
て形成された第４不純物層（２４）をさらに含むことを
特徴とする請求項１記載の半導体装置である。上記第４
の不純物層の不純物濃度は、第３の不純物層の不純物濃
度よりも低くされていることが好ましい。この発明によ
れば、第２の素子の形成領域における半導体層の表層領
域に第４不純物層が設けられることによって、第２の素
子の周辺領域に、この第２の素子の特性を向上すること
ができる濃度プロファイルを形成することができる。こ
れによって、第２の素子の素子特性を向上することがで
きる。
【００１６】請求項３記載の発明は、上記第２の素子
は、ＩＩＬ素子であることを特徴とする請求項１または
２記載の半導体装置である。第１の素子は、たとえば、
ＮＰＮトランジスタまたはＰＮＰトランジスタのような
通常のバイポーラトランジスタであってもよい。この構
成では、半導体基板上の半導体層の表層領域にＩＩＬ素
子が形成される。この場合に、ＩＩＬ素子は、第２不純
物層の上方に形成される。そして、この第２不純物層上
に第３不純物層が設けられている。これにより、第３不
純物層の存在によらずに、ＩＩＬ素子の形成に必要な不
純物領域を半導体層の表層領域に良好に形成することが
できる。したがって、ＩＩＬ素子は、良好な耐圧を有す
ることができる。
は、ＩＩＬ素子であることを特徴とする請求項１または
２記載の半導体装置である。第１の素子は、たとえば、
ＮＰＮトランジスタまたはＰＮＰトランジスタのような
通常のバイポーラトランジスタであってもよい。この構
成では、半導体基板上の半導体層の表層領域にＩＩＬ素
子が形成される。この場合に、ＩＩＬ素子は、第２不純
物層の上方に形成される。そして、この第２不純物層上
に第３不純物層が設けられている。これにより、第３不
純物層の存在によらずに、ＩＩＬ素子の形成に必要な不
純物領域を半導体層の表層領域に良好に形成することが
できる。したがって、ＩＩＬ素子は、良好な耐圧を有す
ることができる。
【００１７】しかも、第３不純物層の存在によって、Ｉ
ＩＬ素子へのキャリアの注入効率を高めることができる
から、逆方向電流増幅率を向上することができる。これ
により、ＩＩＬ素子は良好な特性を有することができ、
低温でのアプリケーションにおいても正常動作を保証す
ることができる。この請求項３の発明の構成が請求項２
記載の特徴と組み合わされる場合には、ＩＩＬ素子の周
囲の不純物濃度プロファイルを最適化することができる
ので、さらに逆方向電流増幅率を達成することができ、
低温でのアプリケーションにおいても良好な特性を発揮
することができる。
ＩＬ素子へのキャリアの注入効率を高めることができる
から、逆方向電流増幅率を向上することができる。これ
により、ＩＩＬ素子は良好な特性を有することができ、
低温でのアプリケーションにおいても正常動作を保証す
ることができる。この請求項３の発明の構成が請求項２
記載の特徴と組み合わされる場合には、ＩＩＬ素子の周
囲の不純物濃度プロファイルを最適化することができる
ので、さらに逆方向電流増幅率を達成することができ、
低温でのアプリケーションにおいても良好な特性を発揮
することができる。
【００１８】請求項４記載の発明は、上記ＩＩＬ素子
は、上記半導体層の表層部に間隔を開けて形成された一
の導電型（たとえばＰ型）の第１拡散領域（３１）およ
び第２拡散領域（３２）と、この第２拡散領域内に間隔
を開けて形成された他の導電型（たとえばＮ型）の複数
の第３拡散領域（３３，３４，３５）とを含むものであ
ることを特徴とする請求項３記載の半導体装置である。
この場合に、上記第４不純物層が設けられる場合には、
上記第１拡散領域および第２拡散領域は、第４不純物層
に内包されるように形成されることが好ましい。
は、上記半導体層の表層部に間隔を開けて形成された一
の導電型（たとえばＰ型）の第１拡散領域（３１）およ
び第２拡散領域（３２）と、この第２拡散領域内に間隔
を開けて形成された他の導電型（たとえばＮ型）の複数
の第３拡散領域（３３，３４，３５）とを含むものであ
ることを特徴とする請求項３記載の半導体装置である。
この場合に、上記第４不純物層が設けられる場合には、
上記第１拡散領域および第２拡散領域は、第４不純物層
に内包されるように形成されることが好ましい。
【００１９】この構成により、半導体層の表面に沿って
インジェクタトランジスタ（Ｔｒ１）形成され、半導体
層の表面に垂直な方向に沿って、複数のコレクタを有す
るＮＰＮ接合型トランジスタ（Ｔｒ２）が形成されるこ
とになる。請求項５記載の発明は、半導体基板上の第１
の領域および第２の領域に第１の不純物を選択的に導入
する工程と、上記第２の領域に、第１の不純物よりも拡
散速度の速い第２の不純物を選択的に導入する工程と、
上記半導体基板上に半導体層をエピタキシャル成長させ
るとともに、上記第１および第２の不純物を拡散させる
ことにより、上記第１の領域に第１不純物層を形成し、
上記第２の領域に上記第１の不純物に対応した第２不純
物層を形成し、この第２不純物層上に上記第２の不純物
に対応した第３不純物層を形成する工程とを含むことを
特徴とする半導体装置の製造方法である。上記第２の不
純物は、上記第１の不純物と同程度に高濃度に導入され
ることが好ましい。
インジェクタトランジスタ（Ｔｒ１）形成され、半導体
層の表面に垂直な方向に沿って、複数のコレクタを有す
るＮＰＮ接合型トランジスタ（Ｔｒ２）が形成されるこ
とになる。請求項５記載の発明は、半導体基板上の第１
の領域および第２の領域に第１の不純物を選択的に導入
する工程と、上記第２の領域に、第１の不純物よりも拡
散速度の速い第２の不純物を選択的に導入する工程と、
上記半導体基板上に半導体層をエピタキシャル成長させ
るとともに、上記第１および第２の不純物を拡散させる
ことにより、上記第１の領域に第１不純物層を形成し、
上記第２の領域に上記第１の不純物に対応した第２不純
物層を形成し、この第２不純物層上に上記第２の不純物
に対応した第３不純物層を形成する工程とを含むことを
特徴とする半導体装置の製造方法である。上記第２の不
純物は、上記第１の不純物と同程度に高濃度に導入され
ることが好ましい。
【００２０】この発明によれば、第１の不純物と第２の
不純物とを第２の領域に導入し、その後に半導体基板上
に半導体層をエピタキシャル成長させると、第１の不純
物に対応した第２不純物層が第２の領域に形成されると
ともに、この第２の領域には、第２不純物層の上方に第
２の不純物に対応した第３不純物層が形成される。これ
により、拡散速度の異なる２種類の不純物を第２の領域
に導入し、続いてこれをエピタキシャル成長によって拡
散させるという簡単な工程によって、２つの不純物拡散
層を第２の領域に設けることができる。
不純物とを第２の領域に導入し、その後に半導体基板上
に半導体層をエピタキシャル成長させると、第１の不純
物に対応した第２不純物層が第２の領域に形成されると
ともに、この第２の領域には、第２不純物層の上方に第
２の不純物に対応した第３不純物層が形成される。これ
により、拡散速度の異なる２種類の不純物を第２の領域
に導入し、続いてこれをエピタキシャル成長によって拡
散させるという簡単な工程によって、２つの不純物拡散
層を第２の領域に設けることができる。
【００２１】請求項６記載の発明は、上記第１不純物層
の上方の半導体層の表層部に第１の素子を形成する工程
と、上記第３不純物層の上方の半導体層の表層部に第２
の素子を形成する工程とをさらに含むことを特徴とする
請求項５記載の半導体装置の製造方法である。この方法
により、第３不純物層の上方に第２の素子が設けられる
が、第３不純物層は、半導体層の表層領域よりも深く位
置している。そのため、第２の素子の形成時に、第３不
純物層内の不純物が導電型の制御の妨げとなることがな
い。これにより、第２の素子を良好に形成することがで
きるので、結果として、この第２の素子は、所期の素子
特性を確実に有することができる。
の上方の半導体層の表層部に第１の素子を形成する工程
と、上記第３不純物層の上方の半導体層の表層部に第２
の素子を形成する工程とをさらに含むことを特徴とする
請求項５記載の半導体装置の製造方法である。この方法
により、第３不純物層の上方に第２の素子が設けられる
が、第３不純物層は、半導体層の表層領域よりも深く位
置している。そのため、第２の素子の形成時に、第３不
純物層内の不純物が導電型の制御の妨げとなることがな
い。これにより、第２の素子を良好に形成することがで
きるので、結果として、この第２の素子は、所期の素子
特性を確実に有することができる。
【００２２】請求項７記載の発明は、上記第１の素子お
よび第２の素子を形成する前に、エピタキシャル成長さ
れた上記半導体層の表面から上記第２の領域に第３の不
純物を導入して第４不純物層を形成する工程をさらに含
むことを特徴とする請求項６記載の半導体装置の製造方
法である。上記第３の不純物は、上記第２の不純物より
も低濃度に導入されることが好ましい。この方法によれ
ば、エピタキシャル成長される半導体層の表面から第３
の不純物を導入することによって、第２の素子の周囲に
おける濃度プロファイルを最適化することができる。こ
れによって、第２の素子の特性を向上することができ
る。
よび第２の素子を形成する前に、エピタキシャル成長さ
れた上記半導体層の表面から上記第２の領域に第３の不
純物を導入して第４不純物層を形成する工程をさらに含
むことを特徴とする請求項６記載の半導体装置の製造方
法である。上記第３の不純物は、上記第２の不純物より
も低濃度に導入されることが好ましい。この方法によれ
ば、エピタキシャル成長される半導体層の表面から第３
の不純物を導入することによって、第２の素子の周囲に
おける濃度プロファイルを最適化することができる。こ
れによって、第２の素子の特性を向上することができ
る。
【００２３】請求項８記載の発明は、上記第２の素子を
形成する工程は、上記第２の領域に、ＩＩＬ素子を形成
する工程であることを特徴とする請求項６または７記載
の半導体装置の製造方法である。第１の領域には、たと
えば、ＮＰＮトランジスタまたはＰＮＰトランジスタが
第１の素子として形成されてもよい。この発明によれ
ば、第２の領域にＩＩＬ素子が形成される。この場合
に、ＩＩＬ素子は、第３不純物層内の不純物の影響を受
けることなく良好に形成することができるので、良好な
耐圧を有することができる。また、第３不純物層の働き
により、ＩＩＬ素子へのキャリアの注入効率が高まるか
ら、ＩＩＬ素子は高い逆方向電流増幅率を有することが
できる。したがって、低温でのアプリケーションにおい
ても正常動作を保証できる。
形成する工程は、上記第２の領域に、ＩＩＬ素子を形成
する工程であることを特徴とする請求項６または７記載
の半導体装置の製造方法である。第１の領域には、たと
えば、ＮＰＮトランジスタまたはＰＮＰトランジスタが
第１の素子として形成されてもよい。この発明によれ
ば、第２の領域にＩＩＬ素子が形成される。この場合
に、ＩＩＬ素子は、第３不純物層内の不純物の影響を受
けることなく良好に形成することができるので、良好な
耐圧を有することができる。また、第３不純物層の働き
により、ＩＩＬ素子へのキャリアの注入効率が高まるか
ら、ＩＩＬ素子は高い逆方向電流増幅率を有することが
できる。したがって、低温でのアプリケーションにおい
ても正常動作を保証できる。
【００２４】請求項９記載の発明は、上記ＩＩＬ素子を
形成する工程は、上記第２の領域の上記半導体層の表層
部に間隔を開けて一の導電型（たとえばＰ型）の第１拡
散領域および第２拡散領域を形成する工程と、この第２
拡散領域内に間隔を開けて他の導電型（たとえばＮ型）
の複数の第３拡散領域を形成する工程とを含むことを特
徴とする請求項８記載の半導体装置の製造方法である。
この発明により、半導体層の表面に沿った横方向のイン
ジェクタトランジスタ形成され、さらに、第２拡散領域
内に複数のコレクタを有する縦型のＰＮＰまたはＮＰＮ
トランジスタが形成されて、ＩＩＬ素子が形成されるこ
とになる。
形成する工程は、上記第２の領域の上記半導体層の表層
部に間隔を開けて一の導電型（たとえばＰ型）の第１拡
散領域および第２拡散領域を形成する工程と、この第２
拡散領域内に間隔を開けて他の導電型（たとえばＮ型）
の複数の第３拡散領域を形成する工程とを含むことを特
徴とする請求項８記載の半導体装置の製造方法である。
この発明により、半導体層の表面に沿った横方向のイン
ジェクタトランジスタ形成され、さらに、第２拡散領域
内に複数のコレクタを有する縦型のＰＮＰまたはＮＰＮ
トランジスタが形成されて、ＩＩＬ素子が形成されるこ
とになる。
【００２５】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の構成を説明するた
めの断面図である。この半導体装置は、バイポーラ型の
集積回路装置であって、Ｐ型半導体基板１０の第１の領
域１１に第１の素子としてのＮＰＮトランジスタＴｒを
備えているとともに、同じくＰ型半導体基板１０上の第
２の領域１２に、第２の素子としてのＩＩＬ素子３０を
備えている。
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の構成を説明するた
めの断面図である。この半導体装置は、バイポーラ型の
集積回路装置であって、Ｐ型半導体基板１０の第１の領
域１１に第１の素子としてのＮＰＮトランジスタＴｒを
備えているとともに、同じくＰ型半導体基板１０上の第
２の領域１２に、第２の素子としてのＩＩＬ素子３０を
備えている。
【００２６】Ｐ型半導体基板１０上には、Ｎ型半導体エ
ピタキシャル成長層１５が形成されている。Ｐ型半導体
基板１０とＮ型半導体エピタキシャル成長層１５との境
界領域には、第１および第２の領域１１，１２に、Ｎ型
埋め込み層２１，２２がそれぞれ形成されている。第１
および第２の領域１１，１２の間は、Ｐ型半導体基板１
０とＮ型半導体エピタキシャル成長層１５との間および
エピタキシャル成長層１５の表面領域に形成されたＰ型
分離拡散層１６によって、電気的に分離されている。
ピタキシャル成長層１５が形成されている。Ｐ型半導体
基板１０とＮ型半導体エピタキシャル成長層１５との境
界領域には、第１および第２の領域１１，１２に、Ｎ型
埋め込み層２１，２２がそれぞれ形成されている。第１
および第２の領域１１，１２の間は、Ｐ型半導体基板１
０とＮ型半導体エピタキシャル成長層１５との間および
エピタキシャル成長層１５の表面領域に形成されたＰ型
分離拡散層１６によって、電気的に分離されている。
【００２７】第２の領域１２に形成されたＮ型埋め込み
層２２の上部には、Ｎ型埋め込み層２２よりも高濃度に
不純物を含むＮ+型ウエル２３が設けられている。この
Ｎ+型ウエル２３の上方に、ＩＩＬ素子３０が形成され
ている。ＩＩＬ素子３０は、Ｎ型半導体エピタキシャル
成長層１５の表層領域に間隔を開けて形成された第１お
よび第２のＰ型拡散領域３１，３２を備えている。第２
のＰ型拡散領域３２は、第１のＰ型拡散領域３１よりも
大きく形成されている。この第２のＰ型拡散領域３２内
にエミッタ拡散によって複数のＮ型コレクタ領域３３，
３４，３５が互いに間隔を開けて形成されている。第２
の領域１２のＮ型半導体エピタキシャル成長層１５の表
層領域からは、さらに、Ｎ+型ウエル２３およびＮ型埋
め込み層２２に接触するように、Ｎ型コンタクトウエル
３７が形成されている。このＮ型コンタクトウエル３７
内にＮ型のエミッタ領域３６が形成されている。
層２２の上部には、Ｎ型埋め込み層２２よりも高濃度に
不純物を含むＮ+型ウエル２３が設けられている。この
Ｎ+型ウエル２３の上方に、ＩＩＬ素子３０が形成され
ている。ＩＩＬ素子３０は、Ｎ型半導体エピタキシャル
成長層１５の表層領域に間隔を開けて形成された第１お
よび第２のＰ型拡散領域３１，３２を備えている。第２
のＰ型拡散領域３２は、第１のＰ型拡散領域３１よりも
大きく形成されている。この第２のＰ型拡散領域３２内
にエミッタ拡散によって複数のＮ型コレクタ領域３３，
３４，３５が互いに間隔を開けて形成されている。第２
の領域１２のＮ型半導体エピタキシャル成長層１５の表
層領域からは、さらに、Ｎ+型ウエル２３およびＮ型埋
め込み層２２に接触するように、Ｎ型コンタクトウエル
３７が形成されている。このＮ型コンタクトウエル３７
内にＮ型のエミッタ領域３６が形成されている。
【００２８】この構成によって、一対のＰ型拡散領域３
１，３２がＮ型エピタキシャル成長層１５を挟んで対向
することにより、横方向のＰＮＰ型インジェクタトラン
ジスタＴｒ１が形成されている。そして、第２のＰ型拡
散領域３２をベース領域とし、その内部に形成された３
つのＮ型コレクタ領域３３，３４，３５を複数のコレク
タ領域とする縦方向のＮＰＮトランジスタＴｒ２が形成
されている。インジェクタトランジスタＴｒ１のエミッ
タとなる第１のＰ型拡散領域３１には、基板外の回路を
介して電源に接続されるエミッタ電極４１が形成されて
いる。また、ベース領域となる第２のＰ型拡散領域３２
には、入力電極４２が接合されている。さらに、３つの
コレクタ領域３３，３４，３５には、それぞれ出力電極
４３，４４，４５が接合されている。さらに、エミッタ
領域３６には、接地電位に接続される電極４６が接合さ
れている。
１，３２がＮ型エピタキシャル成長層１５を挟んで対向
することにより、横方向のＰＮＰ型インジェクタトラン
ジスタＴｒ１が形成されている。そして、第２のＰ型拡
散領域３２をベース領域とし、その内部に形成された３
つのＮ型コレクタ領域３３，３４，３５を複数のコレク
タ領域とする縦方向のＮＰＮトランジスタＴｒ２が形成
されている。インジェクタトランジスタＴｒ１のエミッ
タとなる第１のＰ型拡散領域３１には、基板外の回路を
介して電源に接続されるエミッタ電極４１が形成されて
いる。また、ベース領域となる第２のＰ型拡散領域３２
には、入力電極４２が接合されている。さらに、３つの
コレクタ領域３３，３４，３５には、それぞれ出力電極
４３，４４，４５が接合されている。さらに、エミッタ
領域３６には、接地電位に接続される電極４６が接合さ
れている。
【００２９】第１の領域１１においては、Ｎ型埋め込み
層２１の上方において、インターナルベース領域となる
Ｐ型拡散領域８１がＮ型半導体エピタキシャル成長層１
５の表層領域に形成されている。このＰ型拡散領域８１
内には、エミッタ領域となるＮ型領域８２が拡散されて
おり、さらに、エクスターナルベース領域としてのＰ型
拡散領域８３が形成されている。そして、Ｐ型拡散領域
８１から間隔を開けて、Ｎ型半導体エピタキシャル成長
層１５の表層領域に、コレクタ領域となるＮ型拡散領域
８４が形成されている。このようにして、ＮＰＮトラン
ジスタＴｒが構成されている。９２，９３，９４は、エ
ミッタ、ベースおよびコレクタの各電極である。
層２１の上方において、インターナルベース領域となる
Ｐ型拡散領域８１がＮ型半導体エピタキシャル成長層１
５の表層領域に形成されている。このＰ型拡散領域８１
内には、エミッタ領域となるＮ型領域８２が拡散されて
おり、さらに、エクスターナルベース領域としてのＰ型
拡散領域８３が形成されている。そして、Ｐ型拡散領域
８１から間隔を開けて、Ｎ型半導体エピタキシャル成長
層１５の表層領域に、コレクタ領域となるＮ型拡散領域
８４が形成されている。このようにして、ＮＰＮトラン
ジスタＴｒが構成されている。９２，９３，９４は、エ
ミッタ、ベースおよびコレクタの各電極である。
【００３０】上述のとおり、この半導体装置では、Ｎ型
半導体エピタキシャル成長層１５の表層部からＮ+型ウ
エルを設けるのではなく、Ｎ型埋め込み層２２の上部に
Ｎ+型ウエル２３を設けることとしている。すなわち、
このＮ+型ウエル２３の不純物は、Ｎ型半導体エピタキ
シャル成長層１５の表層領域には及んでいない。そのた
め、ＩＩＬ素子３０を構成する第２のＰ型拡散領域３２
を深い接合状態で形成することができる。これにより、
エミッタ拡散により形成されるコレクタ領域３３，３
４，３５から第２のＰ型拡散領域３２の境界部までの距
離Ｄ１を十分大きくとることができる。その結果、トラ
ンジスタＴｒ２の耐圧を向上することができる。
半導体エピタキシャル成長層１５の表層部からＮ+型ウ
エルを設けるのではなく、Ｎ型埋め込み層２２の上部に
Ｎ+型ウエル２３を設けることとしている。すなわち、
このＮ+型ウエル２３の不純物は、Ｎ型半導体エピタキ
シャル成長層１５の表層領域には及んでいない。そのた
め、ＩＩＬ素子３０を構成する第２のＰ型拡散領域３２
を深い接合状態で形成することができる。これにより、
エミッタ拡散により形成されるコレクタ領域３３，３
４，３５から第２のＰ型拡散領域３２の境界部までの距
離Ｄ１を十分大きくとることができる。その結果、トラ
ンジスタＴｒ２の耐圧を向上することができる。
【００３１】それとともに、第２のＰ型拡散領域３２の
周囲（とくに直下）における不純物濃度をＮ+型ウエル
２３によって高くすることができるので、第２のＰ型拡
散領域３２への電子の注入効率を高めることができる。
これにより、ＩＩＬ素子３０の動作特性を向上すること
ができる。すなわち、逆方向電流増幅率ｈFEを高くする
ことができるので、低温でのアプリケーションにおいて
も正常動作が可能になる。
周囲（とくに直下）における不純物濃度をＮ+型ウエル
２３によって高くすることができるので、第２のＰ型拡
散領域３２への電子の注入効率を高めることができる。
これにより、ＩＩＬ素子３０の動作特性を向上すること
ができる。すなわち、逆方向電流増幅率ｈFEを高くする
ことができるので、低温でのアプリケーションにおいて
も正常動作が可能になる。
【００３２】図２は、図１のライン１００に沿って、表
面からの深さに対する不純物濃度の変化をプロットした
図である。比較のために、図５に示された従来構造の場
合の濃度が曲線Ｌ０で示されている。図１に示された本
実施形態の構成における深さ方向の不純物濃度変化は、
曲線Ｌ１で表されている。曲線Ｌ１と曲線Ｌ０との比較
により、トランジスタＴｒ２の直下の領域における不純
物濃度がＮ+型ウエル２３の導入によって著しく向上さ
れていることがわかる。これにより、第２のＰ型拡散領
域３２への電子の注入効率を高めることができる。
面からの深さに対する不純物濃度の変化をプロットした
図である。比較のために、図５に示された従来構造の場
合の濃度が曲線Ｌ０で示されている。図１に示された本
実施形態の構成における深さ方向の不純物濃度変化は、
曲線Ｌ１で表されている。曲線Ｌ１と曲線Ｌ０との比較
により、トランジスタＴｒ２の直下の領域における不純
物濃度がＮ+型ウエル２３の導入によって著しく向上さ
れていることがわかる。これにより、第２のＰ型拡散領
域３２への電子の注入効率を高めることができる。
【００３３】曲線Ｌ１０は、図６に示された従来構造の
場合の不純物濃度分布を示す。この構成の場合には、ト
ランジスタＴｒ２のベース領域の直下において、不純物
領域が若干立ち上がるが、この実施形態の構成の場合ほ
ど効果的な濃度の向上を望むことができないので、電子
の注入効率の向上にも限界がある。また、上述のとお
り、Ｎ+型ウエル７７の不純物濃度を高くすると、ベー
ス領域が浅い接合になり、耐圧が低下することになる。
場合の不純物濃度分布を示す。この構成の場合には、ト
ランジスタＴｒ２のベース領域の直下において、不純物
領域が若干立ち上がるが、この実施形態の構成の場合ほ
ど効果的な濃度の向上を望むことができないので、電子
の注入効率の向上にも限界がある。また、上述のとお
り、Ｎ+型ウエル７７の不純物濃度を高くすると、ベー
ス領域が浅い接合になり、耐圧が低下することになる。
【００３４】図３は、図１の半導体装置の製造方法を工
程順に示す断面図である。まず、図３(a)に示すよう
に、Ｐ型半導体基板１０の第１の領域１１および第２の
領域１２ならびにこれらの間の分離領域に第１の不純物
としての砒素（Ａｓ：Ｎ型不純物）が導入される。次い
で、同じく図３(a)に示すように、第２の領域１２のみ
を露出した状態で、レジスト１０１によりＰ型半導体基
板１０の表面を覆う。この状態で、第２の不純物である
燐（Ｐ：Ｎ型不純物）がイオン注入される。このとき、
Ｐ型半導体基板１０に導入される不純物濃度は、砒素と
燐とが同程度、または砒素よりも燐の方が高くなるよう
にされる。
程順に示す断面図である。まず、図３(a)に示すよう
に、Ｐ型半導体基板１０の第１の領域１１および第２の
領域１２ならびにこれらの間の分離領域に第１の不純物
としての砒素（Ａｓ：Ｎ型不純物）が導入される。次い
で、同じく図３(a)に示すように、第２の領域１２のみ
を露出した状態で、レジスト１０１によりＰ型半導体基
板１０の表面を覆う。この状態で、第２の不純物である
燐（Ｐ：Ｎ型不純物）がイオン注入される。このとき、
Ｐ型半導体基板１０に導入される不純物濃度は、砒素と
燐とが同程度、または砒素よりも燐の方が高くなるよう
にされる。
【００３５】これに引き続き、レジスト１０１を除去し
て、図３(b)に示すように、Ｎ型半導体エピタキシャル
成長層１５が、Ｐ型半導体基板１０上に成長させられ
る。このエピタキシャル成長工程において加えられる熱
によって、Ｐ型半導体基板１０に導入された不純物であ
る砒素および燐が拡散することになる。この場合の拡散
速度は、砒素よりも燐の方が速い。そのため、エピタキ
シャル成長が進むに従って、燐に対応した不純物拡散層
が砒素に対応した不純物拡散層よりも高くせりあがるこ
とになる。このようにして、Ｐ型半導体基板１０とＮ型
半導体エピタキシャル成長層１５との間に、砒素に対応
したＮ型埋め込み層２２が形成され、その上に燐に対応
したＮ+型ウエル２３が形成されることになる。
て、図３(b)に示すように、Ｎ型半導体エピタキシャル
成長層１５が、Ｐ型半導体基板１０上に成長させられ
る。このエピタキシャル成長工程において加えられる熱
によって、Ｐ型半導体基板１０に導入された不純物であ
る砒素および燐が拡散することになる。この場合の拡散
速度は、砒素よりも燐の方が速い。そのため、エピタキ
シャル成長が進むに従って、燐に対応した不純物拡散層
が砒素に対応した不純物拡散層よりも高くせりあがるこ
とになる。このようにして、Ｐ型半導体基板１０とＮ型
半導体エピタキシャル成長層１５との間に、砒素に対応
したＮ型埋め込み層２２が形成され、その上に燐に対応
したＮ+型ウエル２３が形成されることになる。
【００３６】同時に、第１の領域１１では、Ｐ型半導体
基板１０とＮ型半導体エピタキシャル成長層１５との間
に、埋め込み層２１が形成されることになる。また、第
１および第２の領域１１，１２の境界の領域において
は、Ｐ型分離拡散層１６が形成されることになる。次
に、図３(c)に示すように、Ｎ型コンタクトウエル３７
に対応したＮ型不純物（たとえば、燐）の拡散が行われ
た後に、Ｎ型半導体エピタキシャル成長層１５の表面を
覆うプレ酸化膜１０２が形成される。このプレ酸化膜１
０２は、Ｐ型不純物の導入のためのイオン注入時におい
て、Ｎ型半導体エピタキシャル成長層１５の表面を保護
する働きを有する。
基板１０とＮ型半導体エピタキシャル成長層１５との間
に、埋め込み層２１が形成されることになる。また、第
１および第２の領域１１，１２の境界の領域において
は、Ｐ型分離拡散層１６が形成されることになる。次
に、図３(c)に示すように、Ｎ型コンタクトウエル３７
に対応したＮ型不純物（たとえば、燐）の拡散が行われ
た後に、Ｎ型半導体エピタキシャル成長層１５の表面を
覆うプレ酸化膜１０２が形成される。このプレ酸化膜１
０２は、Ｐ型不純物の導入のためのイオン注入時におい
て、Ｎ型半導体エピタキシャル成長層１５の表面を保護
する働きを有する。
【００３７】次に、図３(d)に示すように、第１および
第２のＰ型拡散領域３１，３２およびベース領域８１、
ならびにＰ型分離拡散層１６に対応した各領域に、Ｐ型
不純物イオン（たとえばホウ素（Ｂ）イオン）が選択的
に注入される。この注入されたイオンが活性化されるこ
とにより、Ｎ型半導体エピタキシャル成長層１５の表層
領域にＰ型拡散領域３１，３２，８１，１６が形成され
ることになる。このときの活性化処理により、Ｎ型コン
タクトウエル３７がＮ型半導体エピタキシャル成長層１
５内でさらに拡散して、Ｎ型埋め込み層２２と接触する
に至る。また、Ｎ+型ウエル２３がさらにせり上がり、
このＮ+型ウエル２３とＰ型拡散領域３１，３２とが接
触するに至る。
第２のＰ型拡散領域３１，３２およびベース領域８１、
ならびにＰ型分離拡散層１６に対応した各領域に、Ｐ型
不純物イオン（たとえばホウ素（Ｂ）イオン）が選択的
に注入される。この注入されたイオンが活性化されるこ
とにより、Ｎ型半導体エピタキシャル成長層１５の表層
領域にＰ型拡散領域３１，３２，８１，１６が形成され
ることになる。このときの活性化処理により、Ｎ型コン
タクトウエル３７がＮ型半導体エピタキシャル成長層１
５内でさらに拡散して、Ｎ型埋め込み層２２と接触する
に至る。また、Ｎ+型ウエル２３がさらにせり上がり、
このＮ+型ウエル２３とＰ型拡散領域３１，３２とが接
触するに至る。
【００３８】続いて、プレ酸化膜１０２は成長し、図３
(e)に示すように、新たな酸化膜１０３がＮ型半導体エ
ピタキシャル成長層１５の表面に成長する。この新たな
酸化膜１０３には、図３(e)に示すように、第１の領域
１１において、エミッタ領域８２およびコレクタ領域８
４に対応する開口がそれぞれ形成される。また、第２の
領域１２においては、酸化膜１０３に、Ｎ型拡散領域３
３，３４，３５およびエミッタ領域３６に対応する開口
がそれぞれ形成される。この状態で、Ｎ型不純物である
燐がＮ型半導体エピタキシャル成長層１５の表面から拡
散させられる。その後に熱処理を施して、上記拡散され
たＮ型不純物を活性化することにより、Ｎ型拡散領域８
２，８４，３３，３４，３５，３６が、Ｎ型半導体エピ
タキシャル成長層１５の表層領域に形成されることにな
る。
(e)に示すように、新たな酸化膜１０３がＮ型半導体エ
ピタキシャル成長層１５の表面に成長する。この新たな
酸化膜１０３には、図３(e)に示すように、第１の領域
１１において、エミッタ領域８２およびコレクタ領域８
４に対応する開口がそれぞれ形成される。また、第２の
領域１２においては、酸化膜１０３に、Ｎ型拡散領域３
３，３４，３５およびエミッタ領域３６に対応する開口
がそれぞれ形成される。この状態で、Ｎ型不純物である
燐がＮ型半導体エピタキシャル成長層１５の表面から拡
散させられる。その後に熱処理を施して、上記拡散され
たＮ型不純物を活性化することにより、Ｎ型拡散領域８
２，８４，３３，３４，３５，３６が、Ｎ型半導体エピ
タキシャル成長層１５の表層領域に形成されることにな
る。
【００３９】この後は、第１の領域１１においてはベー
ス電極９３に対応した開口を酸化膜１０３に開口し、第
２の領域１２においては、電極４１，４２に対応した開
口をそれぞれ開口する。そして、電極９２〜９４，４１
〜４６を選択的に形成することにより、図１に示す構造
の半導体装置が得られる。その後のプロセスは、層間絶
縁膜や配線の形成などである（いずれも図示せず）。こ
のように、この製造工程では、Ｐ型半導体基板１０に拡
散速度の異なる二種類の不純物を導入しておき、このＰ
型半導体基板１０上にＮ型半導体エピタキシャル成長層
１５を成長させることによって、Ｎ型埋め込み層２２と
Ｎ+型ウエル２３とを同時に形成している。その後に、
Ｎ型半導体エピタキシャル成長層１５の表層領域に形成
される第１および第２のＰ型拡散領域３１，３２は、Ｎ
+型ウエル２３からの不純物の影響を受けることなく十
分に深い接合を有することができる。したがって、ＩＩ
Ｌ素子３０は十分な耐圧を有することができる。しか
も、Ｐ型領域３２の近傍にＮ+型ウエル２３が形成され
ているから、ＩＩＬ素子３０は、高い電流増幅率ｈFEを
有することができる。これにより、低温のアプリケーシ
ョンにおいても良好な素子特性を発揮することができ
る。
ス電極９３に対応した開口を酸化膜１０３に開口し、第
２の領域１２においては、電極４１，４２に対応した開
口をそれぞれ開口する。そして、電極９２〜９４，４１
〜４６を選択的に形成することにより、図１に示す構造
の半導体装置が得られる。その後のプロセスは、層間絶
縁膜や配線の形成などである（いずれも図示せず）。こ
のように、この製造工程では、Ｐ型半導体基板１０に拡
散速度の異なる二種類の不純物を導入しておき、このＰ
型半導体基板１０上にＮ型半導体エピタキシャル成長層
１５を成長させることによって、Ｎ型埋め込み層２２と
Ｎ+型ウエル２３とを同時に形成している。その後に、
Ｎ型半導体エピタキシャル成長層１５の表層領域に形成
される第１および第２のＰ型拡散領域３１，３２は、Ｎ
+型ウエル２３からの不純物の影響を受けることなく十
分に深い接合を有することができる。したがって、ＩＩ
Ｌ素子３０は十分な耐圧を有することができる。しか
も、Ｐ型領域３２の近傍にＮ+型ウエル２３が形成され
ているから、ＩＩＬ素子３０は、高い電流増幅率ｈFEを
有することができる。これにより、低温のアプリケーシ
ョンにおいても良好な素子特性を発揮することができ
る。
【００４０】図４は、この発明の第２の実施形態に係る
半導体装置の構成を説明するための断面図である。この
図４において、上述の図１に示された各部に対応する部
分には、図１の場合と同一の参照符号を付して示す。こ
の第２の実施形態においては、ＩＩＬ素子３０のベース
領域を構成する第２のＰ型拡散領域３２の下方にＮ+型
ウエル２３が設けられているとともに、このＩＩＬ素子
３０が設けられる第２の領域１２において、Ｎ型半導体
エピタキシャル成長層１５の表層領域に、第１および第
２のＰ型拡散領域３１，３２を内包するように、比較的
濃度の薄いＮ+型ウエル２４が設けられている。このＮ+
型ウエル２４の不純物濃度は、Ｎ+ウエル２３よりも低
くされていて、第２のＰ型拡散領域３２の接合が過度に
浅くならない程度に選択されている。したがって、Ｎ+
型ウエル２４の存在によらずに、ＩＩＬ素子３０は良好
な耐圧を有することができる。
半導体装置の構成を説明するための断面図である。この
図４において、上述の図１に示された各部に対応する部
分には、図１の場合と同一の参照符号を付して示す。こ
の第２の実施形態においては、ＩＩＬ素子３０のベース
領域を構成する第２のＰ型拡散領域３２の下方にＮ+型
ウエル２３が設けられているとともに、このＩＩＬ素子
３０が設けられる第２の領域１２において、Ｎ型半導体
エピタキシャル成長層１５の表層領域に、第１および第
２のＰ型拡散領域３１，３２を内包するように、比較的
濃度の薄いＮ+型ウエル２４が設けられている。このＮ+
型ウエル２４の不純物濃度は、Ｎ+ウエル２３よりも低
くされていて、第２のＰ型拡散領域３２の接合が過度に
浅くならない程度に選択されている。したがって、Ｎ+
型ウエル２４の存在によらずに、ＩＩＬ素子３０は良好
な耐圧を有することができる。
【００４１】Ｎ+型ウエル２４を設けることによる効果
は、第２のＰ型拡散領域３２の周囲におけるＮ型不純物
濃度をさらに高くできることである。上述の図２におい
て、曲線Ｌ２は、この第２の実施形態の場合における濃
度分布を表している。すなわち、第１の実施形態の場合
よりも、第２のＰ型拡散領域３２の直下における不純物
濃度をさらに高くすることができる。これにより、第２
のＰ型拡散領域３２への電子の注入効率をさらに高める
ことができ、逆方向電流増幅率ｈFEのさらなる向上を図
ることができる。
は、第２のＰ型拡散領域３２の周囲におけるＮ型不純物
濃度をさらに高くできることである。上述の図２におい
て、曲線Ｌ２は、この第２の実施形態の場合における濃
度分布を表している。すなわち、第１の実施形態の場合
よりも、第２のＰ型拡散領域３２の直下における不純物
濃度をさらに高くすることができる。これにより、第２
のＰ型拡散領域３２への電子の注入効率をさらに高める
ことができ、逆方向電流増幅率ｈFEのさらなる向上を図
ることができる。
【００４２】この実施形態の半導体装置は、上述の図３
(e)の工程に先だって、Ｎ型不純物（たとえば、燐）を
第２の領域１２のＮ型半導体エピタキシャル成長層１５
の表面に選択的にイオン注入することによって達成でき
る。すなわち、不純物イオンを打ち込み、これを活性化
することによって、Ｎ+型ウエル２４が形成されること
になる。Ｎ+型ウエル２４の深さがウエハ面内でばらつ
いている場合であっても、素子特性に大きなばらつきは
生じない。これは、Ｎ+型ウエル２４は、Ｐ型拡散領域
３２の直下に形成されているＮ+型ウエル２３と接続し
ているからである。これにより、ＩＩＬ素子３０の素子
特性がウエハ面内でばらつくことを抑制できる。これに
より、ウエハの大口径化に対しても有利である。
(e)の工程に先だって、Ｎ型不純物（たとえば、燐）を
第２の領域１２のＮ型半導体エピタキシャル成長層１５
の表面に選択的にイオン注入することによって達成でき
る。すなわち、不純物イオンを打ち込み、これを活性化
することによって、Ｎ+型ウエル２４が形成されること
になる。Ｎ+型ウエル２４の深さがウエハ面内でばらつ
いている場合であっても、素子特性に大きなばらつきは
生じない。これは、Ｎ+型ウエル２４は、Ｐ型拡散領域
３２の直下に形成されているＮ+型ウエル２３と接続し
ているからである。これにより、ＩＩＬ素子３０の素子
特性がウエハ面内でばらつくことを抑制できる。これに
より、ウエハの大口径化に対しても有利である。
【００４３】この実施形態の場合には、Ｎ型半導体エピ
タキシャル成長層１５の表層部に比較的低濃度のＮ+型
ウエル２４が形成されるが、このプロセスを導入するこ
とで、耐圧を維持したまま、ＩＩＬ素子３０の電流増幅
率ｈFEを向上することができる。すなわち、わずかなプ
ロセスステップを増加するだけで、耐圧に影響を及ぼす
ことなく電流増幅率ｈFEを向上できる。以上、この発明
の２つの実施形態について説明したが、この発明は、他
の形態で実施することもできる。すなわち、上述の実施
形態では、ＮＰＮトランジスタとＩＩＬ素子とが半導体
基板上に形成される例について説明したが、他の種類の
バイポーラ素子が半導体基板上に形成される場合につい
ても、この発明を応用することができる。その他、特許
請求の範囲に記載された技術的事項の範囲で種々の設計
変更を施すことが可能である。
タキシャル成長層１５の表層部に比較的低濃度のＮ+型
ウエル２４が形成されるが、このプロセスを導入するこ
とで、耐圧を維持したまま、ＩＩＬ素子３０の電流増幅
率ｈFEを向上することができる。すなわち、わずかなプ
ロセスステップを増加するだけで、耐圧に影響を及ぼす
ことなく電流増幅率ｈFEを向上できる。以上、この発明
の２つの実施形態について説明したが、この発明は、他
の形態で実施することもできる。すなわち、上述の実施
形態では、ＮＰＮトランジスタとＩＩＬ素子とが半導体
基板上に形成される例について説明したが、他の種類の
バイポーラ素子が半導体基板上に形成される場合につい
ても、この発明を応用することができる。その他、特許
請求の範囲に記載された技術的事項の範囲で種々の設計
変更を施すことが可能である。
【図１】この発明の第１の実施形態に係る半導体装置の
構成を説明するための断面図である。
構成を説明するための断面図である。
【図２】ＩＩＬ素子付近における基板深さ方向位置に対
する不純物濃度の変化を表すグラフである。
する不純物濃度の変化を表すグラフである。
【図３】図１の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図４】この発明の第２の実施形態に係る半導体装置の
構成を説明するための断面図である。
構成を説明するための断面図である。
【図５】ＩＩＬ素子を有する従来の半導体装置の構成を
説明するための断面図(a)およびＩＩＬ素子の電気的構
成を示す電気回路図(b)である。
説明するための断面図(a)およびＩＩＬ素子の電気的構
成を示す電気回路図(b)である。
【図６】他の従来の半導体装置の構成を示す断面図であ
る。
る。
【図７】図６の構成の半導体装置の変形態様を説明する
ための断面図である。
ための断面図である。
１０ Ｐ型半導体基板 １１ 第１の領域 １２ 第２の領域 １５ Ｎ型半導体エピタキシャル成長層 １６ Ｐ型分離拡散層 ２１ 埋め込み層 ２２ 埋め込み層 ２３ Ｎ+型ウエル ２４ Ｎ+型ウエル ３０ ＩＩＬ素子 ３１ 第１のＰ型拡散領域 ３２ 第２のＰ型拡散領域 ３３，３４，３５ Ｎ型拡散領域（コレクタ） ３６ エミッタ領域 ３７ Ｎ型コンタクトウエル Ｔｒ ＮＰＮトランジスタ Ｔｒ１ インジェクタトランジスタ Ｔｒ２ ＰＮＰトランジスタ
Claims (9)
- 【請求項１】半導体基板上の第１の領域および第２の領
域に第１の不純物が導入されて形成された第１不純物層
および第２不純物層と、 上記第２不純物層上に形成され、第２の不純物が導入さ
れた第３不純物層と、 上記第１不純物層の上方の半導体層の表層部に形成され
た第１の素子と、 上記第３不純物層の上方の半導体層の表層部に形成され
た第２の素子とを含むことを特徴とする半導体装置。 - 【請求項２】上記第２の領域における上記半導体層の表
層領域に第３の不純物を導入して形成された第４不純物
層をさらに含むことを特徴とする請求項１記載の半導体
装置。 - 【請求項３】上記第２の素子は、ＩＩＬ素子であること
を特徴とする請求項１または２記載の半導体装置。 - 【請求項４】上記ＩＩＬ素子は、上記半導体層の表層部
に間隔を開けて形成された一の導電型の第１拡散領域お
よび第２拡散領域と、この第２拡散領域内に間隔を開け
て形成された他の導電型の複数の第３拡散領域とを含む
ものであることを特徴とする請求項３記載の半導体装
置。 - 【請求項５】半導体基板上の第１の領域および第２の領
域に第１の不純物を選択的に導入する工程と、 上記第２の領域に、第１の不純物よりも拡散速度の速い
第２の不純物を選択的に導入する工程と、 上記半導体基板上に半導体層をエピタキシャル成長させ
るとともに、上記第１および第２の不純物を拡散させる
ことにより、上記第１の領域に第１不純物層を形成し、
上記第２の領域に上記第１の不純物に対応した第２不純
物層を形成し、この第２不純物層上に上記第２の不純物
に対応した第３不純物層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項６】上記第１不純物層の上方の半導体層の表層
部に第１の素子を形成する工程と、 上記第３不純物層の上方の半導体層の表層部に第２の素
子を形成する工程とをさらに含むことを特徴とする請求
項５記載の半導体装置の製造方法。 - 【請求項７】上記第１の素子および第２の素子を形成す
る前に、エピタキシャル成長された上記半導体層の表面
から上記第２の領域に第３の不純物を導入して第４不純
物層を形成する工程をさらに含むことを特徴とする請求
項６記載の半導体装置の製造方法。 - 【請求項８】上記第２の素子を形成する工程は、上記第
２の領域に、ＩＩＬ素子を形成する工程であることを特
徴とする請求項６または７記載の半導体装置の製造方
法。 - 【請求項９】上記ＩＩＬ素子を形成する工程は、上記第
２の領域の上記半導体層の表層部に間隔を開けて一の導
電型の第１拡散領域および第２拡散領域を形成する工程
と、この第２拡散領域内に間隔を開けて他の導電型の複
数の第３拡散領域を形成する工程とを含むことを特徴と
する請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252858A JP2002076132A (ja) | 2000-08-23 | 2000-08-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000252858A JP2002076132A (ja) | 2000-08-23 | 2000-08-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076132A true JP2002076132A (ja) | 2002-03-15 |
Family
ID=18742037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000252858A Pending JP2002076132A (ja) | 2000-08-23 | 2000-08-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100454543C (zh) * | 2005-02-24 | 2009-01-21 | 三洋电机株式会社 | 半导体装置 |
-
2000
- 2000-08-23 JP JP2000252858A patent/JP2002076132A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100454543C (zh) * | 2005-02-24 | 2009-01-21 | 三洋电机株式会社 | 半导体装置 |
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