JP2008182122A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、半導体素子が自己加熱により熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、ＭＯＳトランジスタ１の中央領域に非活性領域６が配置されている。非活性領域６には、ドレイン領域３、ソース領域４及びゲート電極５が配置されていない。この構造により、非活性領域６では、ＭＯＳトランジスタ１の電流が流れることがなく、自己加熱による温度上昇が大幅に低減される。そして、ＭＯＳトランジスタ１が、自己加熱により熱破壊することを抑止することができる。
【選択図】図１

Description

本発明は、半導体素子の自己過熱による熱破壊を防止する半導体装置に関する。

従来の半導体装置の一実施例として、下記の縦型パワーＭＯＳトランジスタが知られている。半導体基板の全体の大部分には、能動素子である縦型パワーＭＯＳトランジスタが形成されている。縦型パワーＭＯＳトランジスタは、縦型パワーＭＯＳトランジスタが複数個並列接続してマルチソース構造である。そして、縦型パワーＭＯＳトランジスタは、パワー領域を形成している。一方、最も放熱し難く、半導体基板温度が高く成り易い半導体基板の中央領域には、制御領域が配置されている。制御領域には、感熱素子としての多結晶シリコンダイオード、横型ＭＯＳトランジスタ、多結晶シリコン抵抗、定電圧ツェナダイオード等からなる制御回路が形成されている。そして、制御回路により半導体基板の中央領域における温度上昇を検知し、縦型パワーＭＯＳトランジスタ動作がコントロールされ、縦型パワーＭＯＳトランジスタの自己過熱による破壊が防止されている（例えば、特許文献１参照。）。
特開平１１−２１４６９１号公報（第３−４頁、第１−２図）

上述したように、従来の半導体装置では、半導体基板温度が高く成り易い半導体基板の中央領域には、制御回路が形成されている。そして、制御回路により半導体基板の中央領域における温度上昇を検知し、縦型パワーＭＯＳトランジスタ動作をコントロールしている。しかしながら、半導体基板の中央領域における温度上昇に応じて縦型パワーＭＯＳトランジスタ動作をコントロールすることはできるが、半導体基板の中央領域に蓄積された熱を半導体基板外部へと放熱し難いという問題がある。

また、従来の半導体装置では、縦型パワーＭＯＳトランジスタ動作が、半導体基板の中央領域における温度上昇に応じて制御されていたため、連続して動作させることができないという問題がある。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に半導体素子が配置される活性領域と、前記半導体層に前記半導体素子が配置されない非活性領域と、前記半導体層上に形成された絶縁層と、前記絶縁層に形成されたコンタクトホールとを有し、前記活性領域に囲まれるように配置された前記非活性領域上に前記コンタクトホールが配置され、前記コンタクトホールを介して前記半導体層と接続する放熱用電極が形成されていることを特徴とする。従って、本発明では、半導体素子から発生する熱が蓄積され易い領域に、非活性領域が配置されている。そして、該非活性領域上に放熱用電極が配置されることで、自己加熱による熱を半導体層外部へと放熱することができる。

また、本発明の半導体装置では、前記活性領域と前記非活性領域とは分離領域により区画されていることを特徴とする。従って、本発明では、非活性領域にサーマルシャットダウン回路等が配置されることが可能となる。

また、本発明の半導体装置では、前記半導体素子は、ＭＯＳトランジスタまたはバイポーラトランジスタであることを特徴とする。従って、本発明では、大電流素子であるＭＯＳトランジスタやバイポーラトランジスタの自己過熱による破壊が防止される。

また、本発明の半導体装置では、半導体層と、前記半導体層を区分する第１の分離領域と、前記第１の分離領域により区分された一領域に半導体素子が配置される活性領域と、前記一領域に前記半導体素子が配置されない非活性領域と、前記半導体層上に形成された絶縁層と、前記絶縁層に形成されたコンタクトホールとを有し、前記活性領域に囲まれるように配置された前記非活性領域上に前記コンタクトホールが配置され、前記コンタクトホールを介して前記半導体層と接続する放熱用電極が形成されていることを特徴とする。従って、本発明では、同一基板上に複数の半導体素子が形成される場合においても、個々の半導体素子毎に放熱性が向上される。

本発明では、半導体素子の中央領域に非活性領域が配置されている。非活性領域は、電流経路とならないため、自己加熱による温度上昇が大幅に抑制される。この構造により、非活性領域の温度上昇に起因する半導体素子の熱破壊が抑制される。

また、本発明では、半導体素子の中央領域に配置された非活性領域上に放熱用電極が形成されている。この構造により、非活性領域での熱は、放熱用電極を介して半導体層外部へと放熱され、半導体素子の熱破壊が抑制される。

また、本発明では、半導体素子の中央領域に非活性領域が配置されている。非活性領域は分離領域により区画され、非活性領域にはサーマルシャットダウン回路が配置されている。この構造により、非活性領域での温度状態に応じて半導体素子が制御され、半導体素子の熱破壊が抑制される。

以下に、本発明の一実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための平面図である。図２（Ａ）は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。図２（Ｂ）は、図１に示す半導体装置のＢ−Ｂ線方向の断面図である。図３（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図３（Ｂ）は、本実施の形態の半導体装置を説明するための断面図である。

図１は、Ｎチャネル型ＭＯＳトランジスタ１の平面図を示している。分離領域２で囲まれた素子形成領域には、ドレイン領域３とソース領域４とが、交互に配置されている。そして、素子形成領域上には、ドレイン領域３とソース領域４間にゲート電極５が配置され、パワー系のＭＯＳトランジスタ１が構成されている。具体的には、実線で囲まれた領域が分離領域２を示している。点線で囲まれた領域がドレイン領域３を示している。一点鎖線で囲まれた領域がソース領域４を示している。二点鎖線で囲まれた領域がゲート電極５を示している。そして、中央領域に太い実線で囲まれた領域は、非活性領域６を示し、ＭＯＳトランジスタ１のドレイン領域３、ソース領域４及びゲート電極５が配置されていない領域である。また、分離領域２と非活性領域６との間の領域は活性領域であり、ＭＯＳトランジスタ１のドレイン領域３、ソース領域４及びゲート電極５が配置されている。尚、図１では、分離領域２により区画された一領域にＮチャネル型ＭＯＳトランジスタ１が配置されている場合について説明するが、デスクリート型のＮチャネル型ＭＯＳトランジスタについても同様である。

図２（Ａ）及び（Ｂ）に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板７と、Ｎ型のエピタキシャル層８と、バックゲート領域として用いられるＰ型の拡散層９、１０、１１と、ドレイン領域として用いられるＮ型の拡散層１２〜１７と、ソース領域として用いられるＮ型の拡散層１８〜２２と、ゲート電極５とから構成されている。尚、図２（Ａ）及び（Ｂ）では、Ｐ型の拡散層９、１０、１１は個別に示されているが、太い実線で囲まれた非活性領域６（図１参照）を囲むように一体に形成されている。

Ｎ型のエピタキシャル層８が、Ｐ型の単結晶シリコン基板７上に形成されている。尚、本実施の形態では、基板７上に１層のエピタキシャル層８が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。

Ｐ型の拡散層９、１０、１１が、エピタキシャル層８に形成されている。Ｐ型の拡散層９、１０、１１はバックゲート領域として用いられる。そして、ゲート電極５の下方に位置するＰ型の拡散層９、１０、１１が、チャネル領域として用いられる。

Ｎ型の拡散層１２〜１７が、エピタキシャル層８に形成されている。Ｎ型の拡散層１２〜１７はドレイン領域として用いられる。

Ｎ型の拡散層１８〜２２が、エピタキシャル層８に形成されている。Ｎ型の拡散層１８〜２２はソース領域として用いられる。

ゲート電極５が、ゲート酸化膜２３上面に形成されている。ゲート電極５は、例えば、ポリシリコン膜により所望の膜厚となるように形成されている。

Ｎ型の埋込拡散層２４が、基板７及びエピタキシャル層８の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層２４は、ＭＯＳトランジスタ１の形成領域に渡り、形成されている。

図２（Ａ）に示す断面図は、非活性領域６（図１参照）を含む断面を示している。図示したように、非活性領域６にはＰ型の拡散層９、１０が形成されていない。つまり、非活性領域６には、ドレイン領域及びソース領域としてのＮ型の拡散層も配置されず、電流が流れない領域となっている。この構造により、非活性領域６では、電流が流れる（ＭＯＳトランジスタ１が駆動する）ことで発生する熱が大幅に低減される。そして、最も放熱し難く、基板７及びエピタキシャル層８の温度が高く成り易い中央領域における加熱を低減することで、ＭＯＳトランジスタ１の自己加熱による熱破壊を防止することができる。

図２（Ｂ）に示す断面図は、非活性領域６（図１参照）を含まない断面を示している。図示したように、分離領域２により区画された領域に渡り、Ｐ型の拡散層１１が配置されている。Ｐ型の拡散層１１には、一定間隔にドレイン領域としてのＮ型の拡散層１２〜１７及びソース領域としてのＮ型の拡散層１８〜２２が配置されている。そして、エピタキシャル層８上には、ドレイン領域とソース領域との間にゲート電極５が配置されている。この構造により、非活性領域６の周囲では、電流が流れ発熱するが、発生した熱は、分離領域２の外側、つまり、ＭＯＳトランジスタ１の周囲の非活性領域へと放熱される。あるいは、発生した熱の一部は、ＭＯＳトランジスタ１の中央領域に配置された非活性領域６へと放熱される。そして、ＭＯＳトランジスタ１の自己加熱による熱破壊を防止することができる。尚、図２（Ａ）を用いて上述したように、非活性領域６では、その領域における自己加熱が無い。そのため、その周囲で発生した熱により加熱されるが、温度上昇は大幅に低減される。

図３（Ａ）に示す断面図は、非活性領域６（図１参照）を含む断面を示している。尚、ＭＯＳトランジスタの構造は、図２（Ａ）及び（Ｂ）に示す構造と同様である。そのため、図２（Ａ）及び（Ｂ）と同じ構成要件には同じ符番を付し、上述した説明を参照し、ここではその説明を割愛する。

絶縁層２５が、エピタキシャル層８上面に形成されている。絶縁層２５は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層２５にコンタクトホール２６が形成されている。

コンタクトホール２６には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、放熱用電極２７が形成されている。コンタクトホール２６は、太い実線（図１参照）で示す非活性領域６上のほぼ全面に渡り形成されている。そして、放熱用電極２７は、非活性領域６のエピタキシャル層８と、直接、接続している。

上述したように、放熱用電極２７は非活性領域６のほぼ全面に渡りエピタキシャル層８と接続している。放熱用電極２７を構成するアルミ合金膜は絶縁層２５と比較して熱伝導率に優れている。この構造により、ＭＯＳトランジスタの配置された活性領域から非活性領域６へと伝わった熱は、放熱用電極２７を介して基板７及びエピタキシャル層８外部へと放熱される。このとき、放熱用電極２７は、非活性領域６の直上に形成されることで、配線抵抗が低減でき、放熱性も向上させることができる。そして、非活性領域６に伝わった熱が、より早く基板７及びエピタキシャル層８外部へと放熱され、非活性領域６での温度上昇が抑制され、ＭＯＳトランジスタの自己加熱による熱破壊が防止される。

図３（Ｂ）に示す断面図は、非活性領域６（図１参照）を含む断面を示している。尚、図３（Ｂ）に示すＭＯＳトランジスタの説明の際に、図２（Ａ）、図２（Ｂ）及び図３（Ａ）に示す構造と同様の構造には同じ符番を付し、上述した説明を参照し、ここではその説明を割愛する。

図示したように、非活性領域６が、ＭＯＳトランジスタの形成領域と分離領域２８により区画される構造の場合でもよい。そして、図３（Ａ）に示す構造と同様に、絶縁層２５に形成されたコンタクトホール２９を介して、分離領域２８で区画された非活性領域６上に放熱用電極３０が形成されている。放熱用電極３０は、分離領域２８で区画された非活性領域６のほぼ全面に渡り形成され、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜により形成されている。

また、図示していないが、放熱用電極３０に換えて、分離領域２８で区画された非活性領域６に、サーマルシャットダウン回路が、配置される場合でもよい。非活性領域６は、放熱性が悪く、最も温度上昇が起こり易い領域である。そして、この非活性領域６に、サーマルシャットダウン回路を配置することで、非活性領域６の温度状態に応じてＭＯＳトランジスタの動作を制御することができる。この制御により、非活性領域６での温度上昇を抑制し、ＭＯＳトランジスタの自己加熱による熱破壊が防止される。

尚、本実施の形態では、単層配線構造の場合について説明したが、この場合に限定するものではない。例えば、多層配線構造の場合についても、半導体素子の中央領域の非活性領域上に放熱用電極が配置されることで、同様な効果を得ることができる。このとき、多層配線構造では、単層配線構造の場合と同様に、放熱用電極が非活性領域の直上の絶縁層から露出するように配置され、発生した熱が、放熱用電極を介して基板及びエピタキシャル層から放熱される。また、放熱用電極が上層の配線層に接続し、発生した熱が、上記配線層が接続する半導体素子の電極パッドを介して基板及びエピタキシャル層から放熱される。

また、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタに非活性領域を形成し、非活性領域上に放熱用電極が形成される場合や非活性領域にサーマルシャットダウン回路が配置される場合について説明したが、この場合に限定するものではない。例えば、Ｐチャネル型ＭＯＳトランジスタに非活性領域を形成し、非活性領域上に放熱用電極が形成される場合や非活性領域にサーマルシャットダウン回路が配置される場合でも同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の他の実施の形態である半導体装置について、図４〜図６を参照し、詳細に説明する。図４は、本実施の形態の半導体装置を説明するための平面図である。図５（Ａ）は、図４に示す半導体装置のＣ−Ｃ線方向の断面図である。図５（Ｂ）は、図４に示す半導体装置のＤ−Ｄ線方向の断面図である。図６（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図６（Ｂ）は、本実施の形態の半導体装置を説明するための断面図である。

図４は、ＮＰＮトランジスタ３１の平面図を示している。分離領域３２で囲まれた素子形成領域には、ベース領域３３とコレクタ領域３４とが、交互に配置されている。そして、ベース領域３３には、エミッタ領域３５が配置され、ＮＰＮトランジスタ３１が構成されている。具体的には、実線で囲まれた領域が分離領域３２を示している。点線で囲まれた領域がベース領域３３を示している。一点鎖線で囲まれた領域がコレクタ領域３４を示している。二点鎖線で囲まれた領域がエミッタ領域３５を示している。そして、中央領域に太い実線で囲まれた領域は、非活性領域３６を示し、ＮＰＮトランジスタ３１のベース領域３３及びエミッタ領域３５が配置されていない領域である。詳細は後述するが、非活性領域６には、ドレイン領域としてのＮ型の埋込拡散層３９（図５（Ａ）参照）は形成されている。また、分離領域３２と非活性領域３６との間の領域は活性領域であり、ＮＰＮトランジスタ３１のベース領域３３、コレクタ領域３４及びエミッタ領域３５が配置されている。尚、図４では、分離領域３２により区画された一領域にＮＰＮトランジスタ３１が配置されている場合について説明するが、デスクリート型のＮＰＮトランジスタについても同様である。

図５（Ａ）に示す如く、ＮＰＮトランジスタ３１は、主に、Ｐ型の単結晶シリコン基板３７と、Ｎ型のエピタキシャル層３８と、コレクタ領域としてのＮ型の埋込拡散層３９と、ベース領域としてのＰ型の拡散層４０、４１、４２、４３と、コレクタ領域としてのＮ型の拡散層４４、４５と、エミッタ領域としてのＮ型の拡散層４６、４７、４８、４９とから構成されている。

Ｎ型のエピタキシャル層３８が、Ｐ型の単結晶シリコン基板３７上に形成されている。尚、本実施の形態では、基板３７上に１層のエピタキシャル層３８が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。

Ｎ型の埋込拡散層３９が、基板３７及びエピタキシャル層３８の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層３９は、ＮＰＮトランジスタ３１の形成領域に渡り、形成されている。

Ｐ型の拡散層４０、４１、４２、４３が、エピタキシャル層３８に形成されている。Ｐ型の拡散層４０、４１、４２、４３はベース領域として用いられる。

Ｎ型の拡散層４４、４５が、エピタキシャル層３８に形成されている。Ｎ型の拡散層４４、４５は、Ｎ型の埋込拡散層３９と連結し、コレクタ領域として用いられる。

Ｎ型の拡散層４６、４７、４８、４９が、Ｐ型の拡散層４０、４１、４２、４３と重畳して形成されている。Ｎ型の拡散層４６、４７、４８、４９はエミッタ領域として用いられる。

図５（Ａ）に示す断面図は、非活性領域３６（図４参照）を含む断面を示している。図示したように、非活性領域３６にはベース領域としてのＰ型の拡散層及びコレクタ領域としてのＮ型の拡散層が形成されていない。つまり、非活性領域３６は、電流が流れない領域となっている。この構造により、非活性領域３６では、電流が流れる（ＮＰＮトランジスタ３１が駆動する）ことで発生する熱が大幅に低減される。そして、最も放熱し難く、基板３７及びエピタキシャル層３８の温度が高く成り易い中央領域における加熱を低減することで、ＮＰＮトランジスタ３１の自己加熱による熱破壊を防止することができる。

図５（Ｂ）に示す断面図は、非活性領域３６（図４参照）を含まない断面を示している。図示したように、エピタキシャル層３８には、図５（Ａ）に示す断面と比較し、更に、ベース領域としてのＰ型の拡散層５０、コレクタ領域としてのＮ型の拡散層５１、５２及びエミッタ領域としてのＮ型の拡散層５３が形成されている。この構造により、非活性領域３６の周囲では、電流が流れ発熱するが、発生した熱は、分離領域３２の外側、つまり、ＮＰＮトランジスタ３１の周囲の非活性領域へと放熱される。あるいは、発生した熱の一部は、ＮＰＮトランジスタ３１の中央領域に配置された非活性領域３６へと放熱される。そして、ＮＰＮトランジスタ３１の自己加熱による熱破壊を防止することができる。尚、図５（Ａ）を用いて上述したように、非活性領域３６では、その領域における自己加熱が無い。そのため、その周囲で発生した熱により加熱されるが、温度の上昇は大幅に低減される。

図６（Ａ）に示す断面図は、非活性領域３６（図４参照）を含む断面を示している。尚、ＮＰＮトランジスタの構造は、図５（Ａ）及び（Ｂ）に示す構造と同様である。そのため、図５（Ａ）及び（Ｂ）と同じ構成要件には同じ符番を付し、上述した説明を参照し、ここではその説明を割愛する。

絶縁層５４が、エピタキシャル層３８上面に形成されている。絶縁層５４は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層５４にコンタクトホール５５が形成されている。

コンタクトホール５５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、放熱用電極５６が形成されている。コンタクトホール５５は、太い実線（図４参照）で示す非活性領域３６上のほぼ全面に渡り形成されている。そして、放熱用電極５６は、非活性領域３６のエピタキシャル層３８と、直接、接続している。

上述したように、放熱用電極５６は非活性領域３６のほぼ全面に渡りエピタキシャル層３８と接続し、放熱用電極５６を構成するアルミ合金膜は絶縁層５４と比較して熱伝導率に優れている。この構造により、ＮＰＮトランジスタが配置された活性領域から非活性領域３６へと伝わった熱は、放熱用電極５６を介して基板３７及びエピタキシャル層３８外部へと放熱される。このとき、放熱用電極５６は、非活性領域３６の直上に形成されることで、配線抵抗が低減でき、放熱性も向上させることができる。そして、非活性領域３６に伝わった熱が、より早く基板３７及びエピタキシャル層３８外部へと放熱され、非活性領域３６での温度上昇が抑制され、ＮＰＮトランジスタの自己加熱による熱破壊が防止される。

図６（Ｂ）に示す断面図は、非活性領域３６（図４参照）を含む断面を示している。尚、図６（Ｂ）に示すＮＰＮトランジスタの説明の際に、図５（Ａ）、図５（Ｂ）及び図６（Ａ）に示す構造と同様の構造には同じ符番を付し、上述した説明を参照し、ここではその説明を割愛する。

図示したように、非活性領域３６が、ＮＰＮトランジスタの形成領域と分離領域５７により区画される構造の場合でもよい。そして、図６（Ａ）に示す構造と同様に、絶縁層５４に形成されたコンタクトホール５８を介して、分離領域５７で区画された非活性領域３６上に放熱用電極５９が形成されている。放熱用電極５９は、分離領域５７で区画された非活性領域３６のほぼ全面に渡り形成され、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜により形成されている。

また、図示していないが、放熱用電極５９に換えて、分離領域５７で区画された非活性領域３６に、サーマルシャットダウン回路が、配置される場合でもよい。非活性領域３６は、放熱性が悪く、最も温度上昇が起こり易い領域である。そして、この非活性領域３６に、サーマルシャットダウン回路を配置することで、非活性領域３６の温度状態に応じてＮＰＮトランジスタの動作を制御することができる。この制御により、非活性領域３６での温度上昇を抑制し、ＮＰＮトランジスタの自己加熱による熱破壊が防止される。

尚、本実施の形態では、単層配線構造の場合について説明したが、この場合に限定するものではない。例えば、多層配線構造の場合についても、半導体素子の中央領域の非活性領域上に放熱用電極が配置されることで、同様な効果を得ることができる。このとき、多層配線構造では、単層配線構造の場合と同様に、放熱用電極が非活性領域の直上の絶縁層から露出するように配置され、発生した熱が、放熱用電極を介して基板及びエピタキシャル層から放熱される。また、放熱用電極が上層の配線層に接続し、発生した熱が、上記配線層が接続する半導体素子の電極パッドを介して基板及びエピタキシャル層から放熱される。

また、本実施の形態では、ＮＰＮトランジスタに非活性領域を形成し、非活性領域上に放熱用電極が形成される場合や非活性領域にサーマルシャットダウン回路が配置される場合について説明したが、この場合に限定するものではない。例えば、ＰＮＰトランジスタに非活性領域を形成し、非活性領域上に放熱用電極が形成される場合や非活性領域にサーマルシャットダウン回路が配置される場合でも同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明する平面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）断面図であり、（Ｂ）断面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）断面図であり、（Ｂ）断面図である。 本発明の実施の形態における半導体装置を説明する平面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）断面図であり、（Ｂ）断面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）断面図であり、（Ｂ）断面図である。

符号の説明

１ Ｎチャネル型ＭＯＳトランジスタ
２ 分離領域
３ ドレイン領域
４ ソース領域
５ ゲート電極
６ 非活性領域
７ Ｐ型の単結晶シリコン基板
８ Ｎ型のエピタキシャル層
２７ 放熱用電極
３０ 放熱用電極
３１ ＮＰＮトランジスタ
３２ 分離領域
３３ ベース領域
３４ コレクタ領域
３５ エミッタ領域
３６ 非活性領域
３７ Ｐ型の単結晶シリコン基板
３８ Ｎ型のエピタキシャル層
５６ 放熱用電極
５９ 放熱用電極

Claims (6)

1. 半導体層と、前記半導体層に半導体素子が配置される活性領域と、前記半導体層に前記半導体素子が配置されない非活性領域と、前記半導体層上に形成された絶縁層と、前記絶縁層に形成されたコンタクトホールとを有し、
   前記活性領域に囲まれるように配置された前記非活性領域上に前記コンタクトホールが配置され、前記コンタクトホールを介して前記半導体層と接続する放熱用電極が形成されていることを特徴とする半導体装置。
2. 前記活性領域と前記非活性領域とは分離領域により区画されていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体素子は、ＭＯＳトランジスタまたはバイポーラトランジスタであることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 半導体層と、前記半導体層を区分する第１の分離領域と、前記第１の分離領域により区分された一領域に半導体素子が配置される活性領域と、前記一領域に前記半導体素子が配置されない非活性領域と、前記半導体層上に形成された絶縁層と、前記絶縁層に形成されたコンタクトホールとを有し、
   前記活性領域に囲まれるように配置された前記非活性領域上に前記コンタクトホールが配置され、前記コンタクトホールを介して前記半導体層と接続する放熱用電極が形成されていることを特徴とする半導体装置。
5. 前記活性領域と前記非活性領域とは第２の分離領域により区画されていることを特徴とする請求項４に記載の半導体装置。
6. 前記半導体素子は、ＭＯＳトランジスタまたはバイポーラトランジスタであることを特徴とする請求項４または請求項５に記載の半導体装置。