JP2006073626A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板内の素子領域の内部に配置されるソース層の電流電圧特性の最大電圧値Vmax1と、同素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性の最大電圧値Vmax2とが、「Vmax1<Vmax2」なる関係式を満足するような構造とする。さらに、半導体層14の表面の、素子領域の最も外側に配置されるドレイン層N22と素子領域の内部に配置されるドレイン層N12との間に段差をつけて、ドレイン層N22の下方における半導体層14の深さ方向の幅d2を、ドレイン層N12の下方における半導体層14の深さ方向の幅d1よりも大きな幅に設定する。
【選択図】 図4
Description
・前記半導体基板は、所定の導電型からなる半導体層(14)を有して構成され、前記ソース層(N13)および前記ドレイン層(N12、N22)は、該半導体層(14)よりも高濃度な同一の導電型からなるとともに、このうち前記ドレイン層(N12、N22)は、同ドレイン層(N12、N22)よりも低濃度で且つ前記半導体層(14)よりも高濃度な同一の導電型からなるドリフト層(N11、N21)によって周囲を囲繞されるかたちで前記半導体層(14)内に形成されるとするときに、前記素子領域の最も外側に配置される前記ドレイン層(N22)の有する導電型不純物の濃度を、前記素子領域の内部に配置される前記ドレイン層(N12)を囲繞する前記ドリフト層(N11)の有する導電型不純物の濃度よりも低濃度に設定した構造。
あるいは、請求項9に記載の発明によるように、
・前記素子領域の最も外側に配置される前記ドレイン層の有する導電型不純物の濃度を、前記素子領域の内部に配置される前記ドレイン層の有する導電型不純物の濃度よりも低濃度に設定した構造。
あるいは、請求項10に記載の発明によるように、
・前記半導体基板が、所定の導電型からなる半導体層を有して構成され、前記ソース層および前記ドレイン層が、該半導体層よりも高濃度な同一の導電型からなって当該半導体層内に形成されるとするときに、前記素子領域の最も外側に配置される前記ドレイン層の下方における前記半導体層の深さ方向の幅を、前記素子領域の内部に配置される前記ドレイン層の下方における前記半導体層の深さ方向の幅よりも大きな幅に設定した構造。
等々の構造や、これらを適宜組み合わせた構造を採用することで、より容易に上記構造が実現されることとなる。
・前記半導体層の表面に、前記素子領域の最も外側に配置される前記ドレイン層と前記素子領域の内部に配置される前記ドレイン層との間に段差がつけられた構造。
あるいは請求項12に記載の発明によるように、
・前記半導体層の下地に、前記素子領域の最も外側に配置される前記ドレイン層と前記素子領域の内部に配置される前記ドレイン層との間に段差がつけられた構造。
あるいは請求項13に記載の発明によるように、
・前記半導体基板が、所定の導電型からなる半導体層を有して構成され、前記ソース層および前記ドレイン層が、該半導体層よりも高濃度な同一の導電型からなるとともに、このうち前記ドレイン層が、同ドレイン層よりも低濃度で且つ前記半導体層よりも高濃度な同一の導電型からなるドリフト層によって周囲を囲繞されるかたちで前記半導体層内に形成されるとするときに、前記素子領域の最も外側に配置される前記ドレイン層を囲繞する前記ドリフト層の深さ方向の幅を、前記素子領域の内部に配置される前記ドレイン層を囲繞する前記ドリフト層の深さ方向の幅よりも小さな幅に設定した構造。
あるいは請求項14に記載の発明によるように、
・前記素子領域の最も外側に配置される前記ドレイン層の深さ方向の幅を、前記素子領域の内部に配置される前記ドレイン層の深さ方向の幅よりも小さな幅に設定した構造。
等々の構造や、これらを適宜組み合わせた構造を採用することで、より容易且つ好適に上記構造が実現されることとなる。
・前記ソース層および前記ドレイン層についてこれらを、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞されるようにした構造。
あるいは請求項16に記載の発明によるように、
・前記ソース層および前記ドレイン層についてこれらを、それぞれストライプ形状の平面構造を有して交互に並設されるようにした構造。
あるいは請求項17に記載の発明によるように、
・前記素子領域が格子状に区画され、それら格子状に区画された各領域に、前記ソース層を形成するための領域であるソースセルと前記ドレイン層を形成するための領域であるドレインセルとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられた構造。
等々の構造を有する半導体装置に対して適用することができる。
以下、この発明に係る半導体装置およびその製造方法についてその第1の実施の形態を示す。
(1)半導体基板内の素子領域の内部に配置されるソース層の電流電圧特性の最大電圧値Vmax1と、同素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性の最大電圧値Vmax2とが、「Vmax1<Vmax2」なる関係式を満足するような構造とした。これにより、いわゆる負特性、すなわち電流が増加しているにもかかわらず電圧が減少するような特性となることも抑制されるようになり、ひいては当該半導体装置のESD耐量が高められることとなる。しかも、こうした構造によれば、高いサージ耐性を安定して得ることが容易となるため、たとえ大量生産した場合であっても、同一ウェハ内やウェハ間でのESD耐量等のばらつきは大きく抑制されるようになり、より高い信頼性をもって製造することができるようになる。
(3)素子領域の内部に配置されるドレイン層N12を含めたこれよりも下方の抵抗をR1、素子領域の最も外側に配置されるドレイン層N22を含めたこれよりも下方の抵抗をR2とするとき、これら抵抗値の間に「R1<R2」なる関係式を満たすような抵抗差がつけられた構造とした。これにより、上記「Vmax1<Vmax2」なる関係式がより確実に満足されるようになる。しかも、こうした抵抗差をつけることによって、素子領域の外周部への電流集中の緩和も期待できるようになる。
以下、この発明に係る半導体装置の第2の実施の形態を示す。
はじめに、図11を参照しつつ、先の第1の実施の形態との相違点を中心に、この実施の形態に係る半導体装置の構造について説明する。なお、この図11の断面図は先の図4(b)の断面図に対応するものであり、同図4(b)に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
まず、図14(a)および(b)に、幅d3(図11)を「13μm」とする半導体基板(SOI基板)を採用した半導体装置の電流電圧特性(サステイン特性)と、幅d3(図11)を「10μm」とする半導体基板(SOI基板)を採用した半導体装置の電流電圧特性(サステイン特性)とについて、両者を対比して示す。なお、これら図14(a)および(b)において、特性線L1は素子領域の内部に配置されるソース層の電流電圧特性を、特性線L2は素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性をそれぞれ示している。
以下、この発明に係る半導体装置の第3の実施の形態を示す。
はじめに、図17を参照しつつ、先の第2の実施の形態との相違点を中心に、この実施の形態に係る半導体装置の構造について説明する。なお、この図17の断面図も先の図4(b)の断面図に対応するものであり、同図4(b)に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第1の実施の形態においては、半導体層14の表面の、素子領域の最も外側に配置されるドレイン層N22と素子領域の内部に配置されるドレイン層N12との間に段差をつけることとした。そしてこれにより、上記ドレイン層N22の下方における半導体層14の深さ方向の幅d2が、上記ドレイン層N12の下方における半導体層14の深さ方向の幅d1よりも大きな幅に設定されるようにした。しかし、これに限られることなく、例えば図19〜図22に示すように、半導体層14の下地の、素子領域の最も外側に配置されるドレイン層N22と素子領域の内部に配置されるドレイン層N12との間に段差をつけることで、上記幅d2が上記幅d1よりも大きな幅に設定される構造としてもよい。詳しくは、例えば図19に示す半導体装置では、半導体層14の下地にあたる埋込層13に段差をつけるようにしている。また、図20に示す半導体装置では、埋込層13の下地にあたる絶縁層12にも段差をつけるようにしている。また、図21に示す半導体装置では、絶縁層12の下地にあたる半導体11にもさらに段差をつけるようにしている。またさらに、図22に示す半導体装置では、半導体層14の下地にあたる埋込層13に段差がつけられて、素子領域の最も外側に配置されるドレイン層N22の下方においては、同埋込層13が形成されず半導体層14が絶縁層12の上に直に形成されるようになっている。また、例えば図23に示すように、素子領域の最も外側に配置されるドレイン層N22を囲繞するドリフト層N21の深さ方向の幅d7を、素子領域の内部に配置されるドレイン層N12を囲繞するドリフト層N11の深さ方向の幅d8よりも小さな幅に設定することにより、上記幅d2が上記幅d1よりも大きな幅に設定される構造としてもよい。また、ここでは図示を割愛しているが、例えば上記ドリフト層を有していない構造の半導体装置等においては、素子領域の最も外側に配置されるドレイン層の深さ方向の幅を、素子領域の内部に配置されるドレイン層の深さ方向の幅よりも小さな幅に設定することにより、上記幅d2が上記幅d1よりも大きな幅に設定される構造としてもよい。さらには、これらを適宜組み合わせた構造、例えば半導体層14の表面と半導体層14の下地との双方に段差のつけられた構造等も適宜採用することができる。
・また、この発明の所期の目的は、ESD(静電気放電)等のサージに対する耐性をより安定して高く確保することのできる構造を有し、大量生産した場合にもより高い信頼性をもって製造することのできる半導体装置を提供するということにある。この目的を達成するという意味では、半導体基板内の素子領域の内部に配置されるソース層の電流電圧特性の最大電圧値V1と、同素子領域の最も外側に配置されるドレイン層に隣接するソース層の電流電圧特性の最大電圧値V2とが、「V1<V2」なる関係式を満足するような構造であれば足りる。
Claims (20)
- 半導体基板内の素子領域にソース層とドレイン層とが交互に形成されるとともに、それら交互に形成されたソース層とドレイン層との間にはそれぞれチャネルが形成されてなり、それらチャネルの上にそれぞれゲート絶縁膜を介して配設されたゲート電極へ印加される駆動電圧に基づいて前記ソース層と前記ドレイン層との間に流れる電流の量を調節する半導体装置において、
前記素子領域の内部に配置される前記ソース層の電流電圧特性の最大電圧値をV1、前記素子領域の最も外側に配置される前記ドレイン層に隣接する前記ソース層の電流電圧特性の最大電圧値をV2とするとき、これら電圧値が
V1<V2
なる関係式を満足する
ことを特徴とする半導体装置。 - 前記素子領域内の各ソース層の下方に形成されるダイオードの降伏電圧をV3、同ソース層とこれに隣接するドレイン層との間での電流電圧特性の最大電圧値をV4とするとき、これら電圧値が
V3>V4
なる関係式を満足する
請求項1に記載の半導体装置。 - 前記半導体基板は、所定の導電型からなる半導体層(14)を有して構成され、前記ソース層(N13)および前記ドレイン層(N12、N22)は、該半導体層(14)よりも高濃度な同一の導電型からなって当該半導体層(14)内に形成されてなり、前記ソース層(N13)の下方における前記半導体層(14)の深さ方向の幅は、前記電圧値V1およびV2の関係がV1>V2からV1<V2に変わる境目となる所定の幅よりも大きな幅に設定されてなる
請求項2に記載の半導体装置。 - 前記半導体基板は、所定の導電型からなる半導体層(14)を有して構成され、前記ソース層(N13)および前記ドレイン層(N12、N22)は、該半導体層(14)よりも高濃度な同一の導電型からなるとともに、このうち前記ドレイン層(N12、N22)は、同ドレイン層(N12、N22)よりも低濃度で且つ前記半導体層(14)よりも高濃度な同一の導電型からなるドリフト層(N11、N21)によって周囲を囲繞されるかたちで前記半導体層(14)内に形成されてなり、前記素子領域の最も外側に配置される前記ドレイン層(N22)を囲繞する前記ドリフト層(N21)の幅は、前記素子領域の内部に配置される前記ドレイン層(N12)を囲繞する前記ドリフト層(N11)の幅よりも小さな幅に設定されてなる
請求項1〜3のいずれか一項に記載の半導体装置。 - 前記半導体基板は、所定の導電型からなる半導体層(14)を有して構成され、前記ソース層(N13)および前記ドレイン層(N12、N22)は、該半導体層(14)よりも高濃度な同一の導電型からなって当該半導体層(14)内に形成されてなり、前記素子領域の最も外側に配置される前記ドレイン層(N22)の幅は、前記素子領域の内部に配置される前記ドレイン層(N12)の幅よりも小さな幅に設定されてなる
請求項1〜3のいずれか一項に記載の半導体装置。 - 前記素子領域の最も外側に配置される前記ドレイン層(N22)とこれに電気的に接続される配線とのコンタクト面積は、前記素子領域の内部に配置される前記ドレイン層(N12)とこれに電気的に接続される配線とのコンタクト面積よりも小さな面積に設定されてなる
請求項1〜5のいずれか一項に記載の半導体装置。 - 前記素子領域の内部に配置される前記ドレイン層を含めたこれよりも下方の抵抗をR1、前記素子領域の最も外側に配置される前記ドレイン層を含めたこれよりも下方の抵抗をR2とするとき、これら抵抗値の間には、
R1<R2
なる関係式を満たすような抵抗差がつけられてなる
請求項1〜6のいずれか一項に記載の半導体装置。 - 前記半導体基板は、所定の導電型からなる半導体層(14)を有して構成され、前記ソース層(N13)および前記ドレイン層(N12、N22)は、該半導体層(14)よりも高濃度な同一の導電型からなるとともに、このうち前記ドレイン層(N12、N22)は、同ドレイン層(N12、N22)よりも低濃度で且つ前記半導体層(14)よりも高濃度な同一の導電型からなるドリフト層(N11、N21)によって周囲を囲繞されるかたちで前記半導体層(14)内に形成されてなり、前記素子領域の最も外側に配置される前記ドレイン層(N22)の有する導電型不純物の濃度は、前記素子領域の内部に配置される前記ドレイン層(N12)を囲繞する前記ドリフト層(N11)の有する導電型不純物の濃度よりも低濃度に設定されてなる
請求項7に記載の半導体装置。 - 前記素子領域の最も外側に配置される前記ドレイン層の有する導電型不純物の濃度は、前記素子領域の内部に配置される前記ドレイン層の有する導電型不純物の濃度よりも低濃度に設定されてなる
請求項7に記載の半導体装置。 - 前記半導体基板は、所定の導電型からなる半導体層(14)を有して構成され、前記ソース層(N13)および前記ドレイン層(N12、N22)は、該半導体層(14)よりも高濃度な同一の導電型からなって当該半導体層(14)内に形成されてなり、前記素子領域の最も外側に配置される前記ドレイン層(N22)の下方における前記半導体層(14)の深さ方向の幅は、前記素子領域の内部に配置される前記ドレイン層(N12)の下方における前記半導体層(14)の深さ方向の幅よりも大きな幅に設定されてなる
請求項7〜9のいずれか一項に記載の半導体装置。 - 前記半導体層(14)の表面には、前記素子領域の最も外側に配置される前記ドレイン層と前記素子領域の内部に配置される前記ドレイン層(N12)との間に段差がつけられてなる
請求項10に記載の半導体装置。 - 前記半導体層(14)の下地には、前記素子領域の最も外側に配置される前記ドレイン層と前記素子領域の内部に配置される前記ドレイン層(N12)との間に段差がつけられてなる
請求項10または11に記載の半導体装置。 - 前記半導体基板は、所定の導電型からなる半導体層(14)を有して構成され、前記ソース層(N13)および前記ドレイン層(N12、N22)は、該半導体層(14)よりも高濃度な同一の導電型からなるとともに、このうち前記ドレイン層(N12、N22)は、同ドレイン層(N12、N22)よりも低濃度で且つ前記半導体層(14)よりも高濃度な同一の導電型からなるドリフト層(N11、N21)によって周囲を囲繞されるかたちで前記半導体層(14)内に形成されてなり、前記素子領域の最も外側に配置される前記ドレイン層(N22)を囲繞する前記ドリフト層(N21)の深さ方向の幅は、前記素子領域の内部に配置される前記ドレイン層(N12)を囲繞する前記ドリフト層(N11)の深さ方向の幅よりも小さな幅に設定されてなる
請求項10〜12のいずれか一項に記載の半導体装置。 - 前記素子領域の最も外側に配置される前記ドレイン層(N22)の深さ方向の幅は、前記素子領域の内部に配置される前記ドレイン層(N12)の深さ方向の幅よりも小さな幅に設定されてなる
請求項10〜12のいずれか一項に記載の半導体装置。 - 前記ソース層および前記ドレイン層は、それらの一方が多角形状もしくは円形状の平面構造を有し、その各々が、メッシュ形状の平面構造を有する他方に囲繞されてなる
請求項1〜14のいずれか一項に記載の半導体装置。 - 前記ソース層および前記ドレイン層は、それぞれストライプ形状の平面構造を有して交互に並設されてなる
請求項1〜14のいずれか一項に記載の半導体装置。 - 前記素子領域が格子状に区画され、それら格子状に区画された各領域には、前記ソース層を形成するための領域であるソースセルと前記ドレイン層を形成するための領域であるドレインセルとが、当該格子の縦列および横列についてそれぞれ交互に割り当てられてなる
請求項1〜14のいずれか一項に記載の半導体装置。 - 前記素子領域の外周部には、前記格子状に区画された領域の1つとして、前記ソース層および前記ドレイン層のいずれも形成されない領域である空セルが設けられてなる
請求項17に記載の半導体装置。 - 前記半導体基板は、SOI基板からなる
請求項1〜18のいずれか一項に記載の半導体装置。 - シリコン系半導体からなる半導体層の表面を選択的に酸化させてLOCOS膜を形成した後、このLOCOS膜を除去することによって、前記半導体層の表面に段差をつける
ことを特徴とする半導体装置の製造方法。
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