TWI536534B - 靜電放電防護元件 - Google Patents

Description

靜電放電防護元件

本發明係關於一種靜電放電(electrostatic discharge，ESD)防護元件，尤指一種可提供靜電放電電流沿垂直方向的導通路徑之靜電放電防護元件。

靜電放電(electrostatic discharge,ESD)的發生不利於半導體產品的性能可靠度，尤其是對尺寸朝向微型化發展的CMOS電晶體而言。在深次微米(deep-submicron)CMOS電晶體的生產技術中，隨著閘極厚度漸薄，崩潰電壓亦隨之趨小，因此在每一個輸入端皆須設置有效的靜電放電防護電路，避免過壓(overstress voltage)施加於閘極而損毀內部電路(internal circuit)。一般對於靜電放電防護電路的耐受度要求，在人體放電模式(human-body-model，HBM)下，通常需大於2000伏特(volt，V)，而在機械放電模式(machine model，MM)下，通常需大於200V。

習知避免靜電脈衝造成靜電崩潰(electrostatic breakdown)的方法，是利用一金屬氧化半導體場效電晶體(MOSFET)作為靜電放電防護電路元件。請參考第1圖，第1圖繪示了一習知保護內部電路的靜電放電防護電路之示意圖。如第1圖所示，靜電放電防護電路10係連接於一輸出/輸入墊12以及內部電路14，輸出/輸入墊12係 用來作為內部電路14與其外界之電子訊號的傳遞媒介。當有靜電電流訊號11從輸出/輸入墊12傳入時，靜電放電防護電路10可保護內部電路14避免因靜電電流過大而燒毀。一般而言，靜電放電防護電路10至少包含有一P型金屬氧化半導體(P-type metal-oxide semiconductor，PMOS)電晶體16以及一N型金屬氧化半導體(N-type metal-oxide semiconductor，NMOS)電晶體18，其中，PMOS電晶體16的汲極(drains)D及NMOS電晶體18的汲極D彼此相連接並藉由一導線20連接於內部電路14及輸出/輸入墊12，且PMOS電晶體16之源極(source)S同時連接於PMOS電晶體16之閘極(gate)G及一電源輸入端VDD，而NMOS電晶體18之源極S則同時連接於NMOS電晶體18之閘極G及一接地端VSS。此外，在PMOS電晶體16處會形成一第一寄生二極體(parasitic diode)22，而在NMOS電晶體18處亦會形成一第二寄生二極體24。

當有靜電經由電源輸入端VDD、輸出/輸入墊12、接地端VSS其中任兩端傳入靜電放電防護電路10而產生靜電流時，產生的靜電流係藉由第一寄生二極體22導通、第二寄生二極體24導通、PMOS電晶體16產生的驟迴崩潰(snapback breakdown)現象或者是NMOS電晶體18產生的驟迴崩潰現象來迅速地被導引掉。例如當一帶有靜電的外界物體同時接觸到電源輸入端VDD及輸出/輸入墊12而使輸出/輸入墊12的電位高於電源輸入端VDD的電位時，第一寄生二極體22即會導通以迅速將靜電導引掉；又例如當帶有靜電的外界物體同時接觸到輸出/輸入墊12及接地端VSS而使輸出/輸入墊12的電 位高於接地端VSS的電位時，NMOS電晶體18即會產生驟迴崩潰現象來迅速將靜電導引掉。

由於NMOS電晶體18之表面通道的反轉層接面深度極淺，因此當較大的靜電放電電流，典型的例子為1.33安培(ampere，Amp)(於人體放電模式2kV的狀態)，流經NMOS電晶體18的表面通道時，常會燒毀NMOS電晶體18，使靜電放電防護電路10無法正常作用，就算加大NMOS電晶體18的元件尺寸亦無法有效避免這樣的情形發生。因此，如何改善靜電放電防護電路中靜電放電防護元件的結構實為相關技術者所欲改進之課題。

本發明之目的之一在於提供一種靜電放電(electrostatic discharge，ESD)防護元件，以提高靜電放電防護元件的耐受度。

本發明之一較佳實施例是提供一種靜電放電防護元件。靜電放電防護元件包括一第一導電型半導體基底、一第一導電型井、一第二導電型埋入層以及一第二導電型井。第一導電型井設置於第一導電型半導體基底中，第二導電型埋入層設置於第一導電型井下方的第一導電型半導體基底中。第二導電型井將第一導電型井分隔為一第一井區與一第二井區，且第二導電型井接觸第二導電型埋入層，使第二導電型埋入層與第二導電型井共同用於隔離第一井區與第二井區。

本發明藉由設置第二井區於汲極摻雜區下方，使靜電放電電流可經由汲極摻雜區、第二井區與第二導電型埋入層沿垂直方向導通，也就是說，可增加靜電放電電流的行經路徑，避免靜電放電電流直接沿水平方向穿過通道區至源極摻雜區導出，進而防止靜電放電防護元件因靜電放電電流造成的熱量過大而損毀，以提高靜電放電防護元件的耐受度。另外，在本發明中第二井區是以第二導電型井分隔原有的第一導電型井而形成，因此，不需使用額外的光罩形成第二井區，亦有助於節省生產成本。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

本發明提供一靜電放電(electrostatic discharge，ESD)防護元件可設置於訊號輸入/輸出端與內部電路之間，用於導引靜電放電電流，以保護內部電路。請參考第2圖。第2圖繪示本發明一較佳實施例之靜電放電防護元件的示意圖。如第2圖所示，靜電放電防護元件100包括一第一導電型半導體基底102、一第二導電型埋入層104、至少一第一導電型井106、至少一第二導電型井108、一閘極結構110、一隔離結構112、一第一摻雜區114、一第二摻雜區116以及一第三摻雜區118。第一導電型係為N型或P型之一者，而第二導電型係為P型或N型之另一者。在本實施例中，第一導電型為P型， 第二導電型為N型，但不以此為限。第一導電型半導體基底102可包含一由砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。第二導電型埋入層104設置於第一導電型半導體基底102中，其係用於隔絕，例如防止電流訊號向下傳遞至第一導電型半導體基底102而造成漏電。

第一導電型井106設置於第一導電型半導體基底102中，其中第一導電型井106位於第二導電型埋入層104上，且與第二導電型埋入層104鄰接，也就是說，第二導電型埋入層104係設置於第一導電型井106下方的第一導電型半導體基底102中。

而第二導電型井108可將第一導電型井106分隔為一第二井區122與至少一第一井區120。在本實施例中，第二導電型井108之一深度實質上相等於第一導電型井106之一深度，且第一井區120之一摻質濃度、種類實質上相等於第二井區122之一摻質濃度、種類。第二導電型井108可將第一導電型井106分隔為多個具有相同深度的子井區，也就是說，各子井區之一深度，亦即第一井區120之深度以及第二井區122之深度，均係實質上相等於第一導電型井106之深度。值得注意的是，第二導電型井108位於第一井區120與第二井區122之間，而且第二導電型埋入層104係位於第二井區122的正下方並橫向延伸至部份第二導電型井108的下方，使第二導電型埋入層104同時完全接觸第二井區122與部份的第二導電型井108，也就是說，第二導電型埋入層104同時鄰接第二井區122與部 份第二導電型井108，且第二導電型埋入層104以不鄰接第一井區120為限，以避免影響靜電放電防護元件100本身的崩潰電壓(breakdown voltage)。在本實施例中，第二導電型井108係一環形井區，以環繞第二井區122，第二井區122之一剖面寬度係實質上小於第二導電型埋入層104之一剖面寬度，且第二井區122完全位於第二導電型埋入層104上方，未直接接觸第一導電型半導體基底102，因此，被第二導電型井108環繞的部分第一導電型井106，亦即第二井區122，將可被第二導電型埋入層104與第二導電型井108共同包覆，據此，第二導電型埋入層104與第二導電型井108可共同用於隔離第一井區120與第二井區122。

閘極結構110可包含一閘極介電層124、一閘極電極126以及一側壁子128，設置於第一導電型半導體基底102上，且閘極結構110未完全重疊第二導電型埋入層104。而閘極結構110的材質為習知技術者所熟知，其可包含多晶矽、金屬係化物或金屬等導體，故不在此贅述。具有第二導電型的第一摻雜區114設置於第一井區120中，具有第二導電型的第二摻雜區116設置於第二井區122中，也就是說，第一摻雜區114與第二摻雜區116分別位於閘極結構110的兩側。隔離結構112由介電材料組成，可包括場氧化(field oxide)層或淺溝渠隔離(shallow trench isolation，STI)等，設置於閘極結構110與第二摻雜區116之間，在本實施例中，隔離結構112較佳係環繞第二摻雜區116。隔離結構112可覆蓋第一井區120與第二導電型井108的交界，且隔離結構112可增加第一摻雜區114 與第二摻雜區116的間距，有助於緩和第一摻雜區114與第二摻雜區116之間的高電壓。另外，閘極結構110部分重疊隔離結構112且位於隔離結構112上，因此，閘極結構110未直接接觸第二導電型井108、第二井區122以及第二摻雜區116。在本實施例中，第一摻雜區114包括一源極，第二摻雜區116包括一汲極，閘極結構110包括一閘極，且隔離結構110包括一場氧化層，以共同構成半導體元件129例如高壓NMOS電晶體，但不以此為限。

第三摻雜區118設置於第一導電型井106的第一井區120中，且位於閘極結構110相對於第二摻雜區116的一側，也就是說，當第二摻雜區116位於閘極結構110的一側，第三摻雜區118與第一摻雜區114均位於閘極結構110的另一側。此外，第三摻雜區118具有與第一導電型井106相同的第一導電型，可用於調控第一導電型井106的電位。

請參考第3圖至第6圖。第3圖至第6圖繪示本發明一較佳實施例之靜電放電防護元件的製作方法示意圖。形成靜電放電防護元件的方法可包括下列步驟。如第3圖所示，首先，提供第一導電型半導體基底102，並進行一離子佈植製程以形成第二導電型埋入層104於第一導電型半導體基底102中。在本實施例中，第一導電型為P型，第二導電型為N型，但不以此為限。第一導電型半導體基底102可包含例如一由砷化鎵、矽覆絕緣層、磊晶層、矽鍺層或其他半導體基底材料所構成的P型基底，而第二導電型埋入層104可包括一 N型埋入層。接著，可再形成一磊晶層(圖未示)，以增厚第一導電型半導體基底102，例如以選擇性磊晶成長(selective epitaxial growth，SEG)製程形成一磊晶層於第二導電型埋入層104的上方。隨之，進行一離子佈植製程以形成第一導電型井106於磊晶層中，也就是說，形成第一導電型井106於第二導電型埋入層104上的第一導電型半導體基底102中，其中第一導電型井106包括一P型井。

然後，如第4圖所示，進行一離子佈植製程以形成至少一第二導電型井108於第一導電型井106中，以將第一導電型井106分隔為至少一第一井區120與第二井區122。第一導電型井106的數目以及第二導電型井108的數目，也就是說，形成的第一井區120的數目與形成第二井區122的數目，均不以此為限。在本實施例中，第二導電型井108包括一環形井區，其中第二導電型井108環繞第二井區122，且第二導電型井108之深度較佳係實質上相等於第一導電型井106之深度，以直接接觸第二導電型埋入層104，例如形成N型井(第二導電型井108)於P型井(第一導電型井106)中，使P型井被分隔為第一P型井區(第一井區120)與第二P型井區(第二井區122)，也就是說，在不需額外的圖案化遮罩之條件下，可同時形成多個子井區，且N型井、第一P型井區與第二P型井區均具有相同深度。值得注意的是，第二導電型井108的位置及所佔面積會影響到第一井區120與第二井區122的分佈狀況，當第二導電型井108的剖面寬度W1增加，第一井區120與第二井區122之間距也隨之 增加，使第二導電型井108用於隔絕第一井區120與第二井區122的效果越好。然而在後續形成的靜電放電防護元件之尺寸以及第一井區120所占面積係固定的條件下，剖面寬度W1的增加將會使第二井區122的面積減小，而降低後續形成的靜電防護元件的能力；相反地，當第二導電型井108的剖面寬度W1縮小，亦即第二導電型井108的所佔面積縮小，第一井區120與第二井區122之間距也隨之減少，將不利於第一井區120與第二井區122的隔絕效果。然而在後續形成的靜電放電防護元件之尺寸以及第一井區120所占面積係固定的條件下，剖面寬度W1的減少將會使第二井區122的面積增加，可增加後續形成的靜電防護元件的能力。其中第二導電型井108較佳係位於後續形成的閘極結構與後續形成的第二摻雜區之間，當第二導電型井108的剖面寬度W1小於一定值後，恐將導致靜電放電電流沿水平方向直接穿過第二導電型井108，而無法形成於垂直方向穿過第二井區122以釋放靜電放電電流之導通路徑，其中，此定值與後續形成的靜電放電防護元件之結構相關。第二導電型井108的位置及所佔面積均可根據製程需求調整。

接著，如第5圖所示，形成至少一隔離結構112，以及形成閘極結構110於第一導電型半導體基底102上，且閘極結構110部分重疊隔離結構112。隔離結構112由介電材料組成，包括場氧化層或淺溝渠隔離。隔離結構112較佳係同時覆蓋第一井區120與第二導電型井108之交界處以及第二井區122與第二導電型井108之交界處，但不以此為限。閘極結構110可包含閘極介電層124、閘極電 極126以及側壁子128。隔離結構112與閘極結構110的製程為習知技術者所熟知，故不在此贅述。

如第6圖所示，以閘極結構110、隔離結構112與一圖案化光阻(圖未示)作為遮罩，進行一離子佈植製程，以形成具有第二導電型的第一摻雜區114於第一井區120中以及具有第二導電型的第二摻雜區116於第二井區122中，其中第一摻雜區114與第二摻雜區116分別位於閘極結構110的兩側，且部分第二井區122較佳係位於第二摻雜區116與第二導電型井108之間，以隔絕具有相同導電型的第二摻雜區116與第二導電型井108。此外，一輕摻雜區(圖未示)也可選擇性形成於閘極介電層124與第一摻雜區114之間的第一井區120中。另外，在本實施例中，具有相同導電型的第二導電型埋入層104、第二導電型井108、第一摻雜區114以及第二摻雜區116，其摻雜濃度由濃至淡依序為第一摻雜區114以及第二摻雜區116(第一摻雜區114之摻雜濃度實質上相等於第二摻雜區116之摻雜濃度)，第二導電型埋入層104，以及第二導電型井108。而第一井區120以及第二井區122係將第一導電型井106分隔而得，因此，第一井區120之摻雜濃度、摻質種類實質上相等於第二井區122之摻雜濃度與摻質種類。接續再進行一離子佈植製程，以形成具有第一導電型的第三摻雜區118於第一井區120中，且第三摻雜區118位於閘極結構110相對於第二摻雜區116的一側，其中第三摻雜區118之摻雜濃度較佳係實質上大於第一導電型井106之摻雜濃度。第一摻雜區114、第二摻雜區116、第三摻雜區118的形成順序不以所述 為限。至此，完成靜電放電防護元件100的結構。

接下來，對靜電放電防護元件100中的靜電放電電流之導通路徑進行說明。請再參考第2圖，在本實施例中，第一摻雜區114、第三摻雜區118以及閘極結構110與一第一電源節點130電性連接，而第二摻雜區116與一第二電源節點132電性連接，其中第一電源節點130包括一低壓電源節點，第二電源節點132包括一高壓電源節點。當靜電放電事件發生時，第二電源節點132提供一高電壓訊號使半導體元件129導通時，一靜電放電電流將由第二摻雜區(亦即汲極)116流入，此時，隔離結構112可防止靜電放電電流直接穿過閘極介電層124流至閘極電極126而導致半導體元件129失效，另外，值得注意的是，本發明的第二井區122同時鄰接第二摻雜區116與第二導電型埋入層104，其中第二井區122完全位於第二導電型埋入層104上方，且被第二導電型井108環繞，因此，第二井區122之設置可使靜電放電電流沿第二井區122中之一垂直路徑R1、第二導電型埋入層104與第一導電型半導體基底102中之一路徑R2以及沿第二導電型井108的側壁之一路徑R3流動至閘極結構110，以緩和此靜電放電電流，隨後，靜電放電電流再通過閘極結構110下方的通道區之一路徑R4，由第一摻雜區(亦即源極)114導出。簡言之，本發明的靜電放電電流傳導的路徑包含汲極-第二井區-第二導電型埋入層-第一井區-通道區-源極，與習知技術中靜電放電防護元件僅具有水平方向傳導的路徑(亦即汲極-第一導電型井-通道區-源極)相比，本發明之第二井區122的設置增加靜電放電電流於垂直方 向的傳導路徑，避免靜電放電電流直接透過第一導電型井106沿水平方向穿過通道區(路徑R4)導出，故可有效防止靜電放電防護元件100因靜電放電電流造成的熱量過大而損毀，以大幅提高靜電放電防護元件100的耐受度例如二次崩潰電流值(second breakdown current，It2)。

下文將介紹本發明之其它較佳實施例，且為了便於比較各實施例之相異處並簡化說明，在下文之實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。請參考第7圖。第7圖繪示本發明另一較佳實施例之靜電放電防護元件的示意圖。如第7圖所示，靜電放電防護元件134包括第一導電型半導體基底102、第二導電型埋入層104、第一導電型井106、至少一第二導電型井136、閘極結構110、隔離結構112、第一摻雜區114、第二摻雜區116以及至少一第三摻雜區118。第一摻雜區114、第三摻雜區118以及閘極結構110與第一電源節點130電性連接，而第二摻雜區116與第二電源節點132電性連接。值得注意的是，與前述實施例相比，第二導電型井136係再向下延伸，使部份第二導電型井136位於第二導電型埋入層104中，也就是說，第二導電型井136之一深度實質上大於第一導電型井106之深度。此外，第三摻雜區118的數目不以一個為限，多個第三摻雜區118的設置有助於更加精準調控第一導電型井106，尤指第一井區120，的電位。本實施例除了第二導電型井136的設置方式以及第三摻雜區118的數目與前述實施例不同之外，各元件的材質、各元件的相 對位置以及靜電放電電流的釋放方式均與上述實施例相似，故不再贅述。在其他實施例中，也可將第二摻雜區116的中心線作為對稱軸，在第二摻雜區116相對於已形成的結構之一側，另外設置相同的閘極結構110、第一摻雜區114以及第三摻雜區118，以形成一具有對稱結構的靜電放電防護元件。

綜上所述，本發明藉由設置第二井區於汲極摻雜區下方，使靜電放電電流可經由汲極摻雜區、第二井區與第二導電型埋入層沿垂直方向導通，也就是說，可增加靜電放電電流的行經路徑，避免靜電放電電流直接沿水平方向穿過通道區至源極摻雜區導出，進而防止靜電放電防護元件因靜電放電電流造成的熱量過大而損毀，以提高靜電放電防護元件的耐受度。另外，在本發明中第二井區是以第二導電型井分隔原有的第一導電型井而形成，因此，不需使用額外的光罩以形成第二井區，亦有助於節省生產成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧靜電放電防護電路

12‧‧‧輸出/輸入墊

14‧‧‧內部電路

16‧‧‧PMOS電晶體

18‧‧‧NMOS電晶體

20‧‧‧導線

22‧‧‧第一寄生二極體

24‧‧‧第二寄生二極體

100‧‧‧靜電放電防護元件

102‧‧‧第一導電型半導體基底

104‧‧‧第二導電型埋入層

106‧‧‧第一導電型井

108‧‧‧第二導電型井

110‧‧‧閘極結構

112‧‧‧隔離結構

114‧‧‧第一摻雜區

116‧‧‧第二摻雜區

118‧‧‧第三摻雜區

120‧‧‧第一井區

122‧‧‧第二井區

124‧‧‧閘極介電層

126‧‧‧閘極電極

128‧‧‧側壁子

129‧‧‧半導體元件

130‧‧‧第一電源節點

132‧‧‧第二電源節點

134‧‧‧靜電放電防護元件

136‧‧‧第二導電型井

D‧‧‧汲極

G‧‧‧閘極

S‧‧‧源極

VDD‧‧‧電源輸入端

VSS‧‧‧接地端

R1，R2，R3，R4‧‧‧路徑

第1圖繪示了一習知保護內部電路的靜電放電防護電路之示意圖。

第2圖繪示本發明一較佳實施例之靜電放電防護元件的示意圖。

第3圖至第6圖繪示本發明一較佳實施例之靜電放電防護元件的製作方法示意圖。

第7圖繪示本發明另一較佳實施例之靜電放電防護元件的示意圖。

100‧‧‧靜電放電防護元件

102‧‧‧第一導電型半導體基底

104‧‧‧第二導電型埋入層

106‧‧‧第一導電型井

108‧‧‧第二導電型井

110‧‧‧閘極結構

112‧‧‧隔離結構

114‧‧‧第一摻雜區

116‧‧‧第二摻雜區

118‧‧‧第三摻雜區

120‧‧‧第一井區

122‧‧‧第二井區

124‧‧‧閘極介電層

126‧‧‧閘極電極

128‧‧‧側壁子

129‧‧‧半導體元件

130‧‧‧第一電源節點

132‧‧‧第二電源節點

R1，R2，R3，R4‧‧‧路徑

Claims (14)

1. 一種靜電放電(electrostatic discharge，ESD)防護元件，包括：一第一導電型井設置於一第一導電型半導體基底中；一第二導電型埋入層設置於該第一導電型井下方的該第一導電型半導體基底中；以及一第二導電型井將該第一導電型井分隔為一第一井區與一第二井區，其中該第一井區未接觸該第二導電型埋入層，且該第二導電型井以及該第二井區都直接接觸該第二導電型埋入層，使該第二導電型埋入層與該第二導電型井共同用於隔離該第一井區與該第二井區。
2. 如請求項1所述之靜電放電防護元件，其中該第二導電型井之一深度實質上相等於該第一導電型井之一深度。
3. 如請求項1所述之靜電放電防護元件，其中該第二導電型井之一深度實質上大於該第一導電型井之一深度。
4. 如請求項1所述之靜電放電防護元件，其中該第一井區之一深度以及該第二井區之一深度均實質上相等於該第一導電型井之一深度。
5. 如請求項1所述之靜電放電防護元件，其中該第二導電型埋入層鄰接該第二導電型井。
6. 如請求項1所述之靜電放電防護元件，其中該第二井區之一剖面寬度係實質上小於該第二導電型埋入層之一剖面寬度。
7. 如請求項6所述之靜電放電防護元件，其中該第二井區完全位於該第二導電型埋入層上方。
8. 如請求項1所述之靜電放電防護元件，其中該第一導電型為P型，該第二導電型為N型。
9. 如請求項1所述之靜電放電防護元件，其中該第二導電型井包括一環形井區，且該第二導電型井環繞該第二井區。
10. 如請求項1所述之靜電放電防護元件，另包括一閘極結構設置於該第一導電型半導體基底上，且該閘極結構與該第二導電型埋入層未完全彼此重疊。
11. 如請求項10所述之靜電放電防護元件，另包括：一具有第二導電型的第一摻雜區設置於該第一井區中；一具有第二導電型的第二摻雜區設置於該第二井區中，其中該第一摻雜區與該第二摻雜區分別位於該閘極結構的兩側；以及一具有第一導電型的第三摻雜區設置於該第一井區中，其中該第三摻雜區位於該閘極結構相對於該第二摻雜區的另一側。
12. 如請求項11所述之靜電放電防護元件，其中該第二井區位於該第二摻雜區與該第二導電型井之間。
13. 如請求項11所述之靜電放電防護元件，其中該第一摻雜區、該第三摻雜區以及該閘極結構與一第一電源節點電性連接。
14. 如請求項11所述之靜電放電防護元件，其中該第二摻雜區與一第二電源節點電性連接。