JP2008166323A - 半導体装置 - Google Patents
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Abstract
【課題】サージに対する素子破壊を防止できる半導体装置を提供する。
【解決手段】この半導体装置では、P型のウエル3とN型のウエル2とP型の半導体基板1とが構成する寄生トランジスタのパンチスルー耐圧を、ドレイン5−1,5−2とソース5−3,5−4との間の耐圧よりも低くした。したがって、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に上記寄生PNPトランジスタがブレークダウンするので、ドレイン領域をなすN型のドリフト層4−1,4−2またはソース領域をなすP型のウエル3へ侵入したサージ電流を上記寄生トランジスタを経由してP型の半導体基板1に流すことができる。
【選択図】図2
【解決手段】この半導体装置では、P型のウエル3とN型のウエル2とP型の半導体基板1とが構成する寄生トランジスタのパンチスルー耐圧を、ドレイン5−1,5−2とソース5−3,5−4との間の耐圧よりも低くした。したがって、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に上記寄生PNPトランジスタがブレークダウンするので、ドレイン領域をなすN型のドリフト層4−1,4−2またはソース領域をなすP型のウエル3へ侵入したサージ電流を上記寄生トランジスタを経由してP型の半導体基板1に流すことができる。
【選択図】図2
Description
この発明は、LDMOS(横型拡散MOS(Lateral Diffused Metal Oxide Semiconductor))半導体装置に関し、サージ電圧による素子内部破壊を抑制することを可能とした半導体装置に関する。
従来のLDMOSトランジスタを、図16〜図18を参照して説明する(特許文献1(特開2005−332891号)参照)。
図17に示すように、このNチャネル型LDMOSトランジスタは、半導体基板101上にN型ウエル102が形成され、このN型ウエル102内にN型ウエル102より浅くて濃度の高いドレイン領域となるドリフト層104が形成されている。また、このドレイン領域となるドリフト層104内に高濃度のN型ドレイン拡散層105−1が形成されている。
また、N型ウエル102内で上記ドレイン領域となるドリフト層104の両側にソース領域となるP型チャネル拡散領域103−1,103−2が形成されている。このP型チャネル拡散領域103−1内には、ドレイン拡散層105−1と同じように高濃度のN型ソース拡散105−2が形成されている。また、このN型ソース拡散105−2に隣接して高濃度P型拡散106−1が形成されている。この高濃度P型拡散106−1は、P型チャネル拡散領域103−1の電位を取るためのものである。
一方、このP型チャネル拡散領域103−2内には、ドレイン拡散層105−1と同じように高濃度のN型ソース拡散105−3が形成されている。また、このN型ソース拡散105−3に隣接して高濃度P型拡散106−2が形成されている。この高濃度P型拡散106−2は、P型チャネル拡散領域103−2の電位を取るためのものである。
また、P型チャネル拡散領域103−1,103−2上にゲート酸化膜(図示せず)を挟むようにゲート電極111が形成されている。また、図17において、112はソース電極であり、113はドレイン電極である。
上記Nチャネル型LDMOSトランジスタは、図16に示すように、ドレイン領域104とソース領域103を交互に格子状に配列していて、格子状に配列された最外周領域をソース領域103で終端している。
このような半導体装置において、サージ電圧が印加されるようなことがあると、図16に白抜きの矢印160とハッチングを施した矢印170とで示すようなサージ電流が生じる。なお、矢印160,170で示す方向は電子が流れる方向を示している。ここで、矢印170で示したサージ電流によって、ドレイン領域104およびソース領域103に局所的に電流が集中する。これにより、素子破壊や素子の電気的特性の劣化を引き起こすこととなり、サージによる十分な耐性を確保するに至っていない。
このようなサージによる電流集中を回避するために、図18に示すようなドレイン領域304とソース領域303の配列が提案されている。この配列では、ソース領域304とドレイン領域303を格子状に配列するが、このソース領域304とドレイン領域303の配列の最終端にはドレイン領域303だけを連続して配列している。この図18の配列によれば、サージ侵入によるサージ電流を矢印180で示す電子流によるものとし、図16の配列において矢印170で示した方向の電子流を無くすることができる。よって、サージ侵入によるサージ電流をドレイン領域304,ソース領域303に均等に分散して、局所的な電流集中を回避し、サージ耐性の向上を図っている。
ところで、上記図18の従来技術では、ドレイン領域303にサージが侵入した場合に、外周部に形成されたLDMOSトランジスタのドレイン領域303に局所的に電流が集中することを緩和できるが、サージによる過電流を素子(トランジスタ)に流すこと自体を回避するものではない。このため、サージによる素子特性の劣化または素子の破壊を招き、十分なサージ耐性の向上には至っていない。
特開2005−332891号公報
そこで、この発明の課題は、サージに対する素子破壊を防止できる半導体装置を提供することにある。
上記課題を解決するため、この発明の半導体装置は、第1導電型の半導体基板1と、
上記第1導電型の半導体基板上に形成された第2導電型のウエル2と、
上記第2導電型のウエル2上に形成されていると共に上記第2導電型のウエルよりも不純物濃度が高い第2導電型のドリフト層4と、
上記第2導電型のドリフト層4上に形成されていると共にドレインをなす第2導電型の拡散層5,5aと、
上記第2導電型のウエル2上に形成されている第1導電型のウエル3と、
上記第1導電型のウエル3上に形成されていると共にソースをなす第2導電型の拡散層5bとを備え、
上記第1導電型のウエル3と上記第2導電型のウエル2と上記第1導電型の半導体基板1とが構成する寄生トランジスタのパンチスルー耐圧を、上記ドレインとソースとの間の耐圧よりも低くしたことを特徴としている。
上記第1導電型の半導体基板上に形成された第2導電型のウエル2と、
上記第2導電型のウエル2上に形成されていると共に上記第2導電型のウエルよりも不純物濃度が高い第2導電型のドリフト層4と、
上記第2導電型のドリフト層4上に形成されていると共にドレインをなす第2導電型の拡散層5,5aと、
上記第2導電型のウエル2上に形成されている第1導電型のウエル3と、
上記第1導電型のウエル3上に形成されていると共にソースをなす第2導電型の拡散層5bとを備え、
上記第1導電型のウエル3と上記第2導電型のウエル2と上記第1導電型の半導体基板1とが構成する寄生トランジスタのパンチスルー耐圧を、上記ドレインとソースとの間の耐圧よりも低くしたことを特徴としている。
この発明の半導体装置によれば、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に上記寄生PNPトランジスタがブレークダウンさせるので、ドレイン領域をなす第2導電型のドリフト層、または、ソース領域をなす第1導電型のウエルへ侵入したサージ電流を上記寄生トランジスタを経由して第1導電型の半導体基板に流すことができる。これにより、内部素子の特性変動または、破壊を抑制できる。また、LDMOSトランジスタは高出力電流を要求されることが多いので、半導体装置においてLDMOSトランジスタの面積は大きく、よって、LDMOSトランジスタ自体がサージ電流による保護素子としての機能を十分に果すことができる。
また、一実施形態の半導体装置は、上記第2導電型のドリフト層4と上記第1導電型のウエル3は、上記第1導電型の半導体基板の表面に沿って交互に複数形成されていて、
上記複数の上記第2導電型のドリフト層4のうちで第2導電型のウエル2の最も周縁側に配置された第2導電型のドリフト層4と上記第1導電型の半導体基板1との間の耐圧を、上記ドレインとソースとの間の耐圧よりも低くした。
上記複数の上記第2導電型のドリフト層4のうちで第2導電型のウエル2の最も周縁側に配置された第2導電型のドリフト層4と上記第1導電型の半導体基板1との間の耐圧を、上記ドレインとソースとの間の耐圧よりも低くした。
この実施形態によれば、第2導電型のドリフト層4にサージ電圧が発生した場合に、上記ドレインとソースとの間の耐圧よりも低い第2導電型のドリフト層と第1導電型の半導体基板との間に電界集中させて、第1導電型のウエル3へのサージ侵入を防いで素子破壊を防止できる。
また、一実施形態の半導体装置では、上記ドレインとソースは、上記第1導電型の半導体基板の表面に沿って交互に格子状またはストライプ状に複数形成されている。
この実施形態によれば、第2導電型のウエル2の最も周縁側においてドレインとソースとが交互に配列されるので、第2導電型のウエルの最も周縁側にドレインだけを配置する場合に比べて、第2導電型のウエルの最周縁部分におけるチャネル面積を稼ぐことができる。よって、高出力電流を要求されるLDMOSにとっては有利になる。
また、一実施形態の半導体装置では、横型二重拡散MOSトランジスタと、第1のCMOSと、上記第1のCMOSよりも低い電圧で駆動可能な第2のCMOSとを備える。
この実施形態によれば、高電圧駆動を必要とするドライバIC、また高出力を必要とするLDMOSトランジスタ、およびその制御系CMOSを同一基板上に混載集積化することが可能となり、個々の部品点数の低減を図ることができ、コスト面や環境面においても有利である。
この発明の半導体装置によれば、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に寄生PNPトランジスタがブレークダウンさせるので、ドレイン領域をなす第2導電型のドリフト層、または、ソース領域をなす第1導電型のウエルへ侵入したサージ電流を上記寄生トランジスタを経由して第1導電型の半導体基板に流すことができる。これにより、内部素子の特性変動または、破壊を抑制できる。
以下、この発明を図示の実施の形態により詳細に説明する。
図1〜図3を参照して、この発明の半導体装置の実施形態を説明する。図1はこの実施形態の平面図であり、図2は図1のB−B’断面図であり、図3は図1のC−C’断面図である。
図2に示すように、この半導体装置は、P型の半導体基板1と、P型の半導体基板1上に形成されたN型のウエル2と、上記N型のウエル2上に形成されていると共に上記N型のウエル2よりも浅くかつ不純物濃度が高いドレイン領域となるN型のドリフト層4−1,4−2を備える。
また、この半導体装置は、上記N型のドリフト層4−1,4−2上に形成されていると共にドレインをなすN型の拡散層5−1,5−2を有する。また、この半導体装置は、N型のウエル2上に形成されているP型のウエル3を有する。また、この半導体装置は、このP型のウエル3上に形成されていると共にソースをなすN型の拡散層5−3,5−4とを備える。上記N型の拡散層5−1〜5−4は同じ不純物濃度であり、N型のドリフト層4−1,4−2よりも高濃度である。また、図2に示すように、このN型の拡散層5−3とN型の拡散層5−4との間にP型のウエル3よりも不純物濃度が高いP型高濃度拡散層6が形成されている。このP型高濃度拡散層6は、P型のウエル3の電位を取るためのものである。このP型高濃度拡散層6上にはソース電極52が形成されている。また、ドレインをなすN型拡散層5−1,5−2上にはドレイン電極53−1,53−2が形成されている。また、ゲート酸化膜(図示せず)上にゲート電極51−1,51−2が形成されている。
また、図3に、図1のC−C’断面を示す。図3に示すように、この半導体装置は、上記N型のウエル2上に形成されていると共に上記N型のウエル2よりも浅くかつ不純物濃度が高いドレイン領域となるN型のドリフト層14を備える。また、この半導体装置は、N型のドリフト層14上に形成されているN型の拡散層15−1を有する。このN型の拡散層15−1はドレインをなす。また、この半導体装置は、N型のウエル2上に形成されているP型のウエル13−1と、このP型のウエル13−1上に形成されているN型の拡散層15−2を有する。このN型の拡散層15−2はソースをなす。また、このN型の拡散層15−2に隣接してP型高濃度拡散層16−1が形成されている。このP型高濃度拡散層16−1はP型のウエル13−1よりも不純物濃度が高く、P型のウエル13−1の電位を取るためのものである。
また、この半導体装置は、N型のウエル2上に形成されているP型のウエル13−2と、このP型のウエル13−2上に形成されているN型の拡散層15−3,15−4を有する。このN型の拡散層15−3,15−4はソースをなす。また、このN型の拡散層15−3と15−4との間にP型高濃度拡散層16−2が形成されている。このP型高濃度拡散層16−2はP型のウエル13−2よりも不純物濃度が高く、P型のウエル13−2の電位を取るためのものである。また、P型高濃度拡散層16−1,16−2上にはソース電極62−1,62−2が形成されている。また、ドレインをなすN型拡散層15−1上にはドレイン電極63が形成されている。また、ゲート酸化膜(図示せず)上にゲート電極61−1,61−2が形成されている。
また、この実施形態では、図1に示すように、上記N型のドリフト層Dと上記P型のウエルSは、上記P型の半導体基板1の表面に沿って市松模様状に交互に複数形成されている。そして、上記複数のN型のドリフト層DのうちでN型のウエル2の最も周縁側に配置されたN型のドリフト層Dと上記P型の半導体基板1との間の耐圧を、ドレインをなすN型の拡散層5−1,5−2,15−1と、ソースをなすN型の拡散層5−3,5−4,15−2,15−3,15−4との間の耐圧よりも低くした。
したがって、この実施形態によれば、N型のドリフト層4−1にサージ電圧が発生した場合に、上記ドレイン5−1,15−1とソース5−3,15−2,15−3,15−4との間の耐圧よりも低いN型のドリフト層4−1とP型の半導体基板1との間に電界集中させて、図1,図2の矢印21で示すようにサージ電流を流し、P型のウエル3,13−1,13−2へのサージ侵入を防いで素子破壊を防止できる。
また、この実施形態では、P型のウエル3,13−1,13−2とN型のウエル2とP型の半導体基板1とが構成する寄生トランジスタのパンチスルー耐圧を、上記ドレイン5−1,5−2,15−1とソース5−3,5−4,15−2,15−3,15−4との間の耐圧よりも低くした。
したがって、この実施形態によれば、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に上記寄生PNPトランジスタがブレークダウンするので、ドレイン領域をなすN型のドリフト層4−1,4−2,14、または、ソース領域をなすP型のウエル3,13−1,13−2へ侵入したサージ電流を上記寄生トランジスタを経由してP型の半導体基板1に流すことができる。これにより、内部素子の特性変動または、破壊を抑制できる。
例えば、上記ドレイン5−1,5−2,15−1とソース5−3,5−4,15−2,15−3,15−4を有するMOSトランジスタの耐圧が20Vで、定格電圧が10Vであるとすると、上記寄生PNPトランジスタのパンチスルー耐圧を10Vを越えると共に20V未満の値に設定する。この寄生PNPトランジスタの耐圧は、P型のウエル3,13−1,13−2とP型の半導体基板1との間の距離と、N型のウエル2の不純物濃度とで決まる。
次に、図7〜図15を順に参照して、上記実施形態の半導体装置を製造する方法を説明する。なお、この半導体装置の製造方法では、LDMOSトランジスタだけでなく、低電圧駆動CMOSトランジスタおよび高電圧駆動CMOSトランジスタを備えている半導体装置を製造するが、ここでは、その工程断面図は省略する。
まず、図7に示すように、P型半導体基板1にLDMOSトランジスタのドレイン領域となるN型ウエル2を形成する。このN型ウエル2を形成する際の領域選択はフォトリソにて選択開口することで行った。なお、不純物としてはリンPをイオン注入し、高温の熱処理にて拡散させて、N型ウエル2を形成した。なお、このN型ウエル2は、低電圧駆動CMOSトランジスタのウエルおよび、高電圧駆動CMOSトランジスタのPチャネル用ウエルおよび、低電圧駆動CMOSトランジスタのPチャネルのフィールド反転防止用としても共用している。
次いで、図8に示すように、P型半導体基板1の表面に窒化シリコン膜90をデポし、フォトリソを通じて窒化シリコン膜90をパターニングする。次いで、図9に示すように、窒化シリコン90をマスクとして、例えば、1000〜1200℃で熱処理することにより、P型半導体基板1の表面を選択的に酸化させ、400〜800nmの酸化膜91を形成し、その後、窒化シリコン膜90を除去する。
次に、図10に示すように、チャネル領域となる部分をフォトリソにて選択開口し、イオン注入(ボロン)を行うことで、P型ウエル3を形成する。なお、このP型ウエル3,13−1,13−2は、低電圧駆動CMOSのNチャネルウエルおよび高耐圧駆動Pチャネルトランジスタ用のドレイン、ソース領域にも共用している。
次に、図11に示すように、P型ウエル3の形成と同様の方法で、N型のドリフト層(ドレイン領域)4−1,4−2,14となる部分を選択開口し、イオン注入(リン)を行う。このイオン注入は、最終的には上記N型ウエル2の濃度よりも高くなるように設定される。また、上記N型ウエル2の最外周におけるN型ドリフト層4−1とN型ウエル2の端との距離Daは、このN型ドリフト層4−1とP型半導体基板1との間の耐圧がチャネル領域CHの耐圧よりも低くなるように設定される。なお、このN型ドリフト層4−1は高電圧駆動Nチャネルトランジスタのドレイン、ソースのドリフト領域としても共用している。
次に、図12に示すように、熱処理により、P型半導体基板1の表面にゲート酸化膜(図示せず)をなす熱酸化膜を形成し、次いで、このゲート酸化膜の上に電極を成膜しフォトリソを通じてパターニングすることで、ゲート電極51−1が形成される。この熱処理により、上記ドレイン領域になるN型ドリフト層4−1とP型ウエル3とが同時に拡散されて、N型ドリフト層4−1およびP型ウエル3は、N型ウエル2よりも浅く形成される。このとき、P型ウエル3とN型ウエル2とP型半導体基板1とからなる寄生PNPトランジスタが形成される。ここで、P型ウエル3とP型半導体基板1との間の距離Dbは、LDMOSトランジスタのドレイン領域になるN型ドリフト層4−1とソース領域になるP型ウエル3との間の耐圧よりも、上記寄生PNP寄生トランジスタのパンチスルー耐圧の方が低くなるように設定される。
次に、図13に示すように、フォトリソにて選択開口しイオン注入(砒素)を行い、高濃度のN型拡散層を形成して、ドレインをなす高濃度のN型拡散層5−1およびソースをなす高濃度のN型拡散層5−2を形成する。なお、この高濃度のN型拡散層は低電圧駆動Nチャネルおよび高電圧駆動Nチャネル領域のドレインおよびソースにも共用される。
次に、図14に示すように、P型高濃度拡散層6をイオン注入(ボロン)によって形成する。このP型高濃度拡散層6は、P型ウエル3の電位を取るためのものである。なお、このP型高濃度拡散層6は、低電圧駆動Pチャネル領域および、高電圧駆動Pチャネル領域のドレインソースにも共用される。
次に、図15に示すように、P型半導体基板1上にCVD膜92を成膜,形成し、ドレインをなす高濃度のN型拡散層5−1,ソースをなす高濃度のN型拡散層5−2,ゲート電極51−1とのコンタクトを取るためのコンタクトホールを形成する。そして、このコンタクトホールを埋めるように、金属膜93(例えばアルミニウム)を配線材料として成膜し、フォトリソを通じて適宜パターニングする。これにより、ドレイン(高濃度のN型拡散層5−1),ソース(高濃度のN型拡散層5−2),ゲート電極51−1は、それぞれ、金属膜93で形成された配線に電気的に接続される。
尚、上記実施形態では、図1に示すように、N型ドリフト層DとP型ウエルSとを市松模様状に複数形成したが、図5に示すように、N型ドリフト層DとP型ウエルSとをストライプ状に交互に配置してもよい。また、図6に示すように、N型ドリフト層DとP型ウエルSとを斜め格子状に交互に配置してもよい。また、ソースの電位を0V固定とするような使い方をする場合には、図4に示すように、ソースをなすN型拡散層15−2を金属配線95によって、P型半導体基板1と同電位に配線することで、サージによる影響は皆無となる。また、上記実施形態では、第1導電型をP型とし第2導電型をN型としたが第1導電型をN型とし第2導電型をP型としてもよい。
1 P型半導体基板
2 N型ウエル
3、13−1、13−2、S P型ウエル
4−1、4−2、14、D N型ドリフト層
5−1、5−2、15−1 ドレインをなすN型拡散層
5−3、5−4、15−2〜15−4 ソースをなすN型拡散層
6、16−1、16−2 P型高濃度拡散層
51−1、51−2、61−1、61−2 ゲート電極
52、62−1、62−2 ソース電極
53−1、53−2、63 ドレイン電極
90 窒化シリコン膜
91 酸化膜
92 CVD膜
93 金属膜
2 N型ウエル
3、13−1、13−2、S P型ウエル
4−1、4−2、14、D N型ドリフト層
5−1、5−2、15−1 ドレインをなすN型拡散層
5−3、5−4、15−2〜15−4 ソースをなすN型拡散層
6、16−1、16−2 P型高濃度拡散層
51−1、51−2、61−1、61−2 ゲート電極
52、62−1、62−2 ソース電極
53−1、53−2、63 ドレイン電極
90 窒化シリコン膜
91 酸化膜
92 CVD膜
93 金属膜
Claims (4)
- 第1導電型の半導体基板と、
上記第1導電型の半導体基板上に形成された第2導電型のウエルと、
上記第2導電型のウエル上に形成されていると共に上記第2導電型のウエルよりも不純物濃度が高い第2導電型のドリフト層と、
上記第2導電型のドリフト層上に形成されていると共にドレインをなす第2導電型の拡散層と、
上記第2導電型のウエル上に形成されている第1導電型のウエルと、
上記第1導電型のウエル上に形成されていると共にソースをなす第2導電型の拡散層とを備え、
上記第1導電型のウエルと上記第2導電型のウエルと上記第1導電型の半導体基板とが構成する寄生トランジスタのパンチスルー耐圧を、上記ドレインとソースとの間の耐圧よりも低くしたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記第2導電型のドリフト層と上記第1導電型のウエルは、上記第1導電型の半導体基板の表面に沿って交互に複数形成されていて、
上記複数の上記第2導電型のドリフト層のうちで第2導電型のウエルの最も周縁側に配置された第2導電型のドリフト層と上記第1導電型の半導体基板との間の耐圧を、上記ドレインとソースとの間の耐圧よりも低くしたことを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
上記ドレインとソースは、上記第1導電型の半導体基板の表面に沿って交互に格子状またはストライプ状に複数形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
横型二重拡散MOSトランジスタと、第1のCMOSと、上記第1のCMOSよりも低い電圧で駆動可能な第2のCMOSとを備えることを特徴とする半導体装置。
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JP (1) | JP2008166323A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104009518A (zh) * | 2011-09-26 | 2014-08-27 | 万国半导体股份有限公司 | 电池充电电路 |
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- 2006-12-27 JP JP2006350918A patent/JP2008166323A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN104009518A (zh) * | 2011-09-26 | 2014-08-27 | 万国半导体股份有限公司 | 电池充电电路 |
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