JP2009141071A

JP2009141071A - 静電気保護用半導体素子

Info

Publication number: JP2009141071A
Application number: JP2007315046A
Authority: JP
Inventors: Hisashi Ishimabuse; 寿石間伏; Kiyoharu Hayakawa; 清春早川
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2007-12-05
Filing date: 2007-12-05
Publication date: 2009-06-25

Abstract

【課題】面積を増大させることなく、サージ耐量を向上させた静電気保護用半導体素子を提供することを課題とする。
【解決手段】
素子領域は、トレンチ形状のトレンチ絶縁膜５およびポリシリコン膜１１により、他の素子とは完全に絶縁分離されている。また、素子領域の上には、熱酸化処理によってＬｏｃｏｓ酸化膜１２が形成されており、このＬｏｃｏｓ酸化層１２の上には層間絶縁膜１３が形成され、層間絶縁膜１３を貫通するコレクタ電極１４、ベース電極１５、エミッタ電極１６が接続されている。ポリシリコン膜１１には、トレンチバイアス用電極１７が接続されており、トレンチバイアス用電極１７には、電源１８から負バイアスが印加される。この負バイアスにより、トレンチ絶縁膜５に近いｎ＋型埋め込み領域３及びｎ型半導体層４内に正孔が偏在し、これにより電子の流れの中心はｐｎ接合の中心だけではなく、トレンチ絶縁膜５側にシフトする。
【選択図】図１

Description

本発明は、他のトランジスタ回路や集積回路の入力端子に接続され、それらを静電気から保護するための静電気保護用半導体素子に関する。

従来より、自動車用途のＩＣ（Integrated Circuit）としてデジタル回路・アナログ回路・パワー素子などを混載した複合ＩＣが用いられている。このような複合ＩＣは、バイポーラ、横型ＭＯＳ（Metal Oxide Semiconductor）トランジスタやＣＭＯＳ（Complementary MOS）トランジスタ等を含んでおり、サージノイズの印加される厳しい車載環境での正常動作が要求されるため、トレンチ絶縁分離技術により回路間が完全に絶縁分離されるＳＯＩ（Silicon On Insulator）基板により製造される。

また、自動車用複合ＩＣではＥＳＤ（Electrostatic-Discharge）に対する耐量（サージ耐量）の要求も厳しく、１０ＫＶ〜１５ＫＶの高いＥＳＤ耐量保障が要求される。ＥＳＤ用保護素子には複合ＩＣを構成するデバイスを基に設計されるトランジスタ素子が用いられている。

このようなＥＳＤ用保護素子としてのトランジスタは、クランプトランジスタとして用いる場合が多い。クランプトランジスタの過電圧は、コレクタからベースへのアバランシェ電流をもたらし、ベースエミッタの順方向バイアスはコレクタ電流をさらに増大させるため、スナップバックと呼ばれる状態が発生する。

このスナップバック特性を利用すると、ＥＳＤ時におけるクランプトランジスタのクランプ電圧を低くできるため、ＥＳＤ保護動作時において、保護すべき内部回路を構成するＣＭＯＳ素子などのゲート破壊を起こす危険を防止できるＥＳＤ保護素子として適している（例えば、特許文献１参照）。
特開２００７−１９４５０９号公報

ところで、ＥＳＤ用保護素子としてのトランジスタでは、サージ耐量を向上させるために不純物濃度の高い埋込層が電流経路として用いられている。

しかしながら、埋込層とドレインとの境界にあるｐｎ接合部では、サージ電流が均一な幅で流れず、エミッタ領域の幅の中央部に偏って流れるため、ｐｎ接合部の極一部分が発熱源となり、素子破壊に至るという課題があった。

また、ｐｎ接合部の面積を拡大することによって電流を分散し、これによりサージ耐量を向上させることができるが、大面積化は生産性の低下を招き、コストの増大に繋がるという課題があった。

そこで、本発明は、面積を増大させることなくサージ耐量を向上させた静電気保護用半導体素子を提供することを目的とする。

本発明の一局面の静電気保護用半導体素子は、トレンチ絶縁膜及びポリシリコン膜を含む側面絶縁膜と、底面絶縁膜とにより、周囲と底面とが区画され、他の素子と電気的に絶縁分離されて、他の素子の静電破壊を防止するための静電気保護用半導体素子において、前記底面絶縁膜上に形成される第１導電型の埋め込み領域と、前記埋め込み領域の上に形成され、前記埋め込み領域よりも低キャリア濃度の第１導電型の半導体領域と、前記半導体領域の表面部に形成される第１導電型のコレクタ領域と、前記コレクタ領域とは離間して前記半導体領域の表面部に形成される第２導電型のベース領域と、前記第２導電型のベース領域の表面部に形成される第１導電型のエミッタ領域とを含み、前記ポリシリコン膜には、前記半導体領域内の小数キャリアを引き寄せ得る極性の電位が印加される。

また、前記ポリシリコン膜に印加される電位は、前記半導体領域内の多数キャリアが前記小数キャリアと結合することにより、前記ベース領域と前記埋め込み領域との境界での発熱温度がシリコンの融点よりも低くなるように設定されてもよい。

また、前記ポリシリコン膜に印加される電位は、前記トレンチ絶縁膜の耐圧よりも低いバイアスであってもよい。

本発明によれば、面積を増大させることなく、サージ耐量を向上させた静電気保護用半導体素子を提供できるという特有の効果が得られる。

以下、本発明の静電気保護用半導体素子を適用した実施の形態について説明する。

図１は、本実施の形態の静電気保護用半導体素子の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。

図１（ｂ）に示すように、ｐ型の半導体基板１の上には、埋め込み絶縁膜２、ｎ＋型埋め込み領域３、及びｎ型半導体層４が形成されている。この図１には、１つの静電気保護用半導体素子のみを示す。この静電気保護用半導体素子の素子領域は、側面のトレンチに形成されたトレンチ絶縁膜５で区画されるとともに、トレンチ絶縁膜５と埋め込み絶縁膜２とにより、静電気から保護すべき他の素子と絶縁分離されている。

ｎ＋型埋め込み領域３は、ｎ型半導体層４の埋め込み絶縁膜２に平行に形成される高電子濃度のｎ＋型埋め込み領域３であり、不純物（典型的にはホスフィン（Ｐ））を注入することにより、不純物濃度が１×１０^２０／ｃｍ^３程度に設定されている。

ｎ型半導体層４は、不純物（典型的にはホスフィン（Ｐ））を注入することにより、不純物濃度が１×１０^１５／ｃｍ^３程度に設定される半導体層である。

素子領域は、ｎ＋型埋め込み領域３とｎ型半導体層４に形成されており、素子領域内には、ｎ+型コレクタシンク領域６とｐ型ベースシンク領域７が形成されている。ｎ+型コレクタシンク領域６は、ｎ型半導体層４の表面から不純物（典型的にはホスフィン（Ｐ））を注入することにより、不純物濃度が１×１０^２０／ｃｍ^３程度に設定されている。また、ｐ型ベースシンク領域７は、ｎ型半導体層４の表面から不純物（典型的には、ボロン（Ｂ））を注入することにより、導電型がｐ型にされているベースシンク領域である。このｐ型ベースシンク領域７の不純物注入度は、１×１０^１７／ｃｍ^３程度に設定されている。

ｎ+型コレクタシンク領域６の表面部には、高電子濃度のｎ+型コレクタ領域８が形成され、ｐ型ベースシンク領域７の表面部には、高電子濃度のｎ+型エミッタ領域９と高正孔濃度のｐ+型ベース領域１０が間隙を隔てて形成されている。

ｎ+型コレクタ領域８及びｎ+型エミッタ領域９は、ｎ+型コレクタシンク領域６の表面から不純物（典型的にはホスフィン（Ｐ））を注入することにより、ともに不純物濃度が１×１０^２０／ｃｍ^３程度に設定されている。

ｎ＋型埋め込み領域３とｎ+型コレクタ領域８は、ｎ+型コレクタシンク領域６によって低抵抗で接続される。

ｐ型ベースシンク領域７は、表面部でｎ+型エミッタ領域９とｐ+型ベース領域１０を内包するとともに、底面部でｎ＋型埋め込み領域３に接続されている。

このような構成の素子領域は、トレンチ形状のトレンチ絶縁膜５およびポリシリコン膜１１により、他の素子とは完全に絶縁分離されている。

また、素子領域の上には、熱酸化処理によってＬｏｃｏｓ酸化膜１２が形成されており、このＬｏｃｏｓ酸化層１２の上には層間絶縁膜１３が形成されている。

Ｌｏｃｏｓ酸化層１２は、ｎ+型コレクタ領域８、ｎ+型エミッタ領域９、及びｐ+型ベース領域１０の上には形成されておらず、ｎ+型コレクタ領域８、ｎ+型エミッタ領域９、及びｐ+型ベース領域１０には、層間絶縁膜１３を貫通するコレクタ電極１４、ベース電極１５、エミッタ電極１６が接続されている。

また、ポリシリコン膜１１には、Ｌｏｃｏｓ酸化層１２及び層間絶縁膜１３を貫通するトレンチバイアス用電極１７が接続されている。このトレンチバイアス用電極１７には、電源１８が接続されており、負バイアスＶtrenchが印加されるように構成されている。

以上のような断面構造を有する本実施の形態の静電気保護用半導体素子は、平面視では図１（ａ）に示すような構造であり、周囲がトレンチ絶縁膜５に囲まれたＬｏｃｏｓ酸化層１２内に、ｎ+型コレクタシンク領域６とｐ型ベースシンク領域７があり、ｎ+型コレクタシンク領域６内にはｎ+型コレクタ領域８が内包され、ｐ型ベースシンク領域７内にはｎ+型エミッタ領域９とｐ+型ベース領域１０が内包されている。なお、図１（ａ）に示す矢印については後述する。

「動作」
エミッタ電極１６を接地した状態でコレクタ電極１４にＥＳＤ電圧として３０００（Ｖ）を印加すると、エミッタ電極１６、ｎ+型コレクタ領域８、ｎ+型コレクタシンク領域６、ｎ＋型埋め込み領域３、ｐ型ベースシンク領域７、及びｎ+型エミッタ領域９を通じて、エミッタ電極１６に電流が流れる。この電流は、ｎ＋型埋め込み領域３とｐ型ベースシンク領域７とのｐｎ接合を通じて流れる。このとき、トレンチバイアス用電極１７に印加される負バイアスは、図１（ａ）に矢印で示すようにトレンチ絶縁膜５を介してｐ型ベースシンク領域７に向けて印加される。この負バイアスにより、トレンチ絶縁膜５に近いｎ＋型埋め込み領域３及びｎ型半導体層４内に正孔が偏在し、これにより電子の流れの中心はｐｎ接合の中心だけではなく、トレンチ絶縁膜５側にシフトする。

図２は、トレンチバイアス用電極１７に印加される電圧Ｖtrenchと、ｎ＋型埋め込み領域３及びｐ型ベースシンク領域７のｐｎ接合の中心における格子温度（Lattice Temperature）との関係を示すシミュレーション結果である。このシミュレーション結果は、図１に示す静電気保護半導体素子によって得られるものである。

図２に示すように、電圧Ｖtrenchの値が０（Ｖ）から−４００（Ｖ）に低下するに従って、格子温度が約１２２０（Ｋ）から約１１３０（Ｋ）まで低下していることが分かる。

図３は、ＨＢＭ（Human Body Model）によるＥＳＤ電圧をコレクタ電極１４に印加した場合の最大格子温度分布を示すシミュレーション結果であり、（ａ）は図１（ｂ）に示す本実施の形態の静電気保護用半導体素子の構造、（ｂ）は電圧Ｖtrenchが−４００（Ｖ）の場合の結果、（ｃ）は電圧Ｖtrenchが０（Ｖ）の場合の結果を示す。

図３（ｃ）に示すように、電圧Ｖtrenchが０（Ｖ）の場合は、発熱中心がｎ＋型埋め込み領域３とｐ型ベースシンク領域７とのｐｎ接合の中心に集中している。これに対して、電圧Ｖtrenchが−４００（Ｖ）の場合は、図３（ｂ）に示されるように、発熱中心がｎ＋型埋め込み領域３とｐ型ベースシンク領域７とのｐｎ接合の中心だけではなく、トレンチ絶縁膜５の方にも分散していることが分かる。

これは、ポリシリコン膜１１に負バイアス（Ｖtrench＝−４００（Ｖ））を印加したことにより、トレンチ絶縁膜５に小数キャリアである正孔が引き寄せられ、ｎ＋型埋め込み領域３内を流れる電子がトレンチ絶縁膜５付近の正孔と結合したため、Ｖtrench＝０（Ｖ）の場合よりもｎ＋型埋め込み領域３とｐ型ベースシンク領域７とのｐｎ接合の中心に集中する電子が減少したためである。

このように、トレンチバイアス用電極１７に電圧Ｖtrenchとして負バイアスを印加すると、発熱中心が発熱中心がｎ＋型埋め込み領域３とｐ型ベースシンク領域７とのｐｎ接合の中心だけではなく、トレンチ絶縁膜５の方にも分散するため、図２に示すように、ｎ＋型埋め込み領域３及びｐ型ベースシンク領域７のｐｎ接合の中心における格子温度が低下する。

本実施の形態によれば、上述のようにｎ＋型埋め込み領域３とｐ型ベースシンク領域７とのｐｎ接合の中心に集中する電子が減少させることができるため、素子破壊に対する耐性を向上させた静電気保護用半導体素子を提供することができる。

また、ｎ＋型埋め込み領域３及びｐ型ベースシンク領域７のｐｎ接合の中心における格子温度が低下されるので、従来よりもサージ耐量を向上させることができる。

さらに、サージ耐量の向上を面積の増大を伴わずに実現できるため、製造コストの上昇を抑制することができる。

以上により、従来の静電気保護用半導体素子に比べて、ＥＳＤ耐量を２〜３倍向上できる。

なお、以上では、ｎｐｎ型のトランジスタを静電気保護用半導体素子として用いる場合について説明したが、ｐｎｐ型を用いる場合は、各領域等の導電型を反転させればよい。また、この場合、トレンチバイアス用電極１７には、小数キャリアである電子を引き寄せうるように正バイアスを印加すればよい。

なお、半導体基板１、埋め込み絶縁膜２、及びｎ型半導体基板４は、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）ウェハであってもよい。

以上、本発明の例示的な実施の形態の静電気保護用半導体素子について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

本実施の形態の静電気保護用半導体素子の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ矢視断面図である。トレンチバイアス用電極１７に印加される電圧Ｖtrenchと、ｎ＋型埋め込み領域３及びｐ型ベースシンク領域７のｐｎ接合の中心における格子温度（LatticeTemperature）との関係を示すシミュレーション結果である。ＨＢＭ（Human Body Model）によるＥＳＤ電圧をコレクタ電極１４に印加した場合の最大格子温度分布を示すシミュレーション結果であり、（ａ）は図１（ｂ）に示す本実施の形態の静電気保護用半導体素子の構造、（ｂ）は電圧Ｖtrenchが−４００（Ｖ）の場合の結果、（ｃ）は電圧Ｖtrenchが０（Ｖ）の場合の結果を示す。

符号の説明

１半導体基板
２埋め込み絶縁膜
３ｎ＋型埋め込み領域
４ｎ型半導体基板
５トレンチ絶縁膜
６ｎ+型コレクタシンク領域
７ｐ型ベースシンク領域
８ｎ+型コレクタ領域
９ｎ+型エミッタ領域
１０ｐ+型ベース領域
１１ポリシリコン膜
１２Ｌｏｃｏｓ酸化膜
１３層間絶縁膜
１４コレクタ電極
１５ベース電極
１６エミッタ電極
１７トレンチバイアス用電極
１８電源

Claims

トレンチ絶縁膜及びポリシリコン膜を含む側面絶縁膜と、底面絶縁膜とにより、周囲と底面とが区画され、他の素子と電気的に絶縁分離されて、他の素子の静電破壊を防止するための静電気保護用半導体素子において、
前記底面絶縁膜上に形成される第１導電型の埋め込み領域と、
前記埋め込み領域の上に形成され、前記埋め込み領域よりも低キャリア濃度の第１導電型の半導体領域と、
前記半導体領域の表面部に形成される第１導電型のコレクタ領域と、
前記コレクタ領域とは離間して前記半導体領域の表面部に形成される第２導電型のベース領域と、
前記第２導電型のベース領域の表面部に形成される第１導電型のエミッタ領域と
を含み、前記ポリシリコン膜には、前記半導体領域内の小数キャリアを引き寄せ得る極性の電位が印加される、静電気保護用半導体素子。
前記ポリシリコン膜に印加される電位は、前記半導体領域内の多数キャリアが前記小数キャリアと結合することにより、前記ベース領域と前記埋め込み領域との境界での発熱温度がシリコンの融点よりも低くなるように設定される、請求項１に記載の静電気保護用半導体素子。
前記ポリシリコン膜に印加される電位は、前記トレンチ絶縁膜の耐圧よりも低いバイアスである、請求項１又は２に記載の静電気保護用半導体素子。