JP2007095827A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2007095827A
JP2007095827A JP2005280520A JP2005280520A JP2007095827A JP 2007095827 A JP2007095827 A JP 2007095827A JP 2005280520 A JP2005280520 A JP 2005280520A JP 2005280520 A JP2005280520 A JP 2005280520A JP 2007095827 A JP2007095827 A JP 2007095827A
Authority
JP
Japan
Prior art keywords
diffusion layer
type
layer
conductivity type
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005280520A
Other languages
English (en)
Inventor
Seiji Otake
誠治 大竹
Makoto Kanda
良 神田
Shuichi Kikuchi
修一 菊地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2005280520A priority Critical patent/JP2007095827A/ja
Priority to TW095134934A priority patent/TW200713493A/zh
Priority to CNB2006101270376A priority patent/CN100454545C/zh
Priority to US11/526,869 priority patent/US7485922B2/en
Publication of JP2007095827A publication Critical patent/JP2007095827A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】分離領域を構成するＰ型の拡散層の横方向への拡散を抑制し、デバイスサイズを縮小した半導体装置の提供。
【解決手段】Ｐ型の単結晶シリコン基板６上にＮ型のエピタキシャル層８が形成されている。基板６及びエピタキシャル層８は、分離領域３により複数の素子形成領域に区画されている。分離領域３は、Ｐ型の埋込拡散層とＰ型の拡散層とが連結して形成されている。そして、Ｐ型の埋込拡散層は、Ｎ型の埋込拡散層７、３０とＰＮ接合領域を形成している。一方、Ｐ型の拡散層は、Ｎ型の拡散層１９、４０とＰＮ接合領域を形成している。
【選択図】 図１

Description

本発明は、分離領域の拡散広がりを抑え、デバイスサイズを縮小する半導体装置及びその製造方法に関する。
従来の半導体装置では、Ｐ型の単結晶シリコン基板上にＮ型のエピタキシャル層が形成されている。基板及びエピタキシャル層は、Ｐ型の分離領域により複数の島領域に区画されている。島領域には、例えば、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタ、ＮＰＮ型バイポーラトランジスタ等が形成されている。そして、Ｐ型の分離領域は、熱拡散法により基板及びエピタキシャル層の深さ方向、横方向に拡散し、Ｎ型のエピタキシャル層とＰＮ接合領域を形成している（例えば、特許文献１参照。）。
特開２００３−１９７７９３号公報（第５−６頁、第１図）
上述したように、従来の半導体装置では、分離領域を構成する拡散層は、深さ方向及び横方向へと拡散している。そして、分離領域に区画される領域に対して、Ｎチャネル型ＭＯＳトランジスタ等の様々な素子を形成している。このとき、分離領域を構成するＰ型の拡散層は、素子を形成する最も濃度の低いＮ型領域、例えば、エピタキシャル層とＰＮ接合領域を形成している。しかしながら、分離領域を構成するＰ型の拡散層は、最も濃度の低いＮ型領域と接する構造のため、Ｐ型の拡散層は、その拡散広がりが抑制されず、その横方向拡散幅が広くなり、デバイスサイズを縮小し難いという問題がある。
また、従来の半導体装置の製造方法では、基板とエピタキシャル層との境界からＰ型の埋込拡散層を形成し、エピタキシャル層の表面からＰ型の拡散層を形成し、両拡散層を連結させ、分離領域を形成する。そして、Ｐ型の埋込拡散層は、その不純物濃度が高く、熱処理時間が長くなるため、横方向拡散幅が広くなり、デバイスサイズを縮小し難いという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層を複数の素子形成領域へと区画する分離領域と、一方の前記素子形成領域に形成された第１の半導体素子と、前記一方の素子形成領域に隣接し、他方の前記素子形成領域に形成された第２の半導体素子とを有し、前記一方の素子形成領域と前記他方の素子形成領域との間に位置する前記分離領域は、複数の第１の導電型の拡散層が連結して形成され、前記第１の導電型の拡散層のそれぞれは、前記第１の半導体素子を構成する第２の導電型の拡散層及び前記第２の半導体素子を形成する第２の導電型の拡散層とＰＮ接合領域を形成していることを特徴とする。従って、本発明では、分離領域を構成する第１の導電型の拡散層の拡散広がりを抑えることで、デバイスサイズを縮小することができる。
また、本発明の半導体装置では、前記分離領域を構成し、前記半導体層表面から形成されている第１の導電型の拡散層は、不純物濃度の異なる複数の拡散層が重畳して形成され、最も不純物濃度の低い拡散層により前記ＰＮ接合領域を形成していることを特徴とする。従って、本発明では、ＰＮ接合領域近傍における第１の導電型の拡散層の不純物濃度を低濃度とすることで、耐圧特性を向上させることができる。
また、本発明の半導体装置では、前記半導体層表面から形成されている第１の導電型の拡散層は、その中心部へ向かう程不純物濃度が高くなるように、前記複数の拡散層が重畳していることを特徴とする。従って、本発明では、分離領域の半導体層表面近傍領域の不純物濃度を高くすることで、分離領域での低抵抗化や金属配線層による分離領域表面の反転を防止することができる。
また、本発明の半導体装置の製造方法では、第１の導電型の半導体基板を準備し、前記基板に分離領域用の第１の導電型の埋込拡散層及び半導体素子用の第２の導電型の埋込拡散層を形成し、前記基板上に第２の導電型のエピタキシャル層を形成した後、前記エピタキシャル層表面から前記分離領域用の第１の導電型の拡散層及び前記半導体素子用の第２の導電型の拡散層とを形成する半導体装置の製造方法において、前記第１の導電型の埋込拡散層と前記第２の導電型の埋込拡散層とによりＰＮ接合領域を形成することで、前記第２の導電型の埋込拡散層により前記第１の導電型の埋込拡散層の横方向拡散を抑制し、前記第１の導電型の拡散層と前記第２の導電型の拡散層とによりＰＮ接合領域を形成することで、前記第２の導電型の拡散層により前記第１の導電型の拡散層の横方向拡散を抑制することを特徴とする。従って、本発明では、分離領域を構成する第１の導電型の埋込拡散層及び拡散層は、第２の導電型の埋込拡散層及び拡散層に横方向拡散が抑制される。そして、分離領域の広がりを抑えることで、デバイスサイズを縮小することができる。
また、本発明の半導体装置の製造方法では、前記第１の導電型の拡散層は、不純物濃度の異なる複数の拡散層を重畳させ、最も不純物濃度の低い拡散層を最も幅広く形成し、前記第２の導電型の拡散層とＰＮ接合領域を形成することを特徴とする。従って、本発明では、第１の導電型の拡散層は、最も不純物濃度の低い拡散層が最外周に位置し、ＰＮ接合領域近傍における第１の導電型の拡散層の不純物濃度を低下させることで、耐圧特性を向上させることができる。
本発明では、分離領域を構成する第１の導電型の拡散層が、半導体素子を構成する第２の導電型の拡散層とＰＮ接合領域を形成している。この構造により、第１の導電型の拡散層の横方向拡散を抑制し、デバイスサイズを縮小することができる。
また、本発明では、分離領域において、エピタキシャル層表面から形成される第１の導電型の拡散層は、不純物濃度の異なる複数の拡散層から形成されている。そして、最も不純物濃度の低い拡散層により、ＰＮ接合領域を形成している。この構造により、分離領域での耐圧特性を向上させることができる。
また、本発明では、分離領域において、エピタキシャル層表面から形成される第１の導電型の拡散層は、中心部へ向かう程不純物濃度が高くなるように形成されている。この構造により、分離領域での低抵抗化や金属配線層による分離領域の表面反転を防止することができる。
また、本発明では、分離領域を構成する第１の導電型の拡散層の横方向への拡散広がりを第２の導電型の拡散層により抑制しながら、第１の導電型の拡散層を形成する。この製造方法により、分離領域の形成領域を第２の導電型の拡散層により調整でき、デバイスサイズを縮小することができる。
以下に、本発明の一実施の形態である半導体装置について、図１から図２を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図２（Ｂ）は、従来の半導体装置を説明するための断面図である。
図１に示す如く、分離領域３、４、５で区画された１つの素子形成領域にはＮチャネル型ＤＭＯＳ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１が形成され、別の素子形成領域にはＮチャネル型ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２が形成されている。尚、本実施の形態のＮチャネル型ＤＭＯＳトランジスタ１が本発明の「第１の半導体素子」に対応し、本実施の形態のＮチャネル型ＬＤＭＯＳトランジスタ２が本発明の「第２の半導体素子」に対応する。そして、本実施の形態では、Ｎチャネル型ＤＭＯＳトランジスタ１及びＮチャネル型ＬＤＭＯＳトランジスタ２に限定するものではない。例えば、ＮＰＮトランジスタ、ＰＮＰトランジスタの場合でも良い。
先ず、Ｎチャネル型ＤＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板６と、Ｎ型の埋込拡散層７と、Ｎ型のエピタキシャル層８と、バックゲート領域として用いられるＰ型の拡散層９、１０と、ソース領域として用いられるＮ型の拡散層１１、１２と、ドレイン領域として用いられるＮ型の拡散層１３、１４と、ゲート電極１５とから構成されている。
Ｎ型のエピタキシャル層８が、Ｐ型の単結晶シリコン基板６上に形成されている。基板６とエピタキシャル層８には、Ｎ型の埋込拡散層７が形成されている。尚、本実施の形態での基板６及びエピタキシャル層８が本発明の「半導体層」に対応する。そして、本実施の形態では、基板６上に１層のエピタキシャル層８が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
Ｐ型の拡散層９が、エピタキシャル層８に形成されている。Ｐ型の拡散層９には、その形成領域を重畳させるように、Ｐ型の拡散層１０が形成されている。Ｐ型の拡散層９、１０は、バックゲート領域として用いられる。尚、Ｐ型の拡散層９、１０は重畳して形成されており、以下、Ｐ型の拡散層９として説明する。
Ｎ型の拡散層１１、１３が、Ｐ型の拡散層９に形成されている。Ｎ型の拡散層１１は、ソース領域として用いられる。Ｎ型の拡散層１３は、ドレイン領域として用いられる。Ｎ型の拡散層１１にはＮ型の拡散層１２が形成され、Ｎ型の拡散層１３にはＮ型の拡散層１４が形成されている。この構造により、ドレイン領域はＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造となる。そして、Ｎ型の拡散層１１、１３間に位置するＰ型の拡散層９は、チャネル領域として用いられる。チャネル領域上方のエピタキシャル層８上面のシリコン酸化膜１６はゲート酸化膜として用いられる。
ゲート電極１５は、ゲート酸化膜上面に形成されている。ゲート電極１５は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている。タングステンシリサイド膜の上面にシリコン酸化膜が形成されている。
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１７、１８が、エピタキシャル層８に形成されている。ＬＯＣＯＳ酸化膜１７、１８の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。Ｐ型の拡散層９とＰ型の分離領域３、４との間のＬＯＣＯＳ酸化膜１７、１８の下方には、Ｎ型の拡散層１９、２０が形成されている。Ｎ型の拡散層１９、２０は、エピタキシャル層８表面が反転し、Ｐ型の拡散層９とＰ型の分離領域３、４とがショートすることを防止している。
絶縁層２１が、エピタキシャル層８上面に形成されている。絶縁層２１は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングにより、絶縁層２１にコンタクトホール２２、２３、２４が形成されている。
コンタクトホール２２、２３、２４には、バリアメタル膜２５及びタングステン（Ｗ）膜２６が埋設されている。タングステン膜２６の表面には、アルミ合金（例えば、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ）膜及びバリアメタル膜が選択的に形成され、ソース電極２７、ドレイン電極２８及びバックゲート電極２９が形成されている。尚、図１に示した断面では、ゲート電極１５への配線層は図示していないが、その他の領域で配線層と接続している。
一方、Ｎチャネル型ＬＤＭＯＳトランジスタ２は、主に、Ｐ型の単結晶シリコン基板６と、Ｎ型の埋込拡散層３０と、Ｎ型のエピタキシャル層８と、バックゲート領域として用いられるＰ型の拡散層３１、３２と、ソース領域として用いられるＮ型の拡散層３３と、ドレイン領域として用いられるＮ型の拡散層３４、３５と、ゲート電極３６とから構成されている。
Ｎ型のエピタキシャル層８が、Ｐ型の単結晶シリコン基板６上に形成されている。基板６とエピタキシャル層８には、Ｎ型の埋込拡散層３０が形成されている。
Ｐ型の拡散層３１が、エピタキシャル層８に形成されている。Ｐ型の拡散層３１には、その形成領域を重畳させるように、Ｐ型の拡散層３２が形成されている。そして、Ｐ型の拡散層３１、３２は、バックゲート領域として用いられる。
Ｎ型の拡散層３３が、Ｐ型の拡散層３１に形成されている。Ｎ型の拡散層３３は、ソース領域として用いられる。そして、Ｎ型の拡散層３３とＰ型の拡散層３２とはソース電極に接続し、同電位となる。
Ｎ型の拡散層３４、３５が、エピタキシャル層８に形成されている。Ｎ型の拡散層３４、３５はドレイン領域として用いられる。そして、ゲート電極３６下方に位置し、Ｎ型の拡散層３３とＮ型の拡散層３４との間に位置するＰ型の拡散層３１は、チャネル領域として用いられる。チャネル領域上方のエピタキシャル層８上面のシリコン酸化膜３７はゲート酸化膜として用いられる。
ゲート電極３６は、ゲート酸化膜上面に形成されている。ゲート電極３６は、例えば、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている。タングステンシリサイド膜の上面にシリコン酸化膜が形成されている。
ＬＯＣＯＳ酸化膜３８、３９が、エピタキシャル層８に形成されている。ＬＯＣＯＳ酸化膜３８、３９の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。Ｎ型の拡散層３４とＰ型の分離領域３、５との間のＬＯＣＯＳ酸化膜３８、３９の下方には、Ｎ型の拡散層４０、４１が形成されている。Ｎ型の拡散層４０、４１は、エピタキシャル層８表面が反転することを防止している。
コンタクトホール４２、４３、４４が絶縁層２１に形成されている。コンタクトホール４２、４３、４４には、バリアメタル膜２５及びタングステン（Ｗ）膜２６が埋設されている。タングステン膜２６の表面には、アルミ合金（例えば、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ）膜及びバリアメタル膜が選択的に形成され、ソース電極４５、ドレイン電極４６が形成されている。尚、図１に示した断面では、ゲート電極３６への配線層は図示していないが、その他の領域で配線層と接続している。
図２（Ａ）に示す如く、分離領域３は、基板６とエピタキシャル層８との両領域に渡り形成されたＰ型の埋込拡散層４７と、エピタキシャル層８表面から形成されたＰ型の拡散層４８、４９、５０とから構成されている。
Ｐ型の埋込拡散層４７は、ＤＭＯＳトランジスタ１の素子形成領域、ＬＤＭＯＳトランジスタ２の素子形成領域を囲むように形成されている。ＤＭＯＳトランジスタ１の素子形成領域とＬＤＭＯＳトランジスタ２の素子形成領域とが隣接する領域では、Ｐ型の埋込拡散層４７は、ＤＭＯＳトランジスタ１のＮ型の埋込拡散層７とＬＤＭＯＳトランジスタ２のＮ型の埋込拡散層３０との両拡散層に挟まれるように配置されている。そして、Ｐ型の埋込拡散層４７は、Ｎ型の埋込拡散層７、３０とＰＮ接合領域を形成している。
ここで、Ｐ型の埋込拡散層４７は、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入量１．０×１０１１〜１．０×１０１３／ｃｍ２でイオン注入し、形成されている。一方、Ｎ型の埋込拡散層７、３０は、Ｎ型不純物、例えば、リン（Ｐ）を導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入し形成されている。この不純物の導入量の相違により、それぞれ拡散形成されるＰ型の埋込拡散層４７とＮ型の埋込拡散層７、３０とが重畳する領域は、Ｐ型の不純物濃度とＮ型の不純物濃度とが相殺される。そして、Ｐ型の埋込拡散層５の横方向拡散がＮ型の埋込拡散層７、３０により抑制され、Ｐ型の埋込拡散層５の拡散幅Ｗ１は狭められる。そして、Ｐ型の埋込拡散層４７の不純物濃度とＮ型の埋込拡散層７、３０の不純物濃度とは、両拡散層により形成されるＰＮ接合領域での耐圧特性が考慮され、その不純物濃度が決定される。
尚、図１及び図２（Ａ）では１断面のみを示しているが、Ｎ型の埋込拡散層７、３０は、それぞれの素子形成領域に渡り形成されている。そのため、ＤＭＯＳトランジスタ１、ＬＤＭＯＳトランジスタ２の素子形成領域を囲むＰ型の埋込拡散層は、同様に、その横方向拡散が抑制されている。
Ｐ型の拡散層４８は、ＤＭＯＳトランジスタ１の素子形成領域、ＬＤＭＯＳトランジスタ２の素子形成領域を囲むように形成されている。そして、Ｐ型の拡散層４８は、Ｐ型の埋込拡散層４７の形成領域上に形成され、両拡散層が連結することで分離領域３が形成されている。ＤＭＯＳトランジスタ１の素子形成領域とＬＤＭＯＳトランジスタ２の素子形成領域とが隣接する領域では、Ｐ型の拡散層４８は、ＤＭＯＳトランジスタ１のＮ型の拡散層１９とＬＤＭＯＳトランジスタ２のＮ型の拡散層４０との両拡散層に挟まれるように配置されている。そして、Ｐ型の拡散層４８は、Ｎ型の拡散層１９、４０とＰＮ接合領域を形成している。
ここで、Ｐ型の拡散層４８は、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入し、形成されている。一方、Ｎ型の拡散層１９、４０は、Ｎ型不純物、例えば、リン（Ｐ）を導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入し形成されている。この不純物の導入量の相違により、それぞれ拡散形成されるＰ型の拡散層４８とＮ型の拡散層１９、４０とが重畳する領域は、Ｐ型の不純物濃度とＮ型の不純物濃度とが相殺される。そして、Ｐ型の拡散層４８の横方向拡散がＮ型の拡散層１９、４０により抑制され、Ｐ型の拡散層４８の拡散幅Ｗ２は狭められる。そして、Ｐ型の拡散層４８の不純物濃度とＮ型の拡散層１９、４０の不純物濃度とは、両拡散層により形成されるＰＮ接合領域での耐圧特性が考慮され、その不純物濃度が決定される。
Ｐ型の拡散層４９、５０は、Ｐ型の拡散層４８にその形成領域を重畳させるように形成されている。Ｐ型の拡散層４９はＰ型の拡散層４８の形成領域に形成され、Ｐ型の拡散層５０はＰ型の拡散層４９の形成領域に形成され、Ｐ型の拡散層４８、４９、５０は三重拡散構造となるように形成されている。つまり、Ｐ型の拡散層４８の拡散幅が最も広くなり、Ｐ型の拡散層５０の拡散幅が最も狭くなるように形成されている。
ここで、Ｐ型の拡散層４９は、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入量５．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入し、形成されている。Ｐ型の拡散層５０は、Ｐ型不純物、例えば、ホウ素（Ｂ）を導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入し、形成されている。
この構造により、分離領域３のＰ型の拡散層４８、４９、５０が形成されている領域では、その中心部に向かうほど不純物濃度が高くなり、分離領域の低抵抗化や金属配線層による分離領域表面の反転を防止することができる。また、分離領域３の外周部側へと向かうほど不純物濃度が低くなることで、低い不純物濃度領域によりＰＮ接合領域を形成できるので、耐圧特性を向上させることができる。
一方、図２（Ｂ）に示す如く、従来の分離領域３ａは、基板６ａとエピタキシャル層８ａとの両領域に渡り形成されたＰ型の埋込拡散層４７ａと、エピタキシャル層８ａ表面から形成されたＰ型の拡散層４８ａとから構成されている。Ｐ型の埋込拡散層４７ａ及びＰ型の拡散層４８ａは、Ｎ型のエピタキシャル層８ａとＰＮ接合領域を形成している。従来の分離領域３ａの構造では、Ｎ型のエピタキシャル層８ａが低不純物濃度領域であり、Ｐ型の埋込拡散層４７ａ及びＰ型の拡散層４８ａの不純物濃度は、分離領域での低抵抗化等が考慮され、高濃度とされている。その為、Ｐ型の拡散層４８ａはＮ型の拡散層により横方向拡散が抑制されることなく、その拡散幅Ｗ３は広くなる。一方、Ｐ型の埋込拡散層４７ａは、Ｎ型の埋込拡散層７ａ、３０ａにより横方向拡散が抑制されることなく、その拡散幅Ｗ４は広くなる。つまり、従来の分離領域３ａでは、Ｐ型の拡散層４８ａの拡散幅Ｗ３及びＰ型の埋込拡散層４７ａの拡散幅Ｗ４の広がりを抑制し難く、デバイスサイズを縮小し難いという問題があった。特に、Ｐ型の埋込拡散層４７ａは、熱処理時間も多く、高不純物濃度のためその横方向拡散が広がり易く、Ｐ型の埋込拡散層４７ａの拡散幅Ｗ４を狭くし難いという問題がある。
つまり、図２（Ａ）及び（Ｂ）に示すように、Ｐ型の埋込拡散層４７、４７ａではＷ３＞Ｗ１の関係を満たし、Ｐ型の拡散層４８、４８ａではＷ４＞Ｗ２の関係を満たすように、分離領域３の横方向拡散を抑制することで、デバイスサイズを縮小することができる。そして、Ｐ型の埋込拡散層４７及びＰ型の拡散層４８の不純物濃度を低く設定することで、分離領域３のＰＮ接合領域での耐圧特性を所望の範囲に維持することができる。尚、分離領域４、５の構造は、前述した分離領域３と同様な構造であり、説明は省略する。
次に、本発明の一実施の形態である半導体装置の製造方法について、図３から図７を参照し、詳細に説明する。図３から図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
先ず、図３に示す如く、Ｐ型の単結晶シリコン基板５１を準備する。基板５１の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）を導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入し、Ｎ型の埋込拡散層５２、５３を形成する。
次に、基板５１上にフォトレジスト５４を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層５５、５６、５７が形成される領域上のフォトレジスト５４に開口部を形成する。その後、基板５１の表面からＰ型不純物、例えば、ホウ素（Ｂ）を加速電圧１４０〜１８０ｋｅＶ、導入量１．０×１０１１〜１．０×１０１３／ｃｍ２でイオン注入し、Ｐ型の埋込拡散層５５、５６、５７を形成する。
次に、図４に示す如く、基板５１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板５１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、基板５１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ１．０〜１０．０μｍ程度のエピタキシャル層５８を成長させる。
次に、エピタキシャル層５８の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１４０〜１８０ｋｅＶ、導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入し、Ｐ型の拡散層５９、６０、６１、６２を形成する。そして、エピタキシャル層５８上にフォトレジスト６３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層６４、６５、６６、６７が形成される領域上のフォトレジスト６３に開口部を形成する。その後、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１４０〜１８０ｋｅＶ、導入量５．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入し、Ｐ型の拡散層６４、６５、６６、６７を形成する。
このとき、エピタキシャル層５８上に形成されたフォトレジスト６３を選択的に除去する際、Ｐ型の拡散層６５、６６、６７の拡散幅が、Ｐ型の拡散層６０、６１、６２の拡散幅より狭くなるようにフォトレジスト６３の開口部を形成する。また、Ｐ型の拡散層６５、６６、６７の不純物濃度のピークが、Ｐ型の拡散層６０、６１、６２の不純物濃度のピークよりもエピタキシャル層５８表面側に存在するように、イオン注入を行う。
次に、図５に示す如く、エピタキシャル層５８表面に、シリコン酸化膜６８、ポリシリコン膜６９、シリコン窒化膜７０を、順次、堆積する。ＬＯＣＯＳ酸化膜７８、７９、８０、８１（図６参照）を形成する部分に開口部が設けられるように、ポリシリコン膜６９及びシリコン窒化膜７０を選択的に除去する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧１４０〜１８０ｋｅＶ、導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入し、Ｎ型の拡散層７１、７２、７３、７４を形成する。尚、Ｐ型の埋込拡散層５５、５６、５７とＰ型の拡散層６０、６１、６２とが連結することで、分離領域７５、７６、７７が形成される。また、Ｎ型の拡散層７１、７２とＰ型の拡散層５９とが重畳する領域は、Ｎ型の不純物濃度とＰ型の不純物濃度とが相殺され、Ｐ型の拡散層５９となる。
次に、ポリシリコン膜６９、シリコン窒化膜７０に形成された開口部を利用し、図６に示す如く、ＬＯＣＯＳ酸化膜７８、７９、８０、８１を形成する。このとき、ポリシリコン膜６９、シリコン窒化膜７０に形成された開口部を利用することで、Ｎ型の拡散層７１、７２、７３、７４をＬＯＣＯＳ酸化膜７８、７９、８０、８１に対して位置精度良く形成することができる。そして、ＬＯＣＯＳ酸化膜７８、７９、８０、８１間に残存するシリコン酸化膜６８、ポリシリコン膜６９及びシリコン窒化膜７０を除去し、エピタキシャル層５８上面に、シリコン酸化膜６８ａ、ポリシリコン膜６９ａ、タングステンシリサイド膜８２及びシリコン酸化膜８３を、順次、堆積する。その後、公知のフォトリソグラフィ技術を用い、ポリシリコン膜６９ａ及びタングステンシリサイド膜８２を選択的に除去し、ゲート電極８４、８５、８６を形成する。尚、ゲート電極８４、８５、８６下方のシリコン酸化膜６８ａはゲート酸化膜として用いられる。
次に、エピタキシャル層５８上にフォトレジスト８７を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層８８、８９、９０、９１が形成される領域上のフォトレジスト８７に開口部を形成する。その後、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１４０〜１８０ｋｅＶ、導入量１．０×１０１３〜１．０×１０１５／ｃｍ２でイオン注入し、Ｐ型の拡散層８８、８９、９０、９１を形成する。
このとき、エピタキシャル層５８上に形成されたフォトレジスト８７を選択的に除去する際、Ｐ型の拡散層８９、９０、９１の拡散幅が、Ｐ型の拡散層６５、６６、６７の拡散幅より狭くなるようにフォトレジスト８７の開口部を形成する。また、Ｐ型の拡散層８９、９０、９１の不純物濃度のピークが、Ｐ型の拡散層６５、６６、６７の不純物濃度のピークよりもエピタキシャル層５８表面側に存在するように、イオン注入を行う。
次に、図７に示す如く、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層９２、９３、９４、９５を形成する。その後、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層９６、９７、９８、９９、１００を形成する。また、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層１０１、１０２を形成する。
その後、エピタキシャル層５８上に絶縁層１０３として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層１０３にコンタクトホール１０４、１０５、１０６、１０７、１０８、１０９を形成する。コンタクトホール１０４、１０５、１０６、１０７、１０８、１０９内壁等にバリアメタル膜１１０を形成する。その後、コンタクトホール１０４、１０５、１０６、１０７、１０８、１０９内をタングステン（Ｗ）膜１１１で埋設する。そして、タングステン膜１１１上面に、スパッタリング法により、アルミ合金（例えば、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、アルミ合金膜及びバリアメタル膜を選択的に除去し、ソース電極１１２、１１６、ドレイン電極１１３、１１５、１１７及びバックゲート電極１１４を形成する。尚、図７に示した断面では、ゲート電極への配線層は図示していないが、その他の領域で配線層と接続している。
尚、本実施の形態では、エピタキシャル層に形成される分離領域のＰ型の拡散層が、三重拡散構造となる場合について説明したが、この場合に限定するものではない。例えば、１つのＰ型の拡散層の場合でもよく、二重拡散構造の場合でもよく、４つ以上の拡散層が重畳している場合でもよい。また、本実施の形態では、Ｐ型の基板上にＮ型のエピタキシャル層が形成され、Ｐ型の分離領域が形成される場合について説明したが、この場合に限定するものではない。例えば、Ｎ型の基板上にＰ型のエピタキシャル層が形成され、Ｎ型の分離領域が形成される場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する断面図である。 （Ａ）本発明の実施の形態における半導体装置を説明する断面図、（Ｂ）従来の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
符号の説明
１ Ｎチャネル型ＤＭＯＳトランジスタ
２ Ｎチャネル型ＬＤＭＯＳトランジスタ
３ 分離領域
６ Ｐ型の単結晶シリコン基板
７ Ｎ型の埋込拡散層
８ Ｎ型のエピタキシャル層
１９ Ｎ型の拡散層
３０ Ｎ型の埋込拡散層
４０ Ｎ型の拡散層
４７ Ｐ型の埋込拡散層
４８ Ｐ型の拡散層
４９ Ｐ型の拡散層
５０ Ｐ型の拡散層

Claims (5)

  1. 半導体層を複数の素子形成領域へと区画する分離領域と、
    一方の前記素子形成領域に形成された第１の半導体素子と、
    前記一方の素子形成領域に隣接し、他方の前記素子形成領域に形成された第２の半導体素子とを有し、
    前記一方の素子形成領域と前記他方の素子形成領域との間に位置する前記分離領域は、複数の第１の導電型の拡散層が連結して形成され、
    前記第１の導電型の拡散層のそれぞれは、前記第１の半導体素子を構成する第２の導電型の拡散層及び前記第２の半導体素子を形成する第２の導電型の拡散層とＰＮ接合領域を形成していることを特徴とする半導体装置。
  2. 前記分離領域を構成し、前記半導体層表面から形成されている第１の導電型の拡散層は、不純物濃度の異なる複数の拡散層が重畳して形成され、最も不純物濃度の低い拡散層により前記ＰＮ接合領域を形成していることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体層表面から形成されている第１の導電型の拡散層は、その中心部へ向かう程不純物濃度が高くなるように、前記複数の拡散層が重畳していることを特徴とする請求項２に記載の半導体装置。
  4. 第１の導電型の半導体基板を準備し、前記基板に分離領域用の第１の導電型の埋込拡散層及び半導体素子用の第２の導電型の埋込拡散層を形成し、前記基板上に第２の導電型のエピタキシャル層を形成した後、
    前記エピタキシャル層表面から前記分離領域用の第１の導電型の拡散層及び前記半導体素子用の第２の導電型の拡散層とを形成する半導体装置の製造方法において、
    前記第１の導電型の埋込拡散層と前記第２の導電型の埋込拡散層とによりＰＮ接合領域を形成することで、前記第２の導電型の埋込拡散層により前記第１の導電型の埋込拡散層の横方向拡散を抑制し、
    前記第１の導電型の拡散層と前記第２の導電型の拡散層とによりＰＮ接合領域を形成することで、前記第２の導電型の拡散層により前記第１の導電型の拡散層の横方向拡散を抑制することを特徴とする半導体装置の製造方法。
  5. 前記第１の導電型の拡散層は、不純物濃度の異なる複数の拡散層を重畳させ、最も不純物濃度の低い拡散層を最も幅広く形成し、前記第２の導電型の拡散層とＰＮ接合領域を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
JP2005280520A 2005-09-27 2005-09-27 半導体装置及びその製造方法 Pending JP2007095827A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005280520A JP2007095827A (ja) 2005-09-27 2005-09-27 半導体装置及びその製造方法
TW095134934A TW200713493A (en) 2005-09-27 2006-09-21 Semiconductor device and manufacturing method thereof
CNB2006101270376A CN100454545C (zh) 2005-09-27 2006-09-21 半导体装置及其制造方法
US11/526,869 US7485922B2 (en) 2005-09-27 2006-09-26 Isolation structure for semiconductor device including double diffusion isolation region forming PN junction with neighboring wells and isolation region beneath

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005280520A JP2007095827A (ja) 2005-09-27 2005-09-27 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2007095827A true JP2007095827A (ja) 2007-04-12

Family

ID=37901079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005280520A Pending JP2007095827A (ja) 2005-09-27 2005-09-27 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US7485922B2 (ja)
JP (1) JP2007095827A (ja)
CN (1) CN100454545C (ja)
TW (1) TW200713493A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177317A (ja) * 2009-01-28 2010-08-12 Sanyo Electric Co Ltd 半導体装置
JP2010528452A (ja) * 2007-02-28 2010-08-19 フリースケール セミコンダクター インコーポレイテッド 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法
JP2011003720A (ja) * 2009-06-18 2011-01-06 Nec Corp 半導体受光装置及びその製造方法
CN107017305A (zh) * 2016-01-28 2017-08-04 德州仪器公司 Soi电力ldmos装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081009A (ja) * 2005-09-13 2007-03-29 Matsushita Electric Ind Co Ltd 駆動回路およびデータ線ドライバ
US8558307B2 (en) * 2007-12-18 2013-10-15 Sanyo Semiconductor Co., Ltd. Semiconductor device with diffused MOS transistor and manufacturing method of the same
KR101463076B1 (ko) * 2008-03-28 2014-12-05 페어차일드코리아반도체 주식회사 레벨 시프트 소자들을 구비하는 고압 반도체소자 및 그의제조방법
US7589359B1 (en) * 2008-07-25 2009-09-15 United Microelectronics Corp. Silicon controlled rectifier
US8026549B2 (en) * 2008-10-31 2011-09-27 United Microelectronics Corp. LDMOS with N-type isolation ring and method of fabricating the same
US8138049B2 (en) * 2009-05-29 2012-03-20 Silergy Technology Fabrication of lateral double-diffused metal oxide semiconductor (LDMOS) devices
KR101302109B1 (ko) 2011-10-14 2013-09-02 주식회사 동부하이텍 반도체 소자와 그 제조 방법
US9799766B2 (en) 2013-02-20 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage transistor structure and method
US20150129977A1 (en) * 2013-11-08 2015-05-14 United Microelectronics Corporation Semiconductor electrostatic discharge protection apparatus
JP6673806B2 (ja) * 2016-11-15 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置
CN106847880B (zh) 2017-01-23 2019-11-26 矽力杰半导体技术(杭州)有限公司 一种半导体器件及其制备方法
CN107871787B (zh) 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法
CN110047759A (zh) 2019-04-28 2019-07-23 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet器件制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61134036A (ja) * 1984-12-05 1986-06-21 Fuji Electric Co Ltd 半導体集積回路の製造方法
JPS61236139A (ja) * 1985-04-12 1986-10-21 Hitachi Ltd 半導体装置の製造方法
JPS61245573A (ja) * 1985-04-23 1986-10-31 Toshiba Corp 半導体装置
JPH0316256A (ja) * 1989-06-14 1991-01-24 Toshiba Corp 半導体装置の製造方法
JPH03222357A (ja) * 1990-01-26 1991-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP2001134036A (ja) * 1999-11-02 2001-05-18 Fuji Xerox Co Ltd カラー画像形成位置ずれ検出装置及びこれを用いた画像形成装置
JP2002203954A (ja) * 2000-10-31 2002-07-19 Sharp Corp 回路内蔵受光素子
JP2005536060A (ja) * 2002-08-14 2005-11-24 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6343343A (ja) * 1986-08-11 1988-02-24 Hitachi Ltd 半導体装置
JPS6410656A (en) * 1987-07-03 1989-01-13 Hitachi Ltd Complementary type semiconductor device
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
US5218224A (en) * 1989-06-14 1993-06-08 Kabushiki Kaisha Toshiba Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth
JPH08306792A (ja) * 1995-05-01 1996-11-22 Toshiba Corp 半導体装置
JP2003197793A (ja) * 2001-12-28 2003-07-11 Sanyo Electric Co Ltd チャージポンプ装置
JP2003224253A (ja) * 2002-01-31 2003-08-08 Sanyo Electric Co Ltd 光半導体集積回路装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61134036A (ja) * 1984-12-05 1986-06-21 Fuji Electric Co Ltd 半導体集積回路の製造方法
JPS61236139A (ja) * 1985-04-12 1986-10-21 Hitachi Ltd 半導体装置の製造方法
JPS61245573A (ja) * 1985-04-23 1986-10-31 Toshiba Corp 半導体装置
JPH0316256A (ja) * 1989-06-14 1991-01-24 Toshiba Corp 半導体装置の製造方法
JPH03222357A (ja) * 1990-01-26 1991-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP2001134036A (ja) * 1999-11-02 2001-05-18 Fuji Xerox Co Ltd カラー画像形成位置ずれ検出装置及びこれを用いた画像形成装置
JP2002203954A (ja) * 2000-10-31 2002-07-19 Sharp Corp 回路内蔵受光素子
JP2005536060A (ja) * 2002-08-14 2005-11-24 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド トレンチにより制限された分離拡散領域を備えた相補型アナログバイポーラトランジスタ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010528452A (ja) * 2007-02-28 2010-08-19 フリースケール セミコンダクター インコーポレイテッド 分離電圧の性能が向上したマイクロ電子アセンブリおよびその形成方法
JP2010177317A (ja) * 2009-01-28 2010-08-12 Sanyo Electric Co Ltd 半導体装置
JP2011003720A (ja) * 2009-06-18 2011-01-06 Nec Corp 半導体受光装置及びその製造方法
CN107017305A (zh) * 2016-01-28 2017-08-04 德州仪器公司 Soi电力ldmos装置
CN107017305B (zh) * 2016-01-28 2021-10-01 德州仪器公司 Soi电力ldmos装置

Also Published As

Publication number Publication date
TWI331373B (ja) 2010-10-01
US7485922B2 (en) 2009-02-03
TW200713493A (en) 2007-04-01
US20070075363A1 (en) 2007-04-05
CN100454545C (zh) 2009-01-21
CN1941373A (zh) 2007-04-04

Similar Documents

Publication Publication Date Title
JP2007095827A (ja) 半導体装置及びその製造方法
JP4785113B2 (ja) 半導体装置
JP2008034649A (ja) 半導体装置
JP2006128640A (ja) 半導体装置及びその製造方法
US20110165765A1 (en) Semiconductor Device and Method of Manufacturing the Same
JP2014107302A (ja) 半導体装置
JP5261640B2 (ja) 半導体装置の製造方法
JP5307966B2 (ja) 半導体装置の製造方法
JP4979212B2 (ja) 半導体装置及びその製造方法
US20070158754A1 (en) Semiconductor device and method of manufacturing the same
JP4989085B2 (ja) 半導体装置及びその製造方法
JP5073933B2 (ja) 半導体装置及びその製造方法
KR100778984B1 (ko) 반도체 장치 및 그 제조 방법
JP2006351975A (ja) 半導体装置およびその製造方法
JP4959931B2 (ja) 半導体装置の製造方法
KR100789606B1 (ko) 반도체 장치 및 그 제조 방법
US7825442B2 (en) Semiconductor device and method of manufacturing the same
JP4804734B2 (ja) 半導体装置の製造方法
JP2007180244A (ja) 半導体装置及びその製造方法
JP2008010626A (ja) 半導体装置及びその製造方法
JP5261642B2 (ja) 半導体装置及びその製造方法
US20080001231A1 (en) Semiconductor device and method of manufacturing the same
JP2009117412A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2006134947A (ja) 半導体装置およびその製造方法
JP2007227776A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080903

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110530

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120619

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121113