JP4065104B2 - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、出力トランジスタ保護に適したスパークキラーダイオードを内蔵した半導体集積回路装置に関する。
【０００２】
【従来の技術】
例えば、３相モータドライバは、図１１のように直流電源ＶＣＣ、ＧＮＤ間に直列接続されたトランジスタ（Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４、Ｔｒ５―Ｔｒ６）が並列接続され、Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４およびＴｒ５―Ｔｒ６の間から取り出された出力端子をモータＭに接続した回路構成を採用する。
【０００３】
このように負荷が誘導性負荷の場合、モータの回転／停止に伴う正／逆方向の起電力が発生する。従来は、ＩＣ化された直列接続トランジスタのコレクタ・エミッタ間に保護ダイオードを接続し、前記逆方向起電力によって出力端子がＧＮＤ電位より低く又はＶＣＣ電位より高くなった際にダイオード４がＯＮする事で前記起電力を固定電位へ逃がし、直列接続されたトランジスタを含むＩＣの内部を保護していた。特にダイオード４に数Ａもの大電流を流す場合は、ダイオード４として個別部品を用いて構成していた。
【０００４】
ここで、ユーザ側からすれば、機器の部品点数を減らす為にダイオード４もＩＣ化したいとの要望もある。しかし、数Ａもの大電流を流すダイオードを集積化すると、集積回路内で不可避的に発生する寄生トランジスタ効果によって寄生電流が流れ、無効電流が流れるほか最悪の場合はラッチアップに至るという危険性をはらんでいる。
【０００５】
そこで、寄生電流を防止する構造として例えば特開平６―１００４５９号公報に記載された構造が提案された。
【０００６】
図１２を参照して、Ｐ型半導体基板１とＮ型半導体基板２との間にＮ＋型の埋め込み層３が設けられ、この埋め込み層３を囲むようにＰ＋型の分離領域４が半導体層２表面から半導体基板１まで拡散され、１つのアイランド５を形成している。前記埋め込み層３の上には一部重なるようにＰ＋型の埋め込み層６が形成されている。このＰ＋型の埋め込み層６を囲み、半導体層２表面からＮ＋型の埋め込み層３に到達するＮ＋型の導出領域７が設けられ、この囲まれた領域にはＮ＋型の拡散領域８が形成されている。更には導出領域７で囲まれた領域において、前記拡散領域８を囲み、半導体層２からＰ＋型の埋め込み層６に到達するＰ＋型の導出領域９が設けられている。更には、前記拡散領域８にはカソード電極１０が、Ｐ＋型の導出領域９にはアノード電極１１が設けられ、この電極はＮ＋型の導出領域７と電気的に接続されている。
【０００７】
つまりＰ＋型の導出領域９とＰ＋型の埋め込み層６がアノード領域、Ｎ＋型の拡散領域８と導出領域９で囲まれたＮ型の半導体領域がカソード領域となり、ダイオードが構成されている。
【０００８】
斯かるダイオード素子においては、Ｎ＋型の埋め込み層３をベース、Ｐ＋型の埋め込み層６をエミッタ、Ｐ型の半導体基板１やＰ＋型の分離領域４をコレクタとするＰＮＰ型の寄生トランジスタＴｒ２が生じるが、アノード電極の接続によりこの寄生トランジスタＴｒ２のベースとエミッタ間が同電位となるので、寄生ＰＮＰトランジスタＴｒ２がＯＮ動作することを防止できる。
【０００９】
【発明が解決しようとする課題】
上記したように従来の半導体集積回路装置では、図１１に示したように、負荷が誘導性負荷の場合、モータの回転／停止に伴う正／逆方向の起電力が発生するため、ＩＣ化された直列接続トランジスタのコレクタ・エミッタ間に保護ダイオードを接続し、前記逆方向起電力によって出力端子がＧＮＤ電位より低く又はＶＣＣ電位より高くなった際にダイオード４がＯＮする事で前記起電力を固定電位へ逃がし、直列接続されたトランジスタを含むＩＣの内部を保護していた。特にダイオード４に数Ａもの大電流を流す場合は、ダイオード４として個別部品を用いて構成していた。
【００１０】
そして、機器の部品点数を減らす為にダイオード４もＩＣ化したいとの要望等により、数Ａもの大電流を流すダイオードを集積化したが、集積回路内で不可避的に発生する寄生トランジスタ効果によって寄生電流が流れ、無効電流が流れる等の問題より、図１２に示すようなダイオードをＩＣの内部に取り入れた構造とした。
【００１１】
しかし、上記したように、ダイオード４をＩＣの内部に取り入れることはできたが、図１２に示す構造において、ダイオード４がＯＦＦの場合、すなわちカソード電極１０がアノード電極１１より高電圧となった場合、寄生トランジスタＴＲ１のＰＮ接合面におけるブレークダウン電流による半導体素子の破壊に対応するための耐圧が必要となる。したがって、従来の構造では寄生トランジスタＴＲ１のベース領域としてのＰ＋型埋め込み層６の幅が狭く、電流増幅率ｈｆｅが抑制することが困難であり寄生トランジスタＴＲ１の耐圧が確保することができないという課題が生じた。
【００１２】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明である半導体集積回路装置では、一導電型の半導体基板と、該基板表面に積層されている逆導電型の第１のエピタキシャル層と、前記基板と前記第１のエピタキシャルとの間に形成されている高濃度不純物拡散層からなる第１の逆導電型の埋め込み層と重畳して形成されている高濃度不純物拡散層からなる第１の一導電型の埋め込み層と、前記第１のエピタキシャル層表面に積層されている逆導電型の第２のエピタキシャル層と、前記第１のエピタキシャル層と前記第２のエピタキシャル層との間に形成されている高濃度不純物拡散層からなる第２の一導電型の埋め込み層および高濃度不純物拡散層からなる第２の逆導電型の埋め込み層と、前記第２のエピタキシャル層表面から前記第２の一導電型の埋め込み層まで拡散して形成されている高濃度不純物拡散層からなる一導電型の拡散領域と、前記第２のエピタキシャル層表面から前記第２の逆導電型の埋め込み層まで拡散して形成されている高濃度不純物拡散層からなる第１の逆導電型の拡散領域と、前記第２の一導電型の埋め込み層と前記一導電型の拡散領域とで挟まれる前記第２のエピタキシャルに形成されている逆導電型のウェル領域と、前記ウェル領域に重畳して形成されている高濃度不純物拡散層からなる第２の逆導電型の拡散領域とを有する前記ダイオード素子において、前記第１の一導電型の埋め込み層と前記第２の逆導電型の拡散領域とが、深さ方向に隔てて形成されていることを特徴とする。
【００１３】
本発明の半導体集積回路装置は、好適には、前記ダイオード素子の前記第１の一導電型の埋め込み層と前記第１の逆導電型の埋め込み層とを重畳して形成し、また、前記第１の一導電型の埋め込み層と前記一導電型の拡散領域とを前記第２の一導電型の埋め込み層を介して連結する。そして、前記第１の一導電型の埋め込み層と前記第２の逆導電型の拡散領域とを深さ方向に隔てて形成している構造を有する。そのことにより、前記ダイオード素子がＯＦＦの状態にある場合、前記ダイオード素子内の前記第１の一導電型の埋め込み層と前記第１のエピタキシャル層とを接面とするＰＮ接合において、Ｎ型領域に空乏層形成領域を大幅に得ることができ前記空乏層で耐圧を確保することで逆方向バイアス状態に対処し、ブレークダウン電流による内部素子破壊を抑制することができる半導体集積回路装置を得ることができる。
【００１４】
本発明の半導体集積回路装置は、好適には、前記ダイオード素子の前記逆導電型のカソード導出領域と重畳して前記逆導電型のウェル領域を形成することに特徴を有する。そのことにより、前記ダイオード素子がＯＮの状態にある場合、ＰＮ接合のＮ型領域の抵抗値が下がることにより順方向電圧（ＶBEF）が低減することで、順方向における電流（Ｉｆ）能力を大幅に向上させる半導体集積回路装置を得ることができる。
【００１５】
上記した課題を解決するために、本発明の半導体集積回路装置の製造方法では、一導電型の半導体基板を準備する工程と、該基板に不純物を拡散させ、ダイオード素子、一導電タイプの縦型トランジスタ、および、逆導電タイプの縦型トランジスタ形成領域にそれぞれ逆導電型の埋め込み層を形成する工程と、前記基板上に不純物を拡散させ前記ダイオード素子形成領域に前記逆導電型の埋め込み層と重畳して第１の一導電型の埋め込み層を形成する工程と、前記基板上に逆導電型の第１のエピタキシャル層を積層する工程と、該第１のエピタキシャル層上に不純物を拡散し、前記ダイオード素子および前記一導電タイプの縦型トランジスタ形成領域にそれぞれ第２の一導電型の埋め込み層を形成する工程と、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を積層する工程と、該第２のエピタキシャル層上に不純物を拡散し、前記ダイオード素子形成領域に一導電型の拡散領域を形成し、前記第２の一導電型の埋め込み層を介して前記第１の一導電型の埋め込み層と連結する工程と、前記第２のエピタキシャル層上に不純物を拡散し、前記ダイオード素子および前記一導電タイプの縦型トランジスタ形成領域に逆導電型のウェル領域を同時に形成する工程と、前記ダイオード素子形成領域の前記ウェル領域に逆導電型の拡散領域を形成する工程とを有することを特徴とする。
【００１６】
本発明の半導体集積回路装置の製造方法は、好適には、前記第２の一導電型の埋め込み層を形成する工程は、前記第１の一導電型の埋め込み層と前記一導電型の拡散領域とを連結させる工程とすることで、前記第１の逆導電型の埋め込み層と前記逆導電型の拡散領域とを深さ方向に大幅に隔離し空乏層形成領域を増大させることができる工程であることを特徴とする。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１８】
図１は、ダイオード素子２１、縦型ＰＮＰトランジスタ２２およびＮＰＮトランジスタ２３とを組み込んだ半導体集積回路装置の断面図である。
【００１９】
Ｐ型の単結晶シリコン基板２４上には、厚さ２〜１０μｍの第１のエピタキシャル層２５および厚さ８〜１０μｍの第２のエピタキシャル層２６が、２層の合計膜厚が８〜１６μｍ程度になるように形成されている。そして、基板２４と第１および第２のエピタキシャル層２５、２６は、それらを貫通するＰ＋型分離領域２７によってダイオード素子２１を形成する第１の島領域２８、縦型ＰＮＰトランジスタ２２を形成する第２の島領域２９およびＮＰＮトランジスタ２３を形成する第３の島領域３０が電気的に分離され、形成されている。
【００２０】
この分離領域２７は、基板２４表面から上下方向に拡散した第１の分離領域３１と、第１および第２エピタキシャル層２５、２６の境界から上下方向に拡散した第２の分離領域３２と、第２エピタキシャル層２６表面から形成した第３の分離領域３３から成り、３者が連結することで第１および第２のエピタキシャル層２５、２６を島状に分離する。
【００２１】
第１の島領域２８に形成されているダイオード素子２１には、基板２４と第１エピタキシャル層２５との間にＮ＋型の第１の埋め込み層３４とＰ＋型の第１の埋め込み層３５とが重畳して形成されており、第１および第２のエピタキシャル層２５、２６の境界部分にＰ＋型の第２の埋め込み層３６が形成されており、第２のエピタキシャル層２６表面からＰ＋型の第２の埋め込み層３６に達するＰ＋型の拡散領域３９がアノード導出領域として形成されている。そして、これらＰ＋型領域３６、３９に挟まれたＮ−型の第１および第２のエピタキシャル層２５、２６がカソード領域として形成されることでＰＮ接合ダイオードが構成されている。この時、第２のエピタキシャル層２６にＮ＋型拡散領域３８をアノード領域として形成し、Ｎ＋型拡散領域３８とＰ＋型拡散領域３９とを短絡してアノード導出領域としても良い。これはＮＰＮトランジスタでいえば、ベース、コレクタ間を短絡して形成したダイオードということになる。
【００２２】
上記の本実施形態の半導体集積回路装置によれば、基板２４と第１エピタキシャル層２５との間にＮ＋型の第１の埋め込み層３４とＰ＋型の第１の埋め込み層３５とが重畳して形成されているが、例えば、Ｎ＋型の第１の埋め込み層３４はアンチモン（Ｓｂ）を使用し、また、Ｐ＋型の第１の埋め込み層３５はホウ素（Ｂ）を使用し形成されている。そのため、不純物の拡散速度及び不純物の使用濃度の違いにより、図１に示すように、Ｎ＋型の第１の埋め込み層３４の上下にＰ＋型の第１の埋め込み層３５が形成されている構造を有する。そして、第１エピタキシャル層２５と第２エピタキシャル層２６との間に形成されているＰ＋型の第２の埋め込み層３６はＰ＋型の第１の埋め込み層３５およびＰ＋型の拡散領域３９と連結する。この構造により、Ｐ＋型の第１埋め込み層３５をアノード領域として、また、第１および第２のエピタキシャル層２５、２６をカソード領域としたＰＮ接合ダイオードが形成されている。
【００２３】
ここで、カソード領域として形成されている第２のエピタキシャル層２６にはＮ＋型の拡散領域４１がカソード導出領域として形成されているが、上記したように、Ｎ＋型の拡散領域４１とＰ＋型の第１の埋め込み層３５とが深さ方向に隔てて形成されている構造となる。
【００２４】
よって、上記した構造を有することにより、ダイオード素子２１がＯＦＦの状態にある場合、つまり、Ｐ＋型の第１の埋め込み層３５とＮ−型の第１のエピタキシャル層２５とで形成されているＰＮ接合面に逆バイアス電圧がかかった場合、第１および第２のエピタキシャル層２５、２６からなるＮ型領域に空乏層形成領域を大幅に得ることができその形成された空乏層で耐圧を確保することでブレークダウン電流による内部素子破壊を抑制することができる半導体集積回路装置を得ることができる。
【００２５】
更に、上記の本実施形態の半導体集積回路装置によれば、ダイオード素子がＯＮ時において、カソード領域として形成されているＰ＋型領域３６、３９に挟まれたＮ−型の第２のエピタキシャル層２６に、Ｎ＋型ウェル領域４０が形成されている。このＮ＋型ウェル領域４０により、ＰＮ接合のＮ型領域の抵抗値が下がることにより順方向電圧（ＶBEF）が低減することで、順方向における電流（Ｉｆ）能力を大幅に向上させることができる。
【００２６】
尚、第２のエピタキシャル層２６の表面はシリコン酸化膜によって被覆され、酸化膜に形成されたコンタクトホールを介して各種のアルミ電極が設けられている。基板２４には接合分離のための接地電位ＧＮＤが印加されている。
【００２７】
ここで、図２（Ａ）はダイオード素子２１の拡大断面図を表した図であり、図２（Ｂ）は寄生トランジスタを示す等価回路図である。以下、ダイオード素子２１がＯＮ状態における基板２４への漏れ電流を左右する寄生トランジスタの動作について説明する。
【００２８】
寄生ＮＰＮトランジスタＴＲ１は、Ｎ＋型の第１の埋め込み層３４をコレクタ、Ｐ＋型の埋め込み層３５をベースおよび第１および第２のエピタキシャル層２５、２６をエミッタとして構成されている。一方、寄生ＰＮＰトランジスタＴＲ２は、Ｐ型の基板２４をコレクタ、Ｎ＋型の第１の埋め込み層３４をベース、Ｐ＋型の埋め込み層３５をエミッタとして構成されている。
【００２９】
図２（Ｂ）を参照にして、寄生ＮＰＮトランジスタＴＲ１のベース・コレクタはアノード電極５５によって短絡され、同じく寄生ＰＮＰトランジスタＴＲ２のベース・エミッタ間が短絡される。このとき、寄生ＮＰＮトランジスタＴＲ１のベース・コレクタ間にはＰ＋型の拡散領域３９とＰ＋型の埋め込み層３６とが持つ抵抗成分Ｒ１が接続され、寄生ＰＮＰトランジスタＴＲ２のベース・エミッタ間にはＮ＋型の拡散領域３８、Ｎ＋型の第２の埋め込み層３７およびＮ＋型の第１の埋め込み層３４とが持つ抵抗成分Ｒ２が接続される。本発明のダイオード素子２１の構造では、寄生ＮＰＮトランジスタＴＲ１の抵抗成分Ｒ１の場合は、Ｐ＋型の拡散領域３９、Ｐ＋型の埋め込み層３６およびＰ＋型の第１の埋め込み層３５との連結により構成されているため抵抗成分Ｒ１の値は極めて小さくなる。また、寄生ＰＮＰトランジスタＴＲ２の抵抗成分Ｒ２の場合も、Ｎ＋型の拡散領域３８、Ｎ＋型の第２の埋め込み層３７およびＮ＋型の第１の埋め込み層３４との連結により抵抗成分Ｒ２の値は極めて小さくなる。
【００３０】
本発明はＮ＋型ウェル領域４０の形成によりカソード領域の抵抗を下げることができるので、順方向電流Ｉｆの能力を向上することができる。
【００３１】
一方、寄生ＰＮＰトランジスタＴＲ２のベース・エミッタ間に接続される抵抗成分Ｒ２の値は小さくできるので、寄生ＰＮＰトランジスタＴＲ２のベース電位（Ｎ＋型の第１の埋め込み層３４の電位）をエミッタ電位（Ｐ＋型の埋め込み層３５、３６の電位）より高く維持することができる。従って、寄生ＰＮＰトランジスタＴＲ２のＯＮ動作を阻止し、基板２４への漏れ電流を小さく保つことが可能になる。
【００３２】
その結果、上記した寄生ＰＮＰトランジスタＴＲ２において、例えば、従来の構造では１Ａを流したとき基板２４への漏れ電流が１００ｍＡであったのに対して、本発明の構造（抵抗成分Ｒ２の抵抗値を８Ωとした場合）では２０ｍＡまで低減することができる。
【００３３】
第２の島領域２９に形成されている縦型ＰＮＰトランジスタ２２において、基本的にダイオード素子２１と同様の構造を具備している。具体的にいうと、第１および第２のエピタキシャル層２５、２６の境界部分にＰ＋型の埋め込み層４３がコレクタ領域として形成されており、第２のエピタキシャル層２６表面からＰ＋型の埋め込み層４３に達するＰ＋型拡散領域４６がコレクタ導出領域として形成されている。そして、これらＰ＋型領域に囲まれたＮ−型の第２のエピタキシャル層２６にＮ＋型のウェル領域４７がベース領域として形成されており、Ｎ＋型のウェル領域４７にはＰ＋型の拡散領域４８がエミッタ領域として、また、Ｎ＋型の拡散領域４９がベース導出領域として形成されることで、縦型ＰＮＰトランジスタ２２は構成されている。また、Ｐ＋型拡散領域４６を囲むようにＮ＋型拡散領域４５を形成し、Ｎ＋型の第２の埋め込み層４４を介して第１の埋め込み層４２に連結し、図示せぬ電極により電源電位Ｖｃｃあるいはエミッタ電極５８の電位を印加した。これはＰ＋型の拡散領域４６をエミッタ、第２の島領域２９をベース、Ｐ＋型の分離領域２７をコレクタとする寄生ＰＮＰトランジスタの発生を抑制するものであり、この縦型ＰＮＰトランジスタを大電流用途に適したＰＮＰトランジスタとすることができる。
【００３４】
第３の島領域３０に形成されているＮＰＮトランジスタ２３において、第３の島領域３０をコレクタ領域としてＰ型の拡散領域５３をベース領域として、Ｎ＋型の拡散領域５４をエミッタ領域として形成されていることで構成される。そして、基板２４と第１のエピタキシャル層２５との間に第１のＮ＋型の埋め込み層５０と第１および第２のエピタキシャル層２５、２６の境界部分にも第２のＮ＋型の埋め込み層５１とが連結して形成されている。更に、Ｎ＋型の拡散領域５２をコレクタ導出領域とし、Ｎ＋型の拡散領域５２も第２のＮ＋型の埋め込み層５１と連結して形成されている。このように、コレクタ電極６２の下部に高濃度低抵抗領域を構成することによって、ＮＰＮトランジスタ２３の飽和抵抗Ｖｃｅ（ｓａｔ）を低減する。従って、このＮＰＮトランジスタ２３は高耐圧、大電流であり、モータドライバー等の回路用途に適している。
【００３５】
次に、図１に示した本発明の半導体集積回路装置の製造方法について図３〜図１０を参照にして説明する。
【００３６】
先ず、図３に示すように、Ｐ−型の単結晶シリコン基板２４を準備し、この基板２４の表面を熱酸化して酸化膜を形成し、Ｎ＋型の第１の埋め込み層３４、４２、５０に対応する酸化膜をホトエッチングして選択マスクとする。そして、基板２４表面にＮ＋型埋め込み層３４、４２、５０を形成するアンチモン（Ｓｂ）を拡散する。
【００３７】
次に、図４に示すように、Ｐ＋型の埋め込み層３５およびＰ＋型の分離領域２７の第１分離領域３１を形成するため、イオン注入を行う。図３において選択マスクとして用いた酸化膜を全て除去した後、公知のフォトリソグラフィ技術によりＰ＋型の第１の分離領域３１を形成する部分に開口部が設けられたフォトレジスト（図示せず）を選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー１６０ｋｅＶ、導入量１．０×１０14／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。
【００３８】
次に、図５に示すように、酸化膜を全て除去した後、基板２４をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板２４に１１４０℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、低濃度エピ（ρ=１．２５Ω・ｃｍ）、厚さ２．０〜１０．０μｍの第１のエピタキシャル層２５を成長させる。そして、第１のエピタキシャル層２５の表面を熱酸化して酸化膜を形成した後、Ｎ＋型の第２の埋め込み層３７、４４、５１に対応する酸化膜をホトエッチングして選択マスクとする。
【００３９】
ここで、同時に、基板２４表面にＮ＋型埋め込み層３４、４２、５０およびＰ＋型の埋め込み層３１、３５を拡散する。このとき、Ｐ＋型の埋め込み層３５を形成するホウ素（Ｂ）は、Ｎ＋型埋め込み層３４を形成するアンチモン（Ｓｂ）と比べて拡散速度が速く、また、不純物濃度が低いため、Ｎ＋型埋め込み層３４の上下に形成領域が形成される。
【００４０】
次に、図６に示すように、酸化膜を全て除去した後、再び、第１のエピタキシャル層２５の表面を熱酸化して酸化膜を形成し、公知のフォトリソグラフィ技術によりＰ＋型の埋め込み層３６、４３およびＰ＋型の第２の分離領域３２を形成する部分に開口部が設けられたフォトレジスト（図示せず）を選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅＶ、導入量３．０×１０13／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。このとき、第２のＮ＋型埋め込み層３７、４４、５１は同時に拡散され、第１のＮ＋型埋め込み層３４、４２、５０と連結する。
【００４１】
次に、図７に示すように、酸化膜を全て除去した後、基板２４をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板２４に１１４０℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、低濃度エピ（ρ=１．２５Ω・ｃｍ）、厚さ８．０〜１０．０μｍの第２のエピタキシャル層２６を第１のエピタキシャル層２５上に成長させる。そして、第２のエピタキシャル層２６の表面を熱酸化して酸化膜を形成した後、公知のフォトリソグラフィ技術によりＮ＋型ウェル領域４０、４７を形成する部分に開口部が設けられたフォトレジスト（図示せず）を選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）をイオンエネルギー１６０ｋｅＶ、導入量１．０×１０12／ｃｍ2でイオン注入する。その後、フォトレジストを除去する。
【００４２】
このとき、Ｐ＋型の埋め込み層３６、４３およびＰ＋型の第２の分離領域３２は同時に拡散され、それぞれ第１のＰ＋型埋め込み層３５、第１のＮ＋型埋め込み層４２およびＰ＋型の第１の分離領域３１と連結する。
【００４３】
次に、図８に示すように、第２のエピタキシャル層２６の表面を熱酸化して酸化膜を形成し、Ｎ＋型のコレクタ導出領域３８、４５、５２およびベース導出領域４９に対応する酸化膜をホトエッチングして選択マスクとする。そして、第２のエピタキシャル層２６表面にＮ＋型拡散領域３８、４５、５２およびベース導出領域４９を形成するアンチモン（Ｓｂ）を拡散する。
【００４４】
次に、図９に示すように、酸化膜を全て除去した後、再び、第２のエピタキシャル層２６の表面を熱酸化して酸化膜を形成し、公知のフォトリソグラフィ技術によりＰ＋型の拡散領域３９、４６、Ｐ＋型のエミッタ領域４８およびＰ＋型の第３の分離領域３３を形成する部分に開口部が設けられたフォトレジスト（図示せず）を選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅＶ、導入量３．０×１０13／ｃｍ2でイオン注入する。その後、フォトレジストを除去し拡散する。
【００４５】
このとき、第２のＮ＋型埋め込み層３７、４４、５１は同時に拡散され、第１のＮ＋型埋め込み層３４、４２、５０と連結する。また、Ｎ＋型の拡散領域３８、４５、５２も同時に拡散され、それぞれ第２のＮ＋型埋め込み層３７、４４、５１と連結する。その結果、第１の島領域２８にはダイオード素子２１が完成し、第２の島領域２９には縦型ＰＮＰトランジスタ２２が完成する。
【００４６】
次に、図１０に示すように、第３の島領域３０にはＰ型のベース領域５３およびＮ＋型のエミッタ領域５４を形成することで、ＮＰＮトランジスタ２３が完成する。その後、図１に示すように、ダイオード素子２１にはアノード電極５５、カソード電極５６が、縦型ＰＮＰトランジスタ２２にはコレクタ電極５７、エミッタ電極５８、ベース電極５９が、ＮＰＮトランジスタ２３にはエミッタ電極６０、ベース電極６１、コレクタ電極６２がアルミ材料により形成されることで、外部電極と接続される。
【００４７】
【発明の効果】
本発明によれば、半導体集積回路装置のダイオード素子において、基板と第１エピタキシャル層との間に形成されているＰ＋型の第１の埋め込み層と、カソード電極と接続されているＮ＋型の拡散領域とはＰＮ接合を形成しているが、この両者は深さ方向に隔てて形成されている。そのことで、前記ダイオード素子がＯＦＦの場合、つまり前記ダイオード素子に逆方向バイアス電圧がかかった場合、第１および第２のエピタキシャル層からなるＮ型領域に空乏層形成領域を大幅に得ることができその形成された空乏層で耐圧を確保することでブレークダウン電流による内部素子破壊を抑制することができる半導体集積回路装置を得ることができる。
【００４８】
更に、本発明によれば、半導体集積回路装置のダイオード素子において、ダイオード素子がＯＮの状態にある場合、カソード領域として形成されているＮ−型の第２のエピタキシャル層に、Ｎ＋型ウェル領域が形成されている。このＮ＋型ウェル領域により、ＰＮ接合のＮ型領域の抵抗値が下がることにより順方向電圧（ＶBEF）が低減することで、順方向における電流（Ｉｆ）能力を大幅に向上させることができる。
【００４９】
更に、本発明によるＮ＋型ウェル領域形成により、ダイオード素子がＯＮの状態にある場合、ダイオード素子内に形成される寄生トランジスタＴＲ１の電流増幅率は向上し、寄生トランジスタＴＲ２の電流増幅率は低減することができ、基板への漏れ電流の抑制効果が高まる。その結果、出力トランジスタ保護に適したスパークキラーダイオードを半導体集積回路装置に集積化でき、電子機器の小型化、高密度化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を説明する断面図である。
【図２】本発明の図１の半導体集積回路装置のダイオード素子を説明するための（Ａ）拡大断面図（Ｂ）等価回路図である。
【図３】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図４】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図５】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図６】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図７】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図８】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図９】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図１０】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図１１】従来の半導体集積回路装置を説明する回路図である。
【図１２】従来の半導体集積回路装置のダイオード素子を説明するための断面図である。

Claims (5)

  1. 一導電型の半導体基板と、
    該基板表面に積層されている逆導電型の第１のエピタキシャル層と、
    前記基板と前記第１のエピタキシャルとの間に形成されている高濃度不純物拡散層からなる第１の逆導電型の埋め込み層と重畳して形成されている高濃度不純物拡散層からなる第１の一導電型の埋め込み層と、
    前記第１のエピタキシャル層表面に積層されている逆導電型の第２のエピタキシャル層と、
    前記第１のエピタキシャル層と前記第２のエピタキシャル層との間に形成されている高濃度不純物拡散層からなる第２の一導電型の埋め込み層および高濃度不純物拡散層からなる第２の逆導電型の埋め込み層と、
    前記第２のエピタキシャル層表面から前記第２の一導電型の埋め込み層まで拡散して形成されている高濃度不純物拡散層からなる一導電型の拡散領域と、
    前記第２のエピタキシャル層表面から前記第２の逆導電型の埋め込み層まで拡散して形成されている高濃度不純物拡散層からなる第１の逆導電型の拡散領域と、前記第２の一導電型の埋め込み層と前記一導電型の拡散領域とで挟まれる領域に配置されている高濃度不純物拡散層からなる第２の逆導電型の拡散領域とを有するダイオード素子を内蔵する半導体集積回路装置において、
    前記第１の一導電型の埋め込み層と前記一導電型の拡散領域とは、前記第２の一導電型の埋め込み層を介して連結して形成され、
    前記第１の逆導電型の埋め込み層と前記第１の逆導電型の拡散領域とは、前記第２の逆導電型の埋め込み層を介して連結して形成され、
    前記第１のエピタキシャル層と前記第２のエピタキシャル層の合計膜厚が８〜１６μｍ程度になるように形成され、
    前記第１の一導電型の埋め込み層と前記第２の逆導電型の拡散領域とが、深さ方向に隔てて形成されていることを特徴とする半導体集積回路装置。
  2. 前記第２の逆導電型の拡散領域に重畳して逆導電型のウェル領域が形成されていることを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記第１の逆導電型の拡散領域および前記一導電型の拡散領
    域はアノード導出領域として、前記第２の逆導電型の拡散領域はカソード導出領
    域として形成されていることを特徴とする請求項１記載の半導体集積回路装置。
  4. 一導電型の半導体基板を準備する工程と、該基板に不純物を拡散させ、ダイオード素子形成領域に第１の逆導電型の埋め込み層を形成する工程と、
    前記基板上に不純物を拡散させ前記ダイオード素子形成領域に前記第１の逆導電型の埋め込み層と重畳して第１の一導電型の埋め込み層を形成する工程と、
    前記基板上に逆導電型の第１のエピタキシャル層を積層する工程と、
    該第１のエピタキシャル層上に不純物を拡散し、第２の逆導電型の埋め込み層を形成して、前記第１の逆導電型の埋め込み層と連結する工程と、
    前記ダイオード素子形成領域に第２の一導電型の埋め込み層を形成する工程と、
    前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を前記第１のエピタキシャル層と前記第２のエピタキシャル層の合計膜厚が８〜１６μｍ程度になるように積層する工程と、
    該第２のエピタキシャル層上に不純物を拡散し、前記ダイオード素子形成領域に第１の逆導電型の拡散領域を形成し、
    前記第２の逆導電型の埋め込み層を介して前記第１の逆導電型の埋め込み層と連結する工程と、
    該第２のエピタキシャル層上に不純物を拡散し、前記ダイオード素子形成領域に一導電型の拡散領域を形成し、前記第２の一導電型の埋め込み層を介して前記第１の一導電型の埋め込み層と連結する工程と、
    前記ダイオード素子形成領域の該第２のエピタキシャル層上に逆導電型の拡散領域を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
  5. 前記ダイオード素子形成領域の前記第２の一導電型の埋め込み層を形成する工程は、前記第１の一導電型の埋め込み層と前記一導電型の拡散領域とを連結させ、前記第１の一導電型の埋め込み層と前記逆導電型の拡散領域とを隔てて形成する工程であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
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