JP3866011B2

JP3866011B2 - ドライバ及び液晶ディスプレイ装置

Info

Publication number: JP3866011B2
Application number: JP2000164770A
Authority: JP
Inventors: 和浩岡村; 浩一小寺; 山口　　聡; 賢治川田; 進也鈴木
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 2000-05-30
Filing date: 2000-05-30
Publication date: 2007-01-10
Anticipated expiration: 2020-05-30
Also published as: JP2001343948A

Description

【０００１】
【発明の属する技術分野】
本発明は、ドライバ、さらには第１階調電圧と第２階調電圧とに基づいて駆動電圧を得るアンプを含むドライバに関し、例えばＴＦＴ型カラー液晶パネルを駆動するためのソースドライバに適用して有効な技術に関する。
【０００２】
【従来の技術】
液晶パネルは、複数のソース線と、それに交差するように配列されたゲート線とを含み、ソース線とゲート線との交差箇所に液晶セルが配置される。そのような液晶パネルを駆動するための駆動装置には、ソース線を駆動するためのソースドライバ、及びゲート線を駆動するためのゲートドライバが設けられている。ソースドライバは、駆動情報を１ライン単位で出力する。このとき、ゲートソースドライバは、複数のソース線を時分割で駆動する。
【０００３】
尚、液晶ディスプレイについて記載された文献の例としては、昭和５８年に株式会社オーム社から発行された「電子通信ハンドブック（第４７２頁）」がある。
【０００４】
【発明が解決しようとする課題】
ソースドライバにおいては、表示データをデコードし、そのデコード結果に対応する階調電圧選択が選択され、選択された階調電圧がバッファリングされてから液晶パネルに出力される。上記階調電圧は、複数の抵抗が結合されて成る階調電圧作成回路で分圧されることで形成される。例えば６４階調の場合、抵抗ラダー回路から６４レベルの電圧がそのまま出力される。
【０００５】
通常、６４階調よりは２５６階調のほうが画質は向上する。しかしながら、２５６階調の場合、抵抗ラダー回路から２５６レベルの電圧を出力しなければならず、階調電圧作成回路やその周辺の構成が煩雑になる。それを回避するには、電圧の加算平均により上記アンプ回路において中間レベルの階調電圧を形成すればよい。
【０００６】
すなわち、上記デコーダの出力に応じて、階調電圧作成回路からの複数の階調電圧の中から２種類の電圧を選択し、選択した２種類の電圧を上記アンプ回路において加算平均することで、上記２種類の電圧の中間レベルの電圧を上記アンプ回路側で形成する。そのようにすれば、上記中間レベルに相当する階調電圧を上記階調電圧作成回路において形成する必要がなくなり、その分、上記階調電圧作成回路やその周辺の簡略化を図ることができる。そのように加算平均を行うため、アンプ回路においては、当該アンプ回路に入力される階調電圧の数に対応して複数の入力端子、及びその入力端子に対応してＭＯＳトランジスタなどの能動素子が設けられる。その場合のアンプ回路について本願発明者が検討したところ、上記加算平均のために複数の入力端子が存在すると、それに対応するＭＯＳトランジスタのしきい値のばらつきによって、ソース線駆動電圧にレベル差を生じ、画質劣化を招くことが見いだされた。
【０００７】
本発明の目的は、階調電圧の加算平均を行う場合の画質劣化を防止するための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、互いに電圧レベルが異なる複数の階調電圧を発生させるための階調電圧作成回路と、入力データをデコードし、そのデコード結果に基づいて、上記階調電圧作成回路からの複数の階調電圧の中から第１階調電圧とそれに対応する第２階調電圧とを選択するためのデコーダと、上記第１階調電圧とそれに対応する第２階調電圧とに基づいて駆動電圧を得るためのアンプとを含んで液晶ドライバが構成されるとき、上記アンプにおいて、上記アンプの出力信号が帰還される第１トランジスタと、上記第１トランジスタに差動結合された第２トランジスタと、上記第２トランジスタに並列接続された第３トランジスタとを設け、さらに上記第１階調電圧が上記第１トランジスタに伝達され、上記第２階調電圧が上記第２トランジスタに伝達される第１の状態と、上記第１階調電圧が上記第２トランジスタに伝達され、上記第２階調電圧が上記第１トランジスタに伝達される第２の状態とを所定の周期で切り換えるためのスイッチ回路を設ける。
【００１１】
上記の手段によれば、スイッチ回路は、上記第１の状態と上記第２の状態とを所定の周期で切り換える。これにより、アンプにおいては、第２トランジスタと、それに並列接続された第３トランジスタとの間でしきい値の差に起因する誤差が平均化され、このことが、階調電圧の加算平均を行う場合の画質劣化の防止を達成する。
【００１２】
このとき、上記スイッチ回路の動作制御信号を容易に得るには、液晶の交流駆動のための交流化信号と、内部クロック信号とに基づいて、上記第１の状態と上記第２の状態との切り換えを制御可能な制御信号を生成する回路を設けるとよい。
【００１３】
また、上記アンプにおいて、差動対を形成するための第１トランジスタと、上記第１トランジスタに差動結合された第２トランジスタと、上記第２トランジスタに並列接続された第３トランジスタと、上記第１トランジスタに並列接続された第４トランジスタと、上記第１階調電圧が上記第２トランジスタに伝達され、上記第２階調電圧が上記第３トランジスタに伝達され、上記アンプの出力電圧が上記第１トランジスタ及び上記第４トランジスタに伝達される第１の状態と、上記第１階調電圧が上記第３トランジスタに伝達され、上記第２階調電圧が上記第２トランジスタに伝達され、上記アンプの出力電圧が上記第１トランジスタ及び上記第４トランジスタに伝達される第２の状態と、上記第１階調電圧が上記第１トランジスタに伝達され、上記２階調電圧が上記第４トランジスタに伝達され、上記アンプの出力電圧が上記第２トランジスタ及び上記第３トランジスタに伝達される第３の状態と、上記第１階調電圧が上記第４トランジスタに伝達され、上記第２階調電圧が上記第１トランジスタに伝達され、上記アンプの出力電圧が上記第２トランジスタ及び上記第３トランジスタに伝達される第４の状態とを所定の周期で切り換えるためのスイッチ回路とを設ける。
【００１４】
上記の手段によれば、スイッチ回路は、上記第１の状態、上記第２の状態、上記第３の状態、上記第４の状態とを所定の周期で切り換える。これにより、上記第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタとの間でしきい値の差が平均化される。このことが、階調電圧の加算平均を行う場合の画質劣化の防止を達成する。
【００１５】
このとき、上記スイッチ回路の動作制御信号を容易に得るには、液晶の交流駆動のための交流化信号と、内部クロック信号とに基づいて、上記第１の状態と上記第２の状態と上記第３の状態と上記第４の状態の切り換えを制御可能な制御信号を生成する回路を設けるとよい。
【００１６】
また、複数のゲート線とこの複数のゲート線に交差するように配置された複数のソース線とを含む表示パネルと、上記複数のソース線を駆動するためのソース線ドライバとを含んで液晶ディスプレイ装置が構成されるとき、上記ソースドライバとして、上記構成のドライバを用いることができる。
【００１７】
【発明の実施の形態】
図４には、本発明にかかる液晶ディスプレイ装置の構成例が示される。
【００１８】
液晶ディスプレイ装置３６は、特に制限されないが、カラー液晶パネル１２と、このカラー液晶パネル１２のゲート線を駆動するための複数のゲートドライバ１０−１〜１０−３と、上記カラー液晶パネル１２のデータ線を駆動するための複数のソースドライバ１１−１〜１１―ｎと、この液晶ディスプレイ装置３６全体の動作制御を司るコントローラ１４と、カラー液晶パネル１２を駆動するための電源を供給する液晶駆動電源回路１３とを含む。
【００１９】
カラー液晶パネル１２は、特に制限されないが、ＴＦＴ型であり、そのサイズは１０２４×７６８ドットとされ、複数のゲート線と、それに交差するように配置された複数のデータ線と、ゲート線及びデータ線の交差箇所に対応して配置されたｎチャンネル型ＭＯＳトランジスタ及び液晶素子とを含んで成る。例えば図５に示されるように、複数のｎチャンネル型ＭＯＳトランジスタ２２１のゲート電極は、対応するゲート線ｇ１〜ｇ４に結合され、当該トランジスタ２２１のドレイン電極は対応するデータ線ｄ１〜ｄ３に結合され、当該トランジスタ２２１のソース電極とグランドＧＮＤとの間に液晶素子２２２が結合される。カラー表示を可能とするため、隣接する３本のデータ線ｄ１，ｄ２，ｄ３は、ＲＧＢ（レッド、グリーン、ブルー）に対応しており、このＲＧＢに対応する３個の素子により１個の画素が形成される。図５に示される構成例に従えば、ゲートドライバ１０−１によってゲート線ｇ１〜ｇ４が選択的にハイレベルに駆動され、ソースドライバ１１−１によって濃度に応じた電圧レベルでデータ線ｄ１，ｄ２，ｄ３が駆動されることにより、対応するｎチャンネル型ＭＯＳトランジスタ２２１がオンされて、対応する液晶素子２２２の容量がチャージアップされる。その後、ゲートドライバ１０−１の出力信号がローレベルにされてｎチャンネル型ＭＯＳトランジスタ２２１がオフされて、液晶素子２２２の電圧が保持される。
【００２０】
次に、ソースドライバ１１−１〜１１−ｎについて詳述する。尚、上記複数個のソースドライバ１１−１〜１１−ｎは互いに同一構成とされる。そのため、以下の説明ではソースドライバ１１−１についてのみ詳細に説明する。
【００２１】
図６にはソースドライバの構成例が示される。
【００２２】
図６に示されるようにソースドライバ１１−１は、クロック制御回路８０、ラッチ回路９２，９３，９４、デコーダ８４、アンプ回路８５、データ反転回路８６、及び階調電圧作成回路８７を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００２３】
上記クロック制御回路８０には、コントローラ１４からの水平方向拡大信号ＬＣＨＰＡ１，ＬＣＨＰＡ２０〜２、データ出力水平クロック信号ＣＬ１、データ転送クロックＣＬ２、データ転送クロックＣＬ４が入力される。イネーブル信号ＥＩＯ０〜２Ｒ＊（＊はローアクティブ又は信号反転を示す），ＥＩＯ０〜２Ｌ＊は、ソースドライバのイネーブル信号とされ、このイネーブル信号がローレベルにアサートされることによって当該ソースドライバ内へのデータ取り込みが行われる。Ｍは交流化信号である。液晶の破損防止のため、この交流化信号Ｍによって液晶の交流駆動が制御される。この交流化信号Ｍは、データ出力水平クロック信号ＣＬ１の立ち上がりエッジのタイミングで取り込まれ、交流化信号Ｍの極性に応じて、正極性側（Ｖ０〜Ｖ４）と負極性（Ｖ５〜Ｖ９）側との出力電圧が選択的に発生される。特に制限されないが、交流化信号Ｍが論理値“０”の場合、奇数出力端子（Ｙ１，Ｙ３，…，Ｙ３８３）からは正極性の液晶印加電圧が出力され、偶数出力端子（Ｙ２，Ｙ４，…，Ｙ３８４）からは負極性の液晶印加電圧が出力される。また、交流化信号Ｍが論理値“１”の場合、奇数出力端子（Ｙ１，Ｙ３，…，Ｙ３８３）からは負極性の液晶印加電圧が出力され、偶数出力端子（Ｙ２，Ｙ４，…，Ｙ３８４）からは正極性の液晶印加電圧が出力される。ＳＨＬは表示データのシフト方向を指示する信号とされ、ラッチアドレスセレクタ８１を介して、第１ラッチ回路に書き込まれる表示データのシフト方向が制御される。
【００２４】
コントローラ１４から伝達されるデータＤ５７〜Ｄ５０，Ｄ４７〜Ｄ４０，Ｄ３７〜Ｄ３０，Ｄ２７〜Ｄ２０，Ｄ１７〜Ｄ１０，Ｄ０７〜Ｄ００は、データ反転回路８６を介して第１ラッチ回路９２へ伝達される。反転回路８６は、コントローラ１４から伝達されるデータ反転信号ＰＯＬに応じて、上記データの論理を反転する。
【００２５】
第１ラッチ回路９２は、データ反転回路８６からのデータをラッチアドレスセレクタ８１の制御により保持する。水平方向の拡大やセンタリング表示は、ラッチアドレスセレクタ８１の制御により、データ反転回路８６の出力データを第１ラッチ回路９２へ書き込む際のアドレス制御により行われる。この第１ラッチ回路９２の後段には、当該第１ラッチ回路９２の出力データを保持可能な第２ラッチ回路９３が設けられ、この第２ラッチ回路９３の後段には当該ラッチ回路９３の出力データを保持可能な第３ラッチ回路９４が設けられる。第１ラッチ回路９２、第２ラッチ回路９３、第３ラッチ回路９４は、それぞれ３８４本のデータ線に対応する数のデータラッチを８プレーン備える。８プレーン備えるのは、各ソース線駆動端子から、例えば２５６階調の電圧を出力するために端子当たり８ビットのディジタルデータが必要となるからである。
【００２６】
また、ラッチ回路９４の後段には、ラッチ回路出力データをデコードするためのデコーダ８４が設けられる。上記デコーダ８４の出力信号は、ソース線の駆動のため、後段のアンプ回路８５でバッファリングされてから外部出力される。
【００２７】
上記デコーダ８４でのデコードに必要とされる各種レベルの電圧は、階調電圧生成回路８７において各種レベルの入力電圧Ｖ０〜Ｖ９を抵抗分圧することで生成される。例えば図７に示されるように、各種レベルの入力電圧Ｖ０〜Ｖ９を取り込んで、代表的に示されるラダー抵抗Ｒ１〜Ｒ８の組み合わせによって、正極性２５６階調及び負極性２５６階調を示すための複数レベルの電圧を得る。上記アンプ回路８５において、２種類の階調電圧の加算平均を行うことでその中間レベルが形成されるため、階調電圧作成回路８７における電圧出力端子数は、１６０個とされ、上記デコーダ８４において、そのうちの２個が選択され、対応する階調電圧が上記アンプ回路８５へ伝達される。例えば２５６階調の出力電圧レベルは、５〜１０Ｖの範囲において、２０ｍＶ刻みとされる。
【００２８】
アンプ回路８５は、デコーダ８４の出力端子数に対応する３８４個のアンプ８５−１〜８５−３８４を含んで成る。アンプ８５−１〜８５−３８４は互いに同一構成とされる。
【００２９】
図８〜図１０には、カラー液晶パネル１２の駆動例が示される。尚、「＋」，「−」は、ドットの論理が反転していることを示している。
【００３０】
図８にはドット反転駆動の様子が示される。
【００３１】
上記のようにソースドライバ１１−１〜１１−ｎは、交流化信号Ｍの論理を切り換えることにより液晶の交流駆動が可能とされる。例えば交流化信号Ｍをデータ出力水平クロック信号ＣＬ１毎に切り換えることで、互いに隣接するドット毎に極性の異なる階調電圧を印加するドット反転駆動が可能とされる。
【００３２】
図９にはｎライン反転駆動の様子が示される。
【００３３】
交流化信号Ｍの論理をデータ出力水平クロック信号ＣＬ１のｎ回毎に切り換えた場合、図９に示されるように水平方向１ドット毎、垂直方向ｎライン毎のｎライン反転駆動となる。
【００３４】
図１０にはフレーム反転駆動の様子が示される。
【００３５】
交流化信号Ｍの論理をフレーム毎に切り換えることにより、図１０に示されれるように水平方向１ドット毎、垂直方向１フレーム毎のフレーム反転駆動を行うことができる。
【００３６】
図１１には、フレーム反転時のデータ入力と交流化信号Ｍ及び出力レベルとの関係が示される。
【００３７】
データ出力水平クロック信号ＣＬ１の立ち上がり時点での交流化信号Ｍの論理レベルに応じて正極性、負極性それぞれの階調電圧選択を行うことで、次のデータ出力水平クロック信号ＣＬ１からそれぞれの階調電圧が出力される。ＨＶは正極側２５６階調の電圧を示し、ＬＶは負極側２５６階調の電圧を示す。交流化信号Ｍが論理値“０”の場合、奇数出力端子からは正極性の液晶印加電圧ＨＶが出力され、偶数出力端子からは負極性の液晶印加電圧ＬＶが出力される。また、交流化信号Ｍが論理値“１”の場合、奇数出力端子からは負極性の液晶印加電圧が出力され、偶数出力端子からは正極性の液晶印加電圧が出力される。
【００３８】
次に、アンプ回路８５について詳述する。アンプ回路８５に含まれる３８４個のアンプ８５−１〜８５−３８４は、互いに同一構成であるため、そのうちの一つについて詳述する。
【００３９】
図１には、上記アンプ回路８５における複数のアンプのうちの一つであるアンプ８５−１の構成例が代表的に示される。
【００４０】
ｐチャンネル型ＭＯＳトランジスタＱ１１と、ｐチャンネル型ＭＯＳトランジスタＱ１２とが差動結合され、上記ｐチャンネル型ＭＯＳトランジスタＱ１２にｐチャンネル型ＭＯＳトランジスタＱ１３が差動結合される。ｐチャンネル型ＭＯＳトランジスタＱ１１〜Ｑ１３のソース電極は、ｐチャンネル型ＭＯＳトランジスタＱ１を介して高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３のゲート電極には、スイッチ回路４１を介して入力端子ＩＮ１又はＩＮ２からの入力信号が与えられる。スイッチ回路４１は、オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２に基づいて、入力端子ＩＮ１から入力された階調電圧をｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極に伝達し、入力端子ＩＮ２から入力された階調電圧をｐチャンネル型ＭＯＳトランジスタＱ１３のゲート電極に伝達する第１の状態と、入力端子ＩＮ１から入力された階調電圧をｐチャンネル型ＭＯＳトランジスタＱ１３のゲート電極に伝達し、入力端子ＩＮ２から入力された階調電圧をｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極に伝達する第２の状態とを所定の周期で切り換える。これにより、入力端子ＩＮ１，ＩＮ２を介してデコーダ８４から入力される２系統の階調電圧がｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３に交互に伝達される。
【００４１】
上記ｐチャンネル型ＭＯＳトランジスタＱ１１〜Ｑ１３のゲート電極は、カレントミラー型負荷を形成するｎチャンネル型ＭＯＳトランジスタＱ３，Ｑ４を介してグランドＧＮＤに結合される。ｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３と、ｐチャンネル型ＭＯＳトランジスタＱ４との直列接続ノードは、後段のｎチャンネル型ＭＯＳトランジスタＱ５のゲート電極に結合される。このｐチャンネル型ＭＯＳトランジスタＱ５は、ｐチャンネル型ＭＯＳトランジスタＱ２に直列接続さえ、この直列接続ノードから、このアンプ８５−１の出力端子ＯＵＴが引き出される。上記ｐチャンネル型ＭＯＳトランジスタＱ５のドレイン電極とゲート電極との間に位相補償用のキャパシタＣ１が設けられる。
【００４２】
また、上記ｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ２のゲート電極には所定のバイアス電圧ＶＢが供給され、それによって、上記ｐチャンネル型ＭＯＳトランジスタＱ１，Ｑ２は定電流源として機能する。
【００４３】
図２には、上記スイッチ回路４１の構成例が示される。
【００４４】
図２に示されるようにスイッチ回路４１は、ｐチャンネル型ＭＯＳトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４を含んで成る。ｐチャンネル型ＭＯＳトランジスタＱ２１は、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１３との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ１によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ２２は、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１３との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ２によって動作制御される。オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２は相補レベルの信号とされ、そのために、上記ｐチャンネル型ＭＯＳトランジスタＱ２１，Ｑ２２は何れか一方が選択的に導通される。ｐチャンネル型ＭＯＳトランジスタＱ２３は、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１２との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ２によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ２４は、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１２との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ１によって動作制御される。オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２は相補レベルの信号とされ、そのために、上記ｐチャンネル型ＭＯＳトランジスタＱ２３，Ｑ２４は何れか一方が選択的に導通される。
【００４５】
図１２には、上記スイッチ回路４１の動作制御のためのオフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２を生成するオフセットキャンセル信号生成回路が示される。
【００４６】
図１２に示されるオフセットキャンセル信号生成回路１２１は、特に制限されないが、上記交流化信号Ｍをデータ出力水平クロック信号ＣＬ１に同期させるためのフリップフロップ回路ＦＦ１と、このフリップフロップ回路ＦＦ１の出力信号を１／２分周するフリップフロップ回路ＦＦ２とを含んで成り、それは、図６に示されるクロック制御回路８０内に配置される。フリップフロップ回路ＦＦ１，ＦＦ２は、データ端子Ｄ、クロックパルス端子ＣＰ、非反転出力端子Ｑ、反転出力端子ＱＮを含む。フリップフロップ回路ＦＦ１の非反転出力端子Ｄからの出力信号が後段のフリップフロップ回路ＦＦ２のクロックパルス端子ＣＰに伝達される。フリップフロップ回路ＦＦ２では、反転出力端子ＱＮからデータ端子Ｄへ帰還される。フリップフロップ回路ＦＦ２の非反転出力端子Ｑからオフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２が得られ、それが上記スイッチ回路４１に伝達される。
【００４７】
図１３には、上記オフセットキャンセル信号生成回路１２１における主要部の動作タイミングが示される。図１３に示されるように、オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２は相補レベルとされる。交流化信号Ｍは、液晶パネルの焼け付きを防止するために、フレーム単位など一定の周期で反転されるから、これを利用することにより、例えば４フレーム毎にオフセット動作を行うための上記オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２を容易に生成することができる。
【００４８】
図３には、上記スイッチ回路４１によるオフセットキャンセル動作例が示される。
【００４９】
１フレーム目において、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極とが結合され、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１３のゲート電極とが結合される。
【００５０】
２フレーム目においては、上記交流化信号Ｍに基づいて上記１フレーム目のドット反転が行われる。このとき、上記オフセットキャンセル制御信号ＬＣＨＰＡ１，ＬＣＨＰＡ２の論理変化が無いため、スイッチ回路４１による接続状態は上記１フレーム目と同じである。
【００５１】
３フレーム目においては、上記交流化信号Ｍの論理が既に反転されており、上記オフセットキャンセル制御信号ＬＣＨＰＡ１，ＬＣＨＰＡ２の論理変化が変化されるため、スイッチ回路４１の状態変化により、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１３のゲート電極とが結合され、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極とが結合される。
【００５２】
４フレーム目においては、上記交流化信号Ｍに基づいて上記３フレーム目のドット反転が行われる。このとき、上記オフセットキャンセル制御信号ＬＣＨＰＡ１，ＬＣＨＰＡ２の論理変化が無いため、スイッチ回路４１による接続状態は上記３フレーム目と同じである。
【００５３】
上記１フレーム目から４フレーム目で１サイクルが終了し、この１サイクルにおいて、上記スイッチ回路４１による接続状態の切り換えが１回だけ行われる。このようにして上記スイッチ回路４１による接続状態の切り換えが行われることにより、上記入力端子ＩＮ１，ＩＮ２を介して取り込まれる２種類の階調電圧が、ｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３に交互に取り込まれることになるので、上記スイッチ回路４１による接続状態の切り換え毎に、上記入力端子ＩＮ１，ＩＮ２から見たＭＯＳトランジスタのしきい値の高低関係が逆となり、しきい値のばらつきに起因するオフセットがキャンセルされる。
【００５４】
図１４には、本発明にかかる液晶ディスプレイ装置が適用されるコンピュータシステムが示される。
【００５５】
このコンピュータシステムは、システムバスＢＵＳを介して、マイクロコンピュータ３１、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）３２、ＳＲＡＭ３３（スタティック・ランダム・アクセス・メモリ）、ＲＯＭ（リード・オンリ・メモリ）３４、周辺装置制御部３５、液晶表示装置などが、互いに信号のやり取り可能に結合され、予め定められたプログラムに従って所定のデータ処理を行う。上記マイクロコンピュータ３１は、本システムの論理的中核とされ、主として、アドレス指定、情報の読み出しと書き込み、データの演算、命令のシーケンス、割り込の受付け、記憶装置と入出力装置との情報交換の起動等の機能を有し、演算制御部や、バス制御部、メモリアクセス制御部などから構成される。上記ＤＲＡＭ３２や、ＳＲＡＭ３３、及びＲＯＭ３４は内部記憶装置として位置付けられている。ＤＲＡＭ３２は、メインメモリとされ、マイクロコンピュータ３１での計算や制御における作業領域として利用される。ＳＲＡＭ３３は、二次キャッシュメモリとされ、メインメモリであるＤＲＡＭ３２の記憶内容の一部が記憶されるされることにより、マイクロコンピュータ３１が必要とする情報を速やかに取り込むことができるようになっている。また、ＲＯＭ３４には読み出し専用のプログラムが格納される。周辺装置制御部３５によって、ハードディスクなどの外部憶装置３８の動作制御や、キーボード３９などからの情報入力制御が行われる。また、上記液晶ディスプレイ装置３６によって画像表示が行われる。
【００５６】
上記した例によれば、以下の作用効果を得ることができる。
【００５７】
（１）液晶パネルにおける１フレーム目から４フレーム目で１サイクルが終了し、この１サイクルにおいて、スイッチ回路４１による接続状態の切り換えが１回だけ行われる。このようにして上記スイッチ回路４１による接続状態の切り換えが行われることにより、上記入力端子ＩＮ１，ＩＮ２を介して取り込まれる２種類の階調電圧が、ｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３に交互に取り込まれることになるので、スイッチ回路４１による接続状態の切り換え毎に、入力端子ＩＮ１，ＩＮ２から見たＭＯＳトランジスタのしきい値の高低関係が逆となり、しきい値のばらつきに起因するオフセットがキャンセルされる。
【００５８】
（２）上記（１）の作用効果を有するソースドライバを含むカラー液晶パネル１２や液晶ディスプレイ装置３６においては、アンプにおけるＭＯＳトランジスタのしきい値ばらつきに起因するオフセットがキャンセルされるため画質が向上する。
【００５９】
図１５には、上記アンプ８５−１の別の構成例が示される。
【００６０】
図１５に示されるアンプ８５−１が、図１に示されるのと大きく相違するのは、ｐチャンネル型ＭＯＳトランジスタＱ１１に並列接続されたｐチャンネル型ＭＯＳトランジスタＱ１４が設けられた点、及びスイッチ回路４１に代えてスイッチ回路４２が設けられた点である。このスイッチ回路４２は、上記第１階調電圧がｐチャンネル型ＭＯＳトランジスタＱ１２に伝達され、上記第２階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１３に伝達され、上記アンプ８５−１の出力電圧がｐチャンネル型ＭＯＳトランジスタＱ１１及び上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達される第１の状態と、上記第１階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１３に伝達され、上記第２階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１２に伝達され、上記アンプ８５−１の出力電圧がｐチャンネル型ＭＯＳトランジスタＱ１１及び上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達される第２の状態と、上記第１階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１１に伝達され、上記２階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達され、上記アンプ８５−１の出力電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１２及びＱ１３に伝達される第３の状態と、上記第１階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達され、上記第２階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１１に伝達され、上記アンプの出力電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１２及び上記ｐチャンネル型ＭＯＳトランジスタＱ１３に伝達される第４の状態とを所定の周期で切り換えるために設けられる。
【００６１】
図１６には上記スイッチ回路４２の構成例が示される。
【００６２】
図１６に示されるように、上記スイッチ回路４２は、ｐチャンネル型ＭＯＳトランジスタＱ３１〜Ｑ４２を含んで成る。
【００６３】
ｐチャンネル型ＭＯＳトランジスタＱ３１は、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１１との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＢ１によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３２は、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１１との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＢ２によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３３は、アンプ８５−１の出力端子ＯＵＴとｐチャンネル型ＭＯＳトランジスタＱ１１との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＣＨＯＰＡによって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３４は、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１４との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＢ２によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３５は、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１４との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＢ１によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３６は、アンプ８５−１の出力端子ＯＵＴとｐチャンネル型ＭＯＳトランジスタＱ１４との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＣＨＯＰＡによって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ４２は、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１２との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ１によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ４１は、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１２との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ２によって動作制御される。
【００６４】
ｐチャンネル型ＭＯＳトランジスタＱ４０は、アンプ８５−１の出力端子ＯＵＴとｐチャンネル型ＭＯＳトランジスタＱ１２との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＣＨＯＰＢによって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３９は、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１３との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ２によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３８は、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１３との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ１によって動作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３７は、アンプ８５−１の出力端子ＯＵＴとｐチャンネル型ＭＯＳトランジスタＱ１３との間の信号経路を断続可能に配置され、オフセットキャンセル信号ＣＨＯＰＢによって動作制御される。
【００６５】
図１７には、上記スイッチ回路４２の動作制御のためのオフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣＨＰＢ２，ＣＨＯＰＡを生成するオフセットキャンセル信号生成回路１２２が示される。
【００６６】
図１７に示されるオフセットキャンセル信号生成回路１２２は、特に制限されないが、上記交流化信号Ｍをデータ出力水平クロック信号ＣＬ１に同期させるためのフリップフロップ回路ＦＦ３と、このフリップフロップ回路ＦＦ３の出力信号を１／２分周するフリップフロップ回路ＦＦ４と、このフリップフロップ回路ＦＦ５の出力信号をさらに１／２分周するためフリップフロップ回路ＦＦ５と、インバータＧ１〜Ｇ５，Ｇ１０〜Ｇ１４、及びナンドゲートＧ６〜Ｇ９を含んで成る。フリップフロップ回路ＦＦ４の非反転出力端子Ｑからの出力信号がインバータＧ１で反転されることで、オフセットキャンセル信号ＣＨＯＰＢが得られる。そして、この信号をさらにインバータＧ１０で反転されることで、オフセットキャンセル信号ＣＨＯＰＡが得られる。フリップフロップ回路ＦＦ４の非反転出力端子Ｑからの出力信号がインバータＧ２で反転され、フリップフロップ回路ＦＦ４の反転出力端子ＱＮからの出力信号がインバータＧ３で反転される。フリップフロップ回路ＦＦ５の非反転出力端子Ｑからの出力信号がインバータＧ４で反転され、フリップフロップ回路ＦＦ５の反転出力端子ＱＮからの出力信号がインバータＧ５で反転される。上記インバータＧ２，Ｇ４の出力信号のナンド論理がナンドゲートＧ６で得られ、その出力信号が後段のインバータＧ１１で反転されることによってオフセットキャンセル信号ＬＣＨＰＢ１が得られる。上記インバータＧ３，Ｇ５の出力信号のナンド論理がナンドゲートＧ７で得られ、その出力信号が後段のインバータＧ１２で反転されることによってオフセットキャンセル信号ＬＣＨＰＡ１が得られる。上記インバータＧ３，Ｇ４の出力信号のナンド論理がナンドゲートＧ８で得られ、その出力信号が後段のインバータＧ１３で反転されることによってオフセットキャンセル信号ＬＣＨＰＡ２が得られる。上記インバータＧ２，Ｇ５の出力信号のナンド論理がナンドゲートＧ９で得られ、その出力信号が後段のインバータＧ１４で反転されることによってオフセットキャンセル信号ＬＣＨＰＢ２が得られる。
【００６７】
図１８には上記オフセットキャンセル信号生成回路１２２における主要部の動作波形が示される。図１８に示されるように、上記交流化信号Ｍとデータ出力水平クロック信号ＣＬ１とに基づいて、オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣＨＰＢ２，ＣＨＯＰＡが容易に生成される。上記のように交流化信号Ｍは、フレーム単位など一定の周期で反転するため、それを利用することにより、例えば８フレーム毎にオフセットキャンセル動作を行うようなタイミングで上記オフセットキャンセル信号を容易に生成することができる。
【００６８】
図１９には、上記スイッチ回路４１によるオフセットキャンセル動作例が示される。
【００６９】
１フレーム目において、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極とが結合され、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１３のゲート電極とが結合され、アンプ８５−１の出力端子ｐチャンネル型ＭＯＳトランジスタＱ１１，Ｑ１４のゲート電極が結合される。
【００７０】
２フレーム目においては、上記交流化信号Ｍに基づいて上記１フレーム目のドット反転が行われる。このとき、上記オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣＨＰＢ２，ＣＨＯＰＡの論理変化が無いため、スイッチ回路４２による接続状態は上記１フレーム目と同じである。
【００７１】
３フレーム目においては、上記交流化信号Ｍの論理が既に反転されており、オフセットキャンセル信号ＬＣＨＰＡ２がローレベルにされることで、入力端子ＩＮ１がｐチャンネル型ＭＯＳトランジスタＱ１３のゲート電極へ接続され、入力端子ＩＮ２がｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極に結合される。
【００７２】
４フレーム目においては、上記交流化信号Ｍに基づいて上記３フレーム目のドット反転が行われる。このとき、上記オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣＨＰＢ２，ＣＨＯＰＡの論理変化が無いため、スイッチ回路４２による接続状態は上記３フレーム目と同じである。
【００７３】
５フレーム目においては、オフセットキャンセル信号ＬＣＨＰＢ１がローレベルに変化されることで、信号入力端子ＩＮ１がｐチャンネル型ＭＯＳトランジスタＱ１１のゲート電極に結合され、入力端子ＩＮ２がｐチャンネル型ＭＯＳトランジスタＱ１４のゲート電極に結合される。また、このとき、オフセットキャンセル信号ＣＨＯＰＢがローレベルにされることで、アンプ８５−１の出力端子ＯＵＴがｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３のゲート電極に結合される。
【００７４】
６フレーム目においては上記交流化信号Ｍに基づいて上記５フレーム目のドット反転が行われる。このとき、上記オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣＨＰＢ２，ＣＨＯＰＡの論理変化が無いため、スイッチ回路４２による接続状態は上記５フレーム目と同じである。
【００７５】
７フレーム目においては、オフセットキャンセル信号ＬＣＨＰＢ２がローレベルに変化されることで、入力端子ＩＮ１がｐチャンネル型ＭＯＳトランジスタＱ１４のゲート電極に結合され、入力信号ＩＮ２がｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極に結合される。
【００７６】
８フレーム目においては、上記交流化信号Ｍに基づいて上記７フレーム目のドット反転が行われる。このとき、上記オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣＨＰＢ２，ＣＨＯＰＡの論理変化が無いため、スイッチ回路４２による接続状態は上記７フレーム目と同じである。
【００７７】
このように図１６に示される構成においては、上記第１階調電圧がｐチャンネル型ＭＯＳトランジスタＱ１２に伝達され、上記第２階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１３に伝達され、上記アンプ８５−１の出力電圧がｐチャンネル型ＭＯＳトランジスタＱ１１及び上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達される第１の状態と、上記第１階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１３に伝達され、上記第２階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１２に伝達され、上記アンプ８５−１の出力電圧がｐチャンネル型ＭＯＳトランジスタＱ１１及び上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達される第２の状態と、上記第１階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１１に伝達され、上記２階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達され、上記アンプ８５−１の出力電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１２及びＱ１３に伝達される第３の状態と、上記第１階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達され、上記第２階調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１１に伝達され、上記アンプの出力電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１２及び上記ｐチャンネル型ＭＯＳトランジスタＱ１３に伝達される第４の状態とが所定の周期で切り換えられるので、ｐチャンネル型ＭＯＳトランジスタＱ１１〜Ｑ１４のしきい値のばらつきに起因するオフセットキャンセルすることができる。
【００７８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＴＦＴ型カラー液晶パネルに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種表示パネルに広く適用することができる。
【００８０】
本発明は、少なくとも上記第１階調電圧とそれに対応する第２階調電圧とに基づいて液晶印加電圧を出力するためのアンプ回路を備えることを条件に適用することができる。
【００８１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８２】
すなわち、スイッチ回路により、第１の状態と第２の状態とが所定の周期で切り換えられることにより、第２トランジスタと、それに並列接続された第３トランジスタとの間でしきい値の差に起因するオフセットをキャンセルすることができ、それによって、階調電圧の加算平均を行う場合の画質劣化の防止を図ることができる。
【００８３】
また、スイッチ回路により、第１の状態、第２の状態、第３の状態、及び第４の状態が所定の周期で切り換えられることにより、第１トランジスタ、第２トランジスタ、第３トランジスタ、及び第４トランジスタとの間でしきい値の差が平均化され、それにより、階調電圧の加算平均を行う場合の画質劣化の防止を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる液晶ドライバにおけるアンプの構成例回路図である。
【図２】上記アンプに含まれるスイッチ回路の構成例回路図である。
【図３】上記スイッチ回路によるオフセットキャンセル動作例の説明図である。
【図４】上記液晶ドライバを含む液晶ディスプレイ装置の構成例ブロック図である。
【図５】上記液晶ディスプレイ装置に含まれるカラー液晶パネルの構成例回路図である。
【図６】上記液晶ドライバであるソースドライバの構成例ブロック図である。
【図７】上記ソースドライバに含まれる階調電圧生成回路の出力電圧の説明図である。
【図８】上記カラー液晶パネルの駆動例説明図である。
【図９】上記カラー液晶パネルの駆動例説明図である。
【図１０】上記カラー液晶パネルの駆動例説明図である。
【図１１】上記カラー液晶パネルのフレーム反転時のデータ入力と交流化信号及び出力レベルとの関係説明図である。
【図１２】上記ソースドライバに含まれるオフセットキャンセル信号生成回路の構成例ブロック図である。
【図１３】上記オフセットキャンセル信号生成回路における主要部の動作タイミング図である。
【図１４】上記液晶ディスプレイ装置の適用例であるコンピュータシステムの構成例ブロック図である。
【図１５】上記アンプの別の構成例回路図である。
【図１６】上記スイッチ回路の別の構成例回路図である。
【図１７】上記オフセットキャンセル信号生成回路の別の構成例回路図である。
【図１８】図１７に示されるオフセットキャンセル信号生成回路における主要部の動作タイミング図である。
【図１９】上記スイッチ回路によるオフセットキャンセル動作例説明図である。
【符号の説明】
１２液晶パネル
１１−１〜１１−ｎソースドライバ
１０−１〜１０−３ゲートドライバ
３６液晶ディスプレイ装置
４１，４２スイッチ回路
８０クロック制御回路
８１ラッチアドレスセレクタ
８４デコーダ
８５アンプ回路
８５−１〜８５−３８４アンプ
８６データ反転回路
８７階調電圧作成回路
９２第１ラッチ回路
９３第２ラッチ回路
９４第３ラッチ回路
１２１，１２２オフセットキャンセル信号生成回路
Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４ｐチャンネル型ＭＯＳトランジスタ

Claims

互いに電圧レベルが異なる複数の階調電圧を発生させるための階調電圧作成回路と、
入力データをデコードし、そのデコード結果に基づいて、上記階調電圧作成回路からの複数の階調電圧の中から第１階調電圧とそれに対応する第２階調電圧とを選択するためのデコーダと、
上記第１階調電圧とそれに対応する第２階調電圧とに基づいて駆動電圧を得るためのアンプと、を含むドライバであって、
上記アンプは、差動対を形成するための第１トランジスタと、
上記第１トランジスタに差動結合された第２トランジスタと、
上記第２トランジスタに並列接続された第３トランジスタと、
上記第１階調電圧が上記第２トランジスタに伝達され、上記第２階調電圧が上記第３トランジスタに伝達される第１の状態と、上記第１階調電圧が上記第３トランジスタに伝達され、上記第２階調電圧が上記第２トランジスタに伝達される第２の状態とを所定の周期で切り換えるためのスイッチ回路と、を含んで成ることを特徴とするドライバ。
液晶の交流駆動のための交流化信号と、内部クロック信号とに基づいて、上記第１の状態と上記第２の状態との切り換えを制御可能な制御信号を生成する回路を含む請求項１記載のドライバ。
互いに電圧レベルが異なる複数の階調電圧を発生させるための階調電圧作成回路と、
入力データをデコードし、そのデコード結果に基づいて、上記階調電圧作成回路からの複数の階調電圧の中から第１階調電圧とそれに対応する第２階調電圧とを選択するためのデコーダと、
上記第１階調電圧とそれに対応する第２階調電圧とに基づいて駆動電圧を得るためのアンプと、を含むドライバであって、
上記アンプは、差動対を形成するための第１トランジスタと、
上記第１トランジスタに差動結合された第２トランジスタと、
上記第２トランジスタに並列接続された第３トランジスタと、
上記第１トランジスタに並列接続された第４トランジスタと、
上記第１階調電圧が上記第２トランジスタに伝達され、上記第２階調電圧が上記第３トランジスタに伝達され、上記アンプの出力電圧が上記第１トランジスタ及び上記第４トランジスタに伝達される第１の状態と、上記第１階調電圧が上記第３トランジスタに伝達され、上記第２階調電圧が上記第２トランジスタに伝達され、上記アンプの出力電圧が上記第１トランジスタ及び上記第４トランジスタに伝達される第２の状態と、上記第１階調電圧が上記第１トランジスタに伝達され、上記２階調電圧が上記第４トランジスタに伝達され、上記アンプの出力電圧が上記第２トランジスタ及び上記第３トランジスタに伝達される第３の状態と、上記第１階調電圧が上記第４トランジスタに伝達され、上記第２階調電圧が上記第１トランジスタに伝達され、上記アンプの出力電圧が上記第２トランジスタ及び上記第３トランジスタに伝達される第４の状態とを所定の周期で切り換えるためのスイッチ回路と、を含んで成ることを特徴とするドライバ。
液晶の交流駆動のための交流化信号と、内部クロック信号とに基づいて、上記第１の状態と上記第２の状態と上記第３の状態と上記第４の状態の切り換えを制御可能な制御信号を生成する回路を含む請求項３記載のドライバ。
複数のゲート線とこの複数のゲート線に交差するように配置された複数のソース線とを含む表示パネルと、上記複数のソース線を駆動するためのソースドライバとを含む液晶ディスプレイ装置において、
上記ソースドライバとして、請求項１乃至４の何れか１項記載のドライバを用いて成ることを特徴とする液晶ディスプレイ装置。