具体实施方式
对用于实施本发明的优选方式进行说明。与本发明一实施方式有关的输出电路11备有输入电压值相互不同的多个(m个)参照电压,根据选择信号,选择并输出2个电压的选择电路12、和从2个输入端子输入从上述选择电路输出的2个参照电压,输出根据上述2个输入端子的电压差外插的电压的放大电路13。将该电路用作为数字模拟转换电路,其采用数字数据信号作为选择信号,输出与数字数据信号对应的电平的电压。
如果根据本发明,则放大电路13只要是外插第1和第2输入端子的电压的构成,可以采用任意构成。例如具有第1、第2输入端子,包括:电容,其将第1、第2输入端子的电压的差电压作为端子间电压施加;和差动放大器,其根据上述第1和第2输入端子电压的一方和上述电容端子间的差电压,输出将第1、第2输入端子的电压外分得到的电压。
或者,如果根据本发明一实施方式,则放大电路13具有:第1和第2输入端子T1、T2;输出端子3;与上述第1和第2输入端子连接的差动段;以及输入端与上述差动段连接,输出端与上述输出端子连接的放大段6。上述差动段具有:输入对的一方与第1输入端子T1连接,另一方与上述输出端子3连接的第1差动对101、102;输入对的一方与第1输入端子T1连接,另一方与第2输入端子T2连接的第2差动对103、104;将电流供给第1差动对101、102的第1电流源126;将电流供给第2差动对103、104的第2电流源127;和与第1和第2差动对的输出对连接的负载电路111、112。使第1差动对101、102的输出对的一方与第2差动对103、104的输出对的一方共同连接,该共同连接点成为上述差动段的输出端4。此外,也可以具有用差动放大段构成放大段6,使差动输入端与第1差动对101、102的输出对和第2差动对103、104的输出对的连接点连接的构成。
如果根据本发明一实施方式,则选择电路12能够实现输入电压值相互不同的第1参照电压A和第2参照电压B,根据选择信号,将第1、第2参照电压A、B、第1、第1参照电压A、A、第2、第2参照电压B、B、第2、第1参照电压B、A之中的任一对供给上述第1、第2端子T1、T2,可以输出最大为4个的相互不同的电压电平的构成。
该选择电路12构成为根据成为上述选择信号的第1和第2信号D0、D1的共计2位选择第1、第2参照电压并输出到上述第1、第2端子;并具有:连接在第1参照电压A和第2端子T2之间,将上述第1信号D0输入到控制端子的第1开关302;连接在第1参照电压A和上述第1端子T1之间,将上述第2信号的互补信号D1B输入到控制端子的第2开关301;连接在第2参照电压B和上述第1端子T1之间,将上述第2信号输入到控制端子的第3开关303;和连接在第2参照电压B和上述第2端子T2之间,将上述第1信号的互补信号D0B输入到控制端子的第4开关304。
如果根据本发明一实施方式的输出电路,则具有外分比为1∶2,输出电压Vout和第2端子的输入电压V(T2)之和为第1端子的输入电压V(T1)的2倍的关系。上述第1、第2参照电压A、B,在等间隔的第1到第4电平的电压中,分别取第2、第3电平,在选择电路12中,输出从通过选择上述第1、第2参照电压A、B对所得到的第1电平的输出电压,到通过选择上述第2、第1参照电压B、A对所得到的第4电平的输出电压的共计4个电平的电压。
本发明,在另一实施方式中,上述选择电路12也可以构成为:具有输入电压值相互不同的第1到第4参照电压A、B、C、D,根据上述选择信号,将
(1)第1、第4参照电压A、D、(2)第1、第3参照电压A、C、
(3)第2、第4参照电压B、D、(4)第2、第3参照电压B、C、
(5)第1、第2参照电压A、B、(6)第1、第1参照电压A,A、
(7)第2、第2参照电压B、B、(8)第2、第1参照电压B、A、
(9)第3、第4参照电压C、D、(10)第3、第3参照电压C,C、
(11)第4、第4参照电压D、D、12)第4、第3参照电压D、C、
(13)第3、第2参照电压C、B、(14)第3、第1参照电压C、A、
(15)第4、第2参照电压D、B、(16)第4、第1参照电压D、A之中的任一对供给上述第1、第2端子,可以输出最大为4的2次方个的相互不同的电压电平。
在本实施方式中,选择电路也可以构成为:根据成为选择信号的第1到第4信号D0、D1、D2、D3的共计4位选择第1到第4参照电压A、B、C、D并输出到第1、第2端子T1、T2,并具有:连接在第1端子T1和第1参照电压A的供给端子之间,分别将第2信号的互补信号D1B和第4信号的互补信号D3B输入到控制端子的第1和第2开关401、402;连接在第2端子T2和第1参照电压A的供给端子之间,分别将第1信号D0和第3信号D2输入到控制端子的第3和第4开关403、404;连接在第1端子T1和第2参照电压B的供给端子之间,分别将第2信号D1和第4信号的互补信号D3B输入到控制端子的第5和第6开关405、406;连接在第2端子T2和第2参照电压B的供给端子之间,分别将第1信号的互补信号D0B和第3信号D2输入到控制端子的第7和第8开关407、408;连接在第1端子T1和第3参照电压C的供给端子之间,分别将第2信号的互补信号D1B和第4信号D3输入到控制端子的第9和第10开关409、410;连接在第2端子T2和第3参照电压C的供给端子之间,分别将第1信号D0和第3信号的互补信号D2B输入到控制端子的第11和第12开关411、412;连接在第1端子T1和第4参照电压D的供给端子之间,分别将第2信号D1和第4信号D3输入到控制端子的第13和第14开关413、414;和连接在第2端子T2和第4参照电压D的供给端子之间,分别将第1信号的互补信号D0B和第3信号的互补信号D2B输入到控制端子的第15和第16开关415、416。将第1信号共同输入到控制端子的第3和第11开关403、411共用1个开关,或者由2个开关构成;将第1信号的互补信号共同输入到控制端子的第7和第15开关403、411共用1个开关,或者由2个开关构成;将第2信号共同输入到控制端子的第5和第13开关405、413共用1个开关,或者由2个开关构成;将第2信号的互补信号共同输入到控制端子的第1和第9开关401、409共用1个开关,或者由2个开关构成。当第3和第11开关403、411、第7和第15开关407、415、第5和第13开关405、413、第1和第9开关401、409的各对全部由2个开关构成时,形成如图12所示的构成(开关元件数为16),当各对共用1个开关时,成为图13所示的构成(开关元件数为12)。
在本实施方式中,上述外分比为1∶2,上述输出电压和上述第2端子的输入电压之和为上述第1端子的输入电压的2倍,上述第1到第4参照电压,在等间隔的第1到第16电平的电压中,分别取第6、第7、第10、第11电平;在上述选择电路中,输出从通过选择上述第1、第4参照电压A、D对所得到的第1电平的输出电压,到通过选择上述第4、第1参照电压D、A对所得到的第16电平的输出电压的共计16个电平的电压。
在本发明另一实施方式中,也可以构成为:关于可以输出最大为m的2次方个(m2)以下的电压电平,相邻的至少1组的电压电平的间隔,与其它相邻的1组电压电平的间隔不同,具有非线性的输入输出特性。
在本发明另一实施方式中,也可以构成为:将由从可以输出的输出电压的下限到上限规定的输出电压范围分割成相互不重叠的多个区间,在上述各区间,设置与各区间对应的电压电平相互不同的至少2个参照电压,在该区间中,根据上述多个(n个)参照电压,输出最大为n的2次方个电平的输出电压。在本实施方式中,也可以构成为:在与其它区间之间,设置包含与可以输出的电压电平的一部分重叠的电压电平的区间。
例如根据本发明的实施方式,则也可以构成为:将最大为2的5次方个电平的输出电压分割成第1到第5区间(也称为“块”),将第1到第12参照电压A1,B1,A2,B2,A3、B3、C3、D3、A4、B4、A5、B5供给上述选择电路12;第1区间由第1到第4电平构成,选择上述第1、第2参照电压A1、B1,从放大电路13输出;第2区间由第5到第8电平构成,通过选择上述第3、第4参照电压A2、B2,从上述放大电路输出;上述第3区间由第9到第24电平构成,通过选择上述第5到第8参照电压A3、B3、C3、D3,从上述放大电路输出;上述第4区间由第25到第28电平构成,通过选择上述第9、第10参照电压A4、B4,从上述放大电路输出;上述第5区间由第29到第32电平构成,通过选择上述第11、第12参照电压A5、B5,从上述放大电路输出的构成。在本实施方式中可以通过增加参照电压的个数实现所要的输入输出特性(非线性的输入输出特性)。
如果根据有关本发明的显示装置的一实施方式,则上述选择电路12构成解码器电路,接受来自生成多个电压电平的灰度电压产生电路14的多个电压电平作为上述多个参照电压,输入数字影像数据作为上述选择信号,上述放大电路12构成接受解码器电路的输出驱动数据线的驱动电路。
实施例
下面,我们参照附图详细说明本发明的实施例。图1是用于说明与本发明一实施例有关的输出电路构成的图。参照图1,输出电路11输入m个不同的参照电压,根据选择信号,可以输出最大为m的2次方个的电压电平,输出从中选择的电压。输出电路11包含选择电路12和放大电路13,选择电路12能够输入m个不同的参照电压,根据选择信号,将最大为m的2次方个的组合电压输出到2个端子T1、T2。
放大电路13对于输出到端子T1、T2的2个电压V(T1)、V(T2),输出根据它们的电压差的外插电压。
图1的输出电路11,当选择信号是多位的数字数据信号时,能够用作DAC(数字/模拟转换器),相对于可以输出的电压电平数,可以是减少输入电压数,节省面积的构成。作为多个(m个)参照电压,优选供给恒定电压,从在第1、第2电压(基准电压)间串联设置的分压用的电阻串(未图示)的抽头,或者从接受该抽头中的分压电压的电压跟随器等的输出端进行供给。
图2是表示图1所示的放大电路13的输入输出特性的输入输出电平对应关系的图。图1的放大电路13,当将2个输入电压选择地输入到端子T1、T2时,能够输出与2个输入电压相等的电压和外插2个输入电压的电压的共计4个的电压。
在图2中,对于2个输入电压A、B,图1的放大电路13能够输出Vo1~Vo4的4个电压电平。当令输入到输入端子T1、T2的电压分别为V(T1)、V(T2),和由V(T1)、V(T2)输入的电压不同时((V(T1)、V(T2))=(A、B)或(B、A)),图1的放大电路13的输出成为输入电压A、B的外插电压(Vo1或Vo4),当输入到V(T1)、V(T2)的电压相等时((V(T1)、V(T2))=(A、A)或(B、B)),图1的放大电路13的输出成为与输入电压相等的电压(Vo2或Vo3)。此外,关于由V(T1)、V(T2)输入的电压相等时,放大电路13的输出等于输入电压的情形,也可以考虑因为这时的2个输入电压的电压差为零,所以根据电位差为零将与输入电压相等的输出电压作为外插电压。
图3是表示成为具有图2的输入输出特性的图1的放大电路13的一具体例的差动放大器的构成的图。本实施例的差动放大器是能够输出输入到输入端子T1、T2的电压的外差电压的差动放大器。
图3所示的差动放大器具有:源极共同连接,由第1电流源126驱动的n沟道晶体管101、102构成的第1差动对;源极共同连接,由第2电流源127驱动的n沟道晶体管103、104构成的第2差动对;晶体管101和103的漏极共同连接,晶体管102和104的漏极共同连接,与由p沟道晶体管111、112构成的电流反射镜电路5的输入端(p沟道晶体管111的漏极)和输出端(p沟道晶体管112的漏极)连接。
构成第1差动对的一方晶体管101的栅极与输入端子T1连接,另一方晶体管102的栅极与输出端子3连接。晶体管101、102的栅极成为差动电路的输入对的非反相输入和反相输入。
构成第2差动对的一方晶体管103的栅极与输入端子T1共同连接,另一方晶体管104的栅极与输入端子T2连接。
又,放大段6连接在成为负载电路5的电流反射镜电路的输出端子(晶体管112的漏极)和输出端子3之间,起着接受电流反射镜电路5的输出信号进行放大的作用。图3所示的构成是输出端子3与第1差动对101、102反馈连接的差动放大器。
当然,成为负载电路5的电流反射镜电路既可以是任意的构成,也可以是级联(cascade)型2段纵向层叠等的构成。
放大段6可以是起着接受电流反射镜电路5的输出信号进行放大的作用,将其输出给予输出端子3的任意构成。此外,当然,放大段6也可以由具有差动放大对成为负载电路5的电流反射镜电路的输入端子与输出端子连接,输出与输出端子3连接的差动放大器构成。
此外,在形成负载电路5的电流反射镜电路的输出端(晶体管112的漏极)和放大段6之间没有固定的电流流动。
图3所示的差动放大器,当选择地将2个输入电压输入到输入端子T1、T2时,能够输出与2个输入电压相等的电压和外插2个输入电压的电压的共计4个电压。图3所示的差动放大器,通过选择地将2个输入电压输入到2个端子T1、T2,能够输出2个输入电压和外插(外分)该电压的电压的共计4个电压电平。而且,在图3中,当令晶体管101~104具有同一尺寸,并设定2个电流源中流动的电流I1、I2也相等时,外插(外分)输出电压成为将输入到端子T1、T2的电压V(T1)、V(T2)外分成1比2的电压。
其次,我们参照图4(A)、图4 (B)说明图3所示的差动放大器的作用。此外,当说明图4(A)、(B)的作用时,在图3中,令晶体管101~104具有同一尺寸(同一特性),并设定2个电流源126、127中流动的电流I1、I2也相等。
图4(A)、图4(B),分别是说明V(T1)<V(T2)、V(T1)>V(T2)时的作用的图。在图4(A)、图4(B)中,在漏-源极间电流Ids与电压V的关系图中,表示了晶体管101、102的特性曲线1和晶体管103、104的特性曲线2。各个晶体管的动作点存在于各条特性曲线上。此外,通过个别地改变2个差动对的各个源极电位,2条特性曲线只在横轴方向偏移。当用这种图时,容易理解电路的作用原理。
当令与晶体管101、102、103、104的各个动作点a、b、c、d对应的电流(漏-源极间电流)分别为Ia、Ib、Ic、Id时,将上述各晶体管中流动的电流表示为Ia、Ib、Ic、Id。图3构成中的各晶体管的电流关系,关于2个差动对(101、102)、(103、104),下列公式(3)、(4)成立。
Ia+Ic=I1(3)
Ic+Id=I2(4)
又,从在构成负载电路5的电流反射镜电路的输入输出对中流动的电流相等,下列公式(5)成立。
Ia+Ic=Ib+Id(5)
此外,电流反射镜电路5的输出端(晶体管112的漏极)只将电压信号给予放大段6,在放大段6之间没有稳定的电流流动。
又设恒定电流源106、107的电流I1、I2为
I1=I2(6)
解上述关系式,导出下列公式(7)。
Ia=Id, Ib=Ic (7)
这时,在图4(A)中,图3所示的差动放大器的输出电压Vout成为以1比2将电压V(T1)和V(T2)外分到低电压一侧的电压,在图4(B)中,输出电压Vout成为以1比2将电压V(T1)和V(T2)外分到高电压一侧的电压。
此外,外分比的定义是作为绝对值|Vout-V(T1)|与绝对值|Vout-V(T2)|的比率。下面我们说明上述外分比的理由。
晶体管101、103的动作点a、c,对于图4(A)和图4(B)的横轴V,共同具有V=V(T1)。所以,连接晶体管101~104的特性曲线上的4个动作点的图形成为平行四边形。而且,因为平行四边形的边ad和边bc相等,所以输出电压Vout成为对电压V(T1)、V(T2)的外插(外分)电压,如下列公式(8)表示的那样,输出电压Vout和电压V(T2)的中间电压成为电压V(T1)。
V(T1)={Vout+V(T2)}/2 (8)
即,在图4(A)、(B)中,Vout成为由下列公式(9)规定的外插(外分)电压。
Vout=V(T1)+{V(T1)-V(T2)} (9)
此外,这种外插(外分)作用,在公式(3)~(6)的条件下,如果2个差动对的各晶体管101、102、103、104相对地具有同一尺寸(同一特性),则与该尺寸的绝对值无关地成立。
另一方面,输入到端子T1、T2电压V(T1)、V(T2)的电压差在预定范围内也与电压差无关地成立。但是,在该电压差的范围中存在上限。下面,我们说明电压V(T1)、V(T2)的可能范围。
如从图4(A)、图4(B)可以看到的那样,当V(T1)和V(T2)是不同的电压时,在2个差动对的各个配对晶体管之间流动的电流不同,如果增加V(T1)和V(T2)的电压差,则在同一差动对之间流动的电流差也增加。但是,因为同一差动对(101、102)、(103、104)之间的合计电流由I1或I2规定,所以当进一步扩大V(T1)和V(T2)的电压差时,差动对的配对晶体管的一方成为没有电流流动的断开状态。在图4(A)中,动作点b、c的晶体管102、103、在图4(B)中,动作点a、d的晶体管101、104成为断开状态。
因此,在上面说明的各动作点中的电流关系式不成立,图3的差动放大器不能够输出正确的外插电压。这样,在电压V(T1)、V(T2)的电压差范围中存在上限,该范围与晶体管101、102、103、104的特性曲线和电流I1、I2的设定有关。
其次,我们说明V(T1)=V(T2)的情形。当V(T1)=V(T2)时,在图3的差动放大器中,输入到差动对103、104的输入对的电压相等。另一方面,输入到差动对101、102的输入对的电压为V(T1)和Vout,由于差动放大器的作用形成成为Vout=V(T1)的稳定状态。所以,当V(T1)=V(T2)时,图3的差动放大器的输出电压Vout与输入电压V(T1)相等。
如以上那样,图3的差动放大器,如图2所示,通过将2个输入电压选择地输入到端子T1、T2,能够输出2个输入电压和外插(外分)这2个输入电压的电压的共计4个电压电平。
而且,在图3所示的构成中,当令晶体管101~104具有同一尺寸,并设定2个电流源中流动的电流I1、I2也相等时,外插(外分)输出电压成为将输入到端子T1、T2的电压V(T1)、V(T2)外分成1比2的电压。
此外,图3是表示图1的放大电路13的一具体例的图,但是更一般地,也可以是对于具有输入对的一方成为输入端子而另一方与输出端子反馈连接的第1差动对、和驱动上述差动对的第1电流源的电压跟随器型放大电路,共同连接差动对,与该第1差动对和上述第1电流源并联,附加第2差动对和第2电流源的放大电路。而且,使该第2差动对的输入对的一方与输入端子连接,作为第1端子,另一方与第2端子连接。此外,第1和第2差动对由同一特性的晶体管构成,第1和第2电流源也流动同一电流。这种放大电路也与图3所示的差动放大器同样,能够用于图1的放大电路13。
图5、图6是表示具有图2的输入输出特性的图1的放大电路13的另一具体例的图。这些放大电路13是将输入到端子T1、T2的电压的电位差暂时保持在电容C1或C2中,利用它输出外插电压的差动放大器。
在图5(A)中,表示差动放大器的构成的一例,图5(B)表示第1到第3开关SW1、SW2、SW3的1个输出期间中的接通、断开控制状态。第1端子T1与OP放大器等的差动放大器20的非反相输入端子(+)连接;备有一端与差动放大器20的反相输入端子(-)连接,另一端与输出端子Vout连接的开关SW3;一端与差动放大器20的反相输入端子连接,另一端与电容C1的一端连接的开关SW2;和一端与第2端子T2连接,另一端与电容C1和开关SW2的连接点连接的开关SW1;电容C1连接在开关SW1、SW2的连接点和输出端子Vout之间。
参照图5(B),当在期间t1,使开关SW2断开,开关SW1、SW3接通时,使电压跟随器构成的差动放大器20的输出端子电压Vout作为非反相输入端子(+)的端子电压V(T1),将电压V(T1)加到与输出端子连接的电容C1的一端。又因为将第2端子T2的电压V(T2)加到电容C1的另一端(开关SW1、SW2的连接点)上,所以以输出端子一侧为基准的电容C1的端子间电压成为
ΔV=V(T2)-V(T1) (10)
接着,当在期间t2,使开关SW2接通,开关SW1、SW3断开时,形成使电容C1连接在差动放大器20的输出端子和反相输入端子(-)之间的电路构成,在反相输入端子(-)上施加电压(Vout+ΔV)。又,因为当非反相输入端子(+)和反相输入端子(-)各自的所加电压相等时电压跟随器构成的差动放大器20成为稳定状态,所以下列公式(11)的关系成立。
V(T1)=(Vout+ΔV)(11)
用上述ΔV的关系式,关于V(T1)的解成为
V(T1)={Vout+V(T2)}/2 (12)
输出电压Vout和电压V(T2)的中间电压成为电压V(T1)。即,输出电压Vout成为将第1端子电压V(T1)和第2端子电压V(T2)外分成1比2的电压。而且,当第1端子电压V(T1)比第2端子电压V(T2)低(V(T1)<V(T2))时,将输出端子电压Vout外插到比第1端子电压V(T1)低的电位一侧,当第1端子电压V(T1)比第2端子电压V(T2)高(V(T1)>V(T2))时,将输出端子电压Vout外插到比第1端子电压V(T1)高的电位一侧。
在图6(A)中,表示差动放大器的另一构成例,图6(B)表示第4到第6开关SW4、SW5、SW6的1个输出期间中的接通、断开控制状态。在图6(A)中,包括:一端与端子T1连接而另一端与OP放大器等的差动放大器20的非反相输入端子(+)连接的开关SW6;一端与端子T1连接而另一端与电容C2的一端连接的开关SW5;和一端与端子T2连接而另一端与电容C2的一端连接的开关SW4;电容C2的另一端与非反相输入端子(+)连接;输出端子与反相输入端子(-)连接。
如图6(B)所示,当在期间t1,使开关SW5断开,开关SW4、SW6分别接通时,在非反相输入端子(+)上施加第1端子T1的电压V(T1),在电容C2的一端(开关SW4、SW5的连接点)上施加第2端子T2的电压V(T2),以非反相输入端子(+)一侧为基准的电容C2的端子间电压成为
ΔV=V(T2)-V(T1)(13)
接着,当在期间t2,使开关SW5接通,开关SW4、SW6分别断开时,形成使电容C2连接在端子T1和反相输入端子(-)之间的电路构成,在非反相输入端子(+)上施加电压{V(T1)-ΔV}。所以,将非反相输入端子(+)的电压输出到电压跟随器构成的差动放大器20的输出端子电压Vout上,下列公式(14)的关系成立。
Vout=V(T1)-ΔV) (14)
用上述ΔV的关系式,关于V(T1)的解成为
V(T1)={Vout+V(T2)}/2 (15)
输出电压Vout和电压V(T2)的中间电压成为电压V(T1)。即,输出电压Vout成为将第1端子电压V(T1)和第2端子电压V(T2)外分成1比2的电压。而且,当第1端子电压V(T1)比第2端子电压V(T2)低(V(T1)<V(T2))时,将输出端子电压Vout外插到比第1端子电压V(T1)低的电位一侧,当第1端子电压V(T1)比第2端子电压V(T2)高(V(T1)>V(T2))时,将输出端子电压Vout外插到比第1端子电压V(T1)高的电位一侧。
在图5、图6中,都通过选择地将2个输入电压输入到端子T1、T2,能够输出2个输入电压和外插(外分)这2个输入电压的电压的共计4个电压电平,满足图2的输入输出特性。
而且,即便关于图5、图6所示的构成的放大电路,外插(外分)输出电压也成为将输入到端子T1、T2的电压V(T1)、V(T2)外分成1比2的电压。
下面,我们说明用具有图2的输入输出特性的放大电路13的DAC(数字/模拟转换器)。放大电路13不限于图3、图5、图6的构成,能够应用于在十分广大的输入输出范围中,具有图2的输入输出特性的任意放大器。
首先,我们说明选择2个输入电压A、B并输入到第1、第2输入端子T1、T2,输出4个电压电平Vo1~Vo4的DAC。
图7是表示由2位数据D1、D0控制到2个输入电压A、B的输入端子T1、T2的4个输入控制(选择)的2位数据输入DAC的输入输出对应关系的图。输出电平的对应关系的图。将输入电压A、B分别设定在等间隔的第1到第4的电压电平中的第2和第3电压电平上。
图8是表示能够实现图7的控制的2位解码器(Nch)的电路构成的一例的图。参照图8,该解码器电路备有分别连接在电压A(电压A的供给端子)和端子T1、T2之间,分别将数据位信号D1B、D0输入到控制端子的晶体管开关301、302、和分别连接在电压B(电压B的供给端子)和端子T1、T2之间,分别将数据位信号D1、D0B输入到控制端子的晶体管开关303、304,当(D1、D0)=(0、0)、(0、1)、(1、0)、(1、1)时,接通的晶体管对成为(301、304)、(301、302)、(303、304)、(302、303),如图7所示,将(A、B)、(A、A)、(B、B)、(B、A)传达给端子T1、T2。
图8所示的解码器只由2个输入电压和4个晶体管构成。一般的2位解码器(Nch)需要4个输入电压和至少6个晶体管,即便与此比较,图8的解码器也具有非常简洁的构成。此外,各位信号D1、D0及其反相信号的顺序可以是任意的。又,关于Pch解码器,虽然没有图示,但是通过在Nch解码器中反相并输入数字数据的构成(将DX作为DXB,将DXB作为DX(图7中X=0、1)),能够简单地实现它。
图9是表示用图8所示的解码器电路和图3的差动放大器的2位DAC的输出电压波形的图。图9是在一定期间内顺次改变2位数据D1、D0时的端子T1、T2的电压V(T1)、V(T2)和差动放大器的输出电压Vout的输出波形。对于输入电压A、B,令A=5V、B=5.1V,设定0.1V的电压差。从图9,可以确认根据2位数据,可以高精度地输出0.1V间隔的4个电平(4.9V、5.0V、5.1V、5.2V)。
下面,我们说明有关本发明的4位DAC的实施例。当放大电路13即便给予端子T1、T2的2个输入电压的电压差大也可以高精度地进行输出时,通过不仅外插最接近电平间的输入电压,而且也进行与2个相邻和3个相邻的输入电压的外插,可以扩展输出电平。利用该原理,可以进行最大输入电压数的2次方个的输出。但是优选,放大电路13能够输出将输入到端子T1、T2的电压V(T1)、V(T2)外分成1比2的外插(外分)电压。
图10是表示当可以输入到图1的放大电路13的输入电压数m为4个(m=4)时的输入输出电平对应的一例的图。
如图10所示,通过将4个输入电压(A、B、C、D)选择输入到输入端子T1、T2,能够输出最大输入电压数m=4的2次方个的16个电压电平Vo1~Vo16。而且,当放大电路13具有输出将输入到端子T1、T2的电压V(T1)、V(T2)外分成1比2的外插(外分)电压的构成时,能够使16个输出电压等间隔。但是,将这时的输入电压A、B、C、D设定在第6(Vo6)、第7(Vo7)和第10(Vo10)、第11(Vo11)的电压电平。
图11是表示4位DAC的输入输出特性的输出电平对应关系的图。参照图11,说明将4个输入电压A、B、C、D选择输入到输入端子T1、T2,输出4个输入电压的2次方个的16个电压电平的DAC。根据4位数据D3、D2、D1、D0控制4个输入电压A、B、C、D的到输入端子T1、T2的16种输入选择。此外,图11的电平编号能够与图10的电压电平Vo1~Vo16对应。又,放大电路13输出将输入到端子T1、T2的电压V(T1)、V(T2)外分成1比2的外插(外分)电压,能够使16个输出电压等间隔。
然后将第1到第4参照电压A、B、C、D设定在第6、第7、第10、第11电平上,选择电路12,根据4位的选择信号D3、D2、D1、D0,能够将
(1)第1、第4参照电压A、D;
(2)第1、第3参照电压A、C;
(3)第2、第4参照电压B、D;
(4)第2、第3参照电压B、C;
(5)第1、第2参照电压A、B
(6)第1、第1参照电压A,A;
(7)第2、第2参照电压B、B;
(8)第2、第1参照电压B、A;
(9)第3、第4参照电压C、D;
(10)第3、第3参照电压C,C;
(11)第4、第4参照电压D、D;
(12)第4、第3参照电压D、C;
(13)第3、第2参照电压C、B;
(14)第3、第1参照电压C、A;
(15)第4、第2参照电压D、B;
(16)第4、第1参照电压D、A;
这些对之中的任一对供给放大电路13的第1、第2端子T1、T2。而且,当放大电路1 3的外分比为1∶2时,第1端子电压V(T1)的2倍等于第2端子电压V(T2)和输出电压Vout之和,可以输出第1到第16的电压电平。
图12是表示实现图11例示的控制的4位解码器(Nch)的构成的一例的图。包括:连接在第1参照电压A(电平6)和第1端子T1之间,分别将D1的互补信号D1B和D3的互补信号D3B输入到控制端子的第1和第2开关401、402;连接在第1参照电压A和第2端子T2之间,分别将D0和D2输入到控制端子的第3和第4开关403、404;连接在第2参照电压B(电平7)和第1端子T1之间,分别将D1和D3B输入到控制端子的第5和第6开关405、406;连接在第2参照电压B和第2端子T2之间,分别将D0的互补信号D0B和D2输入到控制端子的第7和第8开关407、408;连接在第3参照电压C(电平10)和第1端子T1之间,分别将D1B和D3输入到控制端子的第9和第10开关409、410;连接在第3参照电压C和第2端子T2之间,分别将D0和D2B输入到控制端子的第11和第12开关411、412;连接在第4参照电压D(电平11)和第1端子T1之间,分别将D1和D3输入到控制端子的第13和第14开关413、414;和连接在第4参照电压D和第2端子T2之间,分别将D0B和D2B输入到控制端子的第15和第16开关415、416。图12能够由4个输入电压和16个晶体管401~416构成。此外,各个位信号D3、D2、D1、D0及其反相信号的顺序可以是任意的。
图13是表示图12的变更例的图。参照图13,在该解码器中,形成通过分成高位2位信号D3、D2和低位2位信号D1、D0,使低位2位对于高位2位共有化削减晶体管数的构成。
参照图13,该解码电路(选择电路)包括:连接在第1参照电压A和第1端子T1之间,分别将D1B和D3B输入到控制端子的第1和第2开关401、402;连接在第1参照电压A和第2端子T2之间,分别将D0和D2输入到控制端子的第3和第4开关403、404;连接在第2参照电压B和第1端子T1之间,分别将D1和D3B输入到控制端子的第5和第6开关405、406;连接在第2参照电压B和第2端子T2之间,分别将D0B和D2输入到控制端子的第7和第8开关407、408;连接在第3参照电压C与第1和第2开关401、402的连接点之间,将D3输入到控制端子的第9开关409;连接在第3参照电压C与第3和第4开关403、404的连接点之间,将D2B输入到控制端子的第10开关410;连接在第4参照电压D与第5和第6开关405、406的连接点之间,将D3输入到控制端子的第11开关411;连接在第4参照电压D与第7和第8开关407、408的连接点之间,将D2B输入到控制端子的第12开关412。这时,晶体管为401~412的共计12个。
图14是表示图12的另一变更例的图。形成通过分成高位2位信号D3、D2和低位2位信号D1、D0,使高位2位对于低位2位共有化削减晶体管数的构成。参照图14,该解码电路(选择电路)包括:连接在第1参照电压A和第1端子T1之间,分别将D1B和D3B输入到控制端子的第1和第2开关401、402;连接在第1参照电压A和第2端子T2之间,分别将D0和D2输入到控制端子的第3和第4开关403、404;连接在第2参照电压B与上述第1和第2开关401、402的连接点之间,将D1输入到控制端子的第5开关405;连接在上述第2参照电压B与上述第3和第4开关403、404的连接点之间,将D0B输入到控制端子的第6开关406;连接在上述第3参照电压C和上述第1端子T1之间,分别将D1B和D3输入到控制端子的第7和第8开关407、408;连接在上述第3参照电压C和上述第2端子T2之间,分别将D0和D2B输入到控制端子的第9和第10开关409、410;连接在上述第4参照电压D与上述第7和第8开关407、408的连接点之间,将D1输入到控制端子的第11开关411;和连接在上述第4参照电压D与上述第9和第10开关409、410的连接点之间,将D0B输入到控制端子的第12开关412。这时,晶体管数也为12个。
这样,作为解码器的电路构成,可以具有各种不同的构成,与构成有关晶体管数也具有若干不同。但是,任一种构成也可以是:通过分别将D1B和D3B输入到控制端子的2个开关连接第1参照电压A(电压A的供给端子)和第1端子T1之间;通过分别将D0和D2输入到控制端子的2个开关连接第1参照电压A和第2端子T2之间;通过分别将D1和D3B输入到控制端子的2个开关连接第2参照电压B(电压B的供给端子)和第1端子T1之间;通过分别将D0B和D2输入到控制端子的2个开关连接第2参照电压和第2端子T2之间;通过分别将D1B和D3输入到控制端子的2个开关连接第3参照电压C和第1端子T1之间;通过分别将D0和D2B输入到控制端子的2个开关连接第3参照电压C和第2端子T2之间;通过分别将D1和D3输入到控制端子的2个开关连接第4参照电压D和第1端子T1之间;通过分别将D0B和D2B输入到控制端子的2个开关连接第4参照电压D和第2端子T2之间。在下面的解码器的说明中,我们以晶体管数比较少的代表性的构成为例进行说明。此外,与参照图12到图14说明的4位解码器的变更例同样,即便在下面说明的本发明的多位解码器的代表性的构成中,在给定参照电压和给定端子(T1或T2)之间,通过将选择用的信号输入到控制端子的多个开关进行连接的构成也可以成为相同的变更例。
关于同样的4位解码器,当与图35、图36所示的构成比较时,图12~图14不仅能够削减输入电压数(参照电压的个数),而且构成解码器电路的晶体管数,相对于图35、图36的30个,在图13、图14所示的构成中,也只有少量的12个,这样一来大幅度地削减了晶体管数,节省面积效果比图35和图36的构成高。
即便关于4位以上的数据输入的解码器,同样,可以说节省面积效果高。所以,通过应用本发明,能够使解码器大幅度地简洁化,可以节省面积。
图15是表示用图12到图14所示的解码器电路作为图1的选择电路12,用图3所示的差动放大器作为图1的放大电路13的4位DAC的输出电压波形的图。图15是在一定期间顺次改变4位数据D3、D2、D1、D0时的端子T1、T2的电压V(T1)、V(T2)和放大器输出电压Vout的输出波形。输入电压A、B、C、D分别为5V、5.02V、5.08V、5.1V,按邻接电平间的电压差20mV进行设定。从图15能够确认与从(0、0、0、0)到(1、1、1、1)的4位数据相应,能够高精度地输出从4.9V到5.2V,20mV间隔的16个电平。
下面,作为本发明的另一实施例,我们说明6位DAC的构成。图16是表示本实施例的6位DAC的输入输出特性的输入输出电平对应关系的图。在该例中,我们说明将8个输入电压A、B、C、D、E、F、G、H中的2个(包含同一电压的情形)选择输入到输入端子T1、T2,输出8个输入电压的2次方个的64个电压电平的DAC。由6位数据D5、D4、D3、D2、D1、D0控制8个输入电压A、B、C、D、E、F、G、H的到输入端子T1、T2的64种输入选择。此外,放大电路13,当能够输出将输入到端子T1、T2的电压V(T1)、V(T2)外分成1比2的外插(外分)电压时,能够使64个输出电压等间隔。又,将这时的输入电压A、B、C、D、E、F、G、H设定在第22、第23、第26、第27和第38、第39、第42、第43电压电平上。
当使8个参照电压A~H为第22、第23、第26、第27、第38、第39、第42、第43电平时,选择电路(解码器电路)12,根据6位的数据信号(选择信号),能够将
(1)第1、第8参照电压A、H、(2)第1、第7参照电压A、G、
(3)第2、第8参照电压B、H、(4)第2、第7参照电压B、G、
(5)第1、第6参照电压A、F、(6)第1、第5参照电压A、E、
(7)第2、第6参照电压B、F、(8)第2、第5参照电压B、E、
(9)第3、第8参照电压C、H、(10)第3、第7参照电压C、G、
(11)第4、第8参照电压D、H、12)第4、第7参照电压D、G、
(13)第3、第6参照电压C、F、14)第3、第5参照电压C、E、
(15)第4、第6参照电压D、F、(16)第4、第5参照电压D、E、
(17)第1、第4参照电压A、D、(18)第1、第3参照电压A、C、
(19)第2、第4参照电压B、D、(20)第2、第3参照电压B、C、
(21)第1、第2参照电压A、B、(22)第1、第1参照电压A,A、
(23)第2、第2参照电压B、B、(24)第2、第1参照电压B、A、
(25)第3、第4参照电压C、D、(26)第3、第3参照电压C,C、
(27)第4、第4参照电压D、D、(28)第4、第3参照电压D、C、
(29)第3、第2参照电压C、B、(30)第3、第1参照电压C、A、
(31)第4、第2参照电压D、B、(32)第4、第1参照电压D、A、
(33)第5、第8参照电压E、H、(34)第5、第7参照电压E、G、
(35)第6、第8参照电压F、H、(36)第6、第7参照电压F、G、
(37)第5、第6参照电压E、F、(38)第5、第5参照电压E、E、
(39)第6、第6参照电压F、F、(40)第6、第5参照电压F、E、
(41)第7、第8参照电压G、H、(42)第7、第7参照电压G、G、
(43)第8、第8参照电压H、H、(44)第8、第7参照电压H、G、
(45)第7、第6参照电压G、F、(46)第7、第5参照电压G、E、
(47)第8、第6参照电压H、F、(48)第8、第5参照电压H、E、
(49)第5、第4参照电压E、D、(50)第5、第3参照电压E、C、
(51)第6、第4参照电压F、D、(52)第6、第3参照电压F、C、
(53)第5、第2参照电压E、B、(54)第5、第1参照电压E、A、
(55)第6、第2参照电压F、B、(56)第6、第1参照电压F、A、
(57)第7、第4参照电压G、D、(58)第7、第3参照电压G、C、
(59)第8、第4参照电压H、D、(60)第8、第3参照电压H、C、
(61)第7、第2参照电压G、B、(62)第7、第1参照电压G、A、
(63)第8、第2参照电压H、B、(64)第8、第1参照电压H、A、
这些对之中的任一对供给放大电路13的第1、第2端子T1、T2。而且,当放大电路13的外分比为1∶2时,第1端子电压的V(T1)的2倍等于第2端子电压V(T2)和输出压Vout之和,可以输出第1到第64的电压电平。
图17是能够实现图16的控制的6位解码器(Nch)的构成例。图16是通过分成高位4位D5、D4、D3、D2和低位2位D1、D0,相对于低位2位共有高位2位削减晶体管数的构成。
参照图17,该解码器电路包括:连接在第1参照电压A(电压A的供给端子)和第1端子T1之间、分别将D1B、D3B和D5B输入到控制端子的第1到第3开关501~503;连接在第1参照电压A和第2端子T3之间、分别将D0、D2和D4输入到控制端子的第4到第6开关504~506;连接在第2参照电压B(电压B的供给端子)与第1和第2开关501、502的连接点之间、将D1输入到控制端子的第7开关507;连接在第2参照电压B与上述第4和第5开关504、505的连接点之间,将D0B输入到控制端子的第8开关508;连接在第3参照电压C(电压C的供给端子)和第1端子T1之间、分别将D1B、D3和D5B输入到控制端子的第9到第11开关509~511;连接在第3参照电压C和第2端子T2之间、分别将D0、D2B和D4输入到控制端子的第12到第14开关512~514;连接在第4参照电压D(电压D的供给端子)与上述第9和第10开关509、510的连接点之间、将D1输入到控制端子的第15开关515;连接在第4参照电压D与第12和第13开关512、513的连接点之间、将D0B输入到控制端子的第16开关516;连接在第5参照电压E和第1端子T1之间、分别将D1B、D3B和D5输入到控制端子的第17到第19开关517~519;连接在第5参照电压E和第2端子T2之间、分别将D0、D2和D4B输入到控制端子的第20到第22开关520~522;连接在第6参照电压F与上述第17和第18开关517、518的连接点之间、将D1输入到控制端子的第23开关523;连接在第6参照电压F与上述第20和第21开关520、521的连接点之间、将D0B输入到控制端子的第24开关524;连接第7参照电压G和第1端子T1之间、分别将D1B、D3和D5输入到控制端子的第25到第27开关525~527;连接在第7参照电压G和第2端子T2之间、分别将D0、D2B和D4B输入到控制端子的第28到第30开关528~530;连接在第8参照电压H与第25和第26开关525、526的连接点之间、将D1输入到控制端子的第31开关531;和连接在第8参照电压H与上述第28和第29开关528、529的连接点之间、将D0B输入到控制端子的第32开关532。图17能够由8个输入电压和32个晶体管501~532构成。所以,如果用本发明,则能够使解码器大幅度地简洁化,可以节省面积。此外,各位信号D5、D4、D3、D2、D1、D0及其反相信号的顺序可以是任意的。又,如果通过在给定参照电压和给定端子(T1或T2)之间将给定信号输入到控制端子的多个开关进行连接的构成与图17相同,则可以进行任意的变更。
图18是表示用图17所示的解码器电路作为图1的选择电路12,用图3所示的差动放大器作为图1的放大电路13的6位DAC的输出电压波形的图。在图18中表示在一定期间顺次改变6位数据D5、D4、D3、D2、D1、D0时的端子T1、T2的电压V(T1)、V(T2)和放大器输出电压Vout的输出电压波形。输入电压A、B、C、D、E、F、G、H分别为5.22V、5.23V、5.26V、5.27V、5.38V、5.39V、5.42V、5.43V,设定在邻接电平间的电压差10mV上。从图18能够确认与6位数据相应,能够高精度地输出从5.01V到5.64V,10mV间隔的64个电平。
以上,我们说明了在2、4、6位的数据输入的DAC中,输出输入电压数的2次方个的电压电平的情形。此外,输入电压数m可以是任意的,但是当输出等间隔的电压电平时,输入电压数m可以设定为m=2、4、8等的2的连乘个(m=2的K次方,K为大于等于1的整数)。这时,对于输入电压数(2K个)的2次方个(=4K个)的连续输出电平(第1~4K电平),将各输入电压设定在由下列公式(16)给出的顺序的电平上。
{1+a×4(K-1)+b×4(K-2)+c×4(K-3)+…} (16)
在公式(16)中,系数a、b、c、......为1、2,4的连乘项,当其值不到1(即,4(K-X)<1,X为正数)时,为0。
例如,当K=1时,输入电压数m成为m=2K=2,2个输入电压,在连续的4个输出电平(1电平~4电平)中,成为{1+a}电平(a=1、2)。即,如图7所示,输入电压A、B成为电平2、3。
又,当K=2时,输入电压数m成为m=2K=4,4个输入电压,在连续的16个输出电平(1电平~4电平)中,成为{1+a×4+b}电平(a、b=1、2)。即,如图11所示,4个输入电压A、B、C、D成为电平6(a=b=1)、电平7(a=1、b=2)、电平10(a=2、b=1)、电平11(a=2、b=2)。
当K=3时,输入电压数m成为m=2K=8,8个输入电压,在连续的64个输出电平中,成为{1+a×42+b×4+c}电平(a、b、c=1、2),分别与系数的3个组(a、b、c)=(1、1、1)、(1、1、2)、(1、2、1)、(1、2、2)、(2、1、1)、(2、1、2)、(2、2、1)、(2、2、2)对应的电平22、23、26、27、38、39、42、43成为图16所示的输入电压A~H。
即,与2、4、6位的数据输入的DAC(图7、图11、图16)的各个输入电压的设定一致。
此外,即便是2的连乘个以外的输入电压数,其2次方个的输出也是可以的,但是规则的输出电平的设定稍微困难一些。下面我们说明输入电压数m=3的情形。
图19、图20是输入电压数m=3时的实施例,表示2种输入输出电平对应关系的图。在图19中,以对于3个输入电压A、B、C,得到输入电压数的2次方个的9个输出电平的方式,设定输入电压。
上述选择电路,将第1到第3参照电压A,B,C作为Vo4、Vo5、Vo7,根据选择信号,能够将
(1)第1、第3参照电压A、C、
(2)第2、第3参照电压B、C、
(3)第1、第2参照电压A、B、
(4)第1、第1参照电压A,A、
(5)第2、第2参照电压B、B、
(6)第2、第1参照电压B、A、
(7)第3、第3参照电压C,C、
(8)第3、第2参照电压C、B、
(9)第3、第1参照电压C、A、
这些对之中的任一对供给放大电路13的第1、第2端子T1、T2。9个输出电压电平Vo1~Vo9,在等间隔的13个电平中,与电平1、3、4、5、6、7、9、12、13对应。即,在相邻电压电平对的间隔中,存在与其它相邻电压电平对的间隔不同的间隔,9个电压电平不是等间隔的。即,这时,DAC的输入输出特性不是线性的。此外,为了得到9个不同的输出电压电平Vo1~Vo9的3个输入电压A、B、C的设定也可以是在图19以外各种各样的,但是都不能够得到等间隔的输出电平。
另一方面,在图20中,对于输入电压A、B、C,以输出电平成为等间隔的方式设定3个输入电压。选择电路12,将输入电压A、B、C作为Vo3、Vo4、Vo5,根据选择信号,能够向第1、第2端子T1、T2供给
(1)第1、第3参照电压A、C、
(2)第1、第2参照电压A、B、
(3)第1、第1参照电压A、A或第2、第3参照电压B、C、
(4)第2、第2参照电压B、B、
(5)第3、第3参照电压C,C或第2、第1参照电压B、A、
(6)第3、第2参照电压C、B、
(7)第3、第1参照电压C、A、
这些对。这时,因为重复输出输出电平Vo3和Vo5(V(T1)、V(T2))的组,所以只能够得到比输入电压数3的2次方个(9个)少2个的7个输出电平。如以上那样,在输入电压数m不是2的连乘个的情形中,要得到等间隔的输出电压电平时,该输出电压电平数比输入电压数的2次方个少。
下面,作为本发明又一实施例,我们说明用于液晶驱动器的DAC(数字模拟转换电路)。液晶驱动器用的DAC需要与γ曲线相应地调节灰度电压的间隔。γ曲线在中间灰度大致是直线,但是在最高位灰度附近和最低位灰度附近斜率发生变化(请参照图25的说明)。因此,在液晶驱动器用的DAC中,最好将上面说明的输入电压数为2、4、8等的各解码器组合起来使用。作为其具体例,下面我们说明5位数据输入32位输出的DAC。
图21是表示本发明的实施例的DAC中的输入输出对应关系的图,是表示输入5位数据D4、D3、D2、D1、D0,输出32个电压电平的DAC的输入输出对应关系的图。在该例中,关于第1~32电压电平(输出范围),分成第1~4(第1区间)、第5~8(第2区间)、第9~24(第3区间)、第25~28(第4区间)和第29~32(第5区间)这样5个区间,在各个区间中,能够个别地设定邻接灰度间的电压差(在各区间内等间隔)。在该实施例中,输入到选择电路12的参照电压为12个,将第1到第12参照电压A1、B1、A2、B2、A3、B3、C3、D3、A4、B4、A5、B5,如图21所示,分别设定在第2、第3、第6、第7、第14、第15、第18、第19、第26、第27、第30、第31电平上。
图1的选择电路12,根据5位的选择信号,能够将
(1)第1、第2参照电压A1、B1、
(2)第1、第1参照电压A1、A1、
(3)第2、第2参照电压B1、B1、
(4)第2、第1参照电压B1、A1、
(5)第3、第4参照电压A2、B2、
(6)第3、第3参照电压A2、A2、
(7)第4、第4参照电压B2、B2、
(8)第4、第3参照电压B2、A2、
(9)第5、第8参照电压A3、D3、
(10)第5、第7参照电压A3、C3、
(11)第6、第8参照电压B3、D3、
(12)第6、第7参照电压B3、C3、
(13)第5、第6参照电压A3、B3、
(14)第5、第5参照电压A3、A3、
(15)第6、第6参照电压B3、B3、
(16)第6、第5参照电压B3、A3、
(17)第7、第8参照电压C3、D3、
(18)第7、第7参照电压C3、C3、
(19)第8、第8参照电压D3、D3、
(20)第8、第7参照电压D3、C3、
(21)第7、第6参照电压C3、B3、
(22)第7、第5参照电压C3、A3、
(23)第8、第6参照电压D3、B3、
(24)第8、第5参照电压D3、A3、
(25)第9、第10参照电压A4、B4、
(26)第9、第9参照电压A4、A4、
(27)第10、第10参照电压B4、B4、
(28)第10、第9参照电压B4、A4、
(29)第11、第12参照电压A5、B5、
(30)第11、第11参照电压A5、A5、
(31)第12、第12参照电压B5、B5、
(32)第12、第11参照电压B5、A5、
这些对之中的任一对供给上述放大电路13的第1、第2端子T1、T2。而且,当放大电路13的外分比为1∶2时,第1端子电压V(T1)的2倍等于第2端子电压V(T2)和输出电压Vout之和,可以输出第1到第32的电压电平。
所以,在图21中,表示输入输出变换特性的DAC形成,对于端子T1、T2,在输入电压A1、B1的输入控制中输出第1~4(第1区间)的4个电压电平,在输入电压A2、B2的输入控制中输出第5~8(第2区间)的4个电压电平,在输入电压A3、B3、C3、D3的输入控制中输出第9~24(第3区间)的16个电压电平,在输入电压A4、B4的输入控制中输出第25~28(第4区间)的4个电压电平,在输入电压A5、B5的输入控制中输出第29~32(第5区间)的4个电压电平的构成。
即,图21所示的构成是通过将输入电压(参照电压)的个数为2,输入电压(参照电压)的个数为4的输入控制组合起来构成的DAC。
图22是表示图21的变形例的图,是与图20相同,表示输入5位数据D4、D3、D2、D1、D0,输出32个电压电平的DAC的输入输出对应关系的图。这里,分成第1~4(第1区间)、第5~16(第2区间)、第17~28(第3区间)和第29~32(第4区间)的4个区间,在各个区间中,能够个别地设定邻接灰度间的电压差(在各区间内等间隔)。
在该实施例中,输入到选择电路12的参照电压为12个,将第1到第12参照电压A1、B1、A2、B2、C2、D2、A3、B3、C3、D3、A4、B4,设定在第2、第3、第6、第7、第10、第11、第22、第23、第26、第27、第30、第31电平上。
图1所示的选择电路12,根据5位的选择信号,能够将
(1)第1、第2参照电压A1、B1、
(2)第1、第1参照电压A1、A1、
(3)第2、第2参照电压B1、B1、
(4)第2、第1参照电压B1、A1、
(5)第3、第4参照电压A2、B2、
(6)第3、第3参照电压A2、A2、
(7)第4、第4参照电压B2、B2、
(8)第4、第3参照电压B2、A2、
(9)第5、第6参照电压C2、D2、
(10)第5、第5参照电压C2、C2、
(11)第6、第6参照电压D2、D2、
(12)第6、第5参照电压D2、C2、
(13)第5、第4参照电压C2、B2、
(14)第5、第3参照电压C2、A2、
(15)第6、第4参照电压D2、B2、
(16)第6、第3参照电压D2、A2、
(17)第7、第10参照电压A3、D3、
(18)第7、第9参照电压A3、C3、
(19)第8、第10参照电压B3、D3、
(20)第8、第9参照电压B3、C3、
(21)第7、第8参照电压A3、B3、
(22)第7、第7参照电压A3、A3、
(23)第8、第8参照电压B3、B3、
(24)第8、第7参照电压B3、A3、
(25)第9、第10参照电压C3、D3、
(26)第9、第9参照电压C3、C3、
(27)第10、第10参照电压D3、D3、
(28)第10、第9参照电压D3、C3、
(29)第11、第12参照电压A4、B4、
(30)第11、第11参照电压A4、A4、
(31)第12、第12参照电压B4、B4、
(32)第12、第11参照电压B4、A4、
这些对之中的任一对供给上述放大电路13的第1、第2端子T1、T2。而且,当放大电路1 3的外分比为1∶2时,第1端子电压V(T1)的2倍等于第2端子电压V(T2)和输出电压Vout之和,可以输出第1到第32电压电平。
所以,在图22中表示输入输出对应关系的DAC形成,对于端子T1、T2,在输入电压A1、B1的输入控制中输出第1~4(第1区间)的4个电压电平,在输入电压A2、B2、C2、D2的输入控制中输出第5~16(第2区间)的12个电压电平,在输入电压A3、B3、C3、D3的输入控制中输出第17~28(第3区间)的12个电压电平,在输入电压A4、B4的输入控制中输出第29~32(第4区间)的4个电压电平的构成。即,图22也是将输入电压数2和4的输入控制组合起来构成的DAC。
此外,在图22所示的例子中,在第1、第2参照电压A1、B1的输入控制中选择第1~4电压电平,但是也可以通过第3到第6参照电压A2、B2、C2、D2的输入控制选择它们。
但是,如图22所示,在本实施例中,以第1~4电压电平(第1区间)和第5~16电压电平(第2区间)能够个别地设定邻接灰度间的电压差的方式,设置第1、第2参照电压A1、B1,根据它们输出第1~4电压电平。
这样,在本实施例中,在将多个输入控制组合起来进行构成的情形中,也可以用与邻接灰度间的电压差的设定相应,各自的一部分输出电压电平重叠的方式进行构成。
以上,表示了能够调整输出电压电平间的电压差的5位数据输入DAC的具体例,但是它不限于图21和图22所示的例子,能够通过多个输入控制的各种组合实现最佳构成。
图23是能够实现图22的控制的5位解码器(Nch)的构成例。图23形成通过分成高位3位D4、D3、D2和低位2位D1、D0,使高位3位对于低位2位共有化,削减晶体管数的构成。
参照图23,该解码器电路包括:连接在第1参照电压A1和第1端子T1之间、分别将D1B、D2B、D3B和D4B输入到控制端子的第1到第4开关601~604;连接在第1参照电压A1和第2端子T2之间、分别将D0、D2B、D3B和D4B输入到控制端子的第5到第8开关605~608;连接在第2参照电压B1与第1和第2开关601、602的连接点之间、将D1输入到控制端子的第9开关609;连接在第2参照电压B1与第5和第6开关605、606的连接点之间,将D0B输入到控制端子的第10开关610;连接在第3参照电压A2和第1端子T1之间、分别将D1B、D2、D3B和D4B输入到控制端子的第11到第14开关611~614;连接在第3参照电压A2和第2端子T2之间、分别将D0、D2和D4B输入到控制端子的第15到第17开关615~617;连接在第4参照电压B2与第11和第12开关611、612的连接点之间、将第2信号D1输入到控制端子的第18开关618;连接在第4参照电压B2与第15和第16开关615、616的连接点之间、将D0B输入到控制端子的第19开关619;连接在第5参照电压C2和第1端子T1之间、分别将D1B、D3和D4B输入到控制端子的第20到第22开关620~622;连接在第5参照电压C2和第2端子T2之间、分别将D0、D2B、D3和D4B输入到控制端子的第23到第26开关623~626;连接在第6参照电压D2与第20和第21开关620、621的连接点之间、将D1输入到控制端子的第27开关627;连接在第6参照电压D2与第23和第24开关623、624的连接点之间、将D0B输入到控制端子的第28开关628;连接在第7参照电压A3和第1端子T1之间、分别将D1B、D3B和D4输入到控制端子的第29到第31开关629~631;连接在第7参照电压A3和第2端子T2之间、分别将D0、D2、D3B和D4输入到控制端子的第32到第35开关632~635;连接在第8参照电压B3与第29和第30开关629、630的连接点之间、将D1输入到控制端子的第36开关636;连接在第8参照电压B3与第32和第33开关632、633的连接点之间、将D0B输入到控制端子的第37开关637;连接在第9参照电压C3和第1端子T1之间、分别将D1B、D2B、D3和D4输入到控制端子的第38到第41开关638~641;连接在第9参照电压C3和上述第2端子T2之间、分别将D0、D2B和D4输入到控制端子的第42到第44开关642~644;连接在第10参照电压D3与第38和第39开关638、639的连接点之间、将D1输入到控制端子的第45开关645;连接在第10参照电压D3与第42和第43开关642、643的连接点之间、将D0B输入到控制端子的第46开关646;连接在第11参照电压A4和第1端子T1之间、分别将D1B、D2、D3和D4输入到控制端子的第47到第50开关647~650;连接在第11参照电压A4和第2端子T2之间、分别将D0、D2、D3和D4输入到控制端子的第51到第54开关651~654;连接在第12参照电压B4与第47和第48开关647、648的连接点之间、将D1输入到控制端子的第55开关655;和连接在第12参照电压B4与第47和第48开关647、648的连接点之间、将D0B输入到控制端子的第56开关656。即,图23所示的解码器能够由12个输入电压和56个晶体管构成。
采用本发明,能够构成与γ曲线一致的解码器,该构成可以比较简洁并节省面积。此外,各位信号D4、D3、D2、D1、D0及其反相信号的顺序可以是任意的。又,如果通过在给定参照电压和给定端子(T1或T2)之间将给定信号输入到控制端子的多个开关进行连接的构成与图23相同,则可以进行任意的变更。
图24是表示用图23的解码器电路作为图1的选择电路12,用图3的差动放大器作为放大电路13的5位DAC的输出波形的图。在图24中表示在一定期间顺次改变5位数据D4、D3、D2、D1、D0时的端子T1、T2的电压V(T1)、V(T2)和放大器输出电压Vout的输出电压波形。输入电压A1、B1、A2、B2、C2、D2、A3、B3、C3、D3、A4、B4,令A1=4.58V、B1=4.64V和A4=5.34V、B4=5.4V,将第1~4(第1区间)和第29~32(第4区间)的邻接灰度间的电压差设定在60mV上,令A2=4.78V、B2=4.8V、C2=4.86V、D2=4.88V和A3=5.1V、B3=5.12V、C3=5.18V、D3=5.2V,将第5~16(第2区间)和第17~28(第3区间)的邻接灰度间的电压差设定在20mV上。从图24,能够确认在第4和第5电压电平间(第1区间和第2区间的分界线)和第28和第29电压电平间(第3区间和第4区间的分界线)上灰度电压的间隔发生变化,能够调节灰度电压的间隔。如以上那样,通过组合并使用多个输入控制,可以实现与γ曲线一致的DAC的最佳设计。所以本发明的DAC可以具有与γ曲线一致的构成,能够减少输入电压(灰度电压)数和构成解码器的晶体管数,实现节省面积的DAC。
图25是将本发明应用于图28和图31的数据驱动器的构成。参照图25,在上述实施例中构成解码器12和放大器(放大电路)13。在图28和图31的数据驱动器中,能够使在多个解码器987中共同的灰度电源数对于DAC整体或中间灰度的部分减少一半,但是在如图25所示的构成中,如上述实施例中说明的那样,能够对于DAC整体或中间灰度的部分进一步大幅度地削减灰度电源线数。又,因为也能够比图28和图31的解码器987更多地削减构成这时的解码器12的晶体管数,所以节省面积的效果更大。又,在灰度电压产生电路14中,生成上述各实施例的参照电压。所以,即便在灰度电压产生电路14中,也能够大幅度地削减生成的电压数。
图37是表示数据驱动器的灰度电压产生电路(请参照图25的14)的构成的一例的图。该灰度电压产生电路作为向表示图22和图24中的输入输出对应关系和输出波形的DAC供给多个参照电压A1、B1~A4、B4的电路是适合的。如图37所示,两端具有在电源(基准电压)VR1、VR2之间由以串联方式连接的多个电阻R构成的电阻串,可以从各电阻元件间的连接抽头,取出到图1或图25的解码器12的输入电压A1、B1~A4、B4。在图37所示的例子中,设置用于调整对于图22的第1区间、第2~3区间、第4区间中各个设定的输出灰度电压间的电压差的2个外部端子,从外部向各个外部端子供给与上述多个参照电压不同的电压VG1、VG2。
图38是表示将图24表示为灰度数据(横轴)和输出灰度电压(纵轴)的关系的曲线图。如图38所示,邻接灰度间的电压差在2个地方(第1区间和第2区间的分界线与第3区间和第4区间的分界线)发生变化。即输入输出特性(即对于从输入“00000”到“11111”的输出电压)不是直线而具有2个曲折部分。在图38的曲折部分(邻接灰度间的电压差发生变化的点)的电压上,设定加在外部端子上的电压VG1、VG2(请参照图37)。这样,当设定电压VG1、VG2时,在液晶显示装置中,通过调整电压VG1、VG2的电压值,能够以最适合于液晶的γ特性的方式,调整灰度数据(图38的横轴)和输出灰度电压(图38的纵轴)的关系。
此外,不用输入输出特性的曲折部分电压VG1、VG2,通过从外部端子供给到图25的解码器12的输入电压A1、B1~A4、B4的一部分,也可以调整灰度数据和输出灰度电压的关系,但是这时,以使邻接灰度间的电压差的变化点一致的方式进行调整一般地说是困难的。其理由是因为对于输入灰度电压的微小变化,使输出灰度电压与外分比相应地发生大的变化的调整是困难的,又需要同时调整多个输入电压的缘故。
与此相对,如果根据图37所示的构成,则使邻接灰度间的电压差的变化点为从外部端子供给的电压VG1、VG2,与电压VG1、VG2相应由电组串的电阻比决定输入灰度电压。因此,在邻接灰度间的电压差的变化点,输出灰度电压不发生偏移,从而能够保持γ补偿的精度,使调整变得容易了。
图39是表示图37所示的灰度电压产生电路14的变形例的图,由电压跟随器构成的运算放大器30放大从电阻串的抽头取出的电压,作为到解码器12的灰度电压进行输出。该灰度电压产生电路,例如图5和图6所示,当应用于输入电容大的放大器时,效果很好。
此外,上述灰度电压产生电路14也可以具有将它的一部分或全部设置在数据驱动器外部的构成。又,灰度间的电压差的变化点(图38的曲折部分)的数目为多数时,如图37和图39所示,也可以具有与全部变化点对应,备有外部端子,代替将对应的电压供给全部外部端子,与一部分变化点对应地将外部电压供给全部外部端子的构成。此外,通过内置图37所示的电路,从m个抽头取出m个电压,供给图1的选择电路12作为m个参照电压,用图3等所示的电路构成放大器13,也可以构成DAC。
以上,我们说明了有关本发明的差动放大器和用它的DAC的实施例,但是有关本发明的差动放大器和DAC不仅是在硅基片上形成的LSI电路,而且也可以具有置换成在玻璃和塑料等绝缘性基片上形成的没有背栅的薄膜晶体管的构成。
又,能够将用有关本发明的差动放大器和DAC的数据驱动器用作图26所示的液晶显示装置的数据驱动器980。备有有关本发明的差动放大器和DAC的数据驱动器980通过减小解码器面积可以达到低成本化,也能够实现采用它的液晶显示装置的低成本化。此外,图26所示的液晶显示装置也可以具有个别地形成数据驱动器980作为硅LSI与显示单元960连接的构成,或者,也可以在玻璃基片等的绝缘性基片上用多晶硅TFT(薄膜晶体管)等,形成电路,一体地形成显示单元960。特别是当一体地形成数据驱动器和显示单元时,根据本发明通过减小数据驱动器的面积,也可以实现窄边框化(缩短显示单元960的外周和基片外周的宽度)。
也包含其它方式,即便对于这种显示装置的数据驱动器中的任何一个,通过应用有关本发明的差动放大器和DAC,也能够促进显示装置的低成本化和窄边框化。例如,与液晶显示装置同样,即便对于通过将多值电平的电压信号输出到数据线进行显示的有源矩阵驱动方式的有机EL显示器等的显示装置,显然也能够应用有关本发明的差动放大器。
上述实施例中说明的差动放大器是由MOS晶体管构成的。在液晶显示装置的驱动电路中,也可以用例如由多晶硅形成的MOS晶体管(TFT)进行构成。又,在上述实施例中,表示了应用于集成电路的例子,显然也可以应用于分立元件构成。
下面,进一步对本说明书发明内容中的有关的数字模拟转换电路进行说明。在有关本发明的数字模拟转换电路中,当输入电压数m为2的连乘个(m=2K,K为正数),输出电压为4K个时,用于选择输出电压的数字数据信号最小为2K位。从因为能够由作为二进数的数字数据选择的数由2的位数次方规定,即,2的2K次方成为4K(4的K次方),与上述输出电压数对应,也能够容易地理解这一点。此外,在上述实施例中,在图8、图12~图14、图17中说明了数字数据信号为2、4、6位时的解码器构成例,下面,我们说明数字数据信号扩展到2K位(K为正数)的情形。图45是表示数字数据信号为2K位的本实施例的解码器(选择电路)的构成的图。
参照图45,该解码器具有根据2K位的数字数据信号选择2的K次方(2K)个的输入电压V(1)、V(2)、V(3)、…、V(2K),输出到端子T1、T2的解码器构成。图45的解码器由从第1列到第K列的电路块组构成,各电路块组由单个或多个电路块61构成。电路块61具有在4个输入端子11~14接受电压信号,通过2个输出端子O1、O2输出根据2位信号选择的电压信号的构成。
第1列的电路块组由2的(K-1)次方个电路块61构成。这时,各电路块61,分别共同连接4个输入端子的I1和I2以及I3和I4,将第1到第2K的参照电压(V(1)~V(2K))的各2个输入到它的2个输入端。而且,在各电路块61中,根据数字数据信号的第1、第2位信号D0、D1选择输入的2个参照电压,作为2个输出电压信号输出到端子O1、O2。
第2列电路块组由2的(K-2)次方个电路块61构成。这时,各电路块61,分别将第1列电路块组的各2个电路块61的输出电压信号(共计4个)输入到4个输入端子I1~I4。而且在各电路块61中,根据数字数据信号的第3、第4位信号D2、D3选择输入的4个电压信号,作为2个输出电压信号输出到端子O1、O2。
下面,也同样地构成第3列以后的电路块组。此外,当用变量F说明时,第F列(F为从3到K-1的正数)的电路块组由2的(K-F)次方个电路块61构成。这时,各电路块61,分别,将第(F-1)列的电路块组的各2个电路块61的输出电压信号(共计4个)输入到4个输入端子I1~I4。而且在各电路块61中,根据数字数据信号的第(2F-1)、第(2F)位信号D(2F-2)、D(2F-1)选择输入的4个电压信号,作为2个输出电压信号输出到端子O1、O2。
第K列电路块组由1个电路块61构成。这时,电路块61将第(K-1)列的电路块组的2个电路块61的输出电压信号(共计4个)输入到4个输入端子I1~I4。而且在各电路块61中,根据数字数据信号的第(2K-1)、第(2K)位信号D(2K-2)、D(2K-1)选择输入的4个电压信号,通过端子O1、O2作为2个输出电压信号分别输出到端子T1、T2。
特别是,当K=1时,成为只有上述第1列的电路块组的构成,由1个电路块61构成。这时,电路块61具有输入第1、第2参照电压V(1)、V(2),根据第1、第2位信号D0、D1进行选择,作为2个输出电压信号,通过端子O1、O2分别输出到端子T1、T2的构成。此外,电路块61能够用图46的构成。
图46的电路块61是2位解码器(Nch)的构成例。参照图46,该解码器由连接在端子I3、I1与端子O1之间,分别将数据位信号DY及其反相信号DYB输入到控制端子的晶体管开关703、701;和连接在端子I2、I4与端子O2之间,分别将数据位信号DX及其反相信号DXB输入到控制端子的晶体管开关702、704构成。此外关于信号DX、DY,使DY具有比DX高位的位。
在图45的解码器中作为电路块61,用图46的构成,当K=1时,成为与图8等同的构成,当K=2时,成为与图14等同的构成。即,图45所示的构成是一个用节省元件数实现本发明的解码器的解码器构成。
又,在上述实施例中,作为解码器的构成例,表示了图8、图12、图13、图14、图17、图23,说明了即便是具有相同功能的解码器,也存在与该构成有关,晶体管数不同的情形。又,我们也说明了能够在分别多组组合并使用在上面说明了的输入电压数m为2、4、8等的2的连乘个中,m值相同的解码器和m值不同的解码器的情形。特别是,当输出电压数非常多时,与解码器如何构成有关,晶体管数也有很大不同,很大地左右着解码器的面积。因此下面,我们说明当输出电压数非常多时的解码器构成与晶体管数关系。
图40和图41是用于说明适合于本发明的2个不同的解码器的构成的图,是表示图25所示的数据驱动器的灰度电压产生电路14和1个输出份数的解码器12和放大器13的构成的图。
解码器12,作为1个输出份数的解码器全体或其一部分,备有S个具有输入电压数m和与其对应的m2个输出电压电平的区间(m2个输出区间)。将这S个输出区间作为解码器块12A(图40)、解码器块12B(图41)。此外,为了容易说明起见,在S个输出区间中,没有图22那样的输出电压电平的重复。即,图40的解码器块12A的输入电压为(m×S)个,与其对应的输出电压电平为(m2×S)个。图41的解码器块12B的输入电压也为(m×S)个,与其对应的输出电压电平也为(m2×S)个。
又,在解码器块12A中,输入位组L、M、N。也在解码器块12B中,输入位组L、M、N。
位组L、M、N也从输入到解码器12的数字数据中,包含重复地分配选择所需的位。又,参照图40,由灰度电压产生电路14生成(m×S)个输入电压,输入到解码器块12A。参照图41,由灰度电压产生电路14生成(m×S)个输入电压,输入到解码器块12B。
在图40、图41中,放大器13放大并输出以1∶2的外分比将输出到端子T1、T2的电压外分得到的电压。放大器13具有图3、图5、图6所示的构成。
首先,我们说明图40的解码器块12A的构成。解码器块12A由输入位组L的第1~第S电路块41、输入位组M的第1和第2电路块42和输入位组M的电路块43构成。在解码器块12A中,第1~第S电路块41,根据位组L,从各个区间内的m个输入电压中选择也包含重复的2个电压。
第1电路块42输入由第1~第S电路块41中的各个选出的2个电压的一方电压(共计S个),第2电路块42输入由第1~第S电路块41中的各个选出的2个电压的另一方电压(共计S个),第1和第2电路块42,根据位组M,分别从S个输入电压中选择某个区间的1个电压。这时,位组M成为从解码器块12A的S个区间,挑选上述某1个区间的位。
电路块43输入由第1和第2电路块42中的各个选出的电压(共计2个),根据位组N,挑选解码器块12A的S个区间及其以外的区间,位组N,当选择S个区间时,分别将2个输入电压输出到端子T1、T2。
此外,作为电路块41,与输入电压数m相应,能够用作为上述实施例说明了的图8、图12到图14、图17、图45等的构成。又,作为电路块42,能够用图36的竞赛型解码器等,也可以与输入电压数相应地进行最佳化。
图40的解码器12的构成与晶体管数的关系当1个区间的输入电压数m大,区间数S小时,形成晶体管数比较少的解码器构成。这是因为电路块41的输入电压数m越大,电路块41的元件效率(对于已有等同电路的元件削减率)就越高。
下面,我们说明图41的解码器块12B的构成。解码器块12B由输入位组M的第1~第m电路块52、输入位组L的电路块51和输入位组N的电路块53构成。在解码器块12B中,第1~第m电路块52首先从S个的各个区间输入区间内同一顺序的输入电压(共计S个),根据位组M,分别从S个输入电压中选择某个区间的1个电压。这时,位组M成为从解码器块12B的S个区间中,选择上述某个区间的位。
电路块51输出由第1~第m电路块52中的各个选出的电压(共计m个),根据位组L,从m个输入电压,选择也包含重复的2个电压。
进一步,电路块53输入由电路块51选出的电压(共计2个),根据位组N,挑选解码器块12B的S个区间及其以外的区间,位组N,当选择S个区间时,分别将2个输入电压输出到端子T1、T2。
此外,作为电路块51,与输入电压数m相应,能够用图8、图12~图14、图17、图45等的构成。又,作为电路块52,能够用图36的竞赛型解码器等,也可以与输入电压数相应地进行最佳化。
图41的解码器12的构成与晶体管数的关系当1个区间的输入电压数m大,区间数S小时,也成为晶体管数比较少的解码器构成。这是因为电路块51的输入电压数m越大,电路块51的元件效率就越高。
以上,我们说明了图40和图41中的解码器块12A和12B的2个构成例,我们希望对于各个构成,解码器块内的(m2×S)个输出电压电平都是连续的输出电压电平。
如果,当输出电压电平在区间与区间之间成为非连续时,则也可以将它们分成每个连续的区间,构成解码器块。
又,解码器块内的各区间能够对于每个区间个别地设定邻接电压电平间的电压差(在区间内等间隔)。
又,分别在图40和图41中表示的例子中,我们说明了与某个m值对应的解码器块12A和解码器块12B的构成,但是当解码器12具有m个不同的区间时,希望对于每个m值构成解码器块。
又,在图40的解码器块12A中,当位组N的各个位全都包含在位组L和M中时,也可以省略电路块43。这是因为在位组L和M中,已经在解码器块之间进行了挑选。
又,在图41的解码器块12B中,当解码器12整体具有多个m值不同的解码器块时,在m成为最大的解码器块中,当它的位组N的各个位全都包含在位组L和M中时,也可以省略电路块53。
能够在m成为最大的解码器块以外省略电路块53的理由是因为在m为最小的解码器块中,存在着当省略电路块53时,在电路块51中,发生无意图的端子T1、T2的短路,产生误输出的可能性。
下面,通过表示出具体例更详细说明图40和图41的解码器12的构成。
图42是表示本发明的实施例的DAC中的输入输出对应关系的图。虽然没有特别的限制,但是在图42所示的例子中,表示输入8位数据D7~D0,与数据相应地输出256个电压电平的8位DAC的输入输出对应关系。电平1~256表示从有关本发明的放大器13输出的输出电压电平,输入电压表示由灰度电压产生电路14生成,输入到解码器12的电压。又,输入电压与给定输出电压电平对应,在对应的输出电压电平的编号前附加记号V进行表示。又V(T1)、V(T2)表示在本实施例的解码器(选择电路)中与8位数据D7~D0相应地分别选择输出到端子T1、T2的电压。而且,输出电压电平表示由放大器13以1∶2的外分比将分别输出到端子T1、T2的电压V(T1)、V(T2)外分得到的电压。
在本实施例中,由输入电压数为2、输出电压电平数为4的区间(4个输出区间;m=2)和输入电压数为4、输出电压电平数为16的区间(16个输出区间;m=4)这样2类构成256个输出电平(灰度电平)。
第1~32电压电平由4个输出区间×8个构成,
第33~224电压电平由16个输出区间×12个构成,
第225~256电压电平由4个输出区间×8个构成。
输入到解码器12的输入电压,
在4个输出区间中,具有各区间的第2第3电压电平,
在1 6个输出区间中,具有各区间的第6、第7、第10、第11电压电平。对于256个的输出电平,输入电压合计为80个。
此外,在图42中,在制作图面时省略了从第97到第176的电压电平,但是根据规律性,是容易理解的。
图43是根据图40构成实现图42的输入输出对应关系的解码器12的例子。在图43中,也与图40同样,表示图25所示的数据驱动器的灰度电压产生电路14、1个输出份数的解码器12和放大器13的构成。
在图43中,解码器12由解码器块12A1、12A2、12A3这样3个解码器块构成。
分别地,解码器块12A1是负责与第1~32电压电平对应的4个输出区间的8个分数的解码器块,解码器块12A2是负责与第225~256电压电平对应的4个输出区间8个份数的解码器块,解码器块12A3是负责与第33~224电压电平对应的16个输出区间12个份数的解码器块。
此外,因为将4个输出区间分成2个连续的区间,所以通过分成每个连续的区间构成解码器块。
又,位组L、M、N,从输入到解码器12的1个输出份数的8位数据D7~D0中,分配选择所需的位也包含重复。此外,8位数据D7~D0中的各个位与它们的反相信号D7B~D0B成对,但是在图中省略了反相信号。
下面,我们说明图43的各解码器块。解码器块12A1是与第1~32电压电平对应的4个输出区间8个份数的解码器块,在图40的解码器块12A中,形成m=2、S=8的构成。所以,解码器块12A1由第1~8电路块41a、第1和第2电路块42a、电路块43a构成。
在解码器块12A1中,关于第1~8电路块41a,在第1电路块41a中,输入与第1~4电压电平对应的区间的输入电压V002和V003,在第2电路块41a中,输入与第5~8电压电平对应的区间的输入电压V006和V007,下面,直到第8电路块41a都同样地进行。
而且,在各电路块41a中,根据位组L,从各个区间的2个输入电压中,选择也包含重复的2个电压。所以,位组L可以是2位,能够是8位数据中的2位数据(D1、D0)。此外,各电路块41a具有与图7同样的输入输出对应关系,能够用图8的构成等。
又,关于第1和第2电路块42a,将由第1~第8电路块41a中的各个选出的2个电压的一方电压(共计8个)输入到第1电路块42a,将由第1~第8电路块41a中的各个选出的2个电压的另一方电压(共计8个)输出到第2电路块42a。
而且,在第1和第2电路块42a中,根据位组M,分别从8个输入电压中,选择输出某个区间的1个电压。这时,位组M成为从解码器块12A1的8个区间挑选上述某个区间的位。所以,位组M可以是3位,能够是8位数据中的3位数据D4、D3、D2。此外,各电路块42a能够最佳化地使用图36那样的竞赛型的构成等。
又,电路块43a输入由第1和第2电路块42a中的各个选出的电压(共计2个)。而且,在电路块43a中,根据位组N,挑选解码器块12A1(与第1~32电压电平对应的区间)及其以外的区间,位组N,当选择解码器块12A1时,分别将2个输入电压输出到端子T1、T2。
在图42中,能够用D7、D6、D5的3位挑选解码器块12A1的区间及其以外的区间,位组N成为8位数据中的3位数据D7、D6、D5。
而且,当(D7、D6、D5)=(0、0、0)时,电路块43a分别将2个输入电压输出到端子T1、T2,当(0、0、0)以外时,不输出到端子T1、T2。
下面,我们说明解码器块12A2。解码器块12A2是与第225~256电压电平对应的4个输出区间8个份数的解码器块,能够具有与解码器块12A1同样的构成。
关于输入的位组L、M、N,也进行与解码器块12A1同样的分配。
解码器块12A2与解码器块12A1的不同点只是到解码器块的输入电压和由在电路块43a中的位数据D7、D6、D5产生的挑选内容。当具体地述说不同点时,关于输入电压,在解码器块12A2的第1电路块41a中,输入与第225~228电压电平对应的区间的输入电压V226和V227,在第2电路块41a中,输入与第229~232电压电平对应的区间的输入电压V230和V231,下面,直到第8电路块41a都同样地进行。又,从图42可见,由在电路块43a中的位数据D7、D6、D5产生的挑选内容,当(D7、D6、D5)=(1、1、1)时,电路块43a分别将2个输入电压输出到端子T1、T2,当(1、1、1)以外时,不输出到端子T1、T2。
下面,我们说明解码器块12A3。解码器块12A3是与第33~224电压电平对应的16个输出区间12个份数的解码器块,在图40的解码器块12A中,成为m=4、S=12的构成。
所以,解码器块12A3由第1~第12电路块41b、第1和第2电路块42b、电路块43b构成。
在解码器块12A3中,关于第1~第12电路块41b,在第1电路块41b中,输入与第33~48电压电平对应的区间的4个输入电压V038、V039、V042和V043,在第2电路块41b中,输入与第49~64电压电平对应的区间的4个输入电压V054、V055、V058和V059,下面同样地,在第12电路块41中,输入与第209~224电压电平对应的区间的4个输入电压V214、V215、V218和V219。
而且,在各电路块41b中,根据位组L,从各区间的4个输入电压选择输出也包含重复的2个电压。所以,位组L可以是4位,能够是8位数据中的4位数据D3、D2、D1、D0。此外,各电路块41b具有与图11同样的输入输出对应关系,能够用图12~图14的构成等。
又,关于第1和第2电路块42b,将由第1~第12电路块41b中的各个选出的2个电压的一方电压(共计12个)输入到第1电路块42b,将由第1~第12电路块41b中的各个选出的2个电压的另一方电压(共计12个)输入到第2电路块42b。
而且,在各电路块42b中,根据位组M,分别从12个输入电压中选择输出某个区间的1个电压。这时,位组M成为从解码器块12A3的12个区间,挑选上述某个区间的位。所以,位组M需要4位,成为8位数据中的4位数据D7、D6、D5、D4。此外,各电路块42b能够最佳化地使用图36那样的竞赛型的构成等。
又,电路块43b输入由2个电路块42b中的各个选出的电压(共计2个)。而且,在电路块43b中,根据位组N,挑选解码器块12A3(与第33~224电压电平对应的区间)及其以外的区间,位组N,当选择解码器块12A3时,分别将2个输入电压输出到端子T1、T2。
在图43所示的例子中,能够用(D7、D6、D5)的3位进行解码器块12A3及其以外的挑选,位组N成为8位数据中的3位数据D7、D6、D5。
而且,当3位数据(D7、D6、D5)=(0、0、0)、(1、1、1、)以外时,选择解码器块12A3,电路块43b分别将2个输入电压输出到端子T1、T2。
此外,在图43中,能够省略电路块43b,也可以形成分别将由2个电路块42b中的各个选出的电压(共计2个)输出到端子T1、T2的构成。这是因为输入到电路块43b的3位数据D7、D6、D5包含在输入到电路块42b的4位数据D7、D6、D5、D4中,在电路块42b中,已经进行了解码器块12A3及其以外的挑选。
图44是根据图41构成实现图42的输入输出对应关系的另一解码器12的例子。
在图44中,也与图41同样,表示图25所示的数据驱动器的灰度电压产生电路14、1个输出份数的解码器12和放大器13的构成。
在图44中,解码器12由与第1~32电压电平对应的4个输出区间8个份数的解码器块12B1、与第225~256电压电平对应的4个输出区间8个份数的解码器块12B2、与第33~224电压电平对应的16个输出区间12个份数的解码器块12B3这样3个解码器块构成。此外,4个输出区间,与图43同样,汇集成1个地由2个解码器块12B1、12B2构成连续的区间。
又,位组L、M、N,从输入到解码器12的1个输出份数的8位数据D7~D0中,分配选择所需的位也包含重复。
此外,8位数据D7~D0中的各个位与它们的反相信号D7B~D0B成对,但是在图中省略了反相信号。
下面,我们说明图44的各解码器块。解码器块12B1是与第1~32电压电平对应的4个输出区间8个份数的解码器块,在图41的解码器块12B中形成m=2、S=8的构成。所以,解码器块12B1由第1和第2电路块52a、电路块51a、电路块53a构成。
在解码器块12B 1中,关于第1和第2电路块52a,在第1电路块52a中,输入8个各区间的区间内的第2电压电平的输入电压V002、V006、…、V030(共计8个),在第2电路块52a中,输入8个各区间的区间内的第3电压电平的输入电压V003、V007、…、V031(共计8个)。
而且,在各电路块52a中,根据位组M,分别从8个输入电压中选择输出某个区间的1个电压。这时,位组M成为从解码器块12B的8个区间挑选上述某个区间的位。所以,位组M可以是3位,能够是8位数据中的3位数据D4、D3、D2。此外,各电路块52a能够最佳化地使用图36那样的竞赛型的构成等。
又,电路块51a输入由第1和第2电路块52a的各个选出的电压(共计2个)。而且,在电路块51a中,根据位组L,从2个输入电压选择输出也包含重复的2个电压。所以,位组L可以是2位,能够是8位数据中的2位数据D1、D0。此外,电路块51a具有与图7同样的输入输出对应关系,能够用图8的构成等。
又,电路块53a输入由电路块51a选出的2个电压。而且,在电路块53a中,根据位组N,挑选解码器块12B1(与第1~32电压电平对应的区间)及其以外的区间,位组N,当选择解码器块12B1时,分别将2个输入电压输出到端子T1、T2。
在图42中,能够用(D7、D6、D5)的3位挑选解码器块12B1的区间及其以外的区间,位组N成为8位数据中的3位数据D7、D6、D5。
而且,当(D7、D6、D5)=(0、0、0)时,电路块53a分别将2个输入电压输出到端子T1、T2,当(0、0、0)以外时,电路块53a不输出到端子T1、T2。
下面,我们说明解码器块12B2。解码器块12B2是与第225~256电压电平对应的4个输出区间8个份数的解码器块,能够具有与解码器块12B1同样的构成。关于输入位组L、M、N,也进行与解码器块12B1同样的分配。
解码器块12B2和解码器块12B1只是到解码器块的输入电压和由在电路块53a中的3位数据D7、D6、D5产生的挑选内容不同。当具体地述说它们的不同点时,关于在解码器块12B2中的输入电压,在第1电路块52a中,输入解码器块12B2的各区间的区间内的第2电压电平的输入电压V226、V230、….、V254的共计8个,在第2电路块52a中,输入解码器块12B2的各区间的区间内的第3电压电平的输入电压V227、V231、…、V255的共计8个。
又,从图42可见,由在电路块53a中的3位数据D7、D6、D5产生的挑选内容,当(D7、D6、D5)=(1、1、1)时,电路块53a分别将2个输入电压输出到端子T1、T2,当(1、1、1)以外时,不输出到端子T1、T2。
下面,我们说明解码器块12B3。解码器块12B3是与第33~224电压电平对应的16个输出区间12个份数的解码器块,在图41的解码器块12B中,形成m=4、S=12的构成。所以,解码器块12B3由第1~第4电路块52b、电路块51b、电路块53b构成。
关于解码器块12B3的第1~第4电路块52b,在第1电路块52b中,输入12个各区间的区间内的第6电压电平的输入电压V038、V054、…、V214(共计12个),在第2电路块52b中,输入12个各区间的区间内的第7电压电平的输入电压V039、V055、…、V215(共计12个),在第3电路块52b中,输入12个各区间的区间内的第10电压电平的输入电压V024、V058、…、V218(共计12个),在第4电路块52b中,输入12个各区间的区间内的第11电压电平的输入电压V043、V059、…、V219(共计12个)。而且,在各电路块52b中,根据位组M,分别选择输出12个输入电压中的某个区间的电压(1个)。
这时,位组M成为从解码器块12B3的12个区间挑选上述某个区间的位。所以,位组M需要4位,成为8位数据中的4位数据D7、D6、D5、D4。此外,各电路块52b能够最佳化地使用图36那样的竞赛型的构成等。
又,电路块51b输入由第1~第4电路块52b选出的电压(共计4个)。
而且,在电路块51b中,根据位组L,从4个输入电压中选择输出也包含重复的2个电压。所以,位组L可以是4位,能够是8位数据中的4位数据D3、D2、D1、D0。此外,各电路块51b具有与图11同样的输入输出对应关系,能够用图12到图14的构成等。
又,电路块53b输入由电路块51b选择的2个电压。而且,在电路块53b中,根据位组N,挑选解码器块12B3(与第33~224电压电平对应的区间)及其以外的区间,位组N,当选择解码器块12B3时,分别将2个输入电压输出到端子T1、T2。
在本实施例中,根据图43,能够用(D7、D6、D5)的3位挑选解码器块12B3的区间及其以外的区间,位组N成为8位数据中的3位数据D7、D6、D5。而且,当(D7、D6、D5)=(0、0、0)、(1、1、1、)以外时,电路块53b分别将2个输入电压输出到端子T1、T2。
此外,在图44所示的构成中,能够省略电路块53b。即,也可以形成分别将由电路块51b的各个选出的2个电压输出到端子T1、T2的构成。这是因为解码器块12B1、12B2、12B3分别与m=2、2、4对应,在m成为最大的解码器块12B3中,输入到电路块53b的3位数据D7、D6、D5包含在输入到电路块52b的4位数据D7、D6、D5、D4中。因此,即便省略电路块53b,在电路块52b中,已经进行了解码器块12B3及其以外的挑选,并且在m最小的解码器块12B1或解码器块12B2的电路块51a中,能够防止发生无意图的端子T1、T2间的短路。
下面说明在解码器块12B1或解码器块12B2的电路块51a中无意图的端子T1、T2间的短路。此外,为了容易说明起见,在图44中,假定可以省略输入位组N的电路块53a、53b。
这时,电路块51a、51b的2个输出端子分别与端子T1、T2直接连接。这里,作为电路块51a,能够用图8的构成,电路块51b能够分别用图12~图14的构成。存在着在图8中由于2位数据D1、D0,在图12~图15中由于4位数据D3、D2、D1、D0的值,端子T1、T2发生短路的情形。
参照图42,在解码器块12B1或12B2中,当2位数据(D1,D0)=(0,1)、(1,0)时,在电路块51a中端子T1和T2发生短路。
另一方面,在解码器块12B3中,当4位数据D3、D2、D1、D0=(0,1,0,1)、(0,1,1,0)、(1,0,0,1)、(1,0,1,0)时,在电路块51b中端子T1和T2发生短路。
因此,在解码器块12B3中,也存在着当上述以外的4位数据D3、D2、D1、D0的值时,由解码器块12B1或解码器块12B2引起的端子T1和T2的短路,发生误输出的情形。
另一方面,在解码器块12B1或解码器块12B2中,不产生由解码器块12B3引起的端子T1和T2短路导致的误输出。这是因为在电路块51b中,当端子T1和T2发生短路时,在电路块51a中,也形成端子T1和T2发生短路的条件。
所以,当具有多个m值不同的解码器块时,为了防止由端子T1和T2的短路引起的误输出,可以省略输入m成为最大的解码器块的位组N的电路块,但是需要设置输入除此以外的解码器块的位组N的电路块。
下面,我们说明图43、图44所示的构成中的元件数。
在图43、图44中,在
作为电路块41a、51a,用图8的构成(晶体管数:4),
作为电路块41b、51b,用图13或图14的构成(晶体管数:12),
作为电路块42a、52a,用8个输入的竞赛型解码器(晶体管数:14),
作为电路块42b、52b,用12个输入的经过最佳化的竞赛型解码器(晶体管数:24)的情形中,
图43的解码器12的晶体管数成为276,图44的解码器12的晶体管数成为184。
与区间的设定有关,解码器的元件数不同,但是如也可以从上述元件数的比较表明的那样,一般地说,图44的解码器12构成,与图43的解码器构成比较,晶体管数少,能够节省面积。
以上,我们按照上述实施例说明了本发明,但是本发明不仅仅限定于上述实施例,在本专利的权利要求书的各权利要求项的发明范围内包含所述领域技术人员能够产生的各种变形、修正,这是不言而喻的。