JP5314478B2

JP5314478B2 - 表示装置

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Publication number: JP5314478B2
Application number: JP2009087680A
Authority: JP
Inventors: 賢一秋山; 佳宏小谷; 秀一郎松元
Original assignee: Panasonic Liquid Crystal Display Co Ltd; Japan Display Inc
Current assignee: Panasonic Liquid Crystal Display Co Ltd; Japan Display Inc
Priority date: 2009-03-31
Filing date: 2009-03-31
Publication date: 2013-10-16
Anticipated expiration: 2029-03-31
Also published as: US20100245320A1; JP2010237591A; US8610699B2

Description

本発明は、表示装置に関し、より詳しくは、デジタル値に基づいて、デジタル値に対応する電圧を出力するデコーダ回路を使用した表示装置に関する。

コンピュータ等の情報通信端末やテレビ受像機の表示デバイスとして、液晶表示装置が広く用いられている。液晶表示装置は、２つの基板の間に封じ込められた液晶分子の配向を変えることにより、光の透過度合いを変化させて、表示させる画像を制御する装置である。このような液晶表示装置を駆動するドライバ回路は、各画素について階調値に対応する電圧を出力させるためのデコーダ回路が搭載されている。このデコーダ回路は、近年の多階調化に伴い大規模化しつつあり、これによりチップに占める面積が増大しているため、縮小化が求められている。

特許文献１には、入力された２つの電圧が同じであった場合には、この入力された電圧による出力を行い、異なる場合には、２つの電圧の中間の電圧による出力を行う二入力のアンプを用いることにより、階調配線数及びデコーダ回路の規模を縮小する技術が開示されている。

特開２００１−３４２３４号公報

上述の文献は、中間電圧を使用するため、予め用意すべき出力信号としての電圧値の種類を減らすことができるため、全体として回路規模を縮小することができる。しかしながら、中間電圧を出力する前段階における、複数種類の電圧値を選択するデコーダ部分の回路規模についての検討は十分にされていない。

本発明は、上述の事情を鑑みてしたものであり、よりデコーダ回路の回路規模を小さくした表示装置を提供することを目的とする。

本発明の表示装置は、表示素子と該表示素子を駆動する駆動回路とを有する表示装置であって、前記駆動回路は、８ビットのデジタル値に基づいて、前記８ビットのデジタル値に対応する電圧を出力するデコーダ回路を有し、前記デコーダ回路は、前記デジタル値のうちの複数のビットを用いて、一の電圧を出力するプレデコーダ回路を３つ有することにより、３つの出力信号線に電圧を出力するプレデコーダ回路群と、前記３つの出力信号線に印加された３つの電圧を入力とし、前記デジタル値のうちの複数のビットを用いて、前記３つの電圧のうちの２つの電圧を選択し、２つの出力信号線に印加する選択回路部と、前記選択回路部により選択された前記２つの電圧を入力とし、前記２つの電圧の平均の電圧を出力する中間電圧出力回路と、を備え、前記３つのプレデコーダ回路のうち、少なくとも１つのプレデコーダ回路は、デコードにより選択される候補の信号線に、それぞれ一つのトランジスタスイッチを有するマトリクス型のデコーダ回路であり、３ビット分のデコードを行う第１マトリクス型デコーダ回路と、デコードにより選択される候補の信号線の数が、各ビットのデコードを行うトランジスタスイッチを経由する毎に減少するトーナメント型のデコーダ回路であり、３ビット分のデコードを行う第１トーナメント型デコーダ回路と、を有する表示装置である。

また、本発明の表示装置は、前記プレデコーダ回路群の３つのプレデコーダ回路のうち、少なくとも１つのプレデコーダ回路は、前記マトリクス型のデコーダ回路であり、２ビット分のデコードを行う第２マトリクス型デコーダ回路と、前記トーナメント型のデコーダ回路であり、３ビット分のデコードを行う第２トーナメント型デコーダ回路と、を更に有する、とすることができる。

また、本発明の表示装置は、前記選択回路部が用いる前記複数のビットは、３ビットである、とすることができる。

また、本発明の表示装置は、前記デコーダ回路は、前記トーナメント型のデコーダ回路である第３トーナメント型デコーダ回路、を更に備え、前記８ビットのデジタル値の所定の複数の上位ビットすべてが０である場合、及び前記８ビットのデジタル値の所定の複数の上位ビットすべてが１である場合には、前記第３トーナメント型デコーダ回路による出力を出力とする、とすることができる。

本発明の一実施形態に係る液晶表示装置を概略的に示す図である。図１の液晶表示装置の液晶表示パネルの構成を示す図である。図２の液晶表示パネルのデコーダ回路の構成を概略的に示す図である。図３のＡデコーダの構成について示す図である。図４のマトリクス型デコーダのデコーダブロックの回路図である。図５Ａの選択信号を生成するデータセレクタ回路の構成を示す図である。図５Ｂのデータセレクタ回路のマルチプレクサ回路の構成を示す図である。図４のデコーダブロックの入力と出力との関係を表す真理値表である。図４のＡデコーダのトーナメント型デコーダの回路図を示す図である。図４のトーナメント型デコーダの入力と出力との関係を表す真理値表である。図３のＢデコーダの構成について示す図である。図９のマトリクス型デコーダのデコーダブロックの回路図である。図９のデコーダブロックの入力と出力との関係を表す真理値表である。図９のＢデコーダのトーナメント型デコーダの回路図を示す図である。図９のトーナメント型デコーダの入力と出力との関係を表す真理値表である。図３のＣデコーダの構成について示す図である。図１４のマトリクス型デコーダのデコーダブロックの回路図である。図１５Ａの選択信号を生成するデータセレクタ回路の構成を示す図である。図１５Ｂのデータセレクタ回路のマルチプレクサ回路の構成を示す図である。図１４のデコーダブロックの入力と出力との関係を表す真理値表である。図１４のＣデコーダのトーナメント型デコーダの回路図を示す図である。図１４のトーナメント型デコーダの入力と出力との関係を表す真理値表である。図３の選択回路の回路図を示す図である。図３の選択回路の入力と出力との関係を表す真理値表である。図３の中間電圧出力回路の回路図を示す図である。デコーダ回路における、階調値と出力との関係を、上位２１階調分について示す表である。図３のデコーダ回路における、階調値と出力との関係を、下位２１階調分について示す表である。素子数を示す素子数表である。

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。

図１には、本発明の一実施形態に係る液晶表示装置１００が概略的に示されている。この図に示されるように、液晶表示装置１００は、上フレーム１１０及び下フレーム１２０に挟まれるように固定された液晶表示パネル２００及び不図示のバックライト装置等から構成されている。

図２には、液晶表示パネル２００の構成が示されている。液晶表示パネル２００は、ＴＦＴ基板２３０とカラーフィルタ基板２２０の２枚の基板を有し、これらの基板の間には液晶組成物が封止されている。ＴＦＴ基板２３０には、駆動回路２４０により制御されるゲート信号線２４５及び駆動回路２５０により制御されるドレイン信号線２５１が張り巡らされ、これらの信号線は、液晶表示装置１００の一画素として機能するセル２１０を形成している。また、駆動回路２５０は、映像信号である８ビット階調値Ｄ＜７：０＞（「＜７：０＞」は第０ビットから第７ビットの８ビットの信号であることを意味する。）を電圧に変換するデコーダ回路３００を有している。なお、液晶表示パネル２００は、その表示の解像度に対応する数のセル２１０を有するが、図が煩雑になるのを避けるため、図２では簡略化して示している。また、各駆動回路２４０及び２５０には、不図示の処理装置から映像信号を含む制御信号が入力され、液晶組成物の配向を制御して、表示を行っている。

図３は、デコーダ回路３００の構成を概略的に示す図である。この図に示されるように、デコーダ回路３００は、８ビットの階調値Ｄ＜７：０＞のうち、６ビット分の階調値Ｄ＜７：２＞でデコードを行い、電圧ＶＡ、ＶＢ及びＶＣの３つの出力を行うプレデコーダ部３５０と、出力電圧ＶＡ、ＶＢ及びＶＣのうち、階調値Ｄ＜２：０＞に基づいて、２つの電圧（Ｖ_ｏｕｔ１，Ｖ_ｏｕｔ２）を選択して出力する選択回路３２０と、選択された２つの電圧Ｖ_ｏｕｔ１及びＶ_ｏｕｔ２の平均の電圧を出力する中間電圧出力回路３３０と、を備えている。

すなわち、図３に示すデコーダ回路３００では、６ビット分のプレデコーダ回路を３つ備えるプレデコーダ部３５０と、選択回路３２０、中間電圧出力回路３３０から構成されており、従来の８ビットをデコードする回路よりも回路規模を抑えることが可能である。

ここで、プレデコーダ部３５０は、プレデコーダ回路であるＡデコーダ４００、Ｂデコーダ５００及びＣデコーダ６００の３つのデコーダを備え、Ａデコーダ４００、Ｂデコーダ５００及びＣデコーダ６００には、それぞれ８ビットの階調値Ｄ＜７：０＞で表わされる映像信号のうち６ビットの階調値Ｄ＜７：２＞が入力されると共に、電圧値Ｖ＜２５５：０＞が入力されている。ここで、このデコーダ回路３００により出力される電圧は２５６段階のうちの１つであるが、後述する中間電圧出力回路３３０により２つの電圧値の平均電圧が出力可能であることから、２５６種類の電圧は入力されておらず、実際には、Ｖ＜２５５：０＞のうち、１２９種類の電圧値がデコーダ回路３００に入力されている。

以下に、Ａデコーダ４００、Ｂデコーダ５００、Ｃデコーダ６００、選択回路３２０及び中間電圧出力回路３３０の各構成について説明する。なお、後述する選択回路３２０の説明で詳述するが、Ａデコーダ４００は電圧値Ｖ＜８ｎ，ｎ＝１〜３２＞を出力し、Ｂデコーダ５００は電圧値Ｖ＜４ｎ＋６，ｎ＝１〜３２＞を出力し、Ｃデコーダ６００は電圧値Ｖ＜８ｎ＋４，ｎ＝１〜３２＞を出力するように構成される。また、電圧値Ｖ＜８ｎ＞の表記は、８ｎ番目の階調に対応する電圧値を意味している。

図４は、図３のＡデコーダ４００の構成について示す図である。この図に示されるように、Ａデコーダ４００は、後述するマトリクス型デコーダ４１０及びトーナメント型デコーダ４２０から構成されており、更にマトリクス型デコーダ４１０は、８個のデコーダブロック４１１〜４１８に分けられており、それぞれのデコーダブロックの出力ＶＡ１〜ＶＡ８が、トーナメント型デコーダ４２０の８つの入力となっている。

図４に示すＡデコーダ４００では、６ビットの階調値Ｄ＜７：２＞の内で、下位３ビットの階調値Ｄ＜４：２＞を用いて、マトリクス型デコーダ４１０により１２９種類の電圧値より８つの電圧をトーナメント型デコーダ４２０に出力している。

すなわち、Ａデコーダ４００は６ビットの階調値Ｄ＜７：２＞の内で、下位３ビットはマトリクス型デコーダ４１０を用い、上位３ビットはトーナメント型デコーダ４２０を用いることでデコードしている。

図５Ａには、マトリクス型デコーダ４１０のデコーダブロック４１２の回路図が示されている。なお、図５Ａではスイッチング素子としてｎ型のトランジスタを表記しているが、これに限定するものではなく、スイッチング素子としては、ｐ型のトランジスタ、ｎ型とｐ型を並列接続したもの等を利用することが可能である。図４で示したように、デコーダブロック４１２は、２５６階調を８個のブロックに分けた低階調側の２番目のブロックに含まれる電圧値が入力している。そのため、この図に示されるように、デコーダブロック４１２には、電圧値Ｖ＜８ｎ，ｎ＝４〜８＞、具体的には、電圧値Ｖ＜３２＞、Ｖ＜４０＞、Ｖ＜４８＞、Ｖ＜５６＞及びＶ＜６４＞が入力されている。デコーダブロック４１２は、これらの電圧が印加された８本の信号線に、それぞれ一つのトランジスタスイッチを有するマトリクス型のデコーダとなっており、これらのトランジスタスイッチに、３ビットの階調値Ｄ＜４：２＞に基づく選択信号が入力され、いずれか１つの電圧値ＶＡ２を出力する。

図５Ｂに、３ビットの階調値Ｄ＜４：２＞からトランジスタスイッチのオンオフを制御する選択信号を出力するデータセレクタ回路７００の構成を示し、図５Ｃにはデータセレクタ回路７００を構成するＮＡＮＤ回路とインバータ回路の組み合わせからなるマルチプレクサ回路７１０を示す。図５Ｂ及び図５Ｃに示すように、データセレクタ回路７００はトランジスタが８個で構成されるＮＡＮＤ回路とインバータ回路の組み合わせ８個からなる。よって、データセレクタ回路７００はトランジスタ６４個で構成可能である。

なお、ＤＬの表記は、負論理がハイレベルであることを示しており、例えば、２ビット目の値が０の場合にＤＬ＜２＞＝１であることを意味する。また、Ｄ（００１）等の表記は、Ｄ＜２＞＝１、Ｄ＜３＞＝０、Ｄ＜４＞＝０を意味する。

図６に、デコーダブロック４１２の入力と出力との関係を表す真理値表を示す。この真理値表に表わされるように、出力される階調電圧Ｖ＜８ｎ，ｎ＝４〜８＞は８階調ごとであり、Ｖ＜４０＞、Ｖ＜４８＞、Ｖ＜５６＞には、それぞれＤ＜４：２＞で表わされる値のうちの２つが割り当てられている。Ａデコーダ４００内の他のデコーダブロック４１１及び４１３〜４１８についても、図６の真理値表と同様に、８階調ごとに出力されると共に、１つの電圧値に対して、最上位及び最下位の電圧値を除き、Ｄ＜４：２＞で表わされる値のうちの２つが割り当てられるように構成されている。

なお、図６において、階調値Ｄ＜４：２＞の欄の表記は各ビットの値を示しており、例えば“１００”はＤ＜４＞が１で、Ｄ＜３＞とＤ＜２＞とが０であることを示している。以下、真理値表の表記は同様である。

図７には、Ａデコーダ４００のトーナメント型デコーダ４２０の回路図が示されている。この図に示されるように、トーナメント型デコーダ４２０は、各ビットのデコードを行うトランジスタスイッチを経由する毎に、選択される出力電圧の数を半数に絞り込むトーナメント型のデコーダであり、デコーダブロック４１１〜４１８の出力ＶＡ１〜ＶＡ８をそれぞれ入力し、階調値Ｄ＜７：５＞に基づいて、いずれか一つの電圧値が出力される。

図８に、このトーナメント型デコーダ４２０の入力と出力との関係を表す真理値表を示す。この真理値表に示されるように、階調値Ｄ＜７：５＞に基づいて、入力された各電圧値のひとつが出力されるようになっている。

図９は、図３のＢデコーダ５００の構成について示す図である。この図に示されるように、Ｂデコーダ５００は、マトリクス型デコーダ５１０及びトーナメント型デコーダ５２０から構成されており、更にマトリクス型デコーダ５１０は、８個のデコーダブロック５１１〜５１８に分けられており、それぞれのデコーダブロックの出力ＶＢ１〜ＶＢ８が、トーナメント型デコーダ５２０の８つの入力となっている。

図１０には、マトリクス型デコーダ５１０のデコーダブロック５１２の回路図が示されている。この図に示されるように、デコーダブロック５１２には、電圧値Ｖ＜４ｎ＋６，ｎ＝７〜１４＞、具体的には、電圧値Ｖ＜３４＞、Ｖ＜３８＞、Ｖ＜４２＞、Ｖ＜４６＞、Ｖ＜５０＞、Ｖ＜５４＞、Ｖ＜５８＞及びＶ＜６２＞が入力されている。デコーダブロック５１２は、これらの電圧が印加された８本の信号線に、それぞれ一つのトランジスタスイッチを有するマトリクス型のデコーダとなっており、これらのトランジスタスイッチに、３ビットの階調値Ｄ＜４：２＞に基づく選択信号が入力され、いずれか１つの電圧値ＶＢ２を出力する。

図１１に、デコーダブロック５１２の入力と出力との関係を表す真理値表を示す。この真理値表に表わされるように、出力される階調電圧Ｖ＜４ｎ＋６，ｎ＝７〜１４＞は４階調ごとである。Ｂデコーダ５００内の他のデコーダブロック５１１及び５１３〜５１８についても、図１０の真理値表と同様に、４階調ごとに出力されるように構成されている。

図１２には、Ｂデコーダ５００のトーナメント型デコーダ５２０の回路図が示されている。この図に示されるように、トーナメント型デコーダ５２０は、各ビットのデコードを行うトランジスタスイッチを経由する毎に、選択される出力電圧の数を半数に絞り込むトーナメント型のデコーダであり、デコーダブロック５１１〜５１８の出力ＶＢ１〜ＶＢ８をそれぞれ入力し、階調値Ｄ＜７：５＞に基づいて、いずれか一つの電圧値が出力される。

図１３に、トーナメント型デコーダ５２０の入力と出力との関係を表す真理値表を示す。この真理値表に示されるように、階調値Ｄ＜７：５＞に基づいて、入力された各電圧値のひとつが出力されるようになっている。

図１４は、図３のＣデコーダ６００の構成について示す図である。この図に示されるように、Ｃデコーダ６００は、マトリクス型デコーダ６１０及びトーナメント型デコーダ６２０から構成されており、更にマトリクス型デコーダ６１０は、８個のデコーダブロック６１１〜６１８に分けられており、それぞれのデコーダブロックの出力ＶＣ１〜ＶＣ８が、トーナメント型デコーダ６２０の８つの入力となっている。

図１５Ａには、マトリクス型デコーダ６１０のデコーダブロック６１２の回路図が示されている。この図に示されるように、デコーダブロック６１２には、電圧値Ｖ＜８ｎ＋４，ｎ＝４〜７＞、具体的には、電圧値Ｖ＜３６＞、Ｖ＜４４＞、Ｖ＜５２＞及びＶ＜６０＞が入力されている。デコーダブロック６１２は、これらの電圧が印加された４本の信号線に、それぞれ一つのトランジスタスイッチを有するマトリクス型のデコーダとなっており、これらのトランジスタスイッチに、階調値Ｄ＜３＞及びＤ＜４＞に基づく選択信号が入力され、いずれか１つの電圧値を出力する。

図１５Ｂに、２ビットの階調値Ｄ＜４：３＞からトランジスタスイッチのオンオフを制御する選択信号を出力するデータセレクタ回路７０２の構成を示し、図１５Ｃにはデータセレクタ回路７０２を構成するＮＡＮＤ回路とインバータ回路の組み合わせからなるマルチプレクサ回路７２０を示す。図１５Ｂ及び図１５Ｃに示すように、データセレクタ回路７０２はトランジスタが６個で構成されるＮＡＮＤ回路とインバータ回路の組み合わせ４個からなる。よって、データセレクタ回路７０２はトランジスタ２４個で構成可能である。なお、図中、Ｄ（＊００）の記載は、Ｄ＜２＞が任意であることを意味している。

図１６に、デコーダブロック６１２の入力と出力との関係を表す真理値表を示す。この真理値表に表わされるように、出力される階調電圧Ｖ＜８ｎ＋４，ｎ＝４〜７＞は８階調ごとである。Ｃデコーダ６００内の他のデコーダブロック６１１及び６１３〜６１８についても、図１６の真理値表と同様に、８階調ごとに出力されるように構成されている。

図１７には、Ｃデコーダ６００のトーナメント型デコーダ６２０の回路図が示されている。この図に示されるように、トーナメント型デコーダ６２０は、各ビットのデコードを行うトランジスタスイッチを経由する毎に、選択される出力電圧の数を半数に絞り込むトーナメント型のデコーダであり、デコーダブロック６１１〜６１８の出力ＶＣ１〜ＶＣ８をそれぞれ入力し、階調値Ｄ＜７：５＞に基づいて、いずれか一つの電圧値が出力される。

図１８に、トーナメント型デコーダ６２０の入力と出力との関係を表す真理値表を示す。この真理値表に示されるように、階調値Ｄ＜７：５＞に基づいて、入力された各電圧値のひとつが出力されるようになっている。

図１９には、図３の選択回路３２０の回路図が示されている。この図に示されるように、選択回路３２０は、電圧ＶＡ、ＶＢ及びＶＣの３つの入力から、階調値Ｄ＜２：０＞に基づいて、２つの出力Ｖ_ｏｕｔ１及びＶ_ｏｕｔ２を行う回路である。図２０に、この回路の入力と出力との関係を表す真理値表を示す。この真理値表に示されるように、出力Ｖ_ｏｕｔ１及びＶ_ｏｕｔ２の両方において、電圧ＶＡ及びＶＣは、それぞれ異なる２つの階調値において選択され、電圧ＶＢは異なる４つの階調値において選択されるが、出力Ｖ_ｏｕｔ２において選択される電圧は、出力Ｖ_ｏｕｔ１と比較して１階調値分ずれている。

図２１には、図３の中間電圧出力回路３３０の回路図が示されている。中間電圧出力回路３３０は、定電流源３３１を有する回路であり、Ｖ_ｏｕｔ１及びＶ_ｏｕｔ２を入力し、これらの平均の電圧Ｖ_ｏｕｔを出力する。また、Ｖ_ｏｕｔ１及びＶ_ｏｕｔ２に同じ電圧を入力すると、入力した電圧がＶ_ｏｕｔから出力する。

よって、図２１に記載の中間電圧出力回路３３０を用いることで、２倍の階調電圧が出力可能となるが、Ｖ_ｏｕｔ１及びＶ_ｏｕｔ２に入力する電圧をデコーダ回路で生成する必要があるため、回路規模の大幅な減少とはならない。

そこで、図１９に示した選択回路３２０を用いて、３つの入力から２つの出力を選ぶようにすることで、デコーダ回路は３つで、４倍の階調をデコード可能となる。さらに、図２０の真理値表に示すように、階調値Ｄ＜２＞の値を用いて選択回路３２０に入力する電圧ＶＡと電圧ＶＣの接続を入れ換えると、Ｃデコーダ６００の階調値Ｄ＜２＞により制御されるスイッチング素子の構成を削減することが可能である。

図２２及び図２３には、上述したような回路により構成された図３のデコーダ回路３００における、入力映像信号である階調値Ｄ＜７：０＞と、各段階での出力との関係が、上位２１階調分（図２２）及び下位２１階調分（図２３）示されている。ここで、上位８階調Ｖ_ｏｕｔ＜２４８〜２５５＞及び下位８階調Ｖ_ｏｕｔ＜０〜７＞では、液晶表示装置１００の階調電圧と明るさの関係のγ特性を考慮して、中間電圧出力回路３３０を使用せず、不図示のトーナメント型デコーダを用いて各電圧値を出力している。したがって、上述の図３〜図２１の構成による出力は、第８階調Ｖ_ｏｕｔ＜８＞〜第２４７階調Ｖ_ｏｕｔ＜２４７＞の間で行われる。図２２及び図２３に示されるように、階調値Ｄ＜７：０＞を入力することにより、所望の出力をＶ_ｏｕｔを得ることができる。

ここで、Ａデコーダ、Ｂデコーダ及びＣデコーダは、それぞれマトリクス型デコーダとトーナメント型デコーダに分かれているが、マトリクス型デコーダでデコードするビット数によって、デコーダの回路規模が変化する。上述の実施形態のような８ビットデコーダにおいて、マトリクス型デコーダにおけるデコードビット数を変化させた場合における素子数の変化をまとめると図２４の素子数表８００のようになる。

図２４において、ａはマトリクス型デコーダ内のスイッチング素子の素子数を示し、ｂはトーナメント型デコーダ内のスイッチング素子の素子数を示している。マトリクス型デコーダ内の素子数には、データセレクタ回路７００の素子数が加わっている。

図２４では、６ビットをデコードする場合に、マトリクス型デコーダで２ビット受け持った場合を２ｂｉｔで表しており、その場合はトーナメント型デコーダでは４ビット受け持つこととなる。

素子数表８００の内訳は、マトリクス型デコーダが３ｂｉｔを受け持つ場合では、マトリクス型デコーダ内のスイッチング素子の素子数ａは、図４に示すマトリクス型デコーダ４１０はデコーダブロックが８個で、図５に示すデコーダブロックはスイッチング素子が８個から構成されるので、合わせて６４個のスイッチング素子で構成され、図９に示すマトリクス型デコーダ５１０はデコーダブロックが８個で、図１０に示すデコーダブロックはスイッチング素子が８個から構成されるので、合わせて６４個のスイッチング素子で構成され、図１４に示すマトリクス型デコーダ６１０はデコーダブロックが８個で、図１５に示すデコーダブロックはスイッチング素子が４個から構成されるので、合わせて３２個のスイッチング素子で構成され、他にデータセレクタ回路７００を構成するスイッチング素子６４個と、データセレクタ回路７０２を構成するスイッチング素子２４個を加えて、合計２４８個となる。

トーナメント型デコーダ内のスイッチング素子の素子数ｂは、３ｂｉｔの場合では、図４に示すトーナメント型デコーダ４２０は、図７に示すようにスイッチング素子が１４個から構成され、図９に示すトーナメント型デコーダ５２０は、図１２に示すようにスイッチング素子が１４個から構成され、図１４に示すトーナメント型デコーダ６２０は、図１７に示すようにスイッチング素子が１４個から構成されるので、合計４２個となる。よってａ＋ｂは２９０個となる。

マトリクス型デコーダが２ｂｉｔを受け持つ場合では、マトリクス型デコーダ内のスイッチング素子の素子数ａは、図４に示すマトリクス型デコーダ４１０はデコーダブロックが１６個で、図５に示すデコーダブロックはスイッチング素子が４個から構成されるので、合わせて６４個のスイッチング素子で構成され、図９に示すマトリクス型デコーダ５１０はデコーダブロックが１６個で、図１０に示すデコーダブロックはスイッチング素子が４個から構成されるので、合わせて６４個のスイッチング素子で構成され、図１４に示すマトリクス型デコーダ６１０はデコーダブロックが１６個で、図１５に示すデコーダブロックはスイッチング素子が２個から構成されるので、合わせて３２個のスイッチング素子で構成され、他にデータセレクタ回路７００を構成するスイッチング素子２４個を加えて、合計１８４個となる。

トーナメント型デコーダ内のスイッチング素子の素子数ｂは、４ｂｉｔの場合では、図４に示すトーナメント型デコーダ４２０は、図７に示すスイッチング素子が４４個から構成され、図９に示すトーナメント型デコーダ５２０は、図１２に示すスイッチング素子が４４個から構成され、図１４に示すトーナメント型デコーダ６２０は、図１７に示すスイッチング素子が４４個から構成されるので、合計１３２個となる。よってａ＋ｂは３１６個となる。

マトリクス型デコーダが４ｂｉｔを受け持つ場合では、マトリクス型デコーダ内のスイッチング素子の素子数ａは、図４に示すマトリクス型デコーダ４１０はデコーダブロックが４個で、図５に示すデコーダブロックはスイッチング素子が１６個から構成されるので、合わせて６４個のスイッチング素子で構成され、図９に示すマトリクス型デコーダ５１０はデコーダブロックが４個で、図１０に示すデコーダブロックはスイッチング素子が１６個から構成されるので、合わせて６４個のスイッチング素子で構成され、図１４に示すマトリクス型デコーダ６１０はデコーダブロックが４個で、図１５に示すデコーダブロックはスイッチング素子が８個から構成されるので、合わせて３２個のスイッチング素子で構成され、他にデータセレクタ回路７００を構成するスイッチング素子１６０個と、データセレクタ回路７０２を構成するスイッチング素子６４個を加えて、合計３８４個となる。

トーナメント型デコーダ内のスイッチング素子の素子数ｂは、２ｂｉｔの場合では、図４に示すトーナメント型デコーダ４２０は、図７に示すスイッチング素子が６個から構成され、図９に示すトーナメント型デコーダ５２０は、図１２に示すスイッチング素子が６個から構成され、図１４に示すトーナメント型デコーダ６２０は、図１７に示すスイッチング素子が６個から構成されるので、合計１８個となる。よってａ＋ｂは４０２個となる。

この素子数表８００に示されるように、マトリクス型デコーダにおけるデコードビット数を、本実施形態のように、３ビットとすることにより、回路規模を最小とすることができる。

以上説明したように、本実施形態によれば、デコーダ回路の素子数を最小化することができるため、デコーダ回路の規模を小さくすることができる。

１００液晶表示装置、２００液晶表示パネル、２３０ＴＦＴ基板、２２０カラーフィルタ基板、２４０，２５０駆動回路、２４５ゲート信号線、２５１ドレイン信号線、３００デコーダ回路、３２０選択回路、３３０中間電圧出力回路、３５０プレデコーダ部、４００Ａデコーダ、４１０マトリクス型デコーダ、４１１〜４１８デコーダブロック、４２０トーナメント型デコーダ、５００Ｂデコーダ、５１０マトリクス型デコーダ、５１１〜５１８デコーダブロック、５２０トーナメント型デコーダ、６００Ｃデコーダ、６１０マトリクス型デコーダ、６１１〜６１８デコーダブロック、６２０トーナメント型デコーダ。

Claims

表示素子と該表示素子を駆動する駆動回路とを有する表示装置であって、
前記駆動回路は、８ビットのデジタル値に基づいて、前記８ビットのデジタル値に対応する電圧を出力するデコーダ回路を有し、前記デコーダ回路は、
前記デジタル値のうちの複数のビットを用いて、一の電圧を出力するプレデコーダ回路を３つ有することにより、３つの出力信号線に電圧を出力するプレデコーダ回路群と、
前記３つの出力信号線に印加された３つの電圧を入力とし、前記デジタル値のうちの複数のビットを用いて、前記３つの電圧のうちの２つの電圧を選択し、２つの出力信号線に印加する選択回路部と、
前記選択回路部により選択された前記２つの電圧を入力とし、前記２つの電圧の平均の電圧を出力する中間電圧出力回路と、を備え、
前記３つのプレデコーダ回路のうち、少なくとも１つのプレデコーダ回路は、
６ビットをデコードするデコーダ回路であり、
デコードにより選択される候補の信号線に、それぞれ一つのトランジスタスイッチを有するマトリクス型のデコーダ回路であり、３ビット分のデコードを行う第１マトリクス型デコーダ回路と、
デコードにより選択される候補の信号線の数が、各ビットのデコードを行うトランジスタスイッチを経由する毎に減少するトーナメント型のデコーダ回路であり、３ビット分のデコードを行う第１トーナメント型デコーダ回路と、を有し、
前記プレデコーダ回路群の３つのプレデコーダ回路のうち、少なくとも１つのプレデコーダ回路は、
５ビットをデコードするデコーダ回路であり、
２ビット分のデコードを行う第２マトリクス型デコーダ回路と、
３ビット分のデコードを行う第２トーナメント型デコーダ回路と、を有する表示装置。
前記選択回路部が用いる前記複数のビットは、３ビットである、ことを特徴とする請求項１に記載の表示装置。
前記デコーダ回路は、前記トーナメント型のデコーダ回路である第３トーナメント型デコーダ回路、を更に備え、
前記８ビットのデジタル値の所定の複数の上位ビットすべてが０である場合、及び前記８ビットのデジタル値の所定の複数の上位ビットすべてが１である場合には、前記第３トーナメント型デコーダ回路による出力を出力とする、ことを特徴とする請求項１又は２に記載の表示装置。