JP5373680B2 - デジタルアナログ変換回路とデータドライバ及び表示装置 - Google Patents
デジタルアナログ変換回路とデータドライバ及び表示装置 Download PDFInfo
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Description
レベル1=(A+A)/2、
レベル2=(B+A)/2、
レベル3=(B+B)/2、
レベル4=(C+A)/2、
レベル5=(C+B)/2、
レベル6=(D+B)/2、
レベル7=(C+C)/2、
レベル8=(D+C)/2、
の8レベルのリニアな出力が可能となっている(ただし、レベル5における2つの電圧の組合せは、電圧BとCの組合せ、電圧AとDの組合せの2通りが可能である)。次の1区間のレベル9〜16レベルまでの8レベルを出力する場合、内挿アンプ930に入力される2つの電圧の組合せ(V(T1)、V(T2))として、4つの参照電圧D、E、F、Gが用いられる。このうち3つの参照電圧D、E、Fはそれぞれ区間内の9、11、15レベルに設定され、参照電圧Gは、次の区間の最初のレベル(17レベル)に設定されている。内挿アンプ930の出力から、
レベル9=(D+D)/2、
レベル10=(E+D)/2、
レベル11=(E+E)/2、
レベル12=(F+D)/2、
レベル13=(F+E)/2、
レベル14=(G+E)/2、
レベル15=(F+F)/2、
レベル16=(G+F)/2、
の8レベルのリニアな出力が可能となっている。すなわち、図32の構成は、17のレベルに対して参照電A〜Gの7個が必要とされ、図31(B)の仕様に対しては対応していないことがわかる。
前記第1乃至第(z×S+1)のサブデコーダの出力を入力し、前記第1乃至第(z×S+1)のサブデコーダでそれぞれ選択された参照電圧から、前記mビットのデジタルデータのうち第2のビットグループの値に応じて、前記第1及び第2の電圧を選択する(z×S+1)入力2出力型のサブデコーダと、を含む。
前記mビットのデジタルデータのうち上位側の(m−n)ビット(ただし、m>n>1)の第1ビットグループを入力し、
前記2次元配列において前記第1ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択し、
前記第1乃至第(z×S+1)のサブデコーダからは、(z×S+1)個又は(z×S+1)個よりも少ない数の参照電圧が出力され、
前記(z×S+1)入力2出力型のサブデコーダは、
前記mビットのデジタルデータの下位nビットの第2のビットグループの値に応じて、前記第1乃至第(z×S+1)のサブデコーダで選択された参照電圧から、前記第1及び第2の電圧を選択出力する、構成としてもよい。
前記別の参照電圧集合体の参照電圧を入力し前記mビットのデジタルデータに応じて、第3及び第4の電圧を選択出力する別のデコーダを備え、
前記別のデコーダの出力は、前記デコーダの出力と共通接続され、
前記内挿回路は、前記第3及び第4の電圧が入力されたときに、前記第3及び第4の電圧を1対1の内挿比で内挿した電圧レベルを出力する構成としてもよい。
前記一の電圧レベルに対応した前記第1及び第2の電圧のレベル差と、前記序列において前記一の電圧レベルと隣合う電圧レベルに対応した前記第1及び第2の電圧のレベル差とのレベル差間の差が、前記第1及び第2の電圧の組合せとして選択可能なレベル差の最大値の37.5%以下とされるように構成してもよい。
第A番の電圧レベルを基準とし、記号z及びインデックスNを用いると、
第(4(z−1)N+A)番がVr(zN+1)、
第(4(z−1)N+A)番から2レベル離れた第(4(z−1)N+A+2)番がVr(zN+2)、
第(4(z−1)N+A+2)番から4レベルおきに、第(4(z−1)N+A+6)番がVr(zN+3)、
第(4(z−1)N+A+10)番がVr(zN+4)、・・・
第(4(z−1)(N+1)+(A−2))番がVr(z(N+1))に割当てられる。
第A番がVr1、
第(2+A)番がVr2、
第(6+A)番がVr3、
第(10+A)番がVr4、・・・
第(4(z−1)+A−2)番がVr(z)に割当てられる。
第(4(z−1)+A)番がVr(z+1)、
第(4(z−1)+A+2)番がVr(z+2)、
第(4(z−1)+A+4)番をVr(z+3)、・・・
第(4(z−1)×2+A−2)番がVr(2z)に割当てられる。
・・・
第(4(z−1)(N’−1)+A)番がVr(z(N’−1)+1)、
第(4(z−1)(N’−1)+A+2)番がVr(z(N’−1)+2)、
第(4(z−1)(N’−1)+A+6)番がVr(z(N’−1)+3)、
第(4(z−1)(N’−1)+A+10)番がVr(z(N’−1)+4)、・・・、
第(4(z−1)N’+(A−2))番がVr(zN’)に割当てられる。
さらに第(4(z−1)N’+A)番がVr(zN’+1)に割当てられる。
第1乃至第(zS+1)の参照電圧グループ(図1の20−1〜20−(zS+1))と、
各参照電圧グループに属する参照電圧の参照電圧グループ内での序列(例えば1、2、・・・、h−1、h)と、
をそれぞれ(zS+1)行、h列の2次元配列で表すことができる。図3の行番号1〜zS+1は、第1乃至第(zS+1)の参照電圧グループ20−1〜20−(zS+1)の1〜(zS+1)に対応している。
図4は、実施例1として、図1に示した前記実施形態において、10ビット・デジタルデータ(m=10)に応じて、第0レベルから第1023レベルまでの1024個の電圧レベルを出力する図1のDACの第1の仕様を表形式で示す図である。図4のlevelは内挿回路30が出力可能な電圧レベル、Vrefはデコーダ10に入力される参照電圧を表し、各参照電圧は序列に応じた順序で電圧レベルに対応する位置に示す。V(T1)、V(T2)はデコーダ10ので選択される第1及び第2の電圧(内挿回路30への入力電圧)、D9〜D0は、10ビット・デジタルデータである。
図5は、図4の仕様に対応した図1の実施例の一つの構成を示す図である。図5には、図1の実施形態において、z=5、S=1、m=10、n=4としたデコーダの構成が示されている。
図6は、図5のi番目のサブデコーダ11−iA(i=1〜6)の構成を示す図である。第1〜第6のサブデコーダ11−1A〜11−6Aは、入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。図6において、最も左側の参照電圧グループ20−1Aが第1のサブデコーダ11−1Aに入力され、参照電圧グループ20−2Aが第2のサブデコーダ11−2Aに入力され、参照電圧グループ20−6Aは第6のサブデコーダ11−6Aに入力されるが、サブデコーダとしてi番目のサブデコーダ1つが示されている。図6では、第1〜第6のサブデコーダ11−iA(i=1〜6)はそれぞれ参照電圧グループ20−1A〜20−6Aから各参照電圧グループ内の序列がj番目の参照電圧Vr(5j−4)、Vr(5j−3)、Vr(5j−2)、Vr(5j−1)、Vr(5j)、Vr(5j+1)を選択している。
図7は、図5のサブデコーダ13Aの構成例を示す図である。サブデコーダ13Aはサブデコーダ11−1A〜11−6Aで選択された電圧(Vr(5j−4)、Vr(5j−3)、Vr(5j−2)、Vr(5j−1)、Vr(5j)、Vr(5j+1))から第2ビットグループD3〜D0、D3B〜D0Bに応じて、V(T1)、V(T2)を選択出力する。下位側4ビットのD3〜D0、D3B〜D0Bの選択順は任意でよい。図7では、最下位ビットの(D0、D0B)から(D3、D3B)までの順に選択する構成を示す。図7において、D3〜D0(D3B〜D0B)の値と、V(T1)、V(T2)に選択出力される参照電圧との対応は、以下の表1に示す通りである。
図8は、図4の仕様に対応した実施例2の構成を示す図である。図8には、図1の実施形態において、z=5、S=2、m=10、n=5としたデコーダの構成が示されている。第1ビットグループD(m−1)〜Dn、D(m−1)B〜DnBはD9〜D5、D9B〜D5B、第2ビットグループD(n−1)〜D0、D(n−1)B〜D0BはD4〜D0、D4B〜D0Bとなる。
図9は、図8のサブデコーダ11−iB(i=1〜11)の構成を示す図である。図9には、サブデコーダ11−iBをNchトランジスタスイッチで構成した例が示されている。Pchトランジスタスイッチで構成する場合は、図9のNchトランジスタスイッチをPchランジスタスイッチに置き換えるとともに、デジタル信号の正転信号(正相信号)と反転信号(逆相信号)を入れ替えることで構成できる。
図10は、図8のサブデコーダ13Bの構成例を示す図である。サブデコーダ13Bは第1〜第11のサブデコーダ11−1B〜11−11Bでそれぞれ選択された電圧(Vr(10j−9)、Vr(10j−8)、Vr(10j−7)、Vr(10j−6)、Vr(10j−5)、Vr(10j−4)、Vr(10j−3)、Vr(10j−2)、Vr(10j−1)、Vr(10j)、Vr(10j+1))から第2ビットグループD4〜D0、D4B〜D0Bに応じて、V(T1)、V(T2)を選択出力する。
図11は、図1に示した前記実施形態において、10ビット・デジタルデータ(m=10)に応じて第0レベルから第1023レベルまでの1024個の電圧レベルを出力する図1のDACの第2の仕様を説明するための図である。図11も図4と同様に、levelは内挿回路30が出力可能な電圧レベル、Vrefはデコーダ10に入力される参照電圧を表し、各参照電圧は序列に応じた順序で電圧レベルに対応する位置に示す。V(T1)、V(T2)はデコーダ10ので選択される第1及び第2の電圧(内挿回路30への入力電圧)、D9〜D0は10ビット・デジタルデータである。図11は、図2において、A=0、z=9、N’=32とした仕様に対応している。このときの参照電圧総数は289個とされる。また記号S、hは、h×S=32とされ、S=1のときh=32、S=2のときh=16、S=4のときh=8、…、をとることができる。
図13は、図12のサブデコーダ11−iC(i=1〜10)の構成を示す図である。第1〜第10のサブデコーダ11−1C〜11−10Cは、入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。図13において、最も左側の参照電圧グループ20−1Cが第1のサブデコーダ11−1Cに入力され、参照電圧グループ20−2Cが第2のサブデコーダ11−2Cに入力され、参照電圧グループ20−10Cは第10のサブデコーダ11−10Cに入力されるが、サブデコーダとしてi番目のサブデコーダ1つが示されている。
図14、図15は、図12のサブデコーダ13Cの構成例を示す図である。図14は、V(T1)を選択出力するサブデコーダであり、図15は、V(T2)を選択出力するサブデコーダである。なお、図14、図15は単に図面作成の都合で分図したものである。
図14、図15には、サブデコーダ13CをNchトランジスタスイッチで構成した例が示されている。Pchトランジスタスイッチで構成する場合は、図14、図15のNchトランジスタスイッチをPchランジスタスイッチに置き換えるとともに、デジタル信号の正転信号(正相信号)と反転信号(逆相信号)を入れ替えることで構成できる。
図16は、サブデコーダ13Cの別の構成を示す図であり、V(T1)を選択出力する図15の別の構成を示す図である。図16の13C−A2は、図14の13C−A1の(D0、D0B)から(D4、D4B)まで順次選択する構成を変更して、省素子化を図った構成例である。図14の13C−A1では、30個のスイッチが必要とされているが、図16の例では、VT(1)に選択された電圧を出力するサブデコーダ13C−A2のスイッチは24個とされている。以上図12〜図15を参照して、z=9、S=1のデコーダ構成を説明した。
なお、図11の仕様に対応した図12と別の図1の実施例として、z=9、S=2のデコーダ構成も可能である。これは、図4の仕様に対応した図5(z=5、S=1)及び図8(z=5、S=2)を参照すれば、記号z=9の場合においても、記号Sの値を増加させたときに、デコーダ構成がどのように変わるかは、当業者であれば、容易に理解できるはずである。z=9、S=2のとき、m=10とすれば、n=6、h=16となる。したがって、第1ビットグループD(m−1)〜Dn、D(m−1)B〜DnBは、D9〜D6、D9B〜D6B、
第2ビットグループD(n−1)〜D0、D(n−1)B〜D0Bは、D5〜D0、D5B〜D0B
となる。
図17は、図1の実施形態において10ビット・デジタルデータ(m=10)に応じて第0レベルから第1023レベルまでの1024個の電圧レベルを選択出力する図1のDACの第3の仕様を説明するための図である。表記は図4、図11と同様である。図17は、図2において、A=0、z=17、N’=16とした仕様に対応している。このときの参照電圧総数は273個とされる。また記号S、hは、h×S=16とされ、S=1のときh=16、S=2のときh=8、…、を取ることができる。
図18は、図17の仕様に対応した図1の実施例の一つである。z=17、S=1、m=10、n=6のデコーダ10Dの構成が示されている。第1ビットグループD(m−1)〜Dn、D(m−1)B〜DnBはD9〜D6、D9B〜D6B、第2ビットグループD(n−1)〜D0、D(n−1)B〜D0BはD5〜D0、D5B〜D0Bとなる。
図19は、図18のサブデコーダ11−iD(i=1〜18)の構成を示す図である。第1〜第18のサブデコーダ11−1D〜11−18Dは、入力する参照電圧の組が異なるだけであり、回路構成は互いに同一である。図13には、i番目のサブデコーダ1つが示されている。図19には、スイッチをNchトランジスタで構成した例が示されている。
図20、図21は、図18のサブデコーダ13Dの構成例を示す図である。図20は、V(T1)を選択出力するサブデコーダであり、図21は、V(T2)を選択出力するサブデコーダである。なお、図20、図21は単に図面作成の都合で分図したものである。
図22(A)、図22(B)は、10ビットデコーダ(出力レベル数が1024)の比較例(図32の関連技術)のトランジスタスイッチ数、及び本発明のトランジスタスイッチ数の比較を示す図である。トランジスタスイッチ数はそれぞれNchトランジスタスイッチのみ、又は、Pchトランジスタスイッチのみで構成した場合の数である。
内挿回路30をアンプ等で実際に構成する場合、アンプ特性やアンプを構成する素子のばらつき等により、内挿回路30に入力される電圧V(T1)、V(T2)の電圧差が拡大すると、内挿回路30の出力電圧誤差も、図23に示すように増加することが発明者の解析により確認された。これは、本発明において、内挿回路30の出力電圧特性に大きな影響を与える。
第2レベルでのレベル差(0レベル)と第3レベルでのレベル差(6レベル)とのレベル差間の差の6レベルと、
第4レベルでのレベル差(4レベル)と第5レベルでのレベル差(10レベル)とのレベル差間の差の6レベルが最大である。
図28は、本発明の別の実施形態の構成を示す図である。図28を参照すると、図1の参照電圧集合体20で規定される出力レベルの範囲と異なる出力レベルの範囲を規定する別の参照電圧集合体21、22をさらに備え、参照電圧集合体21、22の参照電圧を入力し、図1のデコーダ10と共通のmビットデジタルデータを入力し、mビットデジタルデータに応じて、2つの電圧を選択出力するデコーダ10とは別のデコーダ41、42を備えた構成である。デコーダ41、42の出力は、デコーダ10の出力と共通接続され、内挿回路30は共有されている。なお参照電圧集合体20において、参照電圧集合体20で規定される出力レベルの範囲に含まれない電圧レベルに対応する参照電圧を含む場合で、且つ、参照電圧集合体21又は22で規定される出力レベルの範囲に前記電圧レベルが含まれる場合には、前記電圧レベルに対応する前記参照電圧は、参照電圧集合体21又は22にも含まれる。
図29は、本発明の別の実施形態の表示装置のデータドライバの構成の要部を示す図である。なお、表示装置のデータドライバで駆動されるデータ線に接続する表示素子としては、図30(B)に示した液晶素子でもよく、図30(C)に示した有機EL素子であってもよい。
11−1〜11−(zS+1) 第1〜第(zS+1)のサブデコーダ
13 サブデコーダ
20 参照電圧集合体
30 内挿回路
801 ラッチアドレスセレクタ
802 ラッチ群
803 レベルシフタ群
804 参照電圧発生回路
805 デコーダ回路群
806 内挿回路群
940 電源回路
950 表示コントローラー
960 表示パネル
961 走査線
962 データ線
963 表示素子
964 画素スイッチ(TFT)
970 ゲートドライバ
971 液晶容量
972 補助容量
973 画素電極
974 電極(対向基板電極)
980 データドライバ
981 薄膜トランジスタ(TFT)
982 有機発光ダイオード
983 補助容量
984 電源端子
985 カソード電極
Claims (16)
- 互いに異なる複数の参照電圧を含む参照電圧集合体から、mビット(ただし、mは所定の正整数)のデジタルデータに応じて、第1及び第2の電圧を選択するデコーダと、
前記デコーダで選択された前記第1及び第2の電圧を入力し、前記第1及び第2の電圧を1対1の内挿比で内挿した電圧レベルを出力する内挿回路と、
を備えたデジタルアナログ変換回路であって、
前記参照電圧集合体の参照電圧を、
第1乃至第(z×S+1)(ただし、Sは1を含む2のべき乗の整数、且つ、zは2のべき乗+1で表される5以上の整数)の参照電圧グループにグループ化し、
前記第1乃至第(z×S+1)の参照電圧グループを、前記第1乃至第(z×S+1)の行に割当て、各参照電圧グループに属する参照電圧の前記参照電圧グループ内での序列を列に割当てた(z×S+1)行、h列(ただし、hは2以上の整数)の2次元配列において、
i行j列(ただし、iは1以上、且つ、(z×S+1)以下の整数、jは1以上、且つ、h以下の整数)の配列要素は、前記複数の参照電圧における{(j−1)×(z×S+i)}番目の参照電圧に対応し、
前記デコーダが、
前記第1乃至第(z×S+1)の参照電圧グループのそれぞれに対応して設けられ、前記第1乃至第(z×S+1)の参照電圧グループの参照電圧から、前記2次元配列において、前記mビットのデジタルデータのうち第1ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択する、第1乃至第(z×S+1)のサブデコーダと、
前記第1乃至第(z×S+1)のサブデコーダの出力を入力し、前記第1乃至第(z×S+1)のサブデコーダでそれぞれ選択された参照電圧から、前記mビットのデジタルデータのうち第2のビットグループの値に応じて、前記第1及び第2の電圧を選択する(z×S+1)入力2出力型のサブデコーダと、
を含み、
前記参照電圧集合体は、前記内挿回路より出力可能な複数の電圧レベルのうちのいずれかに対応している参照電圧を含み、
前記zに対して、
第A番の電圧レベルを基準とし、インデックスNに対して、
第(4×(z−1)×N+A)番と、
第(4×(z−1)×N+A+2)番と、
前記第(4×(z−1)×N+A+2)番から4レベルおきに、
第(4×(z−1)×N+A+6)番、
第(4×(z−1)×N+A+10)番、乃至、
第(4×(z−1)(N+1)+(A−2))番
の電圧レベルにそれぞれ対応した、z個の参照電圧を含み、
前記Nは、0乃至(N’−1)(ただし、N’は1以上の整数)の値をとり、
さらに、第(4×(z−1)×N’+A)番の電圧レベルに対応した1つの参照電圧を含み、
前記内挿回路から出力可能とされる第A番から第(4×(z−1)×N’+A)番までの(4×(z−1)×N’+1)個の電圧レベルに対して(z×N’+1)個の参照電圧を含み、
前記(z×S+1)入力2出力型のサブデコーダが、前記第1乃至第(z×S+1)のサブデコーダで選択された参照電圧から選択して前記内挿回路へ入力する前記第1及び第2の電圧の組合せに関して、
前記内挿回路より出力される電圧レベルの序列において、一の電圧レベルに対応した前記第1及び第2の電圧の組合せが複数あるとき、
前記一の電圧レベルに対応した前記第1及び第2の電圧のレベル差と、前記序列において前記一の電圧レベルと隣合う電圧レベルに対応した前記第1及び第2の電圧のレベル差とのレベル差間の差が、前記第1及び第2の電圧の組合せとして選択可能なレベル差の最大値の37.5%以下とされるか、もしくは、
前記一の電圧レベルに対応した前記第1及び第2の電圧のレベル差と、前記序列において前記一の電圧レベルと隣合う電圧レベルに対応した前記第1及び第2の電圧のレベル差とのレベル差間の差が、6レベル以下とされるように構成される、ことを特徴とするデジタルアナログ変換回路。 - 前記第1乃至第(z×S+1)のサブデコーダは、
前記mビットのデジタルデータのうち上位側の(m−n)ビット(ただし、nはm>n>1の正整数)の第1ビットグループを入力し、
前記2次元配列において前記第1ビットグループの値に対応する列に割当てられた参照電圧をそれぞれ選択し、
前記第1乃至第(z×S+1)のサブデコーダからは、(z×S+1)個又は(z×S+1)個よりも少ない数の参照電圧が出力され、
前記(z×S+1)入力2出力型のサブデコーダは、
前記mビットのデジタルデータの下位nビットの第2のビットグループの値に応じて、前記第1乃至第(z×S+1)のサブデコーダで選択された参照電圧から、前記第1及び第2の電圧を選択出力する、ことを特徴とする請求項1に記載のデジタルアナログ変換回路。 - 前記第1乃至第(z×S+1)のサブデコーダは、前記上位側の(m−n)ビットについて下位ビット側から上位ビット側の順にデコードする、ことを特徴とする請求項2記載のデジタルアナログ変換回路。
- 前記zが5であり、
第A番の電圧レベルを基準とし、インデックスNに対して、
第(16×N+A)番と、
第(16×N+A+2)番と、
前記第(16×N+A+2)番から4レベルおきに、
第(16×N+A+6)番、
第(16×N+A+10)番、
第(16×N+A+14)番と、
の電圧レベルにそれぞれ対応した5個の参照電圧を含み、
前記Nは、0乃至(N’−1)(ただし、N’は1以上の整数)の値をとり、
さらに、第(16×N’+A)番の出力電圧レベルに対応した1つの参照電圧を含み、
前記内挿回路から出力可能とされる第A番から第(16×N’+A)番までの(16×N’+1)個の電圧レベルに対して(5N’+1)個の参照電圧を含む、ことを特徴とする請求項1乃至3のいずれか1項に記載のデジタルアナログ変換回路。 - 前記N’は、N’=h×Sと表され、
前記参照電圧集合体が、(5×h×S+1)個の参照電圧を含む、ことを特徴とする請求項4記載のデジタルアナログ変換回路。 - 前記N’が64、前記第A番が第0番、且つ、前記mビットのデジタルデータが10ビットとされ、前記内挿回路から出力可能とされる第0番から第1024番までの1025個の電圧レベルに対して321個の参照電圧を含み、前記1025個の電圧レベルのうちの1024個が前記10ビットのデジタルデータに割当てられ、前記デコーダにおいて前記321個の参照電圧から前記10ビットのデジタルデータに応じて前記第1及び第2の電圧が選択され、選択された前記第1及び第2の電圧に応じて前記内挿回路から、前記1024個の電圧レベルのうちの1つが出力される、ことを特徴とする請求項5記載のデジタルアナログ変換回路。
- 前記zが9であり、
第A番の電圧レベルを基準とし、インデックスNに対して、
第(32×N+A)番と、
第(32×N+A+2)番と、
前記第(32×N+A+2)番から4レベルおきに、
第(32×N+A+6)番、
第(32×N+A+10)番、
第(32×N+A+14)番、
第(32×N+A+18)番、
第(32×N+A+22)番、
第(32×N+A+26)番、
第(32×N+A+30)番
の電圧レベルにそれぞれ対応した9個の参照電圧を含み、
前記Nは、0乃至(N’−1)(ただし、N’は1以上の整数)の値をとり、
さらに第(32×N’+A)番の電圧レベルに対応した1つの参照電圧を含み、
前記内挿回路から出力可能とされる第A番から第(32×N’+A)番までの(32×N’+1)個の電圧レベルに対して(9N’+1)個の参照電圧を含む、ことを特徴とする請求項1乃至3のいずれか1項に記載のデジタルアナログ変換回路。 - 前記N’が、N’=h×Sと表され、
前記参照電圧集合体が(9×h×S+1)個の参照電圧を含む、ことを特徴とする請求項7記載のデジタルアナログ変換回路。 - 前記N’が32、前記第A番が第0番、且つ、前記mビットのデジタルデータが10ビットとされ、前記内挿回路から出力可能とされる第0番から第1024番までの1025個の電圧レベルに対して289個の参照電圧を含み、前記1025個の電圧レベルのうちの1024個が前記10ビットのデジタルデータに割当てられ、前記デコーダにおいて前記289個の参照電圧から前記10ビットのデジタルデータに応じて前記第1及び第2の電圧が選択され、選択された前記第1及び第2の電圧に応じて前記内挿回路から、前記1024個の電圧レベルのうちの1つが出力される、ことを特徴とする請求項8記載のデジタルアナログ変換回路。
- 前記zが17であり、
第A番の電圧レベルを基準とし、インデックスNに対して、
第(64×N+A)番と、
第(64×N+A+2)番と、前記第(64×N+A+2)番から4レベルおきに、
第(64×N+A+6)番、
第(64×N+A+10)番、
第(64×N+A+14)番、
第(64×N+A+18)番、
第(64×N+A+22)番、
第(64×N+A+26)番、
第(64×N+A+30)番、
第(64×N+A+34)番、
第(64×N+A+38)番、
第(64×N+A+42)番、
第(64×N+A+46)番、
第(64×N+A+50)番、
第(64×N+A+54)番、
第(64×N+A+58)番、
第(64×N+A+62)番
の電圧レベルにそれぞれ対応した17個の参照電圧を含み、
前記Nは順次、0乃至(N’−1)(ただし、N’は1以上の整数)の値をとり、
さらに、第(64×N’+A)番の電圧レベルに対応した1つの参照電圧を含み、
前記内挿回路から出力可能とされる第A番から第(64×N’+A)番までの(64×N’+1)個の電圧レベルに対して(17N’+1)個の参照電圧を含む、ことを特徴とする請求項1乃至3のいずれか1項に記載のデジタルアナログ変換回路。 - 前記N’が、N’=h×Sと表され、
前記参照電圧集合体が(17×h×S+1)個の参照電圧を含む、ことを特徴とする請求項10記載のデジタルアナログ変換回路。 - 前記N’が16、前記第A番が第0番、且つ、前記mビットのデジタルデータが10ビットとされ、前記内挿回路から出力可能とされる第0番から第1024番までの1025個の電圧レベルに対して273個の参照電圧を含み、前記1025個の電圧レベルのうちの1024個が前記10ビットのデジタルデータに割当てられ、前記デコーダにおいて前記273個の参照電圧から前記10ビットのデジタルデータに応じて前記第1及び第2の電圧が選択され、選択された前記第1及び第2の電圧に応じて前記内挿回路から、前記1024個の電圧レベルのうちの1つが出力される、ことを特徴とする請求項11記載のデジタルアナログ変換回路。
- 前記第1乃至第(z×S+1)の参照電圧グループで規定される出力レベルの範囲と異なる範囲の複数の参照電圧を含む別の参照電圧集合体を少なくとも1つ備え、
前記別の参照電圧集合体の参照電圧を入力し前記mビットのデジタルデータに応じて、第3及び第4の電圧を選択出力する別のデコーダを備え、
前記別のデコーダの前記第3の電圧を出力するノードは、前記デコーダの前記第1の電圧を出力するノードと共通接続され、
前記別のデコーダの前記第4の電圧を出力するノードは、前記デコーダの前記第2の電圧を出力するノードと共通接続され、
前記内挿回路は、前記第3及び第4の電圧が入力されたときに、前記第3及び第4の電圧を1対1の内挿比で内挿した電圧レベルを出力する、ことを特徴とする請求項1乃至5、7、8、10、11のいずれか1項記載のデジタルアナログ変換回路。 - 入力映像信号に対応した入力デジタル信号を受け、前記入力デジタル信号に対応した電圧を出力する、請求項1乃至13のいずれか一に記載のデジタルアナログ変換回路を備え、前記入力デジタル信号に対応した電圧でデータ線を駆動するデータドライバ。
- データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
前記データ線を駆動するデータドライバとして、請求項14記載の前記データドライバを備えた表示装置。 - 前記表示素子が液晶素子又は有機EL素子を含む、請求項15記載の前記データドライバを備えた表示装置。
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