JP2003241716A - 液晶表示パネルの駆動回路 - Google Patents

液晶表示パネルの駆動回路

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JP2003241716A JP2002036110A JP2002036110A JP2003241716A JP 2003241716 A JP2003241716 A JP 2003241716A JP 2002036110 A JP2002036110 A JP 2002036110A JP 2002036110 A JP2002036110 A JP 2002036110A JP 2003241716 A JP2003241716 A JP 2003241716A
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真也 鵜戸
Masao Kumagai
正雄 熊谷
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Abstract

(57)【要約】 【課題】セレクタ回路の選択トランジスタ列の数を減ら
す。 【解決手段】２Nの階調基準電圧から１つの階調基準電
圧をＮビットの入力データD0−D7によって選択して出力
するセレクタ回路１８において、階調基準電圧端子Vrと
出力端子との間にそれぞれ並列に設けられ、入力データ
により駆動制御される複数の直列接続されたトランジス
タを有する複数の選択トランジスタ列３０を有し、その
選択トランジスタ列が、２Nの階調基準電圧のうちＭ
（Ｍは複数で且つＭ＜２N）の階調基準電圧群毎に共通
に設けられ、Ｍの階調基準電圧に対応して時分割で駆動
可能状態にされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示パネルの
駆動回路に関し、特に、デジタル表示データをアナログ
駆動電圧に変換するデジタル・アナログ変換回路を有す
るセレクタ回路の回路規模を小さくした駆動回路に関す
る。
【０００２】
【従来の技術】液晶表示パネルは、各画素に液晶層を設
け、その液晶層に画素の表示データに対応する駆動電圧
を印加して、液晶層の光透過率を変化させて画像の階調
表示を可能にする。画像表示データが８ビットで構成さ
れる場合は、２５６階調の表示が可能になり、それに伴
い液晶層を挟む画素電極には２５６種類の駆動電圧が印
加される。
【０００３】図１は、一般的な液晶表示装置の構成図で
ある。表示パネル側に液晶層が設けられた表示セルアレ
イ２２が設けられ、それを駆動する回路群が表示パネル
に接続されている。表示セルアレイ２２は、表示データ
に対応する駆動電圧が印加されるデータバス線DB1〜DBn
と、それらに交差し水平同期信号Hsyncに同期して順次
選択されるスキャンバス線SB1〜SBmとを有し、それらの
交差位置に、図示しないセルトランジスタと画素電極と
が設けられている。
【０００４】スキャンバス線SBは、スキャンドライバ２
４により駆動され、データバス線DBは、シフトレジスタ
１０、データラッチ回路１２、レベルシフト回路１４、
セレクタ１８、出力バッファ２０からなるデータバスド
ライバ回路群により駆動される。セルトランジスタは、
スキャンバス線により選択され、データバス線と画素電
極とを接続し、データバス線に印加された電圧を画素電
極に伝える。
【０００５】データバスドライバ回路群では、８ビット
の表示データD0〜D7がデータラッチ回路１２に順次ラッ
チされる。ラッチのタイミング信号は、クロックCLKを
シフトさせるシフトレジスタ１０により生成される。デ
ータラッチ回路１２にラッチされたデジタル表示データ
は、レベルシフト回路１４にて、デジタル側電源VDDD
（例えば３Ｖ）からアナログ側電源VDDA（例えば１２
Ｖ）にレベルシフトされ、セレクタ１８に供給される。
【０００６】セレクタ１８と出力バッファ２０がデジタ
ル・アナログ変換回路に該当する。電圧発生回路１６
が、ガンマ曲線などに対応して設定された基準電圧群VR
0−VR8を抵抗分割して、２５６種類の階調基準電圧Vr0
−Vr255を生成し、セレクタ１８に供給する。セレクタ
１８では、データラッチ回路１２でラッチされた８ビッ
トのデジタル表示データに従って、２５６種類の階調基
準電圧Vr0−Vr255のいずれか１つを選択し、出力バッフ
ァ２０に供給する。出力バッファ２０は、オペアンプ群
であり、セレクタ１８から供給される階調基準電圧を増
幅してデータバス線DBに印加する。
【０００７】図２は、従来のセレクタの構成図である。
電圧発生回路１６は、複数の抵抗を直列に接続した抵抗
ラダー回路であり、抵抗間の接続ノードから、階調基準
電圧Vr0−Vr255が生成される。この階調基準電圧Vr0−V
r255は、横方向に延びる基準電圧線を介してセレクタ全
面に供給される。各データバス線に対応して、デジタル
表示データD0−D7がセレクタに供給される。そして、セ
レクタは、図示されるとおり、８個のトランジスタ列３
０で構成され、このトランジスタのゲート電極に８ビッ
トの表示データD0−D7が供給される。図示しないが、正
確には、８ビットの表示データD0−D7をプリデコードし
た８ビットの信号がトランジスタ列３０の各トランジス
タのゲート電極に供給され、２５６組のトランジスタ列
３０のうち、１組のトランジスタ列において８個のトラ
ンジスタ全て導通し、オペアンプ入力端子OPinに選択さ
れた階調基準電圧Vrを供給する。オペアンプ２０は、正
入力側に上記階調基準電圧Vrが供給され、負入力はオペ
アンプ出力端子OPoutに接続され、増幅率１の増幅動作
を行い、データバス線DBを駆動する。
【０００８】
【発明が解決しようとする課題】図２のセレクタ回路に
示されるとおり、８ビットの表示データD0−D7によって
２５６種類の階調基準電圧Vr0−Vr255のいずれか１つを
選択するために、１つのデータバス線に対して、２５６
組のトランジスタ列３０が設けられる。従って、データ
バス線が全部で３８４本ある場合は、256×384のトラン
ジスタ列が必要になる。つまり、８×256×384＝786432
個のトランジスタが必要になる。しかも、カラー表示の
ためにＲＧＢの三原色分必要になり、上記の３倍のトラ
ンジスタ数になる。更に、図２で示さなかったが、各ト
ランジスタ列には、８ビットの表示データD0−D7をプリ
デコードしたデータが供給されるので、各トランジスタ
列毎に、そのプリデコードするためのインバータ回路が
必要になる。
【０００９】このような膨大な数のトランジスタを有す
るセレクタは、データバス線の駆動回路集積回路の大部
分を占めることになり、集積回路の回路規模を大きく
し、コストアップを招いている。
【００１０】そこで、本発明の目的は、セレクタ回路の
回路規模を小さくした駆動回路を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、２Nの階調基準電圧から
１つの階調基準電圧をＮビットの入力データによって選
択して出力するセレクタ回路において、階調基準電圧端
子と出力端子との間にそれぞれ並列に設けられ、前記入
力データにより駆動制御される複数の直列接続されたト
ランジスタを有する複数の選択トランジスタ列を有し、
その選択トランジスタ列が、２Nの階調基準電圧のうち
Ｍ（Ｍは複数で且つＭ＜２N）の階調基準電圧群毎に共
通に設けられ、Ｍの階調基準電圧に対応して時分割で駆
動可能状態にされる。
【００１２】具体的な例で説明すると、選択トランジス
タ列には、Ｍ（例えばＭ＝２）の階調基準電圧群のうち
各階調基準電圧が順次時分割で供給され、当該選択トラ
ンジスタ列は、Ｍの階調基準電圧に対応して時分割で駆
動可能状態し、入力データにより選択される階調基準電
圧が、入力データにより導通した選択トランジスタ列を
経由して、出力端子に出力される。
【００１３】上記の発明の側面によれば、セレクタ回路
において、選択トランジスタ列がＭの階調基準電圧群毎
に設けられるので、セレクタ回路内の選択トランジスタ
列の数を１／Ｍに減少させることができる。従って、セ
レクタ回路の回路規模を小さくすることができる。
【００１４】上記のセレクタ回路は、液晶表示パネルの
デジタル表示データを駆動電圧に変換する駆動回路に利
用することで、駆動回路の回路規模を小さくすることが
でき、駆動回路のコストダウンを図ることができる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、本発明の保護範
囲は、以下の実施の形態例に限定されるものではなく、
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
【００１６】図１は、本実施の形態が適用される液晶表
示装置の構成図である。図１の構成については、既に説
明した通りである。図３は、本実施の形態が適用される
セレクタの概略構成図である。
【００１７】電圧発生回路１６には、基準電圧VR0−VR8
が供給される。この基準電圧のうち中央レベルの基準電
圧VR4がコモン電圧であり、電圧発生回路１６は、コモ
ン電圧以上の基準電圧VR4−VR7から正極性側の階調基準
電圧Vr0p−Vr255pを生成し、コモン電圧以下の基準電圧
VR0−VR4から負極性側の階調基準電圧Vr0n−Vr255nを生
成する。セレクタ１８は、セレクタトランジスタ群18P-
0、18N-0、18P-1、18N-1．．．で構成され、各セレクタ
トランジスタ群は、２５６の階調基準電圧のうちから、
表示データD0−D7に従って１つの階調基準電圧を選択
し、オペアンプ２０の入力端子OPinに供給する。つま
り、セレクタトランジスタ群の出力端子がオペアンプ入
力端子OPinに接続される。
【００１８】液晶層の寿命を延ばすために、データバス
線DBには交流の駆動電圧が印加される。駆動電圧を交流
にするために、正極性側のセレクタトランジスタ群18P
が選択する階調基準電圧Vr0p−Vr255pと、負極性側のセ
レクタトランジスタ群18Nが選択する階調基準電圧Vr0n
−Vr255nとが、隣接するデータバス線DB0,1、DB2,3に交
互に印加される。通常は、、水平同期信号に同期して、
この正極性と負極性の階調基準電圧が、隣接するデータ
バス線に交互に印加される。そのために、オペアンプ２
０の出力OPoutとデータバス線DBとの間には、スイッチ
回路SWが設けられている。
【００１９】正極性側のセレクタトランジスタ群18P
は、後述するとおり、Ｐチャネルトランジスタを直列に
接続した選択トランジスタ列からなる。そして、その選
択トランジスタ列の各ゲート電極には、表示データD0−
D7の反転データがそれぞれプリデコードして供給され、
供給されたデータが全てＬレベルの時に、選択トランジ
スタ列が導通する。一方、負極性側のセレクタトランジ
スタ群18Nは、Ｎチャネルトランジスタを直列に接続し
た選択トランジスタ列からなる。その選択トランジスタ
列の各ゲート電極には、表示データD0−D7の非反転デー
タがそれぞれプリデコードして供給され、供給データが
全てＨレベルの時に、選択トランジスタ列が導通する。
【００２０】図４は、本実施の形態におけるセレクタの
具体的な回路図である。このセレクタ回路には、図３の
正極性側のセレクタトランジスタ群18P-0、18P-1が示さ
れ、簡単のために、電圧発生回路１６により生成される
階調基準電圧として、１６の階調基準電圧Vr0−Vr15pが
示されている。
【００２１】このセレクタトランジスタ群では、８個の
選択トランジスタ列３０は、２つの階調基準電圧毎に設
けられている。つまり、１６の階調基準電圧に対して、
８組の選択トランジスタ列３０が設けられる。選択トラ
ンジスタ列３０と基準電圧発生回路１６の階調基準電圧
端子Vr0−Vr15pとの間には、階調電圧供給回路として、
階調基準電圧供給トランジスタRP0,RP1が設けられる。
即ち、２つずつの階調基準電圧端子Vr0−Vr15pが、階調
基準電圧供給トランジスタRP0,RP1を介して、共通基準
電圧線CVr0〜CVr7に接続され、この共通基準電圧線CVr0
〜CVr7とオペアンプの入力端子OPinとの間に、それぞれ
選択トランジスタ列３０が並列に設けられる。
【００２２】共通基準電圧線CVr0〜CVr7には、階調基準
電圧端子Vr0−Vr15pのうち２つの階調基準電圧が、時分
割で供給される。即ち、時分割制御回路４０から出力さ
れる時分割信号T0に応答して、階調基準電圧供給トラン
ジスタRP0が導通して、隣接する２つの階調基準電圧群
のうち低い方の偶数階調基準電圧が、共通基準電圧線に
供給される。その時、選択トランジスタ列３０は駆動可
能状態になり、入力される表示データに応じて、８つの
選択トランジスタ列３０のうち１つの選択トランジスタ
列のトランジスタが全て導通し、共通基準電圧線に供給
された偶数階調基準電圧をオペアンプ入力OPinに供給す
る。この偶数階調基準電圧は、オペアンプ入力に設けら
れた電圧保持回路（図示せず）に保持される。その後、
時分割制御回路４０から出力される時分割信号T1に応答
して、階調基準電圧供給トランジスタRP1が導通し（そ
の時トランジスタRP0は非導通）、隣接する２つの階調
基準電圧のうち高い方の奇数階調基準電圧が、共通基準
電圧線に供給される。その時、導通していた選択トラン
ジスタ列３０は、表示データD0〜D7が奇数であれば、そ
のまま導通を維持して、共通基準電圧線に供給された高
い方の奇数階調基準電圧を、オペアンプ２０の入力OPin
に供給する。一方、表示データD0〜D7が偶数であれば、
時分割制御回路４２により全ての選択トランジスタ列が
非導通に制御され、オペアンプの入力OPinは、電圧保持
回路により偶数階調基準電圧のレベルに維持される。
【００２３】このように、セレクタトランジスタ群の選
択トランジスタ列３０を、２つの階調基準電圧に共通に
設けて、それを時分割で駆動し、選択トランジスタ列の
２回の駆動制御の結果、表示データで選択された階調基
準電圧をオペアンプに出力する。つまり、選択トランジ
スタ列３０の駆動動作は、１水平同期期間内に２回、時
分割で実行される。従って、選択トランジスタ列３０の
数は、従来例に比較すると半分になっている。しかも、
１回目の駆動動作により、オペアンプへの出力電圧は、
最終的に選択される階調基準電圧と同じか、もしくはそ
れより１階調低い電圧になっている。従って、２回目の
駆動動作で駆動すべき電圧差は、ゼロか、もしくは１階
調レベルに過ぎず、２回の駆動動作時間を短く設定する
ことができる。
【００２４】水平同期期間に余裕がある場合は、選択ト
ランジスタ列３０を、２より多い複数の階調基準電圧に
共通に設けて、その数を更に減らすこともできる。例え
ば、選択トランジスタ列を４つの階調基準電圧に共通に
設けた場合は、階調基準電圧供給トランジスタの数も４
個にして、順番に導通させ、選択トランジスタ列３０を
４回に分けて駆動動作させる。
【００２５】図５は、セレクタの詳細回路を示す図であ
り、図６は、その動作論理図表である。また、図７、図
８も、同様にセレクタの詳細回路図、その動作論理図表
である。図５，６が、正極性側のＰチャネルトランジス
タによるトランジスタ群であり、図７，８が、負極性側
のＮチャネルトランジスタによるトランジスタ群であ
る。そして、図９は、セレクタの動作に対応して駆動信
号波形図である。
【００２６】図５の正極性側の選択トランジスタ列３０
は、ＰチャネルトランジスタP0−P7を直列に接続して構
成されている。そして、各トランジスタP1−P7のゲート
電極には、表示データD1−D7の反転データが供給され
る。前述したとおり、この表示データD1−D7は、図示し
ないインバータなどによりプリデコードされたデータで
あり、２５６組の選択トランジスタ列３０には、それぞ
れ異なる順列組合せのデータが供給される。
【００２７】更に、駆動制御トランジスタP0のゲートに
は、時分割制御回路４２により、最下位ビットの表示デ
ータD0の反転信号が、分割制御信号Tdivのレベルに応じ
て供給される。時分割制御回路４２は、NANDゲートとイ
ンバータから構成され、論理的には、最下位ビットの表
示データの反転信号/D0と分割制御信号TdivのAND論理出
力が、駆動制御トランジスタP0のゲートに供給される。
この時分割制御回路４２の出力ｎ１は、同じデータバス
線に対応する全ての選択トランジスタ列３０に共通に供
給され、選択トランジスタ列３０を、駆動可能状態また
は駆動不可状態に制御する。
【００２８】駆動制御トランジスタP0が導通状態では、
選択トランジスタ列３０が駆動可能状態になり、入力さ
れる表示データD1−D7によって、選択トランジスタ列が
導通状態になる。駆動制御トランジスタP0が非導通状態
では、選択トランジスタ列３０は駆動不可状態になる。
【００２９】また、電圧発生回路１６が生成する階調基
準電圧Vrのうち、偶数階調基準電圧Vr2kは、階調基準電
圧供給トランジスタPR0を介して共通基準電圧線CVr及び
選択トランジスタ列３０に供給される。また、奇数階調
基準電圧Vr2k+1は、階調基準電圧供給トランジスタPR1
を介して共通基準電圧線CVr及び選択トランジスタ列３
０に供給される。そして、階調基準電圧供給トランジス
タPR0,PR1は、時分割制御回路４０から供給される制御
信号T0,T1に応じて、順番に導通する。
【００３０】図６の動作論理図表と図９の駆動信号波形
の正極性とを参照しながら、図５の回路の動作を説明す
る。水平同期信号Hsyncに同期して、時分割制御信号Tdi
vが、１つの水平同期期間内の前半でＬレベルに、後半
でＨレベルに制御される。それに伴い、階調基準電圧供
給トランジスタRP0が導通し、偶数階調基準電圧Vr2kが
共通基準電圧CVrに印加される。
【００３１】一方、分割制御回路４２では、水平同期期
間の前半は、時分割制御信号TdivがＬレベルであるの
で、表示データの最下位ビットD0の反転レベルがＨレベ
ル、Ｌレベルにかかわらず、出力ノードn1を強制的にＬ
レベルにする。従って、駆動制御トランジスタP0は全て
導通状態になり、選択トランジスタ列を駆動可能状態に
する。そして、選択トランジスタ列３０のうち、上位ビ
ットの表示データD1−D7が供給されるトランジスタP1−
P7は、その表示データが全てＬレベルの時に全て導通す
る。従って、出力端子が接続されるオペアンプ入力OPin
には、選択されるべき階調基準電圧と同じ偶数階調基準
レベルか、または選択されるべき階調基準電圧より１階
調低い偶数階調基準レベルかのいずれかが供給される。
【００３２】図９の一点鎖線で示されるとおり、オペア
ンプ入力OPinが正極性側に駆動され、それに遅れて、オ
ペアンプ出力OPoutも正極性側に駆動される。この状態
で、オペアンプの入力と出力は、偶数階調基準電圧even
に駆動される。オペアンプ入力端子には、複数の選択ト
ランジスタ列が接続され、ある程度の寄生容量Ｃｐを有
し、オペアンプ入力OPinの基準電圧は、その寄生容量Ｃ
ｐに蓄積される。即ち、この寄生容量Ｃｐ及びオペアン
プが電圧保持回路になる。
【００３３】次に、水平同期期間の後半で、時分割制御
信号TdivがＨレベルに制御される。それに伴い、階調基
準電圧供給トランジスタRP0は非導通、RP1は導通し、共
通基準電圧線CVrには、奇数階調基準電圧Vr2k+1が供給
される。この時、表示データD0−D7が偶数であれば最下
位ビットD0の反転データはＨレベルとなり、時分割制御
回路４２の出力n1はＨレベルになり、駆動制御トランジ
スタP0は非導通になる。また、表示データD0−D7が奇数
であれば最下位ビットD0の反転データはＬレベルとな
り、時分割制御回路４２の出力n1はＬレベルになり、駆
動制御トランジスタP0の導通状態は維持される。
【００３４】従って、表示データが奇数の場合は、選択
トランジスタ列３０の導通状態が維持され、共通基準電
圧線CVrに供給された奇数階調基準電圧Vr2k+1が、オペ
アンプ入力OPinに供給される。従って、図９に示される
とおり、オペアンプ入力OPin及び出力OPoutは、偶数階
調基準電圧evenから奇数階調基準電圧oddに上昇する。
一方、表示データが偶数の場合は、駆動制御トランジス
タP0が強制的に非導通になり、選択トランジスタ列３０
は非導通になり、前半に供給されていた偶数階調基準電
圧evenがそのままオペアンプ入力、出力に維持される。
つまり、図９の破線で示した通りである。
【００３５】尚、時分割制御信号Tdivの切り替わりのタ
イミングは、液晶層への駆動電圧印加に要する時間や液
晶層の光透過率の変化に要する時間などから要求される
時間Δｔを、水平同期期間の後半に確保できるように設
定される。更に、上記タイミングは、時分割制御信号Td
ivがＬレベルの間にセレクタ１８内の選択トランジスタ
列が切り替わり、オペアンプ入力OPinが十分立ち上がる
ことができるようなタイミングに設定されることが好ま
しい。上記の２つの要求を満たすように、時分割制御信
号Tdivの変化のタイミングが決定される。
【００３６】この時分割制御信号Tdivは、図１に示し
た、時分割制御信号発生回路２６により生成される。こ
の時分割制御信号発生回路２６には、水平同期信号Hsyn
cとクロックCLKとが供給され、水平同期信号Hsyncが供
給されたタイミングで、制御信号TdivがＬレベルに制御
され、更に、所定数のクロックCLKをカウントしたタイ
ミングで、制御信号TdivがＨレベルに制御される。
【００３７】次に、図７の負極性側のセレクタトランジ
スタ群について説明する。負極性側のセレクタトランジ
スタ群は、電圧０Ｖと６Ｖとの間を２５６分割した階調
基準電圧Vr0−Vr255nのいずれか１つを、表示データD0
−D7に従って選択して、オペアンプ入力OPinに供給す
る。出力電圧が低いので、選択トランジスタ列３０は、
８つのＮチャネルトランジスタN0−N7で構成される。７
つのトランジスタN1−N7には、上位の表示データD1−D7
が供給され、最下位の駆動制御トランジスタN0には、時
分割制御回路４２からの制御信号ｎ１が供給される。
【００３８】上位の表示データD1−D7は、それぞれプリ
デコードされた組合せで、各選択トランジスタ列に供給
される。一方、時分割制御回路４２の出力ｎ１は、全て
の選択トランジスタ列に共通に供給される。但し、時分
割制御回路４２は、図５のＰチャネル側（正極性側）の
制御回路４２とは極性が逆になっている。
【００３９】また、抵抗ラダー回路で構成される電圧発
生回路が生成する階調基準電圧は、隣接する２つの階調
基準電圧が、階調基準電圧供給トランジスタRN0,RN1を
介して、交互に共通基準電圧線CVrに供給される。この
階調基準電圧供給トランジスタRN0,RN1は、時分割制御
回路４０からの制御信号T0,T1により制御される。
【００４０】図８の動作論理図表と、図９の負極性の駆
動波形を参照して、負極正側のセレクタの動作を説明す
る。水平同期信号Hsyncに応答して、時分割制御信号Tdi
vがＬレベルになり、Ｎチャネルの階調基準電圧供給ト
ランジスタRN0が導通する。それにより、共通基準電圧
線CVrには、偶数階調基準電圧Vr2kが供給される。
【００４１】一方、時分割制御回路４２では、時分割制
御信号TdivのＬレベルによりその出力ｎ１は強制的にＨ
レベルになり、駆動制御トランジスタN0が導通し、選択
トランジスタ列を駆動可能状態にする。更に、複数の選
択トランジスタ列３０のうち、供給される表示データD1
−D7が全てＨレベルの選択トランジスタ列で、トランジ
スタN1−N7が導通する。その結果、オペアンプ入力OPin
には、偶数階調基準電圧Vr2kが供給される。
【００４２】水平同期期間の後半で、時分割制御信号Td
ivがＨレベルに変化し、階調基準電圧供給トランジスタ
RN0が非導通、トランジスタRN1が導通する。それに伴
い、共通基準電圧線CVrには、奇数階調基準電圧Vr2k+1
が供給される。この時、表示データが偶数の場合は、そ
の最下位ビットD0の反転データがＨレベルになり、時分
割制御回路４２の出力ｎ１はＬレベルになり、駆動制御
トランジスタN0が非導通になる。その結果、オペアンプ
入力OPinの電圧は、従前の偶数階調基準電圧に維持され
る。一方、表示データが奇数の場合は、その最下位ビッ
トD0の反転データがＬレベルであり、時分割制御回路４
２の出力ｎ１はＨレベルを維持し、駆動制御トランジス
タN0の導通状態が維持される。そのため、選択トランジ
スタ列３０は導通状態を維持し、オペアンプ入力OPinに
は、奇数階調基準電圧Vr2k+1が供給され、オペアンプ出
力OPoutも同様に変化する。
【００４３】図９に示されるとおり、負極性では、正極
性の時と逆の駆動波形になるだけであり、表示データが
偶数であれば、選択トランジスタ列は、前半のみ導通し
て偶数階調基準電圧evenが出力される。また、表示デー
タが奇数であれば、選択トランジスタ列は、前半に続い
て後半でも導通して、奇数階調基準電圧oddが出力され
る。
【００４４】尚、図５，７の選択トランジスタ列３０の
トランジスタP0、N0の位置は、トランジスタP1−P7内の
いずれかの位置、またはトランジスタN1−N7内のいずれ
かの位置に配置しても良い。
【００４５】以上説明したとおり、本実施の形態におけ
るセレクタの選択トランジスタ列は、２つの階調基準電
圧に共通に設けられ、その数が半減している。そして、
表示データで選択された選択トランジスタ列は、水平同
期期間の前半は、表示データが偶数、奇数にかかわらず
駆動され、後半は表示データが奇数の場合のみ駆動され
る。つまり、選択トランジスタ列の数を半分にして、そ
れに対応して２回、時分割で駆動される。
【００４６】図１０は、別の駆動波形を示す図である。
この例では、水平同期期間の前半で奇数階調基準電圧が
選択され、後半で偶数階調基準電圧が選択される。その
為には、図５，７の時分割制御回路４０，４２と階調基
準電圧供給トランジスタの構成を逆極性にすれば良い。
【００４７】図１０に示される通り、オペアンプ入力OP
inに供給されるセレクタの出力と、オペアンプ出力OPou
tは、前半でより高い奇数階調基準電圧に駆動され、そ
の後、表示データが偶数の場合に、偶数階調基準電圧に
シフトされる。従って、前半から後半に変化するときの
波形が、図９の例とは逆になっている。
【００４８】図１１は、第２の実施の形態におけるセレ
クタの詳細回路図である。また、図１２は、その動作論
理図表である。図１１の回路は、正極性側の回路であ
り、Ｐチャネルトランジスタにより構成される。図５の
回路では、選択トランジスタ列３０が８個のトランジス
タで構成されていた。それに対して、第２の実施の形態
では、選択トランジスタ列３０が、７個のトランジスタ
P1−P7で構成される。そして、７個のトランジスタのう
ち駆動制御用のトランジスタP1の制御信号ｎ２は、時分
割制御回路４２の出力ｎ１と、表示データの最下位ビッ
トの次の上位ビットD1の反転データとを入力するＯＲゲ
ート４４により生成される。一方、時分割制御回路４０
と階調基準電圧供給トランジスタRP0,RP1は、図５の例
と同じである。
【００４９】図１２の動作論理図表を参照して、図１１
の動作を説明する。時分割制御回路４２の動作は、図
５，６と同じである。従って、供給される表示データ/D
1−/D7が全てＬレベルの選択トランジスタ列３０では、
時分割制御信号TdivがＬレベルの前半では、ノードｎ１
がＬレベルであるので、ＯＲゲート４４の出力は、表示
データ/D1がそのままトランジスタＰ１に供給される。
つまり、駆動制御トランジスタP1の動作は、表示データ
/D1次第になる。従って、表示データ/D1−/D7が全てＬ
レベルの選択トランジスタ列３０は全てのトランジスタ
が導通し、偶数階調基準電圧Vr2kが出力される。
【００５０】また、時分割制御信号TdivがＨレベルの後
半では、表示データが偶数の時は、ノードｎ１が強制的
にＨレベルになり、ノードｎ２も強制的にＨれべるとな
り、駆動制御トランジスタP1は強制的に非導通になり、
オペアンプの入力、出力OPin,OPoutは共に偶数階調基準
電圧Vr2kに維持される。後半において、表示データが奇
数の時は、ノードｎ１がＬレベルのままであり、引き続
きノードｎ２には、表示データ/D1がそのまま供給され
る。つまり、選択されている選択トランジスタ列３０
は、その導通状態を維持し、奇数階調基準電圧Vr2k+1が
出力される。その結果、オペアンプの入力、出力OPin、
OPoutは奇数階調基準電圧に変化する。
【００５１】従って、図１１の回路であっても、その駆
動波形は、図９の正極性の波形と同じである。図１１の
回路例では、選択トランジスタ列３０のトランジスタの
個数を１個減らすことができる。但し、それに伴って、
最下位ビットから１つ上の表示ビット/D1に対して、Ｏ
Ｒゲート４４を、それぞれの選択トランジスタ列３０に
設ける必要がある。
【００５２】図１３は、第２の実施の形態における負極
性側のセレクタの詳細回路図である。また、図１４は、
その動作論理図表である。この場合も同様に、選択トラ
ンジスタ列３０が、７個のＮチャネルトランジスタN1−
N7で構成されている。それに伴い、最下位ビットの次の
上位ビットD1が、時分割制御回路４２の出力ｎ１と共に
ANDゲート４４に入力され、その出力ｎ２で駆動制御用
トランジスタN1が制御されている。
【００５３】図１３の回路の動作は、図１１とほぼ同じ
である。図１４に従って図１３の回路動作を説明する
と、水平同期期間の前半では、時分割制御回路４２の出
力ｎ１はＨレベルである。従って、駆動制御用トランジ
スタN1には、最下位ビットの次の上位ビットD1がそのま
ま供給される。従って、全ての表示データD1−D7がＨレ
ベルの選択トランジスタ列３０は、導通状態になり、偶
数階調基準電圧Vr2kが出力される。また、水平同期期間
の後半では、表示データが偶数の時は、出力ｎ１がＬレ
ベルになり、駆動制御トランジスタN1は強制的に非導通
に制御される。従って、出力は偶数階調基準電圧Vr2kに
維持される。また、表示データが奇数の時は、出力ｎ１
がＨレベルになり、トランジスタN1には表示データD1が
そのまま印加される。従って、全ての表示データD1−D7
がＨレベルの選択トランジスタ列３０では、導通状態を
維持し、奇数階調基準電圧Vr2K+1が出力される。
【００５４】尚、図１１，１３の選択トランジスタ列３
０において、ゲート４４は、表示データD1−D7のいずれ
の位置に配置しても良い。つまり、いずれのトランジス
タも駆動制御用トランジスタとすることができる。
【００５５】図１１，１３の選択トランジスタ列３０に
おいても、水平同期期間の前半で偶数の表示データに対
する選択駆動動作をおこない、後半で奇数の表示データ
に対する選択駆動動作をおこなう。
【００５６】図１５は、第３の実施の形態例におけるセ
レクタを示す回路図である。また、図１６は、その動作
に対応した駆動波形を示す図である。図４に示したセレ
クタでは、水平同期期間の前半は、全ての選択トランジ
スタ列がその出力を偶数階調基準電圧に駆動するよう動
作し、後半は、全ての選択トランジスタ列が、その出力
を奇数階調基準電圧に駆動するよう動作した。図１５の
例では、選択トランジスタ列を２つのグループに分け
て、水平同期期間の前半はその出力を偶数階調基準電圧
に駆動し、後半は奇数階調基準電圧に駆動する第１のグ
ループ３０（Ｅ−Ｏ）と、前半はその出力を奇数階調基
準電圧に駆動し、後半は偶数階調基準電圧に駆動する第
２のグループ３０（Ｏ−Ｅ）とで構成する。
【００５７】しかも、第１のグループ３０（E-O）は、
高い階調基準電圧側に設けられ、第２のグループ３０
（O-E）は、低い階調基準電圧側に設けられる。
【００５８】それに伴い、時分割制御回路４０から出力
される時分割制御信号T0,T1は、第１と第２のグループ
で逆になっている。その結果、高い階調基準電圧側で
は、共通基準電圧線CVrに前半の駆動期間で偶数階調基
準電圧が供給され、後半の駆動期間に奇数階調基準電圧
が供給される。更に、選択トランジスタ列３０の最下位
ビットに対応する駆動制御トランジスタには、第１と第
２のグループで逆極性の制御信号ｎ１が供給される。
【００５９】負極性側のセレクタトランジスタ群の構成
は、図１５と同様であり、省略する。
【００６０】図１５の回路構成は、図１６の駆動波形を
参照することでより明白になる。図中、実線で示された
駆動波形が、第１のグループの選択トランジスタ列に対
応し、一点鎖線で示された駆動波形が、第２のグループ
の選択トランジスタ列に対応する。正極性、負極性いず
れでも、表示データが高い階調を示す場合は、第１のグ
ループの選択トランジスタ列３０（E-O）が導通して、
セレクタ出力を前半の駆動期間では偶数階調基準電圧に
駆動し、後半の駆動期間では奇数階調基準電圧に駆動す
る。また、表示データが低い階調を示す場合は、第２の
グループの選択トランジスタ列３０（O-E）が導通し
て、セレクタ出力を前半の駆動期間では奇数階調基準電
圧に駆動し、後半の駆動期間では偶数階調基準電圧に駆
動する。
【００６１】上記第３の実施の形態例では、高い階調側
の共通基準電圧線CVrは、前半は偶数階調基準電圧にな
り、後半は奇数階調基準電圧になるが、低い階調側の共
通基準電圧線CVrは、その逆の電圧になる。従って、セ
レクタ１８内に水平方向に延在する複数の共通基準電圧
線のうち、半分は、一旦低い階調基準電圧になりその後
高い階調基準電圧になるのに対して、残りの半分は、一
旦高い階調基準電圧になりその後低い階調基準電圧にな
る。従って、共通基準電圧の電圧変動に伴う配線容量の
充電動作と放電動作とが混在することになり、充電動作
や放電動作に伴うノイズをキャンセルすることができ
る。
【００６２】その場合、より高い階調側で階調基準電圧
が前半から後半に上昇するようにしたほうが、セレクタ
の出力電圧の立ち上がり時間をより短くすることがで
き、好ましい。
【００６３】また、共通基準電圧線の充放電によるノイ
ズキャンセルという目的だけであれば、第１のグループ
の選択トランジスタ列と第２のグループの選択トランジ
スタ列とを、高い階調側と低い階調側に分ける必要はな
い。第１、第２のグループを、任意の組合せの階調基準
電圧に、割り当てても、水平同期期間の前半から後半の
切り替わり時に、半分の共通基準電圧線を充電し、半分
の共通基準電圧線を放電することができる。
【００６４】以上の通り、本実施の形態では、選択トラ
ンジスタ列に、第１の駆動期間に選択トランジスタ列を
駆動可能状態にし、第２の駆動期間に表示データが奇数
か偶数かに応じて選択トランジスタ列を駆動不可状態に
する駆動制御トランジスタを設けている。また、隣接す
る階調基準電圧を、時分割で共通基準電圧線CVrに供給
している。そして、表示データで選択された選択トラン
ジスタ列が、第１の駆動期間に、一方の階調基準電圧を
出力端子に出力し、第２の駆動期間に、表示データに応
じて、他方の階調基準電圧を出力端子に出力する。この
ように、時分割で選択トランジスタ列を駆動可能状態ま
たは駆動不可状態に制御することで、選択トランジスタ
列を半減させることができる。
【００６５】以上、実施の形態例をまとめると以下の付
記の通りである。
【００６６】（付記１）２Nの階調基準電圧から１つの
階調基準電圧をＮビットの入力データによって選択して
出力するセレクタ回路において、前記２Nの階調基準電
圧を生成する階調基準電圧発生部と、前記階調基準電圧
端子と出力端子との間に並列に設けられ、前記入力デー
タにより駆動制御される複数の直列接続されたトランジ
スタを有する複数の選択トランジスタ列とを有し、前記
選択トランジスタ列が、２Nの階調基準電圧のうちＭ
（Ｍは複数で且つＭ＜２N）の階調基準電圧群毎に共通
に設けられ、更に、前記選択トランジスタ列を前記Ｍの
階調基準電圧に対応して時分割で駆動可能状態する時分
割制御回路を有することを特徴とするセレクタ回路。
【００６７】（付記２）付記１において、更に、前記Ｍ
の階調基準電圧群のうち、各階調基準電圧を前記選択ト
ランジスタ列に順次時分割で供給する階調基準電圧供給
回路を有し、前記時分割制御回路は、前記階調基準電圧
供給回路に、前記Ｍの階調基準電圧群のうち駆動対象の
階調基準電圧を、順次、前記選択トランジスタ列に供給
させると共に、前記選択トランジスタ列を駆動可能状態
にして、当該駆動対象の階調基準電圧を前記出力端子に
出力することを特徴とするセレクタ回路。
【００６８】（付記３）付記１において、更に、前記出
力端子に供給された電圧を保持する電圧保持回路を有
し、前記時分割制御回路は、前記Ｍの階調基準電圧群の
うち、前記入力データにより選択される階調基準電圧に
対応して、前記選択トランジスタ列を駆動可能状態にし
た後は、当該選択トランジスタ列を非導通に制御し、前
記電圧保持回路に当該選択された階調基準電圧を保持さ
せることを特徴とするセレクタ回路。
【００６９】（付記４）付記３において、更に、前記電
圧保持回路が保持する電圧が、正入力端子に供給され、
出力が負入力端子にフィードバックされるオペレーショ
ンアンプを有することを特徴とするセレクタ回路。
【００７０】（付記５）付記３において、前記選択トラ
ンジスタ列は、前記Ｎビットの入力データ信号のうち一
部の入力データ信号をそれぞれゲートに供給される複数
のトランジスタと、前記時分割制御回路からの駆動制御
信号をゲートに供給される駆動制御トランジスタとを直
列に接続して構成され、前記駆動制御トランジスタが導
通状態の時、前記選択トランジスタ列が駆動可能状態に
なり、当該駆動制御トランジスタが非導通状態の時、前
記選択トランジスタ列が駆動不可状態になることを特徴
とするセレクタ回路。
【００７１】（付記６）付記５において、前記Ｍの階調
基準電圧は、隣接する第１及び第２の階調基準電圧を含
み、第１の駆動期間において、前記駆動制御信号が前記
駆動制御トランジスタを導通状態にし、選択された選択
トランジスタ列を介して、前記第１の階調基準電圧が出
力端子に出力され、第２の駆動期間において、前記駆動
制御信号が前記入力データの最下位ビットに応じて前記
駆動制御トランジスタを導通状態にし、前記選択された
選択トランジスタ列を介して、前記出力端子が前記第１
の階調基準電圧から第２の階調基準電圧に変化すること
を特徴とするセレクタ回路。
【００７２】（付記７）付記３において、前記入力デー
タ信号は、第１及び第２のデータ入力信号を有し、前記
選択トランジスタ列は、前記第１のデータ信号をそれぞ
れゲートに供給される複数のトランジスタと、前記第２
のデータ信号を前記時分割制御回路からの駆動制御信号
に応じてゲートに供給される駆動制御トランジスタとを
直列に接続して構成され、前記駆動制御トランジスタが
導通状態の時、前記選択トランジスタ列が駆動可能状態
になり、当該駆動制御トランジスタが非導通状態の時、
前記選択トランジスタ列が駆動不可状態になることを特
徴とするセレクタ回路。
【００７３】（付記８）付記７において、前記Ｍの階調
基準電圧は、隣接する第１及び第２の階調基準電圧を含
み、第１の駆動期間において、前記駆動制御信号が前記
第２のデータ信号を前記駆動制御トランジスタに供給
し、選択された選択トランジスタ列を介して、前記第１
の階調基準電圧が出力端子に出力され、第２の駆動期間
において、前記駆動制御信号が前記入力データの最下位
ビットに応じて前記第２のデータ信号を前記駆動制御ト
ランジスタに供給し、前記選択された選択トランジスタ
列を介して、前記出力端子が前記第１の階調基準電圧か
ら第２の階調基準電圧に変化することを特徴とするセレ
クタ回路。
【００７４】（付記９）２Nの階調基準電圧から１つの
階調基準電圧をＮビットの入力データによって選択して
出力するセレクタ回路において、前記２Nの階調基準電
圧を生成する階調基準電圧発生部と、前記階調基準電圧
のうちＭの階調基準電圧が、時分割で順次供給される複
数の共通基準電圧線と、前記複数の共通基準電圧線と出
力端子との間にそれぞれ並列に設けられ、前記入力デー
タにより制御される複数の直列接続されたトランジスタ
を有する複数の選択トランジスタ列とを有し、更に、前
記出力端子に供給された電圧を保持する電圧保持回路
と、前記Ｍの階調基準電圧群のうち、前記入力データに
より選択される階調基準電圧に対応して前記選択トラン
ジスタ列を駆動可能状態にした後は、当該選択トランジ
スタ列を非導通に制御し、前記電圧保持回路に当該選択
された階調基準電圧を保持させる時分割制御回路とを有
することを特徴とするセレクタ回路。
【００７５】（付記１０）付記９において、更に、前記
Ｍの階調基準電圧を、対応する前記共通基準電圧線に、
時分割で順次供給する階調基準電圧供給回路を有するこ
とを特徴とするセレクタ回路。
【００７６】（付記１１）２Nの階調基準電圧から１つ
の階調基準電圧をＮビットの入力データによって選択し
て出力するセレクタ回路において、前記２Nの階調基準
電圧を生成する階調基準電圧発生部と、前記階調基準電
圧のうち隣接する第１及び第２の階調基準電圧が、時分
割で順次供給される複数の共通基準電圧線と、前記複数
の共通基準電圧線と出力端子との間にそれぞれ並列に設
けられ、前記入力データにより制御される複数の直列接
続されたトランジスタを有する複数の選択トランジスタ
列と、前記出力端子に供給された電圧を保持する電圧保
持回路と、第１の駆動期間において、前記複数の選択ト
ランジスタ列を駆動可能状態にし、前記入力データで選
択された選択トランジスタ列を介して前記出力端子に前
記第１または第２の階調基準電圧の一方を出力させ、前
記第１の駆動期間に続く第２の駆動期間において、前記
複数の選択トランジスタ列を、前記入力データの所定ビ
ットの信号に応じて駆動可能状態または非駆動状態に
し、駆動可能状態の時に、前記選択された選択トランジ
スタ列を介して前記出力端子に第１または第２の階調基
準電圧の他方を出力させる時分割制御回路とを有するこ
とを特徴とするセレクタ回路。
【００７７】（付記１２）付記１１において、前記２N
の階調基準電圧が第１及び第２の階調基準電圧群を有
し、前記第１の階調基準電圧群に対応する共通基準電圧
線には、前記第１の駆動期間において第１の階調基準電
圧が供給され、前記第２の駆動期間において第２の階調
基準電圧が供給され、前記第２の階調基準電圧群に対応
する共通基準電圧線には、前記第１の駆動期間において
第２の階調基準電圧が供給され、前記第２の駆動期間に
おいて第１の階調基準電圧が供給されることを特徴とす
るセレクタ回路。
【００７８】（付記１３）付記１乃至１２のいずれかに
記載されたセレクタ回路を有する液晶表示パネル用駆動
回路。
【００７９】
【発明の効果】以上、本発明によれば、セレクタ回路の
トランジスタ数を少なくすることができる。
【図面の簡単な説明】
【図１】液晶表示装置の構成図である。
【図２】従来のセレクタの回路図である。
【図３】本実施の形態が適用されるセレクタの概略構成
図である。
【図４】本実施の形態におけるセレクタの具体的な回路
図である。
【図５】セレクタの詳細回路を示す図である。
【図６】図５のセレクタの動作論理図表である。
【図７】セレクタの詳細回路を示す図である。
【図８】図６のセレクタの動作論理図表である。
【図９】セレクタの動作に対応する駆動信号波形図であ
る。
【図１０】セレクタの動作に対応する別の駆動信号波形
図である。
【図１１】第２の実施の形態における正極性側のセレク
タの詳細回路図である。
【図１２】図１１の動作論理図表である。
【図１３】第２の実施の形態における負極性側のセレク
タの詳細回路図である。
【図１４】図１３の動作論理図表である。
【図１５】第３の実施の形態例におけるセレクタを示す
回路図である。
【図１６】図１５の動作に対応した駆動波形を示す図で
ある。
【符号の説明】
１６ 階調基準電圧発生部、電圧発生部 １８ セレクタ ２０ 出力バッファ、オペレーションアンプ群 ３０ 選択トランジスタ列 D0−D7 表示データ信号、入力データ信号 Vr 階調基準電圧 CVr 共通基準電圧線 OPin オペアンプ入力 OPout オペアンプ出力 RP0,RP1 階調基準電圧供給回路、階調基準電圧供給ト
ランジスタ RN0,RN1 階調基準電圧供給回路、階調基準電圧供給ト
ランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｆ (72)発明者 國分 政利 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H093 NA56 NA59 NC24 ND49 5C006 AF83 BB16 BC12 BF24 BF25 BF34 BF43 EB05 FA43 5C080 AA10 BB05 DD22 EE29 FF11 JJ02 JJ03 JJ04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】２Nの階調基準電圧から１つの階調基準電
    圧をＮビットの入力データによって選択して出力するセ
    レクタ回路において、 前記２Nの階調基準電圧を生成する階調基準電圧発生部
    と、 前記階調基準電圧端子と出力端子との間に並列に設けら
    れ、前記入力データにより駆動制御される複数の直列接
    続されたトランジスタを有する複数の選択トランジスタ
    列とを有し、 前記選択トランジスタ列が、２Nの階調基準電圧のうち
    Ｍ（Ｍは複数で且つＭ＜２N）の階調基準電圧群毎に共
    通に設けられ、 更に、前記選択トランジスタ列を前記Ｍの階調基準電圧
    に対応して時分割で駆動可能状態する時分割制御回路を
    有することを特徴とするセレクタ回路。
  2. 【請求項２】請求項１において、 更に、前記Ｍの階調基準電圧群のうち、各階調基準電圧
    を前記選択トランジスタ列に順次時分割で供給する階調
    基準電圧供給回路を有し、 前記時分割制御回路は、前記階調基準電圧供給回路に、
    前記Ｍの階調基準電圧群のうち駆動対象の階調基準電圧
    を、順次、前記選択トランジスタ列に供給させると共
    に、前記選択トランジスタ列を駆動可能状態にして、当
    該駆動対象の階調基準電圧を前記出力端子に出力するこ
    とを特徴とするセレクタ回路。
  3. 【請求項３】請求項１において、 更に、前記出力端子に供給された電圧を保持する電圧保
    持回路を有し、 前記時分割制御回路は、前記Ｍの階調基準電圧群のう
    ち、前記入力データにより選択される階調基準電圧に対
    応して、前記選択トランジスタ列を駆動可能状態にした
    後は、当該選択トランジスタ列を非導通に制御し、前記
    電圧保持回路に当該選択された階調基準電圧を保持させ
    ることを特徴とするセレクタ回路。
  4. 【請求項４】請求項３において、 前記選択トランジスタ列は、前記Ｎビットの入力データ
    信号のうち一部の入力データ信号をそれぞれゲートに供
    給される複数のトランジスタと、前記時分割制御回路か
    らの駆動制御信号をゲートに供給される駆動制御トラン
    ジスタとを直列に接続して構成され、 前記駆動制御トランジスタが導通状態の時、前記選択ト
    ランジスタ列が駆動可能状態になり、当該駆動制御トラ
    ンジスタが非導通状態の時、前記選択トランジスタ列が
    駆動不可状態になることを特徴とするセレクタ回路。
  5. 【請求項５】請求項４において、 前記Ｍの階調基準電圧は、隣接する第１及び第２の階調
    基準電圧を含み、 第１の駆動期間において、前記駆動制御信号が前記駆動
    制御トランジスタを導通状態にし、選択された選択トラ
    ンジスタ列を介して、前記第１の階調基準電圧が出力端
    子に出力され、 第２の駆動期間において、前記駆動制御信号が前記入力
    データの最下位ビットに応じて前記駆動制御トランジス
    タを導通状態にし、前記選択された選択トランジスタ列
    を介して、前記出力端子が前記第１の階調基準電圧から
    第２の階調基準電圧に変化することを特徴とするセレク
    タ回路。
  6. 【請求項６】請求項３において、 前記入力データ信号は、第１及び第２のデータ入力信号
    を有し、 前記選択トランジスタ列は、前記第１のデータ信号をそ
    れぞれゲートに供給される複数のトランジスタと、前記
    第２のデータ信号を前記時分割制御回路からの駆動制御
    信号に応じてゲートに供給される駆動制御トランジスタ
    とを直列に接続して構成され、 前記駆動制御トランジスタが導通状態の時、前記選択ト
    ランジスタ列が駆動可能状態になり、当該駆動制御トラ
    ンジスタが非導通状態の時、前記選択トランジスタ列が
    駆動不可状態になることを特徴とするセレクタ回路。
  7. 【請求項７】請求項６において、 前記Ｍの階調基準電圧は、隣接する第１及び第２の階調
    基準電圧を含み、 第１の駆動期間において、前記駆動制御信号が前記第２
    のデータ信号を前記駆動制御トランジスタに供給し、選
    択された選択トランジスタ列を介して、前記第１の階調
    基準電圧が出力端子に出力され、 第２の駆動期間において、前記駆動制御信号が前記入力
    データの最下位ビットに応じて前記第２のデータ信号を
    前記駆動制御トランジスタに供給し、前記選択された選
    択トランジスタ列を介して、前記出力端子が前記第１の
    階調基準電圧から第２の階調基準電圧に変化することを
    特徴とするセレクタ回路。
  8. 【請求項８】２Nの階調基準電圧から１つの階調基準電
    圧をＮビットの入力データによって選択して出力するセ
    レクタ回路において、 前記２Nの階調基準電圧を生成する階調基準電圧発生部
    と、 前記階調基準電圧のうちＭの階調基準電圧が、時分割で
    順次供給される複数の共通基準電圧線と、 前記複数の共通基準電圧線と出力端子との間にそれぞれ
    並列に設けられ、前記入力データにより制御される複数
    の直列接続されたトランジスタを有する複数の選択トラ
    ンジスタ列とを有し、 更に、前記出力端子に供給された電圧を保持する電圧保
    持回路と、 前記Ｍの階調基準電圧群のうち、前記入力データにより
    選択される階調基準電圧に対応して前記選択トランジス
    タ列を駆動可能状態にした後は、当該選択トランジスタ
    列を非導通に制御し、前記電圧保持回路に当該選択され
    た階調基準電圧を保持させる時分割制御回路とを有する
    ことを特徴とするセレクタ回路。
  9. 【請求項９】２Nの階調基準電圧から１つの階調基準電
    圧をＮビットの入力データによって選択して出力するセ
    レクタ回路において、 前記２Nの階調基準電圧を生成する階調基準電圧発生部
    と、 前記階調基準電圧のうち隣接する第１及び第２の階調基
    準電圧が、時分割で順次供給される複数の共通基準電圧
    線と、 前記複数の共通基準電圧線と出力端子との間にそれぞれ
    並列に設けられ、前記入力データにより制御される複数
    の直列接続されたトランジスタを有する複数の選択トラ
    ンジスタ列と、 前記出力端子に供給された電圧を保持する電圧保持回路
    と、 第１の駆動期間において、前記複数の選択トランジスタ
    列を駆動可能状態にし、前記入力データで選択された選
    択トランジスタ列を介して前記出力端子に前記第１また
    は第２の階調基準電圧の一方を出力させ、前記第１の駆
    動期間に続く第２の駆動期間において、前記複数の選択
    トランジスタ列を、前記入力データの所定ビットの信号
    に応じて駆動可能状態または非駆動状態にし、駆動可能
    状態の時に、前記選択された選択トランジスタ列を介し
    て前記出力端子に第１または第２の階調基準電圧の他方
    を出力させる時分割制御回路とを有することを特徴とす
    るセレクタ回路。
  10. 【請求項１０】請求項９において、 前記２Nの階調基準電圧が第１及び第２の階調基準電圧
    群を有し、 前記第１の階調基準電圧群に対応する共通基準電圧線に
    は、前記第１の駆動期間において第１の階調基準電圧が
    供給され、前記第２の駆動期間において第２の階調基準
    電圧が供給され、 前記第２の階調基準電圧群に対応する共通基準電圧線に
    は、前記第１の駆動期間において第２の階調基準電圧が
    供給され、前記第２の駆動期間において第１の階調基準
    電圧が供給されることを特徴とするセレクタ回路。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7209057B2 (en) 2005-04-19 2007-04-24 Mitsubishi Denki Kabushiki Kaisha Decode circuitry and a display device using the same
US7394419B2 (en) 2006-04-06 2008-07-01 Mitsubishi Electric Corporation Decoding circuit for decoding multibit data, and a display apparatus utilizing the same
JP2008233864A (ja) * 2007-02-23 2008-10-02 Seiko Epson Corp ソースドライバ、電気光学装置、投写型表示装置及び電子機器
JP2008233863A (ja) * 2007-02-23 2008-10-02 Seiko Epson Corp ソースドライバ、電気光学装置、投写型表示装置及び電子機器
US9824617B2 (en) 2014-12-15 2017-11-21 Samsung Display Co., Ltd. Data driver and display device including the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4424946B2 (ja) * 2003-09-03 2010-03-03 三菱電機株式会社 表示装置
JP4143588B2 (ja) * 2003-10-27 2008-09-03 日本電気株式会社 出力回路及びデジタルアナログ回路並びに表示装置
JP4000147B2 (ja) * 2004-12-28 2007-10-31 康久 内田 半導体装置及びレベルシフト回路
KR20060089934A (ko) * 2005-02-03 2006-08-10 삼성전자주식회사 트랜지스터 수가 감소된 전류 구동 데이터 드라이버
JP4633536B2 (ja) * 2005-05-19 2011-02-16 三菱電機株式会社 表示装置
KR101160835B1 (ko) 2005-07-20 2012-06-28 삼성전자주식회사 표시 장치의 구동 장치
KR101484291B1 (ko) * 2008-06-17 2015-01-20 삼성디스플레이 주식회사 데이터 드라이버 및 이를 갖는 표시장치
JP2014211616A (ja) * 2013-04-03 2014-11-13 ソニー株式会社 データドライバおよび表示装置
CN112542144A (zh) 2020-12-02 2021-03-23 Tcl华星光电技术有限公司 面板驱动电路和显示面板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5617091A (en) * 1994-09-02 1997-04-01 Lowe, Price, Leblanc & Becker Resistance ladder, D-A converter, and A-D converter
JP3056085B2 (ja) * 1996-08-20 2000-06-26 日本電気株式会社 マトリクス型液晶表示装置の駆動回路
WO2000008625A1 (fr) * 1998-08-04 2000-02-17 Seiko Epson Corporation Dispositif electro-optique et dispositif electronique
TW461180B (en) * 1998-12-21 2001-10-21 Sony Corp Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
JP3718607B2 (ja) * 1999-07-21 2005-11-24 株式会社日立製作所 液晶表示装置及び映像信号線駆動装置
JP4062876B2 (ja) * 2000-12-06 2008-03-19 ソニー株式会社 アクティブマトリクス型表示装置およびこれを用いた携帯端末
JP4437378B2 (ja) * 2001-06-07 2010-03-24 株式会社日立製作所 液晶駆動装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7209057B2 (en) 2005-04-19 2007-04-24 Mitsubishi Denki Kabushiki Kaisha Decode circuitry and a display device using the same
US7394419B2 (en) 2006-04-06 2008-07-01 Mitsubishi Electric Corporation Decoding circuit for decoding multibit data, and a display apparatus utilizing the same
KR100860420B1 (ko) 2006-04-06 2008-09-25 미쓰비시덴키 가부시키가이샤 디코딩 회로 및 표시 장치
JP2008233864A (ja) * 2007-02-23 2008-10-02 Seiko Epson Corp ソースドライバ、電気光学装置、投写型表示装置及び電子機器
JP2008233863A (ja) * 2007-02-23 2008-10-02 Seiko Epson Corp ソースドライバ、電気光学装置、投写型表示装置及び電子機器
US9824617B2 (en) 2014-12-15 2017-11-21 Samsung Display Co., Ltd. Data driver and display device including the same

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